JP5730812B2 - 演算装置、その方法およびプログラム - Google Patents
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GF(2)[x]/(f(x)) (1)
ただし、GF(2)[x]はガロア体GF(2)の元を係数とする多項式の集合、xは不定元、f(x)はガロア体GF(2)上のn次既約多項式、α/(β)はβを法としたαの剰余の集合を表す。
x×γ∈GF(2)[x]/(f(x)) (2)
ただし、x,γ∈GF(2)[x]/(f(x))である。
これを「2倍算」と呼ぶのは、ガロア体GF(2)の元の集合を整数集合{0,1}とみなし、xをn−1次多項式とみなした場合、n−1次多項式xの係数からなる列は00...10となり、これを二進数表記された「10」とみなし、それを十進数表記に変換すると「2」になることに基づく。このような「2倍算」は上記モードなど多くのモードで使用されている。
入力:X
出力:Y
1:if αn−1=1 then
2:Y←(X≪1)(+)F
3:else
4:Y←(X≪1)
5:end if
ただし、X≪αはXに対するαビットの左シフト演算を表し、α(+)βはαとβとの排他的論理和を表し、α←βはβの結果をαに代入することを表す。
を満たす。
を満たす。
<構成>
図1に例示するように、本形態の演算装置1は、テーブル記憶部11、記憶部12、入力部13、出力部14、制御部15、抽出部16、シフト部17、および演算部18を有する。記憶部12はレジスタ121〜125を有する。演算装置1は、SIMD演算器を備える公知のコンピュータに所定のプログラムが読み込まれることで構成される特別な装置である。抽出部16、シフト部17、および演算部18は、SIMD演算によってワードごとに各処理を実行する。
図2および図3を参照しつつ、本形態の処理を説明する。
≪Xの入力(ステップS11)≫
「2倍算」の対象となる入力列X∈GF(2n)が入力部13に入力される。入力列Xは前述の式(1)のn−1次多項式のn個の係数bn−1,...,b0∈GF(2)からなる。例えば、ビット実装の場合、入力列Xはn個のビットbn−1,...,b0∈{0,1}からなるビット列である。ただしn=w×dであり、wはワードを構成する元(ビット)の個数を表す1以上の整数であり、dはワードの個数を表す2以上の整数である。入力された入力列Xはレジスタ121に格納される。
次に抽出部16が、i=d−1,...,0について、レジスタ121に格納されたw個の元bw×(i+1)−1,...,bw×iからなる処理単位であるワードXiに含まれる元bw×(i+1)−1(各ワードXi内で最も大きな次数に対応する係数)を抽出し、当該元bw×(i+1)−1を抽出値ciとして出力する。例えばビット実装の場合、抽出部16はビットbw×(i+1)−1,...,bw×iからなるワードXi(ただしi=d−1,...,0)ごとに、ワードXiに含まれるビットbw×(i+1)−1を抽出値ciとして得て出力する。これらd個の抽出値cd−1,...,c0はレジスタ122に格納される。
次にシフト部17が、i=d−1,...,0について、レジスタ121に格納されたワードXiごとに独立に左シフト演算を行い、w個の元bw×(i+1)−2,...,bw×i,I0からなるワードSiを得て出力する。ただしI0はガロア体GF(2)の加法単位元である。例えばビット実装の場合、シフト部17は、ワードXi(ただしi=d−1,...,0)ごとに独立にワードXiに対する1ビットの左シフト演算を行い、w個のビットbw×(i+1)−2,...,bw×i,0からなるワードSiを得て出力する。なお、ワードXiごとのαビットの左シフト演算(「≪SIMDα」と表す)とは、ワードXiを構成するビットbw×(i+1)−1,...,bw×iを次数の大きな方向(左方向)にαビットシフトし、ワードXi内で最も次数の小さなビットからα番目までのビットを0にする処理を意味する。出力されたd個のワードSd−1,...,S0からなるシフト列Sはレジスタ123に格納される。
テーブル記憶部11には、cd−1,...,c0からなる列(順序も考慮した列)に対応する予め得られたフィードバック列M[cd−1,...,c0]からなるテーブルが格納されている。列cd−1,...,c0は2d通り存在し、テーブルは2d個のフィードバック列M[cd−1,...,c0]の配列からなる。
ただし、Hは抽出値cd−1に対応する。抽出値cd−1が加法単位元I0である場合のHはn個の加法単位元I0からなる列である。一方、抽出値cd−1が加法単位元I0でない場合のHは列Fである。列FはGF(2)上のn次既約多項式f(x)=en×xn+en−1×xn−1+...+e0の係数en,...,e0∈GF(2)からenを除いたen−1,...,e0からなる。Kjはガロア体GF(2)のn個の元kj,n−1,...,kj,0からなる。列Kjに含まれる元kj,w×(j+1)は抽出値cjであり、列Kjに含まれる元kj,w×(j+1)以外の元は加法単位元I0である。
ただし、列Fはn次既約多項式f(x)=en×xn+en−1×xn−1+...+e0の係数en,...,e0∈{0,1}からenを除いたen−1,...,e0からなる。Kjはn個のビットkj,n−1,...,kj,0からなる。列Kjに含まれるビットkj,w×(j+1)は抽出値cjであり、列Kjに含まれるビットkj,w×(j+1)以外のビットは0である。各Kjは、例えばn個のビット0,,...,0,cjからなるビット列(0,,...,0,cj)∈{0,1}nに対してw×(j+1)ビットの左シフト演算を施すことで得られる。
Kj=(0,,...,0,cj)≪w×(j+1)
演算部18は、レジスタ123からシフト列Sを読み出し、レジスタ124からフィードバック列M[cd−1,...,c0]を読み出す。演算部18は、読み出したシフト列Sとフィードバック列M[cd−1,...,c0]とに対する出力列Y=S+M[cd−1,...,c0]∈GF(2n)を得て出力する。演算部18は、i=d−1,...,0について、それぞれ以下のようにYi=Si+Miの演算を行う。
(yw×(i+1)−1,...,yw×i)
=(bw×(i+1)−2+mw×(i+1)−1,...,bw×i+mw×i+1,I0+mw×i)
ただし、フィードバック列M[cd−1,...,c0]はd個のワードMi(ただしi=d−1,...,0)からなり、各ワードMiがw個の元mw×(i+1)−1,...,mw×i∈GF(2)からなる。また、出力列Yはd個のワードYi(ただしi=d−1,...,0)からなり、各ワードYiはGF(2)のw個の元yw×(i+1)−1,...,yw×i∈GF(2)からなる。
(yw×(i+1)−1,...,yw×i)
=(bw×(i+1)−2(+)mw×(i+1)−1,...,bw×i(+)mw×i+1,I0(+)mw×i)
ただし、フィードバック列M[cd−1,...,c0]はd個のワードMi(ただしi=d−1,...,0)からなり、各ワードMiはw個のビットmw×(i+1)−1,...,mw×i∈{0,1}からなる。出力列Yはd個のワードYi(ただしi=d−1,...,0)からなり、各ワードYiはGF(2)のw個の元yw×(i+1)−1,...,yw×i∈{0,1}からなる。
出力部14は、レジスタ125から出力列Yを読み出し、当該出力列Yを出力する。
以下に、ビット実装する場合の本形態のアルゴリズムを示す。
[Algorithm2]
入力:X,M[]
出力:Y
1:ワードXiごとにciを抽出
2:S←X≪SIMD1
3:cd−1,...,c0に対応するM[cd−1,...,c0]抽出
4:Y←S(+)M[cd−1,...,c0]
5:Y出力
簡単な例として、n=4、w=2、d=2、f(x)=x4+x+1、g(x)=α3×x3+α2×x2+α1×x+α0である場合に、本形態の方法によって、以下ようなx×g(x) mod f(x)の係数y3,y2,y1,y0∈{0,1}を求める例を示す。
x×g(x) mod f(x)
=α3×x4+α2×x3+α1×x2+α0×x mod (x4+x+1)
=(α2×x3+α1×x2+α0×x)+α3×(x+1)
=α2×x3+α1×x2+(α0+α3)×x+α3
y3=α2
y2=α1
y1=α0+α3
y0=α3
M[0,0]=(0,0,0,0)
M[0,1]=(0,1,0,0)
M[1,0]=(0,0,1,1)
M[1,1]=(0,1,1,1)
本形態の各ステップS12〜S15では、複数のワードに対して同一の処理が実行される。また本形態では、Algorithm1のような分岐処理もない。さらに本形態では、ワードごとの左シフト演算に伴って必要となるワード間の値の移動処理と、最大次数よりも大きな項にあふれた係数に対応する係数を最大次数以下の項の係数に加算(例えば排他的論理和)するフィードバック演算と、が同時に行われる。このように本形態では、線形フィードバックシフトレジスタでの「2倍算」をSIMD演算によって効率的に実行できる。すなわち本形態では、SIMD演算を4回呼び出すだけで「2倍算」を計算でき、高速に処理可能となる。これにより、OCBなどの暗号利用モードを効率的に実装可能になった。さらに、フィードバック列M[cd−1,...,c0]を事前計算しておくことで、より演算が効率化できる。
なお、本発明は上述の実施の形態に限定されるものではない。例えば、ステップS13の実行後にステップS14を実行するのではなく、ステップS14の実行後にステップS13が実行されてもよい。あるいは、ステップS13および14が同時に実行されてもよい。その他、処理を実行する装置の処理能力あるいは必要に応じて並列的にあるいは個別に実行されてもよい。
13 入力部
14 出力部
16 抽出部
17 シフト部
18 演算部
Claims (7)
- wが1以上の整数、dが2以上の整数、n=w×d、GF(2)が位数2のガロア体であり、前記ガロア体GF(2)のn個の元bn−1,...,b0からなる入力列Xを受け付ける入力部と、
i=d−1,...,0について、w個の元bw×(i+1)−1,...,bw×iからなるワードXiに含まれる元bw×(i+1)−1を抽出値ciとして得る抽出部と、
I0が前記ガロア体GF(2)の加法単位元であり、i=d−1,...,0について、前記ワードXiごとにw個の元bw×(i+1)−2,...,bw×i,I0からなるワードSiを得、d個の前記ワードSd−1,...,S0からなるシフト列Sを得るシフト部と、
n次既約多項式がf(x)=en×xn+en−1×xn−1+...+e0、xが不定元、en,...,e0が前記ガロア体GF(2)のn+1個の元である係数、Fがn個の元en−1,...,e0からなる列、j=d−2,...,0、Kjが前記ガロア体GF(2)のn個の元kj,n−1,...,kj,0からなる列、前記列Kjに含まれる元kj,w×(j+1)が前記抽出値cj、前記列Kjに含まれる元kj,w×(j+1)以外の元が前記加法単位元I0、前記抽出値cd−1が前記加法単位元I0である場合のHがn個の前記加法単位元I0からなる列、前記抽出値cd−1が前記加法単位元I0でない場合のHが前記列F、フィードバック列が
を満たす列であり、前記シフト列Sと前記フィードバック列M[cd−1,...,c0]とに対する出力列Y=S+M[cd−1,...,c0]∈GF(2n)を得る演算部と、
を有する演算装置。 - wが1以上の整数、dが2以上の整数、n=w×dであり、n個のビットbn−1,...,b0からなる入力列Xを受け付ける入力部と、
i=d−1,...,0について、w個のビットbw×(i+1)−1,...,bw×iからなるワードXiに含まれるbw×(i+1)−1を抽出値ciとして得る抽出部と、
i=d−1,...,0について、前記ワードXiごとにw個のビットbw×(i+1)−2,...,bw×i,0からなるワードSiを得、d個の前記ワードSd−1,...,S0からなるシフト列Sを得るシフト部と、
n次既約多項式がf(x)=en×xn+en−1×xn−1+...+e0、xが不定元、n個のビットen,...,e0が係数、Fがn個のビットen−1,...,e0からなる列、j=d−2,...,0、Kjがビットkj,n−1,...,kj,0からなる列、前記列Kjに含まれるkj,w×(j+1)が前記抽出値cj、前記列Kjに含まれるkj,w×(j+1)以外のビットが0、フィードバック列が
を満たす列であり、前記シフト列Sと前記フィードバック列M[cd−1,...,c0]との排他的論理和である出力列Yを得る演算部と、
を有する演算装置。 - 請求項1または2の演算装置であって、
予め得られた前記フィードバック列M[cd−1,...,c0]を格納した記憶部をさらに有し、
前記演算部は、前記記憶部に格納された前記フィードバック列M[cd−1,...,c0]を用い、前記出力列Yを得る、
ことを特徴とする演算装置。 - 請求項1から3の何れかの演算装置であって、
前記抽出部、前記シフト部および前記演算部の各処理はSIMD演算である、
ことを特徴とする演算装置。 - wが1以上の整数、dが2以上の整数、n=w×d、GF(2)が位数2のガロア体であり、入力部で、前記ガロア体GF(2)のn個の元bn−1,...,b0からなる入力列Xを受け付ける入力ステップと、
抽出部で、i=d−1,...,0について、w個の元bw×(i+1)−1,...,bw×iからなるワードXiに含まれる元bw×(i+1)−1を抽出値ciとして得る抽出ステップと、
I0が前記ガロア体GF(2)の加法単位元であり、シフト部で、i=d−1,...,0について、前記ワードXiごとにw個の元bw×(i+1)−2,...,bw×i,I0からなるワードSiを得、d個の前記ワードSd−1,...,S0からなるシフト列Sを得るシフトステップと、
n次既約多項式がf(x)=en×xn+en−1×xn−1+...+e0、xが不定元、en,...,e0が前記ガロア体GF(2)のn+1個の元である係数、Fがn個の元en−1,...,e0からなる列、j=d−2,...,0、Kjが前記ガロア体GF(2)のn個の元kj,n−1,...,kj,0からなる列、前記列Kjに含まれる元kj,w×(j+1)が前記抽出値cj、前記列Kjに含まれる元kj,w×(j+1)以外の元が前記加法単位元I0、前記抽出値cd−1が前記加法単位元I0である場合のHがn個の前記加法単位元I0からなる列、前記抽出値cd−1が前記加法単位元I0でない場合のHが前記列F、フィードバック列が
を満たす列であり、演算部で、前記シフト列Sと前記フィードバック列M[cd−1,...,c0]とに対する出力列Y=S+M[cd−1,...,c0]∈GF(2n)を得る演算ステップと、
を有する演算方法。 - wが1以上の整数、dが2以上の整数、n=w×dであり、入力部で、n個のビットbn−1,...,b0からなる入力列Xを受け付ける入力ステップと、
抽出部で、i=d−1,...,0について、w個のビットbw×(i+1)−1,...,bw×iからなるワードXiに含まれるbw×(i+1)−1を抽出値ciとして得る抽出ステップと、
シフト部で、i=d−1,...,0について、前記ワードXiごとにw個のビットbw×(i+1)−2,...,bw×i,0からなるワードSiを得、d個の前記ワードSd−1,...,S0からなるシフト列Sを得るシフトステップと、
n次既約多項式がf(x)=en×xn+en−1×xn−1+...+e0、xが不定元、n個のビットen,...,e0が係数、Fがn個のビットen−1,...,e0からなる列、j=d−2,...,0、Kjがビットkj,n−1,...,kj,0からなる列、前記列Kjに含まれるkj,w×(j+1)が前記抽出値cj、前記列Kjに含まれるkj,w×(j+1)以外のビットが0、フィードバック列が
を満たす列であり、演算部で、前記シフト列Sと前記フィードバック列M[cd−1,...,c0]との排他的論理和である出力列Yを得る演算ステップと、
を有する演算方法。 - 請求項1から4の何れかの演算装置の各部としてコンピュータを機能させるためのプログラム。
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