JP5710424B2

JP5710424B2 - Information equipment

Info

Publication number: JP5710424B2
Application number: JP2011184361A
Authority: JP
Inventors: 雄次大林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-08-26
Filing date: 2011-08-26
Publication date: 2015-04-30
Anticipated expiration: 2031-08-26
Also published as: JP2013045382A

Description

本発明は、情報機器の電源を投入してから当該情報機器の機能が利用可能になるまでの時間を短縮するための技術に関する。 The present invention relates to a technique for reducing the time from when an information device is turned on until the function of the information device becomes available.

情報機器の一例として、カー・ナビゲーションシステムを挙げることができる。カー・ナビゲーションシステムなどの高機能な組み込み機器向けのマルチコア・プロセッサには、ＡＭＰ（Asymmetric Multiple Processor）構成専用のものと、ＡＭＰ構成とＳＭＰ（Symmetric Multiple Processor）構成の両方に対応したものがある。ＡＭＰ構成ではプロセッサ・コア毎に固有のソフトウェアが稼働する。ＳＭＰ構成では複数のコア全体で1つのソフトウェアを稼働させ、実行時に各プロセッサ・コアにタスクが割り当てられる。 A car navigation system can be cited as an example of information equipment. There are multi-core processors for high-functional embedded devices such as car navigation systems dedicated to an AMP (Asymmetric Multiple Processor) configuration and those compatible with both an AMP configuration and a SMP (Symmetric Multiple Processor) configuration. In the AMP configuration, unique software runs for each processor core. In the SMP configuration, one piece of software is run across a plurality of cores, and tasks are assigned to each processor core at the time of execution.

特許文献１には、マルチコアプロセッサ上でプログラムを動作させる場合のプログラム処理時間を短縮するための技術が記載されている。また、特許文献１には、マルチコアプロセッサ上でTSPMモード（機能分散動作モード）からTTSMモード（負荷分散動作モード）に切換えることが記載されている（明細書段落００３５）。 Patent Document 1 describes a technique for reducing the program processing time when a program is operated on a multi-core processor. Patent Document 1 describes switching from a TSPM mode (function distribution operation mode) to a TTSM mode (load distribution operation mode) on a multicore processor (paragraph 0035).

特許文献２には、ＣＰＵコア０とＣＰＵコア１をそれぞれ個別に、ＳＭＰとＡＭＰの処理モードの、一方から他方に切り替えることが記載されている（明細書段落００１３）。 Patent Document 2 describes that CPU core 0 and CPU core 1 are individually switched from one to the other in the processing mode of SMP and AMP (paragraph 0013).

特許文献３には、電源投入後、直ちに画面表示を可能とするために、表示コントローラが電源投入後に自律的に動作を開始するようにしたシステムが記載されている。 Patent Document 3 describes a system in which a display controller autonomously starts operation after power-on in order to enable screen display immediately after power-on.

特開平２００９−２１１６４３号公報JP 2009-211643 A 特開平２０１０−２１８２７７号公報JP 2010-218277 A 特開平２００６−２９３９２５号公報Japanese Patent Laid-Open No. 2006-293925

特許文献３記載のシステムは、ＣＰＵ（中央処理装置）と表示コントローラとを持つ電子機器であり、電源投入後直ちに画面表示を可能とするために、表示コントローラが電源投入後に自律的に動作を開始するように構成されている。つまり、電源投入後の画面表示を表示コントローラの自律的な動作に依存しているため、表示する画像の変更程度はメモリの書き換えにより可能であるが、原理上は予め表示コントローラに組み込まれている表示方法以外の方法で画面を表示することはできない。すなわち、電源投入の際にＣＰＵからの制御を受けずに自律的に動作を開始するため、表示開始の際の設定をソフトウェアから行うことができない。また、自律的な動作の期間中は、外部からの入力やユーザの操作への対応など、表示コントローラが管理しないハードウェアが必要となる動作や、ソフトウェアによる処理を必要とする動作には対応できない。 The system described in Patent Document 3 is an electronic device having a CPU (central processing unit) and a display controller. In order to enable screen display immediately after power-on, the display controller starts to operate autonomously after power-on. Is configured to do. In other words, since the screen display after power-on depends on the autonomous operation of the display controller, it is possible to change the displayed image by rewriting the memory, but in principle it is built in the display controller in advance. The screen cannot be displayed by a method other than the display method. In other words, since the operation starts autonomously without receiving control from the CPU when the power is turned on, the setting at the start of display cannot be performed from software. In addition, during an autonomous operation period, operations that require hardware that is not managed by the display controller, such as responses from external inputs or user operations, or operations that require software processing cannot be supported. .

このため、特許文献３記載のシステムでは、電源投入直後に、静止画または静止画の切り替えによるアニメーションを表示することはできるが、基本的に製品の機能を提供するのは困難とされる。例えば機器の接続状態や自己診断結果の表示や、操作可能なユーザインタフェース画面の表示、メディア再生、カメラ画像の表示や録画といった製品機能を使用するためには、システム起動処理の完了を待つ必要があるため、時間がかかってしまう。 For this reason, in the system described in Patent Document 3, it is possible to display a still image or an animation by switching between still images immediately after power-on, but it is basically difficult to provide product functions. For example, in order to use product functions such as device connection status and self-diagnosis result display, operable user interface screen display, media playback, camera image display and recording, it is necessary to wait for the completion of system startup processing. Because it is, it takes time.

特許文献１，２においては、ＳＭＰとＡＭＰとの切り替え、若しくはマルチコアの起動について記載されているものの、電源投入からシステムの機能が利用可能になるまでの時間を短縮することについては考慮されていない。 Patent Documents 1 and 2 describe switching between SMP and AMP, or multi-core activation, but do not consider reducing the time from when the power is turned on until the system functions become available. .

本発明の目的は、電源投入から情報機器の機能が利用可能になるまでの時間短縮を図ることにある。 An object of the present invention is to shorten the time from when the power is turned on until the function of the information device becomes available.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、物理メモリを共有してマルチプロセッシングが可能な第１プロセッサ及び第２プロセッサを含む情報機器において、上記第１プロセッサは、リセット解除後にＯＳイメージファイルを実行することによってオペレーティングシステムの処理を行い、上記オペレーティングシステム上でアプリケーションを起動する。上記第２プロセッサは、リセット解除後に起動時機能用プログラムを実行することによって、上記情報機器の機能の一部を上記第１プロセッサによる上記アプリケーション起動に先行して提供する。上記第２プロセッサによる上記起動時機能用プログラム実行時の情報は、上記ＯＳイメージファイルの実行開始後に起動されるアプリケーションに引き継がれる。 That is, in an information device including a first processor and a second processor capable of multiprocessing by sharing physical memory, the first processor performs an operating system process by executing an OS image file after reset release, Start an application on the operating system. The second processor provides a part of the function of the information device prior to the application activation by the first processor by executing the activation function program after the reset is released. Information when the second function program is executed by the second processor is passed to the application that is started after the execution of the OS image file is started.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、電源投入からシステムの機能が利用可能になるまでの時間を短縮することができる。 That is, it is possible to shorten the time from when the power is turned on until the system function is available.

本発明にかかる情報機器の一例とされるカー・ナビゲーションシステムの構成例ブロック図である。1 is a block diagram illustrating a configuration example of a car navigation system as an example of an information device according to the present invention.

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔１〕本発明の代表的な実施の形態に係る情報機器（１）は、物理メモリ（１７，１８，１９）を共有してマルチプロセッシングが可能な第１プロセッサ（１１０）及び第２プロセッサ（１１１）を含む。このとき、上記第１プロセッサは、リセット解除後にＯＳイメージファイルを実行することによってオペレーティングシステムの処理を行い、上記オペレーティングシステム上でアプリケーションを起動する。上記第２プロセッサは、リセット解除後に起動時機能用プログラムを実行することによって、上記情報機器の機能の一部を上記第１プロセッサによる上記アプリケーション起動に先行して提供する。そして上記第２プロセッサによる上記起動時機能用プログラム実行時の情報は、上記オペレーティングシステムの処理開始後に起動されるアプリケーションに引き継がれる。 [1] An information device (1) according to a typical embodiment of the present invention includes a first processor (110) and a second processor (multiprocessor) capable of multiprocessing by sharing a physical memory (17, 18, 19). 111). At this time, the first processor performs an operating system process by executing the OS image file after releasing the reset, and starts an application on the operating system. The second processor provides a part of the function of the information device prior to the application activation by the first processor by executing the activation function program after the reset is released. Then, the information at the time of execution of the startup function program by the second processor is taken over by the application that is started up after the processing of the operating system is started.

上記の構成によれば、上記第２プロセッサは、上記第１プロセッサによるオペレーティングシステムの処理にかかわらず、リセット解除後に起動時機能用プログラムを実行することによって、上記情報機器の機能の一部を上記第１プロセッサによる上記アプリケーション起動に先行して提供する。これにより電源投入後において、上記第２プロセッサのリセット解除後に、上記情報機器の機能の一部を速やかに提供することができるので、電源投入から情報機器の機能が利用可能になるまでの時間短縮が達成される。 According to the above configuration, the second processor executes part of the functions of the information device by executing the startup function program after releasing the reset regardless of the operating system processing by the first processor. Provided prior to the application activation by the first processor. Thus, after the power is turned on, after the reset of the second processor is released, a part of the functions of the information device can be provided promptly, so that the time from the power on until the function of the information device can be used is shortened. Is achieved.

〔２〕上記〔１〕において、上記物理メモリは、メインＲＡＭ（１７）と、起動用ＲＯＭ（１８）と、ストレージデバイス（１９）とを含む。このとき、上記起動用ＲＯＭにはブートローダ（１８１）と、起動時機能用プログラム（１８２）が格納され、上記ストレージデバイスには、通常機能用ＯＳイメージファイル（１９１）が格納される。上記第１プロセッサは、リセット解除後に、上記ブートローダの実行を開始し、上記第２プロセッサのリセット状態を解除するとともに、上記通常機能用ＯＳイメージファイルを上記ストレージデバイスから上記メインＲＡＭに転送し、上記通常機能用ＯＳイメージファイルの実行開始アドレスに分岐することでオペレーティングシステムの処理に切り替えられる。上記第２プロセッサは、リセット解除後に上記起動用ＲＯＭ内の上記起動時機能用プログラムを実行する。 [2] In the above [1], the physical memory includes a main RAM (17), a boot ROM (18), and a storage device (19). At this time, a boot loader (181) and a boot function program (182) are stored in the boot ROM, and a normal function OS image file (191) is stored in the storage device. The first processor starts execution of the boot loader after releasing the reset, releases the reset state of the second processor, transfers the normal function OS image file from the storage device to the main RAM, and By branching to the execution start address of the normal function OS image file, the processing can be switched to the operating system. The second processor executes the startup function program in the startup ROM after reset release.

〔３〕上記〔２〕において、上記第１プロセッサは、上記メインＲＡＭの所定アドレスから上記第２プロセッサによる上記起動時機能用プログラム実行に関する設定情報をアプリケーション内部に取り込んだ後に、上記第２プロセッサに割り込みを要求する。上記第２プロセッサは、上記第１プロセッサからの上記割り込み要求に応じて、上記メインＲＡＭの特定アドレスに分岐して、上記第１プロセッサをマスタとした場合のスレーブとしての初期化処理を呼び出して実行する。 [3] In the above [2], the first processor fetches setting information related to execution of the startup function program by the second processor from a predetermined address of the main RAM into the application, and then sends the setting information to the second processor. Request an interrupt. In response to the interrupt request from the first processor, the second processor branches to a specific address in the main RAM and calls and executes an initialization process as a slave when the first processor is a master. To do.

〔４〕上記〔３〕において、上記情報機器の機能の一部として、カメラモジュール（２１）によって得られた映像の表示機能、及び上記映像の表示状態の調整機能を含めることができる。 [4] In the above [3], the display function of the video obtained by the camera module (21) and the function of adjusting the display state of the video can be included as a part of the functions of the information device.

２．実施の形態の詳細
実施の形態について更に詳述する。 2. Details of Embodiments Embodiments will be further described in detail.

《実施の形態１》
図１には、本発明にかかる情報機器の一例とされるカー・ナビゲーションシステムが示される。 Embodiment 1
FIG. 1 shows a car navigation system as an example of an information device according to the present invention.

図１に示されるカー・ナビゲーションシステム１は、自動車の走行時に現在位置や目的地への経路案内を電子的に行うためのシステムであり、特に制限されないが、マイクロプロセッサ１０、メインＲＡＭ（Random Access Memory）１７、起動用ＲＯＭ（Read Only Memory）１８、ストレージデバイス１９、液晶パネル２０、カメラモジュール２１、及び外部接続部品群２２を含んで成る。 A car navigation system 1 shown in FIG. 1 is a system for electronically performing route guidance to a current position and a destination when an automobile is running, and is not particularly limited, but includes a microprocessor 10 and a main RAM (Random Access). Memory 17, boot ROM (Read Only Memory) 18, storage device 19, liquid crystal panel 20, camera module 21, and external connection component group 22.

マイクロプロセッサ１０は、カー・ナビゲーションシステムの中核とされ、予め設定されたプログラムに従って、自動車の走行時に現在位置や目的地への経路案内を電子的に行うための演算処理を行う。メインＲＡＭ１７は、ＤＤＲバスｄｂを介してマイクロプロセッサ１０に結合される。このメインＲＡＭ１７には、ＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）が適用される。このＤＤＲ２−ＳＤＲＡＭは、４ビットのプリフェッチ機能を有しており、外部クロックとして、内部クロックの２倍のクロックを用いることにより、理論上、同一クロックで動作するＤＤＲＳＤＲＡＭの２倍、ＳＤＲＡＭの４倍のデータ転送速度が得られる。起動用ＲＯＭ１８は、ローカルバスｌｂを介してマイクロプロセッサ１０に結合される。起動用ＲＯＭ１８には、ブートローダ１８１や起動時機能用プログラム１８２が格納されている。この起動用ＲＯＭ１８にはＮＯＲ型フラッシュメモリを適用することができる。ストレージデバイス１９は、ローカルバスｌｂを介してマイクロプロセッサ１０に結合される。ストレージデバイス１９には、通常機能用ＯＳイメージファイル１９１及びデータ領域１９２が形成される。ストレージデバイス１９にはＮＡＮＤ型フラッシュメモリを適用することができる。液晶パネル２０は、マイクロプロセッサ１０から伝達された画像データを可視化する。カメラモジュール２１は、例えば自動車の後方をモニタするために設けられる。カメラモジュール２１によって得られた動画や静止画は、必要に応じて液晶パネル２０に表示することができる。外部接続部品群２２には、カー・ナビゲーションシステム１の操作パネルに設けられた各種スイッチ、ＬＥＤ（発光ダイオード）や、マルチプロセッサ１０に動作用電源を供給するための電源回路、マルチプロセッサ１０の周囲温度を検出するためのセンサー、時計機能モジュールなどを挙げることができる。 The microprocessor 10 is the core of the car navigation system, and performs arithmetic processing for electronically performing route guidance to the current position and the destination when the vehicle is running according to a preset program. The main RAM 17 is coupled to the microprocessor 10 via the DDR bus db. A DDR2-SDRAM (Double-Data-Rate 2 Synchronous Dynamic Random Access Memory) is applied to the main RAM 17. This DDR2-SDRAM has a 4-bit prefetch function. By using twice the internal clock as the external clock, the DDR2-SDRAM theoretically doubles the DDR SDRAM operating at the same clock and 4 SDRAM. Double the data transfer rate. The boot ROM 18 is coupled to the microprocessor 10 via the local bus lb. The boot ROM 18 stores a boot loader 181 and a boot function program 182. A NOR type flash memory can be applied to the startup ROM 18. The storage device 19 is coupled to the microprocessor 10 via the local bus lb. The storage device 19 is formed with a normal function OS image file 191 and a data area 192. A NAND flash memory can be applied to the storage device 19. The liquid crystal panel 20 visualizes the image data transmitted from the microprocessor 10. The camera module 21 is provided, for example, for monitoring the rear of the automobile. A moving image or a still image obtained by the camera module 21 can be displayed on the liquid crystal panel 20 as necessary. The external connection component group 22 includes various switches provided on the operation panel of the car navigation system 1, LEDs (light emitting diodes), a power supply circuit for supplying operation power to the multiprocessor 10, and the periphery of the multiprocessor 10 Examples include a sensor for detecting temperature, a clock function module, and the like.

マイクロプロセッサ１０は次のように構成される。 The microprocessor 10 is configured as follows.

マイクロプロセッサ１０は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成され、ＣＰＵコア部１１、画像入出力コントローラ（ＣＥＵ−ＬＣＤＣ）１２、割り込みコントローラ（ＩＮＴＣ）１３、外部バスコントローラ（ＢＳＣ）１４、タイマユニット（Ｔｉｍｅｒ）１５、汎用入出力コントローラ（ＧＰＩＯ）１６を含んで成る。 The microprocessor 10 is formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique, and includes a CPU core unit 11, an image input / output controller (CEU-LCDC) 12, an interrupt controller (INTC) 13, An external bus controller (BSC) 14, a timer unit (Timer) 15, and a general-purpose input / output controller (GPIO) 16 are included.

ＣＰＵコア部１１は、ＳＭＰ（対称型マルチプロセッシング）に対応している。ＣＰＵコア部１１は、ＣＰＵコア（ｍａｓｔｅｒ）１１０、ＣＰＵコア（ｓｌａｖｅ）１１１、ＣＰＵコア（ｓｌａｖｅ）１１２を含む。さらにＣＰＵコア部１１は、メモリ管理ユニット（ＭＭＵ０）１１３、一次キャッシュメモリ（Ｌ１Ｃ０）１１４、メモリ管理ユニット（ＭＭＵ１）１１５、一次キャッシュメモリ（Ｌ１Ｃ１）１１６、メモリ管理ユニット（ＭＭＵ２）１１７、一次キャッシュメモリ（Ｌ１Ｃ２）１１８、キャッシュ整合性判定回路（ＣＣ）１１９、二次キャッシュメモリ（Ｌ２Ｃ）１２０を含む。メモリ管理ユニット１１３及び一次キャッシュメモリ１１４は、ＣＰＵコア１１０に対応して配置され、メモリ管理ユニット１１５及び一次キャッシュメモリ１１６はＣＰＵコア１１１に対応して配置され、メモリ管理ユニット１１７及び一次キャッシュメモリ１１８はＣＰＵコア１１２に対応して配置される。キャッシュ整合性判定回路１１９は、キャッシュの整合性を判定する。各ＣＰＵコア１１０，１１１，１１２は、それぞれ対応するメモリ管理ユニット１１３，１１５，１１７と一次キャッシュメモリ１１４，１１６，１１８を経由してＣＰＵコア内部バスｃｂに接続されており、このＣＰＵコア内部バスｃｂに接続された二次キャッシュメモリ１２０を共有する。また、コア内部バスｃｂは、マイクロプロセッサ内部バスｉｂに接続されており、必要に応じて、マイクロプロセッサ内部バスｉｂを経由して、画像入出力コントローラ１２、割り込みコントローラ１３、外部バスコントローラ１４、タイマユニット１５、汎用入出力コントローラ１６にアクセス可能とされる。 The CPU core unit 11 corresponds to SMP (symmetric multiprocessing). The CPU core unit 11 includes a CPU core 110, a CPU core (slave) 111, and a CPU core (slave) 112. Further, the CPU core unit 11 includes a memory management unit (MMU0) 113, a primary cache memory (L1C0) 114, a memory management unit (MMU1) 115, a primary cache memory (L1C1) 116, a memory management unit (MMU2) 117, and a primary cache memory. (L1C2) 118, cache consistency determination circuit (CC) 119, and secondary cache memory (L2C) 120 are included. The memory management unit 113 and the primary cache memory 114 are arranged corresponding to the CPU core 110, and the memory management unit 115 and the primary cache memory 116 are arranged corresponding to the CPU core 111, and the memory management unit 117 and the primary cache memory 118 are arranged. Are arranged corresponding to the CPU core 112. The cache consistency determination circuit 119 determines cache consistency. Each CPU core 110, 111, 112 is connected to the CPU core internal bus cb via the corresponding memory management unit 113, 115, 117 and the primary cache memory 114, 116, 118, and this CPU core internal bus. The secondary cache memory 120 connected to cb is shared. Further, the core internal bus cb is connected to the microprocessor internal bus ib, and if necessary, via the microprocessor internal bus ib, the image input / output controller 12, the interrupt controller 13, the external bus controller 14, and the timer. The unit 15 and the general-purpose input / output controller 16 can be accessed.

画像入出力コントローラ１２は、マイクロプロセッサ内部バスｉｂに接続されている。画像入出力コントローラ１２は、ＣＰＵコア部１１によって設定可能なレジスタを内蔵し、このレジスタに設定された条件に従って、メインＲＡＭ１７上の所定のアドレスに格納された画面データを液晶パネル２０に出力すると共に、カメラモジュール２１から入力された動画および静止画のデータをメインＲＡＭ１７上の所定のアドレスに書き込む。尚、これらの機能は、機能自体のオン・オフのほか、入出力画像のサイズや画像データ形式、画像データの格納アドレス、拡大、縮小のソフトウェアによる設定が可能である。また、液晶パネル２０への所定単位分の画像出力終了や、カメラモジュールからの所定単位分の画像入力終了を条件として、割り込み要求信号ｉｎｔｌをアサートする。この割り込み要求信号ｉｎｔｌは割り込みコントローラ１３に伝達される。 The image input / output controller 12 is connected to the microprocessor internal bus ib. The image input / output controller 12 includes a register that can be set by the CPU core unit 11, and outputs screen data stored at a predetermined address on the main RAM 17 to the liquid crystal panel 20 in accordance with conditions set in the register. The moving image and still image data input from the camera module 21 is written to a predetermined address on the main RAM 17. These functions can be set by software for on / off of the function itself, input / output image size, image data format, image data storage address, and enlargement / reduction. Further, the interrupt request signal intl is asserted on condition that the output of the predetermined unit of image to the liquid crystal panel 20 is completed or the input of the predetermined unit of image from the camera module is completed. This interrupt request signal intl is transmitted to the interrupt controller 13.

割り込みコントローラ１３は、マイクロプロセッサ内部バスｉｂに接続されている。割り込みコントローラ１３は、ＣＰＵコア部１１によって設定可能なレジスタを内蔵し、このレジスタに設定された割り込みの許可状態と優先順位に従って、画像入出力コントローラ１２、タイマユニット１５、汎用入出力コントローラ１６の各モジュールからの割り込み要求信号ｉｎｔｌ，ｉｎｔｔ，ｉｎｔｇを調停して、ＣＰＵコア１１０，１１１，１１２毎に独立した割り込み要求信号を生成する。また、割り込みコントローラ１３には、各ＣＰＵコア１１０，１１１，１１２の個別のリセット機能や、ＣＰＵコア部からのレジスタ設定によって直接指定したＣＰＵコアに対する割り込み要求を発生する機能がある。この機能は、ＳＭＰ対応オペレーティングシステム（ＯＳ）を使用する場合に必要となるＣＰＵコアのオン・オフ制御や、ＣＰＵコア間の同期のために利用可能である。 The interrupt controller 13 is connected to the microprocessor internal bus ib. The interrupt controller 13 includes a register that can be set by the CPU core unit 11, and each of the image input / output controller 12, the timer unit 15, and the general-purpose input / output controller 16 according to the interrupt permission state and priority set in the register. Interrupt request signals intl, intt, and intg from the module are arbitrated to generate independent interrupt request signals for the CPU cores 110, 111, and 112, respectively. The interrupt controller 13 has an individual reset function for each of the CPU cores 110, 111, and 112 and a function for generating an interrupt request for a CPU core that is directly designated by register settings from the CPU core unit. This function can be used for on / off control of the CPU cores required when using an SMP-compatible operating system (OS) and for synchronization between CPU cores.

外部バスコントローラ１４は、マイクロプロセッサ内部バスｉｂに接続されている。外部バスコントローラ１４は、ＣＰＵコア部１１によって設定可能なレジスタを内蔵し、このレジスタに設定されたアクセス方法に従って、メインＲＡＭ１７や、起動用ＲＯＭ１８、ストレージデバイス１９へのアクセスを制御する。尚、マイクロプロセッサ１０がリセット解除後に最初に実行するプログラムを起動用ＲＯＭ１８から読み出すことを可能にするため、外部バスコントローラ１４においてはリセット解除後の初期状態において、ＣＰＵコア部１１が最初にアクセスするアドレスを含んだ一定の範囲のアドレスに対してＮＯＲ型フラッシュメモリに応じた設定が行われる。メインＲＡＭ１７と、起動用ＲＯＭ１８や、ストレージデバイス１９とは、バスの電気的な仕様が異なっており、同一の信号線を共用することができないため、本例では、外部バスコントローラ１４が、メインＲＡＭ１７に対応するＤＤＲバスｄｂと、一般的なＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリに対応するローカルバスｌｂとの二組の外部バスが設けられている。これにより、例えばＣＰＵコア部１１がローカルバスｌｂに接続されたストレージデバイス１９にアクセス中でも、画像入出力コントローラ１２は、ＤＤＲバスｄｂを経由してメインＲＡＭ１７にアクセスすることが可能となり、処理効率の向上を図ることができる。 The external bus controller 14 is connected to the microprocessor internal bus ib. The external bus controller 14 includes a register that can be set by the CPU core unit 11, and controls access to the main RAM 17, the boot ROM 18, and the storage device 19 according to the access method set in the register. In order to enable the microprocessor 10 to read the program to be executed first after the reset is released from the startup ROM 18, in the external bus controller 14, the CPU core unit 11 first accesses in the initial state after the reset is released. Settings corresponding to the NOR type flash memory are performed for a certain range of addresses including addresses. Since the main RAM 17 and the boot ROM 18 and the storage device 19 have different bus electrical specifications and cannot share the same signal line, in this example, the external bus controller 14 is connected to the main RAM 17. Are provided with two sets of external buses, a DDR bus db corresponding to, and a local bus lb corresponding to a general NOR flash memory or NAND flash memory. As a result, for example, even when the CPU core unit 11 is accessing the storage device 19 connected to the local bus lb, the image input / output controller 12 can access the main RAM 17 via the DDR bus db. Improvements can be made.

タイマユニット１５は、ローカルバスｌｂに接続されている。タイマユニット１５は、ＣＰＵコア部１１によって設定可能なレジスタを内蔵し、このレジスタに設定された条件に応じた方法で計時を行うタイマ機能を提供する。また、このタイマユニット１５は、割り込みコントローラ１３に対して、タイマによる割り込み要求信号ｉｎｔｔを出力する。 The timer unit 15 is connected to the local bus lb. The timer unit 15 incorporates a register that can be set by the CPU core unit 11 and provides a timer function for measuring time by a method according to a condition set in the register. The timer unit 15 outputs an interrupt request signal int by a timer to the interrupt controller 13.

汎用入出力コントローラ１６は、ローカルバスｌｂに接続されている。汎用入出力コントローラ１６は、ＣＰＵコア部１１によって設定可能なレジスタを内蔵し、このレジスタに設定された条件に従ってマイクロプロセッサ１０の所定の入出力端子を用いた入出力機能を提供する。マイクロプロセッサ１０と外部接続部品群２２との間での各種信号のやり取りは、この汎用入出力コントローラ１６を介して行われる。また、汎用入出力コントローラ１６は、割り込みコントローラ１３に対しては、マイクロプロセッサ１０の端子状態の変化による割り込み要求を通知するための割り込み要求信号ｉｎｔｇを出力する。 The general-purpose input / output controller 16 is connected to the local bus lb. The general-purpose input / output controller 16 includes a register that can be set by the CPU core unit 11 and provides an input / output function using a predetermined input / output terminal of the microprocessor 10 in accordance with the conditions set in the register. Various signals are exchanged between the microprocessor 10 and the external connection component group 22 via the general-purpose input / output controller 16. The general-purpose input / output controller 16 outputs an interrupt request signal intg for notifying the interrupt controller 13 of an interrupt request due to a change in the terminal state of the microprocessor 10.

上記の構成において、通常の稼動中に使用するためのソフトウェアの本体は、ストレージデバイス１９に通常機能用ＯＳイメージファイル１９１として格納されており、システム起動時に起動用ＲＯＭ１８に格納されたブートローダ１８１がＣＰＵコア１１０で実行されることによってメインＲＡＭ１７の所定の領域に転送された後に実行される。尚、通常の稼動中の状態で使用するためのソフトウェアはＳＭＰに対応し、仮想アドレス空間を用いたマルチプロセス、マルチスレッド機能を有するＯＳを用いて構成されている。これにより、複数のＣＰＵコア１１０，１１１，１１２を効率的に利用した多数のアプリケーションの同時実行が可能となると共に、ＯＳによる保護機能によりアプリケーションの開発容易性と耐障害性も確保できる。ただし、この通常機能用ソフトウェアは高機能なＯＳと、その上で稼動する多数のアプリケーションによって構成されているためソフトウェアのサイズ自体が大きく、システム起動時にブートローダによってストレージデバイス１９からメインＲＡＭ１７に転送されるまでの時間や、メインＲＡＭ１７に転送されたＯＳを起動し、製品機能を実現するアプリケーションがＯＳ上で動作を開始するまでの時間が長くなりやすい。 In the above configuration, the main body of software used during normal operation is stored in the storage device 19 as the normal function OS image file 191, and the boot loader 181 stored in the startup ROM 18 at the time of system startup is used as the CPU. It is executed after being transferred to a predetermined area of the main RAM 17 by being executed by the core 110. Note that software for use in a normal operating state corresponds to SMP, and is configured using an OS having a multi-process and multi-thread function using a virtual address space. As a result, a large number of applications that efficiently use the plurality of CPU cores 110, 111, and 112 can be simultaneously executed, and the ease of application development and fault tolerance can be secured by the protection function by the OS. However, since the normal function software is composed of a high-function OS and a large number of applications running on it, the size of the software itself is large, and is transferred from the storage device 19 to the main RAM 17 by the boot loader when the system is started up. Or the time until the OS that has been transferred to the main RAM 17 is started and an application that implements a product function starts operating on the OS tends to be long.

そこで本例では、以下のような手法により、電源投入からアプリケーションを利用可能になるまでの待ち時間の短縮を図っている。 Therefore, in this example, the waiting time from when the power is turned on until the application can be used is reduced by the following method.

まず、システムの電源投入や再起動に伴うリセット状態が解除されると、マイクロプロセッサ１０は、ＣＰＵコア１１０を起動用ＲＯＭ１８上の所定のアドレスから命令を実行するように設定し、それ以外のＣＰＵコア１１１，１１２についてのリセット状態を維持する。起動用ＲＯＭ１８上の所定のアドレスにはブートローダ１８１が配置されており、ＣＰＵコア１１０がブートローダ１８１の実行を開始すると、最初に必要なハードウェアの初期化が行われ、その後、ＣＰＵコア１１１のリセットが解除される。その後ブートローダ１８１の残りの処理がＣＰＵコア１１０によって実行され、ストレージデバイス１９から通常起動用ＯＳイメージファイル１９１をメインＲＡＭ１７上の所定のアドレス範囲に転送した後、通常起動用ＯＳイメージファイル１９１の実行開始アドレスに分岐してＯＳの処理に切り替えられる。 First, when the reset state associated with power-on or restart of the system is released, the microprocessor 10 sets the CPU core 110 to execute an instruction from a predetermined address on the startup ROM 18, and other CPUs The reset state for the cores 111 and 112 is maintained. A boot loader 181 is arranged at a predetermined address on the boot ROM 18. When the CPU core 110 starts executing the boot loader 181, the necessary hardware is first initialized, and then the CPU core 111 is reset. Is released. Thereafter, the remaining processing of the boot loader 181 is executed by the CPU core 110, and after the normal startup OS image file 191 is transferred from the storage device 19 to a predetermined address range on the main RAM 17, the execution of the normal startup OS image file 191 is started. Branching to an address switches to OS processing.

尚、ブートローダ１８１の先頭部分には、ソフトウェアが自分自身を実行しているＣＰＵコアの番号を取得するための処理プログラムが入っており、ブートローダ１８１がＣＰＵコア１１０で実行された場合にブートローダ１８１の処理を継続するが、ブートローダ１８１がＣＰＵコア１１１で実行された場合には後述の起動時機能用プログラム１８２の処理に遷移される。 Note that the top part of the boot loader 181 contains a processing program for obtaining the number of the CPU core on which the software is executing itself. When the boot loader 181 is executed by the CPU core 110, the boot loader 181 The process is continued, but when the boot loader 181 is executed by the CPU core 111, the process proceeds to the process of the startup function program 182 described later.

起動用ＲＯＭ１８内の起動時機能用プログラム１８２は、ＣＰＵコア１１０がＯＳを起動し、カー・ナビゲーションシステム１の機能を実現するアプリケーションが利用可能となるまでの間、ＣＰＵコア１１１によって実行される。それによって本例におけるカー・ナビゲーションシステム１の主要な機能の一部を先行して提供することができる。主要な機能の一部として、例えばカメラモジュール２１の映像を液晶パネル２０に表示する機能、及びその表示状態の調整機能を挙げることができる。また、液晶パネル２０に表示された映像の調整機能は、次のように実現することができる。 The startup function program 182 in the startup ROM 18 is executed by the CPU core 111 until the CPU core 110 starts up the OS and an application for realizing the functions of the car navigation system 1 becomes available. Thereby, some of the main functions of the car navigation system 1 in this example can be provided in advance. As a part of main functions, for example, a function of displaying an image of the camera module 21 on the liquid crystal panel 20 and a function of adjusting a display state thereof can be cited. Moreover, the adjustment function of the image | video displayed on the liquid crystal panel 20 is realizable as follows.

先ず、画像入出力コントローラ１２が設定されて画面の所定の位置に所定の方式で、カメラモジュール２１で得られた映像が表示されるように設定を行った後、汎用入出力コントローラ１６において、外部接続部品群２２におけるスイッチに接続された端子を監視してシステム利用者のスイッチ操作の有無が監視される。スイッチ操作があった場合は、対応する画像表示の設定変更を行う。尚、起動時機能用プログラム１８２で対応しない機能に対応する操作が行われた場合は、「該当操作は現在不可能であり、所定時間経過後に可能となる」旨のメッセージが液晶パネル２０に表示される。 First, after setting the image input / output controller 12 to display the image obtained by the camera module 21 at a predetermined position on the screen in a predetermined manner, the general-purpose input / output controller 16 The terminal connected to the switch in the connection component group 22 is monitored to monitor the presence or absence of a switch operation by the system user. If there is a switch operation, the corresponding image display setting is changed. When an operation corresponding to a function that is not supported by the startup function program 182 is performed, a message stating that “the corresponding operation is currently impossible and can be performed after a predetermined time has elapsed” is displayed on the liquid crystal panel 20. Is done.

ＣＰＵコア１１０が通常機能用ＯＳイメージファイル１９１の実行開始アドレスに分岐すると、ＯＳの起動処理が開始される。ＯＳの起動処理では、使用するＣＰＵコアに対応するキャッシュメモリやメモリ管理ユニットの初期化の後、ＯＳが管理するメモリの管理構造体や、プロセスやスレッドの管理情報、イベントオブジェクトが初期化され、続いてＯＳが使用するデバイスドライバや、ＯＳが提供する各種の機能を実現するための常駐型プロセスが起動される。 When the CPU core 110 branches to the execution start address of the normal function OS image file 191, OS startup processing is started. In the OS startup process, after initialization of the cache memory and memory management unit corresponding to the CPU core to be used, the memory management structure managed by the OS, process and thread management information, and event objects are initialized, Subsequently, a device driver used by the OS and a resident process for realizing various functions provided by the OS are activated.

本例では、ＳＭＰに対応するＯＳを使用していることから、ＯＳの起動処理においてはＣＰＵコア１１０，１１１に対応するキャッシュメモリとメモリ管理ユニットが初期化される。この時点ではＣＰＵコア１１１は起動時機能用プログラム１８２を実行しているため、初期化は行われない。ＯＳの起動処理が進行してＯＳカーネルによるプロセスとスレッドのスケジューリングが可能になる時点でＳＭＰが構成されるが、この時点でＳＭＰに参加するのはＣＰＵコア１１０とＣＰＵコア１１２の２個だけである。ＣＰＵコア部１１に内蔵されているキャッシュ整合性判定回路１１９は、この時点では一次キャッシュメモリ１１４と一次キャッシュメモリ１１８との整合性を確保するように設定される。 In this example, since the OS corresponding to SMP is used, the cache memory and the memory management unit corresponding to the CPU cores 110 and 111 are initialized in the OS activation process. At this time, since the CPU core 111 is executing the startup function program 182, initialization is not performed. The SMP is configured when the OS boot process progresses and scheduling of processes and threads by the OS kernel becomes possible. At this time, only two CPU cores 110 and 112 participate in the SMP. is there. The cache consistency determination circuit 119 built in the CPU core unit 11 is set so as to ensure consistency between the primary cache memory 114 and the primary cache memory 118 at this time.

ＯＳの起動処理が完了してアプリケーションの実行が可能になると、製品機能を実現するためのアプリケーションが起動される。このアプリケーションは起動されるとメインＲＡＭ１７の所定のアドレスを参照してＣＰＵコア１１１が起動時機能用プログラム１８２を実行中であることを確認すると、同様にメインＲＡＭ１７の所定のアドレスから起動時機能に関する設定情報をアプリケーション内部に取り込んだ後、割り込みコントローラ１３を用いてＣＰＵコア１１１に対して特定の割り込みを要求する。ＣＰＵコア１１１はこの割り込みに応答すると、メインＲＡＭ１７上の特定のアドレスに分岐して、ＯＳの初期化処理部分の内部にあるスレーブＣＰＵとしての初期化処理を呼び出して実行する。その後、アプリケーションからＯＳに対して該当ＣＰＵコア１１１をオンにするＡＰＩ（Application Programming Interface）が発行されると、ＯＳは、一次キャッシュメモリ１１４，１１６，１１８の整合性を確保するようにキャッシュ整合性判定回路（ＣＣ）１１９の設定を変更すると共に、ＯＳ内部の管理情報に新たにＣＰＵコア１１１を追加する。これによってＣＰＵコア１１１もＯＳから利用可能な資源となり、ＣＰＵコア１１０，１１１，１１２の全てをＳＭＰで利用可能となる。 When the OS activation process is completed and the application can be executed, the application for realizing the product function is activated. When this application is activated, it is confirmed that the CPU core 111 is executing the activation function program 182 with reference to a predetermined address of the main RAM 17, and similarly, the activation function is determined from the predetermined address of the main RAM 17. After fetching the setting information into the application, the interrupt controller 13 is used to request a specific interrupt from the CPU core 111. In response to this interrupt, the CPU core 111 branches to a specific address on the main RAM 17 and calls and executes initialization processing as a slave CPU inside the initialization processing portion of the OS. Thereafter, when an API (Application Programming Interface) that turns on the CPU core 111 is issued from the application to the OS, the OS performs cache consistency so as to ensure the consistency of the primary cache memories 114, 116, and 118. While changing the setting of the determination circuit (CC) 119, the CPU core 111 is newly added to the management information inside the OS. As a result, the CPU core 111 also becomes a resource that can be used by the OS, and all of the CPU cores 110, 111, and 112 can be used by SMP.

実施の形態１によれば以下の作用効果が得られる。 According to the first embodiment, the following effects can be obtained.

（１）カー・ナビゲーションシステム１の電源投入後において、起動用ＲＯＭ１８内の起動時機能用プログラム１８２は、ＣＰＵコア１１０がＯＳを起動し、カー・ナビゲーションシステム１の機能を実現するアプリケーションが利用可能となるまでの間、ＣＰＵコア１１１によって実行される。それによって本例におけるカー・ナビゲーションシステム１の主要な機能の一部を先行して提供することができるので、電源投入からカー・ナビゲーションシステム１の機能が利用可能になるまでの時間短縮が達成される。 (1) After the car navigation system 1 is powered on, the startup function program 182 in the startup ROM 18 can be used by an application that implements the functions of the car navigation system 1 when the CPU core 110 starts the OS. Until it becomes, it is executed by the CPU core 111. As a result, a part of the main functions of the car navigation system 1 in this example can be provided in advance, so that the time from when the power is turned on until the functions of the car navigation system 1 can be used is shortened. The

（２）カー・ナビゲーションシステム１の主要な機能の一部としては、例えばカメラモジュール２１の映像を液晶パネル２０に表示する機能、及びその表示状態の調整機能を挙げることができる。この場合において、カー・ナビゲーションシステム１の電源投入後、カメラモジュール２１の映像を速やかに液晶パネル２０に表示されることができる。 (2) As a part of main functions of the car navigation system 1, for example, a function of displaying an image of the camera module 21 on the liquid crystal panel 20 and a function of adjusting a display state thereof can be cited. In this case, the image of the camera module 21 can be promptly displayed on the liquid crystal panel 20 after the car navigation system 1 is powered on.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば、図１の構成例では、想定する情報機器にＣＰＵコアを複数個必要とする程度の処理負荷が存在することを想定しているが、ＣＰＵに対する処理負荷がそれほど大きくなく、１個のＣＰＵコアで対応可能である場合、別のＣＰＵコアに代えてＧＰＵ（Graphics Processing Unit）やＤＳＰ（Digital Signal Processor）を適応することができる。つまりＧＰＵやＤＳＰなどの専用プロセッサに専用プログラムを実行させて起動時機能を実現することができる。このようにシステムにＣＰＵコアを複数個搭載する必要が無い場合には、１個のＣＰＵコアと、ＧＰＵやＤＳＰなどの専用プロセッサとを用いることでシステムの回路規模を削減可能である。ＧＰＵやＤＳＰは、起動処理の終了後には当初目的のグラフィックス描画や画像処理、オーディオ処理などに利用可能である。 For example, in the configuration example of FIG. 1, it is assumed that the assumed information device has a processing load that requires a plurality of CPU cores, but the processing load on the CPU is not so large, and one CPU If the core can cope with it, a GPU (Graphics Processing Unit) or a DSP (Digital Signal Processor) can be applied instead of another CPU core. In other words, the startup function can be realized by executing a dedicated program on a dedicated processor such as GPU or DSP. Thus, when it is not necessary to mount a plurality of CPU cores in the system, the circuit scale of the system can be reduced by using one CPU core and a dedicated processor such as a GPU or DSP. The GPU and DSP can be used for the originally intended graphics drawing, image processing, audio processing, and the like after the start-up processing is completed.

１カー・ナビゲーションシステム
１０マイクロプロセッサ
１１ＣＰＵコア部
１２画像入出力コントローラ
１３割り込みコントローラ
１４外部バスコントローラ
１５タイマユニット
１６汎用入出力コントローラ
１７メインＲＡＭ
１８起動用ＲＯＭ
１９ストレージデバイス
２０液晶パネル
２１カメラモジュール
２２外部接続部品群
１１０，１１１，１１２ＣＰＵコア
１１３，１１５，１１７メモリ管理ユニット
１１４，１１６，１１８一次キャッシュメモリ
１１９キャッシュ整合性判定回路
１２０二次キャッシュメモリ
１８１ブートローダ
１８２起動時機能用プログラム
１９１通常機能用ＯＳイメージファイル
１９２データ領域 DESCRIPTION OF SYMBOLS 1 Car navigation system 10 Microprocessor 11 CPU core part 12 Image input / output controller 13 Interrupt controller 14 External bus controller 15 Timer unit 16 General-purpose input / output controller 17 Main RAM
18 Boot ROM
DESCRIPTION OF SYMBOLS 19 Storage device 20 Liquid crystal panel 21 Camera module 22 External connection component group 110,111,112 CPU core 113,115,117 Memory management unit 114,116,118 Primary cache memory 119 Cache consistency judgment circuit 120 Secondary cache memory 181 Boot loader 182 Start-up function program 191 Normal function OS image file 192 Data area

Claims

An information device including a first processor and a second processor capable of multiprocessing by sharing physical memory,
The first processor performs an operating system process by executing the OS image file after releasing the reset, starts an application on the operating system,
The second processor provides a part of the function of the information device in advance of the application activation by the first processor by executing a startup function program after reset release.
Information at the time of execution of the startup function program by the second processor is taken over by an application that is started after the processing of the operating system is started ,
The physical memory includes a main RAM, a boot ROM, and a storage device.
The boot ROM stores a boot loader and a boot function program.
The storage device stores a normal function OS image file,
The first processor starts execution of the boot loader after releasing the reset, releases the reset state of the second processor, transfers the normal function OS image file from the storage device to the main RAM, and By branching to the execution start address of the OS image file for normal function, it is switched to the processing of the operating system,
The second processor executes the startup function program in the startup ROM after reset release,
The first processor fetches setting information related to execution of the function program for startup by the second processor from a predetermined address of the main RAM into the application, and then requests an interrupt to the second processor,
In response to the interrupt request from the first processor, the second processor branches to a specific address in the main RAM and calls and executes an initialization process as a slave when the first processor is a master. information equipment that.

The information device according to claim 1, wherein the information device includes a display function of a video obtained by a camera module and a function of adjusting a display state of the video as a part of the function of the information device.