JP5707265B2 - 演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ - Google Patents
演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ Download PDFInfo
- Publication number
- JP5707265B2 JP5707265B2 JP2011159396A JP2011159396A JP5707265B2 JP 5707265 B2 JP5707265 B2 JP 5707265B2 JP 2011159396 A JP2011159396 A JP 2011159396A JP 2011159396 A JP2011159396 A JP 2011159396A JP 5707265 B2 JP5707265 B2 JP 5707265B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- memory
- attribute
- read
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 111
- 230000015654 memory Effects 0.000 claims description 299
- 238000012546 transfer Methods 0.000 claims description 163
- 230000008569 process Effects 0.000 claims description 19
- 238000012545 processing Methods 0.000 description 60
- 238000005516 engineering process Methods 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/42—Syntactic analysis
- G06F8/423—Preprocessors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
- G06F8/453—Data distribution
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Operations Research (AREA)
- Databases & Information Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Advance Control (AREA)
Description
図20は、非特許文献1におけるFig3.3に対して符号を追加したものである。前述したように、OpenCLデバイス14は1つ以上のCU16を備え、夫々のCU16は1つ以上のPE18を有する。
(1)転送方式1:分割の有無
該転送方式1は、「分割無し」方式と「分割有り」方式のいずれかである。
該転送方式2は、該データブロックを複数のサブブロックに分割する場合に、どのように分割するかを意味する。
該転送方式3は、リードブロックを対象として、上記転送方式1が分割有りの場合に指定される。
該転送方式4は、ライトブロックを対象として、上記転送方式1が分割有りの場合に指定される。
この属性は、データブロックのサイズを示すパラメータであり、例えば、次元毎のワード数、及びワード毎のバイト数やビット数である。この属性は、全てのデータブロックに対して必ず指定される。
この属性は、まず、該データブロックが演算対象のデータ(つまり、リード転送されるデータ)であるか否か、及び演算対象のデータである場合の転送順位を示す。転送順位は、該データブロックの各サブブロックを、どのような順位で転送するかを指定するパラメータである。
式(1)に示す演算処理の内容に基づいて、リードブロックPとリードブロックQは、リード転送されるデータであるため、リード属性として、転送順位が「TOP LEFT」に指定される。
この属性は、まず、該データブロックが演算結果のデータ(つまり、ライト転送されるデータ)であるか否か、及び演算結果のデータである場合の転送順位を示す。転送順位は、各サブライトブロックSWBを、どのような順位で転送するかを指定するパラメータである。
式(1)に示す演算処理の内容に基づいて、ライトブロックRは、ライト転送されるデータであるため、ライト属性として、転送順位が「TOP LEFT」に指定される。
この属性は、リードブロックを対象とするパラメータであり、サブリードブロックSRB内のデータと共に転送される、該サブリードブロックSRBの境界と隣接する該サブリードブロックSRB外のデータの量を示すパラメータである。また、余白属性は、次元毎に指定される。余白属性のパラメータの単位は、ワードである。
この属性は、各リードブロックについてはサブリードブロックSRBの転送先、各ライトブロックについてはサブライトブロックSWBの転送元が、プライベートメモリとローカルメモリのいずれになるかを指定するパラメータであり、「ON」と「OFF」のいずれである。例えば、図5に示すように、放送属性の「ON」は、上記転送先または転送元としてローカルメモリを指定し、放送属性の「OFF」は、上記転送先または転送元としてプライベートメモリを指定する。
この属性は、サブリードブロックSRBとサブライトブロックSWBをどのようにしてCU160のプライベートメモリ群/ローカルメモリに割り当てる割当方式を示すパラメータである。
この属性は、1以上の自然数で指定される階層数である。同一の階層数が指定された複数のリードブロックは、1度のリードあるいはライト転送により、夫々1つのサブブロックSBが転送される。
この属性は、当該データブロックに対して、サブブロックと、該サブブロックと隣接する8つの他のサブブロックとのデータ依存関係を示すパラメータであり、「依存有り」、「依存無し」を指定可能である。また、「依存有り」については、さらに、3種類の依存関係を指定可能である。
シナリオ決定部134は、属性群格納部132に格納された各属性群と、演算ユニット140の構成を示すパラメータとに基づいて、シナリオを決定する。このシナリオは、転送方式に該当する。
シナリオ決定部134は、まず、全てのデータブロックに対して、共通のワークグループサイズWGsを設定すると共に、階層属性が同一である複数のデータブロックが共通の分割数でサブブロックに分割されるように、データブロックの分割サイズ、反復回数を決定する。
分割サイズ
=サブブロックのX方向のサイズSBsx×Y方向のサイズSBsy (3)
分割数=データブロックのサイズ÷(分割サイズ×ワークグループサイズWGs)(4)
反復回数
={分割数×(X方向サイズLx÷ワークグループサイズWGs)/WG数 (5)
階層属性が同一であるリードブロックの相対応するサブリードブロックSRBを含むサブリードブロックSRB群毎を、同時にプライベートメモリまたはローカルメモリ空間へ転送すると共に、ユーザ指定処理を起動する。なお、転送されるサブリードブロックSRBに対して余白属性により余白が指定される場合に、該余白分のデータも転送する。
階層属性が異なるデータブロックの分割数の掛け算となる回数だけ、相対応するサブリードブロックSRBのサブリードブロックSRB群をプライベートメモリまたはローカルメモリ区間に転送した後、ユーザ指定処理を起動する。
<規則4>
ユーザ指定処理の各回の起動後に、演算処理の結果となるサブライトブロックSWBをグローバルメモリ区間に転送する。サブライトブロックSWBの転送は、ユーザ指定処理の起動後に行われ、転送方向が「プライベートメモリ及び/またはローカルメモリ空間からグローバルメモリ空間へ」である点を除き、サブリードブロックSRBのときと同様である。
まず、本発明にかかる技術を使用せず、従来の場合を説明する。
図14は、図2に示す例の演算処理を実現するために、プライベートメモリとローカルメモリを使用せずに、PEが直接グローバルメモリをアクセスすることによりデータ転送が行われる場合のカーネルのプログラムコードである。
12 ホスト
14 OpenCLデバイス
16 CU
18 PE
20 プライベートメモリ
22 ローカルメモリ
24 キャッシュ
30 デバイスメモリ
32 グローバルメモリ
34 コンスタントメモリ
50 逐次プロセッサ
52 PE
54 プライベートメモリ
56 グローバルメモリ
58 キャッシュ制御機構
100 OpenCLシステム
110 ホスト
120 デバイス
130 演算制御部
132 属性群格納部
134 シナリオ決定部
140 演算ユニット
150 デバイスメモリ
152 グローバルメモリ
154 コンスタントメモリ
160 CU
162 PE
164 プライベートメモリ
170 ローカルメモリ
Lx データブロックのX方向サイズ
Ly データブロックのY方向サイズ
SBsx サブブロックのX方向サイズ
SBsy サブブロックのY方向サイズ
SRB サブリードブロック
SWB サブライトブロック
WG ワークグループ
WGs ワークグループサイズ
WI ワークアイテム
R リード転送指示
W ライト転送指示
S 演算実行指示
Claims (8)
- 複数の演算素子と、該複数の演算素子に対して設けられた階層の異なる複数のメモリとを有する並列プロセッサの前記複数の演算素子による並列演算を制御する演算制御装置であって、
前記複数のメモリのうちの最下位階層のメモリに1つ以上格納されたデータブロックであって、前記並列演算の演算対象としてそのデータが前記他の階層のメモリに転送されるリードブロックと、前記並列演算後に前記他の階層のメモリから前記最下位階層のメモリに転送される1つ以上のデータブロックであって、前記1つ以上のリードブロックに対する並列演算の演算結果であるライトブロックとに対して夫々設定された属性群を取得して保持する属性群保持部と、
前記属性群保持部により保持された各前記属性群と、前記並列プロセッサの構成を示す構成パラメータとに基づいて、夫々の前記リードブロックと前記ライトブロックの転送方式を決定し、決定した転送方式に応じて各前記リードブロックと前記ライトブロックの転送、及び該転送に対応する前記並列演算の制御を行うシナリオ決定部とを有し、
前記属性群は、前記転送方式を決定するために必要である一方、前記並列プロセッサの構成に依存しない属性を1つ以上含み、
前記ライトブロックの属性群は、該ライトブロックが既に前記他の階層のメモリに存在し、かつ、前記最下位階層のメモリに転送されると仮定して設定されたものであることを特徴とする演算制御装置。 - 前記並列プロセッサは、OpenCL((Open Computing Language)デバイスであり、
各前記属性群は、カーネルの引数として設定されることを特徴とする請求項1に記載の演算制御装置。 - 複数の演算素子と、該複数の演算素子に対して設けられた階層の異なる複数のメモリとを有する並列プロセッサの前記複数の演算素子による並列演算を制御する演算制御方法であって、
前記複数のメモリのうちの最下位階層のメモリに1つ以上格納されたデータブロックであって、前記並列演算の演算対象としてそのデータが前記他の階層のメモリに転送されるリードブロックと、前記並列演算後に前記他の階層のメモリから前記最下位階層のメモリに転送される1つ以上のデータブロックであって、前記1つ以上のリードブロックに対する並列演算の演算結果であるライトブロックとに対して夫々設定された属性群を取得して保持し、
保持された各前記属性群と、前記並列プロセッサの構成を示す構成パラメータとに基づいて、夫々の前記リードブロックと前記ライトブロックの転送方式を決定し、決定した転送方式に応じて各前記リードブロックと前記ライトブロックの転送、及び該転送に対応する前記並列演算の制御を行い、
前記属性群は、前記転送方式を決定するために必要である一方、前記並列プロセッサの構成に依存しない属性を1つ以上含み、
前記ライトブロックの属性群は、該ライトブロックが既に前記他の階層のメモリに存在し、かつ、前記最下位階層のメモリに転送されると仮定して設定されたものであることを特徴とする演算制御方法。 - 前記並列プロセッサは、OpenCL((Open Computing Language)デバイスであり、
各前記属性群は、カーネルの引数として設定されることを特徴とする請求項3に記載の演算制御方法。 - 複数の演算素子と、該複数の演算素子に対して設けられた階層の異なる複数のメモリとを有する並列プロセッサの前記複数の演算素子による並列演算の制御に際して、
前記複数のメモリのうちの最下位階層のメモリに1つ以上格納されたデータブロックであって、前記並列演算の演算対象としてそのデータが前記他の階層のメモリに転送されるリードブロックと、前記並列演算後に前記他の階層のメモリから前記最下位階層のメモリに転送される1つ以上のデータブロックであって、前記1つ以上のリードブロックに対する並列演算の演算結果であるライトブロックとに対して夫々設定された属性群を取得して保持し、
保持された各前記属性群と、前記並列プロセッサの構成を示す構成パラメータとに基づいて、夫々の前記リードブロックと前記ライトブロックの転送方式を決定し、決定した転送方式に応じて各前記リードブロックと前記ライトブロックの転送、及び該転送に対応する前記並列演算の制御を行う処理をコンピュータに実行させ、
前記属性群は、前記転送方式を決定するために必要である一方、前記並列プロセッサの構成に依存しない属性を1つ以上含み、
前記ライトブロックの属性群は、該ライトブロックが既に前記他の階層のメモリに存在し、かつ、前記最下位階層のメモリに転送されると仮定して設定されたものであることを特徴とするプログラム。 - 前記並列プロセッサは、OpenCL((Open Computing Language)デバイスであり、
各前記属性群は、カーネルの引数として設定されることを特徴とする請求項5に記載のプログラム。 - 複数の演算素子と、
該複数の演算素子に対して設けられた階層の異なる複数のメモリと、
前記複数の演算素子による並列演算を制御する演算制御部とを備える並列プロセッサであって、
前記演算制御部は、
前記複数のメモリのうちの最下位階層のメモリに1つ以上格納されたデータブロックであって、前記並列演算の演算対象としてそのデータが前記他の階層のメモリに転送されるリードブロックと、前記並列演算後に前記他の階層のメモリから前記最下位階層のメモリに転送される1つ以上のデータブロックであって、前記1つ以上のリードブロックに対する並列演算の演算結果であるライトブロックとに対して夫々設定された属性群を取得して保持する属性群保持部と、
前記属性群保持部により保持された各前記属性群と、前記並列プロセッサの構成を示す構成パラメータとに基づいて、夫々の前記リードブロックと前記ライトブロックの転送方式を決定し、決定した転送方式に応じて各前記リードブロックと前記ライトブロックの転送、及び該転送に対応する前記並列演算の制御を行うシナリオ決定部とを有し、
前記属性群は、前記転送方式を決定するために必要である一方、前記並列プロセッサの構成に依存しない属性を1つ以上含み、
前記ライトブロックの属性群は、該ライトブロックが既に前記他の階層のメモリに存在し、かつ、前記最下位階層のメモリに転送されると仮定して設定されたものであることを特徴とする並列プロセッサ。 - OpenCL((Open Computing Language)デバイスであり、
各前記属性群は、カーネルの引数として設定されることを特徴とする請求項7に記載の並列プロセッサ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011159396A JP5707265B2 (ja) | 2011-07-20 | 2011-07-20 | 演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ |
US13/529,973 US9639337B2 (en) | 2011-07-20 | 2012-06-21 | Arithmetic and control unit, arithmethic and control method, program and parallel processor |
KR1020120078952A KR20130011961A (ko) | 2011-07-20 | 2012-07-19 | 연산 제어 장치, 연산 제어 방법, 프로그램, 및 병렬 프로세서 |
EP12177054.9A EP2549379B1 (en) | 2011-07-20 | 2012-07-19 | Arithmetic and control unit, arithmetic and control method and parallel processor |
CN201210252648.9A CN102890625B (zh) | 2011-07-20 | 2012-07-20 | 运算和控制单元、运算和控制方法、与并行处理器 |
US15/581,222 US10114639B2 (en) | 2011-07-20 | 2017-04-28 | Arithmetic and control unit, arithmetic and control method, program and parallel processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011159396A JP5707265B2 (ja) | 2011-07-20 | 2011-07-20 | 演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013025547A JP2013025547A (ja) | 2013-02-04 |
JP5707265B2 true JP5707265B2 (ja) | 2015-04-22 |
Family
ID=46639319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011159396A Active JP5707265B2 (ja) | 2011-07-20 | 2011-07-20 | 演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ |
Country Status (5)
Country | Link |
---|---|
US (2) | US9639337B2 (ja) |
EP (1) | EP2549379B1 (ja) |
JP (1) | JP5707265B2 (ja) |
KR (1) | KR20130011961A (ja) |
CN (1) | CN102890625B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9772864B2 (en) * | 2013-04-16 | 2017-09-26 | Arm Limited | Methods of and apparatus for multidimensional indexing in microprocessor systems |
JP6200824B2 (ja) * | 2014-02-10 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 演算制御装置及び演算制御方法並びにプログラム、OpenCLデバイス |
JP6582367B2 (ja) * | 2014-07-18 | 2019-10-02 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
JP6374777B2 (ja) | 2014-11-28 | 2018-08-15 | ルネサスエレクトロニクス株式会社 | データ処理方法、プログラム及びデータ処理装置 |
US10621088B2 (en) * | 2014-12-08 | 2020-04-14 | Intel Corporation | Apparatus and method to improve memory access performance between shared local memory and system global memory |
US10083135B2 (en) * | 2015-08-28 | 2018-09-25 | Macronix International Co., Ltd. | Cooperative overlay |
JP6423809B2 (ja) * | 2016-02-19 | 2018-11-14 | イーソル株式会社 | オペレーティングシステム、プログラミングシステム及びメモリ割り当て方法 |
US10275385B2 (en) | 2016-02-25 | 2019-04-30 | SK Hynix Inc. | Integrated circuit system |
US10223436B2 (en) | 2016-04-27 | 2019-03-05 | Qualcomm Incorporated | Inter-subgroup data sharing |
CN108268931B (zh) * | 2016-12-30 | 2022-10-25 | 华为技术有限公司 | 数据处理的方法、装置和系统 |
CN109583577B (zh) * | 2017-09-29 | 2021-04-23 | 上海寒武纪信息科技有限公司 | 运算装置及方法 |
CN112446004B (zh) * | 2019-08-28 | 2023-07-07 | 无锡江南计算技术研究所 | 非结构网格dilu预条件子众核并行优化方法 |
US12020075B2 (en) * | 2020-09-11 | 2024-06-25 | Apple Inc. | Compute kernel parsing with limits in one or more dimensions with iterating through workgroups in the one or more dimensions for execution |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3495173B2 (ja) * | 1996-02-14 | 2004-02-09 | 富士通株式会社 | 演算処理方法および演算処理装置 |
US7130963B2 (en) * | 2003-07-16 | 2006-10-31 | International Business Machines Corp. | System and method for instruction memory storage and processing based on backwards branch control information |
-
2011
- 2011-07-20 JP JP2011159396A patent/JP5707265B2/ja active Active
-
2012
- 2012-06-21 US US13/529,973 patent/US9639337B2/en active Active
- 2012-07-19 EP EP12177054.9A patent/EP2549379B1/en active Active
- 2012-07-19 KR KR1020120078952A patent/KR20130011961A/ko active IP Right Grant
- 2012-07-20 CN CN201210252648.9A patent/CN102890625B/zh active Active
-
2017
- 2017-04-28 US US15/581,222 patent/US10114639B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR20130011961A (ko) | 2013-01-30 |
US20130024667A1 (en) | 2013-01-24 |
JP2013025547A (ja) | 2013-02-04 |
CN102890625A (zh) | 2013-01-23 |
US10114639B2 (en) | 2018-10-30 |
EP2549379B1 (en) | 2018-11-21 |
US20170228232A1 (en) | 2017-08-10 |
US9639337B2 (en) | 2017-05-02 |
CN102890625B (zh) | 2017-03-01 |
EP2549379A1 (en) | 2013-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5707265B2 (ja) | 演算制御装置及び演算制御方法並びにプログラム、並列プロセッサ | |
JP6200824B2 (ja) | 演算制御装置及び演算制御方法並びにプログラム、OpenCLデバイス | |
US10055257B2 (en) | Virtual machine placement in a cloud computing environment based on factors including optimized processor-memory affinity | |
US11221877B2 (en) | Task parallel processing method, apparatus and system, storage medium and computer device | |
JP5412599B2 (ja) | 計算機システム、および、計算機システムにおける仮想計算機の最適配置方法 | |
US10713095B2 (en) | Multi-core processor and method of controlling the same using revisable translation tables | |
JP5911997B2 (ja) | 装置、システム及びメモリ管理の方法 | |
CN103914412B (zh) | 用于存储设备中的流量优先化的方法,存储设备以及存储系统 | |
JP2010244435A (ja) | キャッシュ制御装置及びキャッシュ制御方法 | |
CN105302536A (zh) | MapReduce应用的相关参数的配置方法和装置 | |
US9104496B2 (en) | Submitting operations to a shared resource based on busy-to-success ratios | |
US20170083375A1 (en) | Thread performance optimization | |
US11138291B2 (en) | Assymetric allocation of SRAM and data layout for efficient matrix multiplication | |
Chen et al. | Data prefetching and eviction mechanisms of in-memory storage systems based on scheduling for big data processing | |
US9594859B1 (en) | Apparatus and associated methods for parallelizing clustering and placement | |
JP2016103154A (ja) | データ処理方法、プログラム及びデータ処理装置 | |
JP6445876B2 (ja) | リソース割当装置、リソース割当システム、および、リソース割当方法 | |
KR20240007354A (ko) | 가속기를 분할하는 전자 장치, 배치를 할당하는 전자 장치 및 그 동작 방법 | |
KR20240103607A (ko) | 통합 가상 메모리 관리 방법 및 장치 | |
JP2023059847A (ja) | リソース再設定可能な深層ニューラルネットワーク加速器、システムおよび方法 | |
Zheng et al. | Massive Indexed Directories in DeltaFS |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140417 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150302 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5707265 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |