JP5700223B2

JP5700223B2 - Control device

Info

Publication number: JP5700223B2
Application number: JP2012171097A
Authority: JP
Inventors: 和正大澤; 昌良富田
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2012-08-01
Filing date: 2012-08-01
Publication date: 2015-04-15
Anticipated expiration: 2032-08-01
Also published as: JP2014032451A; CN103576570A; CN103576570B

Description

本発明は、制御装置に関する。 The present invention relates to a control device.

例えば特許文献１には、複数のモジュール（ユニット）を接続して構成するビルディングブロック形式の制御装置（増設型ＰＬＣシステム）が記載されている。この制御装置は、電源モジュール（電源ユニット）及びＣＰＵモジュール（ＣＰＵユニット）を含む複数のモジュールからなる基本ラック（第一列のユニット群）と、同様に電源モジュールを含む複数のモジュールからなる拡張ラック（第二列のユニット群）とを有する。基本ラックと拡張ラックはバスラインを介して接続される。 For example, Patent Document 1 describes a building block type control device (additional PLC system) configured by connecting a plurality of modules (units). The control device includes a basic rack (unit group in the first row) including a plurality of modules including a power supply module (power supply unit) and a CPU module (CPU unit), and an expansion rack including a plurality of modules similarly including the power supply module. (Second row of unit groups). The basic rack and the expansion rack are connected via a bus line.

特開２００２−１０８４１７号公報（図１（ｂ））Japanese Patent Laying-Open No. 2002-108417 (FIG. 1B)

基本ラックと拡張ラックの各々が個別に電源ユニットを有する制御装置においては、相互の電源ユニットにおいて電源異常を監視し、例えば拡張ラックの電源モジュールへの外部電源の供給が遮断された（あるいは電源電圧が低下した）場合に、ＣＰＵモジュールが基本ラック及び拡張ラックの両方をリセットして装置全体を初期化するフェールセーフ機能を有するものがある。 In a control device in which each of the basic rack and the expansion rack has a power supply unit individually, the power supply unit is monitored for power failure and, for example, the supply of external power to the power supply module of the expansion rack is cut off (or the power supply voltage) In some cases, the CPU module has a fail-safe function that resets both the basic rack and the expansion rack to initialize the entire apparatus.

このようなフェールセーフ機能を有する制御装置の場合、例えばＣＰＵモジュールのアプリケーションデバッグ等の調整作業を行っている最中に、ユーザが意図的に拡張ラックの電源を遮断したり、又はユーザの意図に反して拡張ラックの電源が遮断されると、上記フェールセーフ機能によりシステム全体が初期化される。その結果、編集中のアプリケーションがユーザによって保存されていない場合には消失してしまうおそれがあり、調整作業時の利便性が低いという問題があった。 In the case of a control device having such a fail-safe function, for example, the user intentionally shuts off the power supply of the expansion rack while performing adjustment work such as application debugging of the CPU module or the user's intention. On the other hand, when the expansion rack is powered off, the entire system is initialized by the fail-safe function. As a result, if the application being edited has not been saved by the user, it may be lost, and there is a problem that convenience during adjustment work is low.

本発明はこのような問題点に鑑みてなされたものであり、調整作業時の利便性を向上することができる制御装置を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide a control device that can improve convenience during adjustment work.

上記課題を解決するため、本発明の一の観点によれば、第１電源モジュールと第１ＣＰＵモジュールを含む複数のモジュールを有する基本ラックと、前記基本ラックとデータ送受信可能に接続され、少なくとも第２電源モジュールを有する１以上の拡張ラックと、を備え、前記第１ＣＰＵモジュールは、前記第１電源モジュール及び前記第２電源モジュールの少なくともいずれかへ供給される外部電源の電圧が所定値より低下した場合に、前記基本ラックを初期化する第１フェールセーフ機能を有するとともに、前記第１フェールセーフ機能の有効又は無効を切り替え可能な第１スイッチを有する制御装置が適用される。 In order to solve the above-described problem, according to one aspect of the present invention, a basic rack having a plurality of modules including a first power supply module and a first CPU module is connected to the basic rack so as to be able to transmit and receive data. One or more expansion racks having power supply modules, wherein the first CPU module has a voltage of an external power supply supplied to at least one of the first power supply module and the second power supply module lower than a predetermined value. In addition, a control device having a first fail-safe function for initializing the basic rack and having a first switch capable of switching between valid and invalid of the first fail-safe function is applied.

本発明の制御装置によれば、調整作業時の利便性を向上することができる。 According to the control device of the present invention, it is possible to improve convenience during adjustment work.

実施形態の制御装置のシステム構成を表す図である。It is a figure showing the system configuration | structure of the control apparatus of embodiment. Ｄスイッチ周辺の回路構成を表す図である。It is a figure showing the circuit structure of D switch periphery. パーソナルコンピュータでメインＣＰＵユニットを代用する場合のシステム構成を表す図である。It is a figure showing the system configuration in the case of substituting a main CPU unit with a personal computer. サブＣＰＵユニットを設けた場合の制御装置のシステム構成を表す図である。It is a figure showing the system configuration | structure of a control apparatus at the time of providing a sub CPU unit. メインＣＰＵユニットとサブＣＰＵユニットのＤスイッチ周辺の回路構成を表す図である。It is a figure showing the circuit structure around D switch of a main CPU unit and a sub CPU unit.

以下、一実施の形態について図面を参照しつつ説明する。 Hereinafter, an embodiment will be described with reference to the drawings.

まず、図１を用いて、本実施形態に係る制御装置の概略的な構成について説明する。図１に示すように、制御装置１は、それぞれ外部電源４に接続されるメインラック１００と、拡張ラック２００とを互いに情報送受可能に接続して構成され、例えばいわゆるファクトリーオートメーション（以下、ＦＡという；図示省略）の各部の制御を統合的に行う制御装置である。メインラック１００は、複数のモジュールユニットを設置可能な基盤である。このメインラック１００においては、設置したそれぞれのモジュールユニットに対して電力を給電する電源ユニット１０１を備えるとともに、各モジュールユニットどうしを内部バス（図示省略）を介して情報送受可能に接続する。そしてこのメインラック１００には、当該制御装置１全体を統括する唯一のＣＰＵを備えたメインＣＰＵユニット１０２のモジュールが設置されている。このメインＣＰＵユニット１０２は、同じメインラック１００に設置されている他のＩ／Ｏユニット１１やモーション制御ユニット１２（サーボ１３を介してモータ１４の駆動制御を行うユニット）などのモジュールユニットを介してＦＡの各部の制御を行う。 First, a schematic configuration of the control device according to the present embodiment will be described with reference to FIG. As shown in FIG. 1, the control device 1 is configured by connecting a main rack 100 and an expansion rack 200 connected to an external power source 4 so as to be able to send and receive information to each other, for example, so-called factory automation (hereinafter referred to as FA). A control device that performs integrated control of each part of the diagram; The main rack 100 is a base on which a plurality of module units can be installed. The main rack 100 includes a power supply unit 101 that supplies power to each installed module unit, and the module units are connected to each other via an internal bus (not shown) so that information can be transmitted and received. The main rack 100 is provided with a module of a main CPU unit 102 having a single CPU that controls the entire control apparatus 1. The main CPU unit 102 is connected via a module unit such as another I / O unit 11 or a motion control unit 12 (unit for controlling the drive of the motor 14 via the servo 13) installed in the same main rack 100. Control each part of FA.

しかし、このメインラック１００におけるモジュールユニットの設置可能数、及び電源ユニット１０１の給電容量は有限であり、ＦＡ側における制御対象部分の数が多い場合にはメインラック１００におけるモジュールユニットの設置可能数が不足する場合がある。そこで、メインラック１００と同等の構成の拡張ラック２００を用意し、モジュールユニットの設置可能数を増設する。この拡張ラック２００にも電源ユニット２０１を備えて個別に給電管理を行う。そして、メインラック１００と拡張ラック２００との間をコネクタ１００ａ、２００ａ及び外部バス２を介して情報送受可能に接続する。これにより、メインラック１００中の１つのメインＣＰＵユニット１０２によってメインラック１００及び拡張ラック２００に設置された全てのモジュールユニットの制御を一元管理でき、すなわち上記ＦＡの全体を統括制御できる。 However, the number of module units that can be installed in the main rack 100 and the power supply capacity of the power supply unit 101 are limited, and when the number of control target portions on the FA side is large, the number of module units that can be installed in the main rack 100 is large. There may be a shortage. Therefore, an expansion rack 200 having the same configuration as the main rack 100 is prepared, and the number of installable module units is increased. The expansion rack 200 is also provided with a power supply unit 201 to individually manage power supply. Then, the main rack 100 and the expansion rack 200 are connected via the connectors 100a and 200a and the external bus 2 so that information can be transmitted and received. Thereby, the control of all the module units installed in the main rack 100 and the expansion rack 200 can be centrally managed by one main CPU unit 102 in the main rack 100, that is, the whole FA can be controlled in an integrated manner.

上述したように各ラック１００、２００はそれぞれ電源ユニット１０１、２０１を備えて個別に給電を管理する。しかし、ＦＡ全体における機構構造の都合上、一方のラックでの給電を停止して他方のラックだけで駆動制御を継続することは望ましくない。このため当該制御装置１には、一方のラックで給電を停止した際に制御装置１全体の給電をリセット（給電を一旦停止した後に給電を再開して初期化処理を実行すること）するフェールセーフ機能が備えられている。具体的には、２つのラック１００、２００間で上記外部バス２と並列に（もしくは外部バス２中に含めて）フェールセーフ信号線３を接続しており、各ラック１００、２００の電源ユニット１０１、２０１がそれぞれの給電停止又は給電電力が所定値より低下したことを検知した際に相手のラックの電源ユニットにフェールセーフ信号を送信する。そして相手のラックからこのフェールセーフ信号を受信した側の電源ユニット自身においても、そのフェールセーフ信号の受信に合わせて給電のリセットを行う。このようなフェールセーフ機能は、例えばＦＡの通常運転における緊急停止時に、当該ＦＡ内における機械干渉などを回避して機構構造を保護するために有用である。 As described above, each of the racks 100 and 200 includes the power supply units 101 and 201, respectively, and manages power supply individually. However, due to the mechanism structure of the entire FA, it is not desirable to stop power supply in one rack and continue drive control with only the other rack. For this reason, the control device 1 has a fail-safe that resets the power supply of the entire control device 1 when the power supply is stopped in one rack (restarts the power supply after the power supply is temporarily stopped and executes the initialization process). Features are provided. Specifically, the fail-safe signal line 3 is connected between the two racks 100 and 200 in parallel with the external bus 2 (or included in the external bus 2), and the power supply unit 101 of each rack 100 and 200 is connected. , 201 transmits a fail-safe signal to the power supply unit of the other rack when it detects that the respective power supply is stopped or the power supply has decreased below a predetermined value. The power supply unit itself that receives this fail-safe signal from the other rack also resets the power supply in accordance with the reception of the fail-safe signal. Such a fail-safe function is useful for protecting the mechanism structure by avoiding mechanical interference in the FA during an emergency stop in normal operation of the FA, for example.

しかしながら、ＦＡの試運転調整時やメンテナンス作業時には、作業者が意図的に又は誤って一方のラックだけに対して給電を停止させる操作を行う場合がある。この場合には、上述したフェールセーフ機能によって他方のラックも含めた制御装置１全体の給電がリセットされる。しかし、このＦＡの試運転調整時やメンテナンス作業時には、メインＣＰＵユニット１０２において各種のパラメータの設定作業やラダープログラムなどのアプリケーションプログラムの編集作業を行っている場合が多い。そのような設定作業中又は編集作業中の状態で、上記フェールセーフ機能が作動して制御装置全体の給電が強制的にリセットされた場合には、設定中のパラメータや編集中のアプリケーションプログラムがフラッシュメモリなどの不揮発性記憶装置に保存されないまま消失してしまう問題がある。 However, at the time of trial operation adjustment of FA and maintenance work, an operator may intentionally or mistakenly perform an operation to stop power supply to only one rack. In this case, the power supply of the entire control device 1 including the other rack is reset by the fail-safe function described above. However, at the time of trial operation adjustment and maintenance work of the FA, the main CPU unit 102 often performs various parameter setting work and editing work of an application program such as a ladder program. If the fail-safe function is activated and the power supply of the entire control device is forcibly reset during such setting or editing, the parameters being set and the application program being edited are flashed. There is a problem that it is lost without being stored in a nonvolatile storage device such as a memory.

そこで本実施形態の制御装置では、メインＣＰＵユニット１０２のモジュールにおいて、上記フェールセーフ機能の有効又は無効を切り替え可能なＤスイッチ（Ｄｉｓａｂｌｅ−スイッチ）１０２ａを設けている。このＤスイッチ１０２ａは、例えばピアノスイッチやＤＩＰスイッチで構成されるハードウェアスイッチであり、メインＣＰＵユニット１０２の前面に設けてユーザが容易にアクセスできるようにする。なお、メインラック１００が備える電源ユニット１０１が各請求項記載の第１電源モジュールに相当し、メインＣＰＵユニット１０２が各請求項記載の第１ＣＰＵモジュールに相当し、メインラック１００が各請求項記載の基本ラックに相当し、拡張ラック２００が備える電源ユニット２０１が各請求項記載の第２電源モジュールに相当し、上記のフェールセーフ機能が各請求項記載の第１フェールセーフ機能に相当し、Ｄスイッチ１０２ａが各請求項記載の第１スイッチに相当する。 Therefore, in the control device of the present embodiment, the module of the main CPU unit 102 is provided with a D switch (Disable-switch) 102a that can switch the failsafe function between valid and invalid. The D switch 102a is a hardware switch composed of, for example, a piano switch or a DIP switch, and is provided on the front surface of the main CPU unit 102 so that the user can easily access it. The power supply unit 101 included in the main rack 100 corresponds to the first power supply module described in each claim, the main CPU unit 102 corresponds to the first CPU module described in each claim, and the main rack 100 described in each claim. The power supply unit 201 included in the expansion rack 200 corresponds to the basic rack, corresponds to the second power supply module described in each claim, the failsafe function corresponds to the first failsafe function described in each claim, and the D switch 102a corresponds to the first switch described in each claim.

このＤスイッチ１０２ａの周辺回路は、図２に示すように、１つのＯＲゲート１１１と、１つのディレイ回路１１２と、１つのＡＮＤゲート１１３とで構成される。メインラック１００と拡張ラック２００のそれぞれの電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫがＯＲゲート１１１に入力される。そしてこのＯＲゲート１１１の出力が割り込み要求信号＊ＩＲＱ０となり、メインＣＰＵユニット１０２のＣＰＵ（図示省略）へ直接入力される。また、この割り込み要求信号＊ＩＲＱ０は一方でディレイ回路１１２を介してその切り替え変化が遅延されてＡＮＤゲート１１３に入力される。このＡＮＤゲート１１３には、Ｄスイッチ１０２ａの切り替え状態を示すＤスイッチ信号＊Ｄ−ＲＳＴ（Ｄｉｓａｂｌｅ−ＲＥＳＥＴ）も入力される。そしてこのＡＮＤゲート１１３の出力が全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴとなり、メインＣＰＵユニット１０２のＣＰＵへ直接入力される。 The peripheral circuit of the D switch 102a includes one OR gate 111, one delay circuit 112, and one AND gate 113 as shown in FIG. A fail safe signal POK output from the power supply units 101 and 201 of the main rack 100 and the expansion rack 200 is input to the OR gate 111. The output of the OR gate 111 becomes an interrupt request signal * IRQ0 and is directly input to the CPU (not shown) of the main CPU unit 102. On the other hand, the interrupt request signal * IRQ0 is input to the AND gate 113 after its switching change is delayed via the delay circuit 112. The AND gate 113 also receives a D switch signal * D-RST (Disable-RESET) indicating the switching state of the D switch 102a. The output of the AND gate 113 becomes an all reset command signal * ALL-RESET and is directly input to the CPU of the main CPU unit 102.

なお、図中及び説明中の「＊」は負論理を表しており、それぞれがＬレベルで動作（アクティブ）することを意味する。そして、各論理ゲートの入出力部には、各負論理信号に対応する配置でＮＯＴ記号（図中の丸で表記されている端子記号）が付帯されている。例えば図示する例において、各ラック１００、２００の電源ユニット１０１、２０１から出力される２つのフェールセーフ信号ＰＯＫは、通常の給電状態ではＨレベルとなり、給電停止状態ではＬレベルとなる。これに対応して各フェールセーフ信号ＰＯＫがそれぞれＮＯＴで反転されてからＯＲゲート１１１に入力される。このため、通常の給電状態では２つのフェールセーフ信号ＰＯＫの両方がＨレベルであるため、ＯＲゲート１１１そのものの出力はＬレベルであり、それがＮＯＴで反転されて割り込み要求信号＊ＩＲＱ０がＨレベルとなる。これにより、負論理の割り込み要求信号＊ＩＲＱ０がＨレベルを維持するため、ＣＰＵはメインラック１００の電源ユニット１０１に対して給電リセットを実行せずに通常給電状態が維持される。 Note that “*” in the drawings and description represents negative logic, which means that each operates (active) at the L level. In addition, NOT symbols (terminal symbols indicated by circles in the drawing) are attached to the input / output portions of the respective logic gates in an arrangement corresponding to the respective negative logic signals. For example, in the illustrated example, the two failsafe signals POK output from the power supply units 101 and 201 of the racks 100 and 200 are H level in the normal power supply state and L level in the power supply stop state. Corresponding to this, each fail-safe signal POK is inverted by NOT and inputted to the OR gate 111. For this reason, since both of the two failsafe signals POK are at the H level in the normal power supply state, the output of the OR gate 111 itself is at the L level, which is inverted by NOT and the interrupt request signal * IRQ0 is at the H level. It becomes. Thus, since the negative logic interrupt request signal * IRQ0 is maintained at the H level, the CPU maintains the normal power supply state without executing the power supply reset to the power supply unit 101 of the main rack 100.

しかし、２つのフェールセーフ信号ＰＯＫのうち少なくともいずれか一方がＬレベル（給電停止）となった際には、ＯＲゲート１１１がＨレベルを出力し、それがＮＯＴで反転されて割り込み要求信号＊ＩＲＱ０がＬレベルに変化する。この割り込み要求信号＊ＩＲＱ０は、システム保護の観点でＣＰＵに対し各種内部レジスタのデータを保存させる等といった給電停止直前に最低限行うべき処理を割り込み実行させる信号である。また場合によっては、この割り込み要求信号＊ＩＲＱ０が入力された際に、ＣＰＵは設定作業中の各種パラメータや編集作業中のアプリケーションプログラムを不揮発性記憶装置に保存させる処理まで割り込み実行してもよい。 However, when at least one of the two failsafe signals POK becomes L level (power supply is stopped), the OR gate 111 outputs H level, which is inverted by NOT and interrupt request signal * IRQ0. Changes to L level. This interrupt request signal * IRQ0 is a signal for interrupting and executing a process that should be performed at least immediately before power supply is stopped, such as saving the data of various internal registers to the CPU from the viewpoint of system protection. In some cases, when this interrupt request signal * IRQ0 is input, the CPU may execute interrupt processing up to a process of saving various parameters during the setting operation and application programs during the editing operation in the nonvolatile storage device.

ディレイ回路１１２は、そのようなＣＰＵにおける給電停止前処理や各種保存処理のための実行時間を十分稼げるよう、割り込み要求信号＊ＩＲＱ０の変化を遅延させる。ＡＮＤゲート１１３には、このようにレベルの切り替え変化が時間的に遅延された割り込み要求信号＊ＩＲＱ０をＮＯＴで反転した信号と、上記Ｄスイッチ１０２ａの切り替え状態を示すＤスイッチ信号＊Ｄ−ＲＳＴが入力されている。ユーザが当該メインラック１００のフェールセーフ機能を有効にする場合には、Ｄスイッチ１０２ａをＯＮ状態（接続状態）に設定し、Ｄスイッチ信号＊Ｄ−ＲＳＴがＨレベルを維持する。この場合に、上記割り込み要求信号＊ＩＲＱ０がＬレベルのアクティブとなった際にＮＯＴで反転されてＡＮＤゲート１１３にＨレベルで入力され、またＤスイッチ信号＊Ｄ−ＲＳＴがＨレベルであるために当該ＡＮＤゲート１１３はＨレベルを出力する。そしてこの出力がＮＯＴで反転されてＬレベルで出力され、負論理の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴをアクティブとする。これにより、メインＣＰＵユニット１０２からの指示によって全てのラック１００、２００の電源ユニット１０１、１０２に給電リセット動作を行わせ、フェールセーフ機能が有効に機能する。 The delay circuit 112 delays the change of the interrupt request signal * IRQ0 so that the execution time for power saving stop preprocessing and various storage processing in the CPU can be sufficiently obtained. The AND gate 113 receives a signal obtained by inverting the interrupt request signal * IRQ0 whose level switching change is delayed in time in this way, and a D switch signal * D-RST indicating the switching state of the D switch 102a. Have been entered. When the user validates the fail safe function of the main rack 100, the D switch 102a is set to the ON state (connected state), and the D switch signal * D-RST is maintained at the H level. In this case, when the interrupt request signal * IRQ0 becomes active at the L level, it is inverted by NOT and input to the AND gate 113 at the H level, and the D switch signal * D-RST is at the H level. The AND gate 113 outputs an H level. This output is inverted by NOT and output at the L level, and the negative logic all reset command signal * ALL-RESET is activated. Accordingly, the power supply reset operation is performed on the power supply units 101 and 102 of all the racks 100 and 200 according to the instruction from the main CPU unit 102, and the fail-safe function functions effectively.

一方、ユーザが当該メインラック１００のフェールセーフ機能を拒否する場合には、Ｄスイッチ１０２ａをＯＦＦ状態（遮断状態）に設定し、Ｄスイッチ信号＊Ｄ−ＲＳＴがＬレベルを維持する。この場合に、上記割り込み要求信号＊ＩＲＱ０がＬレベルのアクティブとなってＮＯＴで反転されてＡＮＤゲート１１３にＨレベルで入力されたとしても、Ｄスイッチ信号＊Ｄ−ＲＳＴがＬレベルであるために当該ＡＮＤゲート１１３はＬレベルを維持する。そしてこの出力がＮＯＴで反転されてＨレベルで出力し、全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴはノンアクティブとなる。これにより、Ｄスイッチ１０２ａがＯＦＦ状態である間はフェールセーフ機能が無効となり、メインＣＰＵユニット１０２において設定中の各種パラメータや編集中のアプリケーションプログラムが意図せずに消失することを防止できる。なお、各信号の正論理及び負論理は、ＣＰＵや各種信号の論理仕様に準拠して変更され得るものであり、それに対応して図中のＮＯＴ記号の配置も適宜変更する必要がある。 On the other hand, when the user rejects the fail safe function of the main rack 100, the D switch 102a is set to the OFF state (shut off state), and the D switch signal * D-RST is maintained at the L level. In this case, even if the interrupt request signal * IRQ0 is active at the L level, inverted by NOT and input to the AND gate 113 at the H level, the D switch signal * D-RST is at the L level. The AND gate 113 maintains the L level. This output is inverted by NOT and output at H level, and all reset command signal * ALL-RESET becomes inactive. As a result, the fail safe function is disabled while the D switch 102a is in the OFF state, and various parameters being set in the main CPU unit 102 and the application program being edited can be prevented from being unintentionally lost. Note that the positive logic and negative logic of each signal can be changed according to the logic specifications of the CPU and various signals, and the arrangement of the NOT symbols in the figure needs to be changed accordingly accordingly.

また、上記のＤスイッチ１０２ａとその周辺回路を備えていない拡張ラック２００では、その電源ユニット２０１において通常のフェールセーフ機能が常に有効に機能している。このため、当該拡張ラック２００における電源電圧の低下時及び給電停止時にはもちろんのこと、メインラック１００での給電停止時においても当該拡張ラック２００の電源ユニット２０１は給電リセットを行う。 Further, in the expansion rack 200 that does not include the D switch 102a and its peripheral circuits, the normal fail-safe function always functions effectively in the power supply unit 201. Therefore, the power supply unit 201 of the expansion rack 200 resets the power supply not only when the power supply voltage in the expansion rack 200 decreases and when power supply is stopped, but also when the power supply is stopped in the main rack 100.

また、各ラック１００、２００の電源ユニット１０１、２０１は、その給電を停止された直後でも平滑コンデンサ等の充電電力を利用して一定時間給電を維持可能な瞬停保持機能を有している。このため、メインラック１００で給電が停止された場合でも、フェールセーフ機能の作動までを行うことができる。 Further, the power supply units 101 and 201 of the racks 100 and 200 have an instantaneous power stop holding function that can maintain power supply for a certain period of time using charging power such as a smoothing capacitor even immediately after the power supply is stopped. For this reason, even when the power supply is stopped in the main rack 100, the operation up to the fail-safe function can be performed.

以上説明した実施形態によれば、次のような効果を得る。すなわち、本実施形態の制御装置１では、メインＣＰＵユニット１０２が、各ラック１００、２００の電源ユニット１０１、２０１の少なくともいずれかへ供給される外部電源４の電圧が所定値より低下した場合に、メインラック１００及び拡張ラック２００の両方を初期化するフェールセーフ機能を有する。この場合、例えばメインＣＰＵユニット１０２のアプリケーションデバッグ等の調整作業を行っている最中に、ユーザが意図的に拡張ラック２００の給電を停止したり、又はユーザの意図に反して拡張ラック２００の給電が停止されると、上記フェールセーフ機能により制御装置１全体が初期化されることになる。その結果、編集中のアプリケーションがユーザによって保存されていない場合には消失してしまうおそれがあり、調整作業時の利便性が低いという問題がある。 According to the embodiment described above, the following effects are obtained. That is, in the control device 1 of the present embodiment, when the voltage of the external power supply 4 supplied to the main CPU unit 102 to at least one of the power supply units 101 and 201 of each rack 100 and 200 falls below a predetermined value, A fail-safe function for initializing both the main rack 100 and the expansion rack 200 is provided. In this case, for example, while the adjustment work such as application debugging of the main CPU unit 102 is being performed, the user intentionally stops the power supply of the expansion rack 200 or the power supply of the expansion rack 200 against the user's intention. Is stopped, the entire control device 1 is initialized by the fail-safe function. As a result, if the application being edited is not saved by the user, it may be lost, and there is a problem that convenience during adjustment work is low.

そこで、メインＣＰＵユニットに、フェールセーフ機能の有効又は無効を切り替え可能なＤスイッチ１０２ａを設ける。これにより、ユーザがメインＣＰＵユニット１０２のアプリケーションデバッグ等の調整作業を行う際にＤスイッチ１０２ａを操作してフェールセーフ機能を無効としておくことにより、拡張ラック２００の給電の停止による制御装置１全体の初期化を防止することができる。その結果、ユーザは、編集中のアプリケーションの保存の有無に関わらずに必要に応じて拡張ラック２００の給電を停止することが可能となるので、調整作業時の利便性を向上することができる。 Therefore, the main CPU unit is provided with a D switch 102a that can switch the fail safe function between valid and invalid. As a result, when the user performs adjustment work such as application debugging of the main CPU unit 102, the fail safe function is disabled by operating the D switch 102a. Initialization can be prevented. As a result, the user can stop the power supply of the expansion rack 200 as necessary regardless of whether or not the application being edited is saved, so that the convenience during the adjustment work can be improved.

なお、上記実施形態ではメインラック１００に設置するメインＣＰＵユニット１０２が、それ単独でＣＰＵを内蔵してパラメータの設定やアプリケーションプログラムの編集が可能なユニットモジュールを構成していたが、本発明はこれに限られない。他にも、図３に示すように、一般のパーソナルコンピュータ１５でパラメータの設定やアプリケーションプログラムの編集を行い、当該パーソナルコンピュータ１５側の拡張スロット（例えばＰＣＩ準拠など）に接続するケーブルとコネクタを備えたユニットモジュール１６をメインラック１００に設置する構成としてもよい。この構成においては、当該パーソナルコンピュータ１５が備えているＣＰＵが、メインＣＰＵユニット１０２と同等に機能する。この場合には、上記図２に示したＤスイッチ１０２ａ及びその周辺回路をユニットモジュール１６に設けてもよいし（図３参照）、もしくはパーソナルコンピュータ１５側の拡張スロットに差し込まれている拡張カード（図示省略）に設けてもよい。 In the above embodiment, the main CPU unit 102 installed in the main rack 100 constitutes a unit module that has a built-in CPU and can set parameters and edit application programs. Not limited to. In addition, as shown in FIG. 3, a cable and a connector for setting parameters and editing application programs on a general personal computer 15 and connecting to an expansion slot (for example, PCI compliant) on the personal computer 15 side are provided. The unit module 16 may be installed in the main rack 100. In this configuration, the CPU provided in the personal computer 15 functions in the same manner as the main CPU unit 102. In this case, the D switch 102a and its peripheral circuits shown in FIG. 2 may be provided in the unit module 16 (see FIG. 3), or an expansion card inserted into an expansion slot on the personal computer 15 side ( (Not shown) may be provided.

また、Ｄスイッチ１０２ａ及びその周辺回路は、上記図２に示したようにハードウェア回路で構成する以外にも、ソフトウェア的な処理で実現してもよい。具体的には、メインＣＰＵユニット１０２でＤスイッチ１０２ａの設定内容に相当するパラメータ値をソフトウェア的に設定し、各論理ゲート１１１、１１３及びディレイ回路１１２の機能をソフトウェア的な判定処理や遅延処理で代用することで、同等の割り込み要求信号＊ＩＲＱ０及び全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴを生成してもよい。 The D switch 102a and its peripheral circuits may be realized by software processing in addition to the hardware circuit as shown in FIG. Specifically, the main CPU unit 102 sets a parameter value corresponding to the setting content of the D switch 102a by software, and the functions of the logic gates 111 and 113 and the delay circuit 112 are determined by software determination processing and delay processing. By substituting, an equivalent interrupt request signal * IRQ0 and all reset command signal * ALL-RESET may be generated.

なお、本発明は、上記実施形態に限られるものではなく、その趣旨及び技術的思想を逸脱しない範囲内で種々の変形が可能である。以下、そのような変形例を順を追って説明する。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit and technical idea of the present invention. Hereinafter, such modifications will be described in order.

（１）拡張ラックにもサブＣＰＵユニットを設置する場合
上記実施形態では、複数のラック１００、２００からなる制御装置１全体のうちメインラック１００にのみメインＣＰＵユニット１０２を設置する構成としていたが、本発明はこれに限られない。他にも、メインラック１００以外の拡張ラック２００にもサブＣＰＵユニットを設置する構成としてもよい。 (1) In the case where the sub CPU unit is also installed in the expansion rack In the above embodiment, the main CPU unit 102 is installed only in the main rack 100 of the entire control device 1 including the plurality of racks 100 and 200. The present invention is not limited to this. In addition, the sub CPU unit may be installed in the expansion rack 200 other than the main rack 100.

本変形例の制御装置１Ａにおいては、図４に示すように、メインラック１００にメインＣＰＵユニット１０２を設置するとともに、拡張ラック２００にもＣＰＵを備えたサブＣＰＵユニット２０２を設置している。このサブＣＰＵユニット２０２は、メインＣＰＵユニット１０２からの指令を受けて当該拡張ラック２００内に設置されている他のユニットモジュール（図示する例ではモーション制御ユニット１２）の制御を従動的に行うものである。このように拡張ラック２００にサブＣＰＵユニット２０２を設置していることで、メインＣＰＵユニット１０２における制御処理を拡張ラック２００単位で分散させることができる。そして、本変形例ではメインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれにＤスイッチ１０２ａ、２０２ａを個別に設けている。なお、サブＣＰＵユニット２０２が各請求項記載の第２ＣＰＵモジュールに相当し、サブＣＰＵユニット２０２に設けられるＤスイッチ２０２ａが各請求項記載の第２スイッチに相当する。 In the control apparatus 1A of this modification, as shown in FIG. 4, a main CPU unit 102 is installed in the main rack 100, and a sub CPU unit 202 having a CPU is also installed in the expansion rack 200. The sub CPU unit 202 receives commands from the main CPU unit 102 and passively controls other unit modules (in the illustrated example, the motion control unit 12) installed in the expansion rack 200. is there. Since the sub CPU unit 202 is installed in the expansion rack 200 as described above, the control processing in the main CPU unit 102 can be distributed in units of the expansion rack 200. In this modification, D switches 102 a and 202 a are individually provided for the main CPU unit 102 and the sub CPU unit 202, respectively. The sub CPU unit 202 corresponds to the second CPU module described in each claim, and the D switch 202a provided in the sub CPU unit 202 corresponds to the second switch described in each claim.

これら２つのラック１００、２００におけるＤスイッチ１０２ａ、２０２ａとのその周辺回路の構成、及びそれらの接続構成は、図５に示すような構成となる。まず、メインＣＰＵユニット１０２側の周辺回路はほぼ上記実施形態と同じ構成であり、さらに本変形例では各ラック１００、２００の電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫの内容を検出できるモニタレジスタ１２１を備えている。一方、サブＣＰＵユニット２０２側の周辺回路は、メインＣＰＵユニット１０２側の周辺回路と同等の構成に対してさらに割り込み要求信号＊ＩＲＱ０とディレイ回路２１２の間にＯＲゲート２１４を設けている。このＯＲゲート２１４には、サブＣＰＵユニット２０２における割り込み要求信号＊ＩＲＱ０をＮＯＴで反転して入力するとともに、上記メインＣＰＵユニット１０２における全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴをＮＯＴで反転して入力する。そして当該ＯＲゲート２１４の出力をＮＯＴで反転してディレイ回路に出力する。 The configuration of the peripheral circuits with the D switches 102a and 202a in these two racks 100 and 200 and the connection configuration thereof are as shown in FIG. First, the peripheral circuit on the main CPU unit 102 side has substantially the same configuration as that of the above embodiment, and in this modification, the contents of the fail safe signal POK output from the power supply units 101 and 201 of the racks 100 and 200 can be detected. A monitor register 121 is provided. On the other hand, the peripheral circuit on the sub CPU unit 202 side is further provided with an OR gate 214 between the interrupt request signal * IRQ0 and the delay circuit 212 in the same configuration as the peripheral circuit on the main CPU unit 102 side. The OR gate 214 receives the interrupt request signal * IRQ0 in the sub CPU unit 202 inverted by NOT, and inputs the all reset command signal * ALL-RESET in the main CPU unit 102 inverted by NOT. Then, the output of the OR gate 214 is inverted by NOT and output to the delay circuit.

なお、このサブＣＰＵユニット２０２におけるＡＮＤゲート２１３の出力は、ＮＯＴで反転されて単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴとなり、サブＣＰＵユニット２０２のＣＰＵへ直接入力される。この単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴは、上記の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴとは異なり、当該拡張ラック２００の電源ユニット２０１に限定して給電リセットを行わせる信号である。また、サブＣＰＵユニット２０２側の周辺回路においても、各ラック１００、２００の電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫの内容を検出できるモニタレジスタ２２１を備えている。 The output of the AND gate 213 in the sub CPU unit 202 is inverted by NOT to become a single reset command signal * SELF-RESET, which is directly input to the CPU of the sub CPU unit 202. This single reset command signal * SELF-RESET is a signal that causes power supply reset only for the power supply unit 201 of the expansion rack 200, unlike the all reset command signal * ALL-RESET. The peripheral circuit on the sub CPU unit 202 side also includes a monitor register 221 that can detect the content of the fail safe signal POK output from the power supply units 101 and 201 of the racks 100 and 200.

以上の接続構成において、メインＣＰＵユニット１０２では上記実施形態と同等に機能する。つまり、Ｄスイッチ１０２ａがＯＮ状態であればメインＣＰＵユニット１０２におけるフェールセーフ機能が有効となり、いずれかのラックで給電停止された際に全てのラック１００、２００の給電リセットを行う。また、Ｄスイッチ１０２ａがＯＦＦ状態であれば、メインＣＰＵユニット１０２におけるフェールセーフ機能が無効となる。 In the above connection configuration, the main CPU unit 102 functions in the same manner as the above embodiment. That is, if the D switch 102a is in the ON state, the fail-safe function in the main CPU unit 102 is enabled, and the power supply reset of all the racks 100 and 200 is performed when the power supply is stopped in any rack. If the D switch 102a is in the OFF state, the fail safe function in the main CPU unit 102 is disabled.

また、サブＣＰＵユニット２０２においても、同様にしてＤスイッチ２０２ａの切り替え状態によって当該サブＣＰＵユニット２０２におけるフェールセーフ機能の有効と無効が設定可能である。しかし、当該サブＣＰＵユニット２０２におけるフェールセーフ機能は、メインＣＰＵユニット１０２における全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴがアクティブとなった場合も併せて作動契機としている。また、当該サブＣＰＵユニット２０２におけるフェールセーフ機能の作動範囲は、当該拡張ラックの給電リセットに限定されている。このようなサブＣＰＵユニット２０２におけるフェールセーフ機能が、各請求項記載の第２フェールセーフ機能に相当する。 Similarly, in the sub CPU unit 202, the fail safe function in the sub CPU unit 202 can be set valid / invalid depending on the switching state of the D switch 202a. However, the fail-safe function in the sub CPU unit 202 is also triggered when the all reset command signal * ALL-RESET in the main CPU unit 102 becomes active. Further, the operation range of the fail safe function in the sub CPU unit 202 is limited to the power supply reset of the expansion rack. Such a fail-safe function in the sub CPU unit 202 corresponds to the second fail-safe function described in each claim.

以上の各ラック１００、２００におけるフェールセーフ機能を組み合わせることにより、メインラック１００において給電停止した場合及び拡張ラック２００において給電停止した場合のいずれにおいても、メインＣＰＵユニット１０２によるフェールセーフ機能とサブＣＰＵユニット２０２によるフェールセーフ機能が重畳的に働き、メインラック１００及び拡張ラック２００の両方が給電リセットされる。その上で、Ｄスイッチ１０２ａ、２０２ａの切り替え設定によりフェールセーフ機能を無効としたラックだけが給電リセットを回避できる。これにより、ユーザは、その時点でパラメータ設定やアプリケーションプログラム編集を行っている対象のＣＰＵユニットのＤスイッチ１０２ａ、２０２ａをＯＦＦ状態に設定して当該ラックにおけるフェールセーフ機能を無効としている間は、他のラックの給電を停止させた場合でも操作対象のＣＰＵユニットにおける設定内容、編集内容を保持できる。 By combining the fail-safe function in each of the racks 100 and 200 described above, the fail-safe function by the main CPU unit 102 and the sub CPU unit in both cases where power supply is stopped in the main rack 100 and power supply is stopped in the expansion rack 200. The fail-safe function by 202 works in a superimposed manner, and both the main rack 100 and the expansion rack 200 are reset by power feeding. In addition, only the rack in which the fail safe function is disabled by the switching setting of the D switches 102a and 202a can avoid the power supply reset. As a result, while the user sets the D switches 102a and 202a of the target CPU unit for which parameter setting or application program editing is currently performed to the OFF state and disables the fail-safe function in the rack, Even when the power supply to the rack is stopped, the setting contents and editing contents in the operation target CPU unit can be held.

また上述したように本変形例では、メインＣＰＵユニット１０２及びサブＣＰＵユニット２０２のいずれにおいても、各フェールセーフ信号の内容を検出するモニタレジスタ１２１、２２１を備えている。これにより、メインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれのＣＰＵは、いずれのフェールセーフ信号がアクティブになったか、つまりいずれのラックの給電が停止したかを判別できる。このため、メインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれのＣＰＵは、当該ＣＰＵに対応するラックの給電が停止した場合と、他のラックの給電が停止した場合とで異なる割り込み処理（割り込み要求信号＊ＩＲＱ０による処理）を実行できる。例えば、当該ＣＰＵに対応するラックの給電が停止した場合には、システム保護の観点から、バッテリバックアップされたユーザメモリへのアクセスの停止を行うなどの自己停電処理を上記瞬停保持時間内に実行する。また、他のラックの給電が停止した場合には、ハンドシェイク処理の停止を想定した外部同期制御の停止を行うなどの他者停電処理を実行する。なお、モニタレジスタ１２１、２２１が各請求項記載の判別部に相当する。 Further, as described above, in this modification, both the main CPU unit 102 and the sub CPU unit 202 are provided with the monitor registers 121 and 221 for detecting the contents of each fail-safe signal. As a result, each of the CPUs of the main CPU unit 102 and the sub CPU unit 202 can determine which fail-safe signal is activated, that is, which rack power supply is stopped. Therefore, the CPUs of the main CPU unit 102 and the sub CPU unit 202 have different interrupt processing (interrupt request signal) when power supply to the rack corresponding to the CPU is stopped and when power supply to other racks is stopped. * Processing by IRQ0). For example, when power supply to the rack corresponding to the CPU is stopped, self-power failure processing such as stopping access to the battery-backed user memory is executed within the momentary power stop holding time from the viewpoint of system protection. To do. Further, when power supply to other racks is stopped, other power failure processing such as stopping external synchronization control assuming that handshaking processing is stopped is executed. The monitor registers 121 and 221 correspond to a determination unit described in each claim.

以上説明した変形例によれば、次のような効果を得る。すなわち、本変形例の制御装置１Ａでは、拡張ラック２００がサブＣＰＵユニット２０２を有する。サブＣＰＵユニット２０２は、メインラック１００の電源ユニット１０１及び拡張ラック２００の電源ユニット２０１の少なくともいずれかへ供給される外部電源４の給電が停止した場合に、当該拡張ラック２００を初期化するフェールセーフ機能（単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴによるフェールセーフ機能）を有する。これにより、メインラック１００への給電が停止した場合及び拡張ラック２００への給電が停止した場合のいずれにおいても、メインＣＰＵユニット１０２によるフェールセーフ機能とサブＣＰＵユニット２０２によるフェールセーフ機能が重畳的に働き、メインラック１００及び拡張ラック２００が初期化される。したがって、サブＣＰＵユニット２０２で設定中の各種パラメータや編集中のアプリケーションプログラムが消失する場合がある。 According to the modification described above, the following effects are obtained. That is, in the control device 1 </ b> A according to this modification, the expansion rack 200 includes the sub CPU unit 202. The sub CPU unit 202 is a fail-safe that initializes the expansion rack 200 when power supply to the external power supply 4 supplied to at least one of the power supply unit 101 of the main rack 100 and the power supply unit 201 of the expansion rack 200 is stopped. Functions (single reset command signal * fail-safe function by SELF-RESET). As a result, the fail-safe function by the main CPU unit 102 and the fail-safe function by the sub CPU unit 202 are superposed both when the power supply to the main rack 100 is stopped and when the power supply to the expansion rack 200 is stopped. The main rack 100 and the expansion rack 200 are initialized. Therefore, various parameters being set in the sub CPU unit 202 and application programs being edited may be lost.

そこで、本変形例では、サブＣＰＵユニット２０２においてもＤスイッチ２０２ａを設けている。ユーザがメインＣＰＵユニット１０２でパラメータ設定やプログラム編集を行う際にはメインＣＰＵユニット１０２のＤスイッチ１０２ａを操作してメインＣＰＵユニット１０２におけるフェールセーフ機能を無効とする。また、サブＣＰＵユニット２０２でパラメータ設定やプログラム編集を行う際にはサブＣＰＵユニット２０２のＤスイッチ２０２ａを操作してサブＣＰＵユニット２０２におけるフェールセーフ機能を無効としておくことにより、いずれのラックでの給電停止に対しても当該サブＣＰＵユニット２０２の初期化を防止することができる。したがって、調整作業時の利便性を向上することができる。 Therefore, in this modification, the D switch 202a is also provided in the sub CPU unit 202. When the user performs parameter setting or program editing on the main CPU unit 102, the fail switch function in the main CPU unit 102 is disabled by operating the D switch 102a of the main CPU unit 102. Further, when parameter setting or program editing is performed by the sub CPU unit 202, power is supplied to any rack by operating the D switch 202a of the sub CPU unit 202 to disable the fail safe function in the sub CPU unit 202. Even when the sub CPU unit 202 is stopped, the initialization of the sub CPU unit 202 can be prevented. Therefore, convenience during adjustment work can be improved.

また、本変形例では特に、メインＣＰＵユニット１０２又はサブＣＰＵユニット２０２が有するモニタレジスタ１２１、２２１が、外部電源４からの給電が停止した電源ユニットが自己のラックに係る電源ユニットであるか、他者のラックに係る電源ユニットであるかを判別する。これにより、判別結果に応じたその後の処理を実行することが可能となる。 In this modification, in particular, the monitor registers 121 and 221 included in the main CPU unit 102 or the sub CPU unit 202 are configured so that the power supply unit from which power supply from the external power supply 4 is stopped is the power supply unit associated with the own rack. It is determined whether the power supply unit is related to the user's rack. Thereby, it is possible to execute subsequent processing according to the determination result.

また、本変形例では特に、自己のラックに係る電源ユニットの給電が停止する場合、メモリへアクセスしつつ実行している処理を継続すると、メモリへ書き込まれた値が変更されて正常な処理が実行されないおそれがある。そこで本変形例では、給電停止が自己のラックであると判別された場合に、例えばメモリへのアクセス停止等の自己停電処理を実行することで、上記事態を防止できる。 In addition, especially in this modification, when the power supply of the power supply unit related to its own rack is stopped, if the processing being executed while accessing the memory is continued, the value written to the memory is changed and normal processing is performed. May not be executed. Therefore, in this modification, when it is determined that the power supply stop is the own rack, the above situation can be prevented by executing a self-power failure process such as a stop of access to the memory, for example.

また、他のラックに係る電源ユニットの電圧が低下する場合、いわゆるハンドシェイク処理のようにラック間で同期をとりつつ実行されるデータ処理がその後停止することになる。そこで本変形例では、給電停止が他のラックであると判別された場合に、例えばハンドシェイク処理の停止を想定した他者停電処理を実行することで、その後の処理を円滑に進めることができる。 Further, when the voltage of the power supply unit related to another rack decreases, data processing executed while synchronizing between racks as in the so-called handshake processing is subsequently stopped. Therefore, in this modification, when it is determined that the power supply stop is another rack, for example, by executing another person power outage process assuming that the handshake process is stopped, the subsequent process can be smoothly advanced. .

なお、上記図４、図５に示した例では、メインラック１００に対して拡張ラック２００を１つだけ増設した構成としていたが、これに限られない。他にも、特に図示しないが、１つのメインラック１００に対して複数の拡張ラック２００を増設し、それら複数の拡張ラック２００のうちの任意のものにサブＣＰＵユニット２０２を設けてもよい。拡張ラック２００どうしは、１つのメインラック１００に対して並列な処理関係としてもよいし、直列に従属する処理関係としてもよい。いずれの処理関係の場合でも、フェースセーフ機能は並列に連動する。つまり、いずれのサブＣＰＵユニット２０２においても、図５中のサブＣＰＵユニット２０２側の周辺回路を備えて、それぞれのＯＲゲート２１４にメインＣＰＵユニット１０２の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴを並列に入力する。また、サブＣＰＵユニット２０２中の単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴで作動するフェールセーフ機能は、当該拡張ラック２００に限定してもよいし、当該サブＣＰＵユニット２０２に割り当てられた他のサブＣＰＵユニット２０２を備えない拡張ラック２００に対しても適用してもよい。 In the example shown in FIG. 4 and FIG. 5, only one expansion rack 200 is added to the main rack 100. However, the present invention is not limited to this. In addition, although not particularly illustrated, a plurality of expansion racks 200 may be added to one main rack 100, and the sub CPU unit 202 may be provided in any of the plurality of expansion racks 200. The expansion racks 200 may have a parallel processing relationship with respect to one main rack 100 or may have a processing relationship subordinate in series. In any case, the face safe function is linked in parallel. That is, each sub CPU unit 202 includes a peripheral circuit on the sub CPU unit 202 side in FIG. 5 and inputs all reset command signals * ALL-RESET of the main CPU unit 102 to each OR gate 214 in parallel. To do. Further, the fail-safe function operated by the single reset command signal * SELF-RESET in the sub CPU unit 202 may be limited to the expansion rack 200, or another sub CPU unit assigned to the sub CPU unit 202. You may apply also to the expansion rack 200 which is not provided with 202. FIG.

また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。 In addition to those already described above, the methods according to the above-described embodiments and modifications may be used in appropriate combination.

その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。 In addition, although not illustrated one by one, the above-mentioned embodiment and each modification are implemented with various modifications within a range not departing from the gist thereof.

１、１Ａ制御装置
２外部バス
３フェールセーフ信号線
４外部電源
１００メインラック（基本ラック）
１０１電源ユニット（電源モジュール）
１０２メインＣＰＵユニット（第１ＣＰＵモジュール）
１０２ａＤスイッチ（第１スイッチ）
１２１モニタレジスタ（判別部）
２００拡張ラック
２０１電源ユニット（電源モジュール）
２０２サブＣＰＵユニット（第２ＣＰＵモジュール）
２０２ａＤスイッチ（第２スイッチ）
２２１モニタレジスタ（判別部）
1, 1A Control device 2 External bus 3 Fail-safe signal line 4 External power supply 100 Main rack (basic rack)
101 Power supply unit (power supply module)
102 Main CPU unit (first CPU module)
102a D switch (first switch)
121 Monitor register (discriminator)
200 Expansion rack 201 Power supply unit (power supply module)
202 Sub CPU unit (second CPU module)
202a D switch (second switch)
221 Monitor register (discriminator)

Claims

A basic rack having a plurality of modules including a first power supply module and a first CPU module;
One or more expansion racks connected to the basic rack so as to be able to transmit and receive data and having at least a second power supply module;
Comprising a fail-safe function related to the basic rack,
The first CPU module is
A first switch capable of switching between the enable state of the fail-safe function or the disable state of the fail-safe function;
When the first switch is in the activated state, the basic rack is initialized when a voltage of an external power source supplied to at least one of the first power module and the second power module drops below a predetermined value. Fail-safe execution means for executing the fail-safe function to be converted;
Fail-safe non-execution means that disables the fail-safe function when the first switch is in the disabled state;
A control device comprising:

A basic rack having a plurality of modules including a first power supply module and a first CPU module;
One or more expansion racks connected to the basic rack so as to be able to transmit and receive data and having a second power supply module and a second CPU module;
Comprising a first fail-safe function related to the basic rack, and a second fail-safe function related to the expansion rack,
The first CPU module is
A first switch capable of switching an enabled state of the first failsafe function or a disabled state of the first failsafe function;
When the first switch is in the activated state, the basic rack is initialized when a voltage of an external power source supplied to at least one of the first power module and the second power module drops below a predetermined value. First fail safe execution means for executing the first fail safe function to be
A first fail-safe non-execution unit that disables the first fail-safe function when the first switch is in the disabled state;
Have
The second CPU module is
A second switch capable of switching an enabled state of the second failsafe function or an inactivated state of the second failsafe function;
When the second switch is in the activated state, the expansion rack is initialized when a voltage of an external power source supplied to at least one of the first power module and the second power module drops below a predetermined value. A second fail safe execution means for executing the second fail safe function to be
A second fail-safe non-execution unit that disables the second fail-safe function when the second switch is in the disabled state;
A control device comprising:

The first CPU module or the second CPU module is
The control device according to claim 2, further comprising: a determination unit configured to determine whether or not the power supply module in which the voltage of the external power supply has decreased is a power supply module related to the own rack.

The first CPU module or the second CPU module is
When it is determined by the determination unit that the power supply module in which the voltage of the external power supply has decreased is a power supply module related to its own rack, a self-power failure process is performed,
The control device according to claim 3, wherein when it is determined that the power supply module in which the voltage of the external power supply is reduced is a power supply module related to another rack, another person power failure process is executed.