JP5688823B2 - ディスプレイパイプにおけるストリーミング式翻訳 - Google Patents
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Description
10 集積回路(IC)
12A−12B メモリ
14 中央プロセッサユニット(CPU)ブロック
16 プロセッサ
18 レベル2(L2)キャッシュ
20 非リアルタイム(NRT)周辺デバイス
22 リアルタイム(RT)周辺デバイス
24 画像プロセッサ
26 ディスプレイパイプ
28 ポートアービタ
30 ブリッジ/ダイレクトメモリアクセス(DMA)コントローラ
32 周辺デバイス
34 周辺デバイスインターフェースコントローラ
36 グラフィックユニット
38A−38E グラフィックコントローラ
40 メモリコントローラ
42A−42B メモリ物理的インターフェース回路(PHY)
44A−44E ポート
46 翻訳ユニット
50A−50B ユーザーインターフェースユニット
52 映像ユニット
54 ブレンドユニット
56 バッファ
58 スケーラ
60 フェッチ/翻訳ユニット(フェッチ/TU)
62 映像パイプ
64 ホストインターフェースユニット
70 ソースバッファ
72 ソースベースアドレス
74 画像タイル
76 スケール領域
90 翻訳ユニット
90A 翻訳コントロールユニット
90B 翻訳バッファメモリ
92 フェッチコントロールユニット
94 構成レジスタ
96 直近仮想アドレスレジスタ
98 レジスタ
160A、160B、160C ページ表
162A、162B タイル
350 システム
354 周辺デバイス
356 電源
TW タイル幅
TH タイル高さ
Claims (16)
- 複数のエントリを備えるメモリであって、それぞれのエントリが画像データのソースバッファに対応する異なった仮想ページについての翻訳を格納するように構成されている、メモリと、
前記メモリへ連結されている制御回路であって、メモリを翻訳の先入れ先出しバッファ(FIFO)として維持するように構成されていて、前記ソースバッファに対応する1つ又はそれ以上の仮想ページからのデータフェッチングが完了したことの指示を受信するように連結されていて、前記指示に応えて対応する1つ又はそれ以上の最も古い翻訳を前記メモリから廃棄して前記ソースバッファに対応する他の仮想ページについての追加の翻訳をプリフェッチするように構成されている、制御回路において、前記他の仮想ページは、2番目の仮想ページに隣接している1番目の仮想ページを含んでおり、前記2番目の仮想ページについての翻訳は、前記メモリ内に格納されている前記翻訳のうちの直近にフェッチされた翻訳である、制御回路と、を備える翻訳ユニットであって、
前記制御回路は、前記ソースバッファからの画像データの処理が始まろうとしていることを指し示すスタート指示を受信するように連結されており、前記翻訳ユニットは、前記スタート指示に応えて前記翻訳のメモリをクリアにするように構成されている、翻訳ユニット。 - 前記制御回路は、前記ソースバッファから或る数の連続した仮想ページについての翻訳をプリフェッチするように構成されており、前記数は、前記メモリ内の前記複数のエントリの数に等しい、請求項1に記載の翻訳ユニット。
- 前記数は、前記ソースバッファの一行中の仮想ページの数の二倍である、請求項2に記載の翻訳ユニット。
- 複数の画像処理パイプラインであって、そのそれぞれが、当該画像処理パイプラインのための画像データをフェッチするように構成されているフェッチ/メモリ管理ユニットを含んでおり、前記フェッチ/メモリ管理ユニットは、請求項1に記載の翻訳ユニットを備えている、複数の画像処理パイプラインと、
前記複数の画像処理パイプラインへ連結されているホストインターフェースであって、前記複数の翻訳についてのプリフェッチオペレーション及びメモリへの前記画像データについてのフェッチオペレーションを送信するように構成されている、ホストインターフェースと、を備えているディスプレイパイプ。 - 前記複数の画像処理パイプラインは、静止画像をフェッチするように構成されている少なくとも1つのユーザーインターフェースユニットを含んでいる、請求項4に記載のディスプレイパイプ。
- 前記複数の画像処理パイプラインは、映像シーケンスのフレームをフェッチするように構成されている少なくとも1つの映像パイプラインを含んでいる、請求項5に記載のディスプレイパイプ。
- 前記少なくとも1つの映像パイプラインは、複数のフェッチ/メモリ管理ユニットであって、そのそれぞれが異なった像平面に対応している、複数のフェッチ/メモリ管理ユニットを含んでいる、請求項6に記載のディスプレイパイプ。
- メモリコントローラへインターフェースするように構成されているポートインターフェースユニットと、
画像プロセッサと、
前記画像プロセッサへ連結されていて当該画像プロセッサについて最近使用された翻訳をキャッシュするように構成されている翻訳ユニットであって、前記画像プロセッサからのメモリオペレーションを受信して前記メモリオペレーションでの仮想アドレスを翻訳するように連結されていて、前記メモリオペレーションを前記翻訳されたアドレスと共に前記ポートインターフェースユニットへ送信するように構成されている、翻訳ユニットと、 請求項4に記載のディスプレイパイプと、を備えている装置。 - 前記翻訳ユニットは、当該翻訳ユニット内のミスに応えて、前記ミスに対する翻訳をフェッチして当該翻訳をキャッシュするように構成されている、請求項8に記載の装置。
- 前記追加の翻訳は、前記翻訳ユニット内の直近にプリフェッチされた翻訳に連続している、請求項8に記載の装置。
- 前記翻訳ユニットによってプリフェッチされる前記複数の仮想ページは、処理されようとしているソース画像内の少なくとも2行分の仮想ページを含んでいる、請求項8に記載の装置。
- 前記画像データは、画像データのタイルとして配列されており、前記複数の仮想ページのそれぞれの仮想ページはタイル1つを格納している、請求項8に記載の装置。
- 複数の翻訳を、表示のための画像データを処理するように構成されているディスプレイパイプ内のメモリへプリフェッチする段階であって、前記複数の翻訳は前記画像データを含んでいるソースバッファに対応する仮想ページについての翻訳であり、前記メモリは翻訳の先入れ先出しバッファ(FIFO)を維持している、翻訳をディスプレイパイプ内のメモリへプリフェッチする段階と、
前記複数の翻訳の1つ又はそれ以上であって当該複数の翻訳の中で最も古い翻訳に対応する1つ又はそれ以上の仮想ページに関し、データフェッチングが完了しているという指示を受信する段階と、
前記指示に応えて、前記複数の翻訳のうちの最も古い1つ又はそれ以上の翻訳を破棄する段階と、
前記指示に応えて、1つ又はそれ以上の追加の翻訳をプリフェッチする段階であって、前記追加の翻訳の1番目の翻訳は、メモリ内ページ表中の前記複数の翻訳のうちの直近にフェッチされた翻訳に隣接している、追加の翻訳をプリフェッチする段階と、
前記ディスプレイパイプが前記ソースバッファの処理を始めようとしていることを指し示すスタート指示を受信する段階と、
前記スタート指示に応えて、前記ディスプレイパイプ内の翻訳ユニットから翻訳をクリアし、前記複数の翻訳をプリフェッチする段階と、を備えている方法。 - 前記1つ又はそれ以上の追加の翻訳は、少なくとも2つの翻訳であり、前記少なくとも2つの翻訳は前記メモリ内ページ表の中で連続している、請求項13に記載の方法。
- 前記複数の翻訳は、前記メモリ内ページ表の中で連続している、請求項14に記載の方法。
- 前記複数の翻訳の数は、少なくとも、前記ソースバッファ内の2行分の仮想ページをプリフェッチするのに十分である、請求項13に記載の方法。
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