JP5639965B2

JP5639965B2 - Asynchronous operation search circuit

Info

Publication number: JP5639965B2
Application number: JP2011136627A
Authority: JP
Inventors: 西田　享邦; 享邦西田; 小池　恵一; 恵一小池
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2011-06-20
Filing date: 2011-06-20
Publication date: 2014-12-10
Anticipated expiration: 2031-06-20
Also published as: JP2013005342A

Description

この発明は、例えばＩＰ（Internet Protocol）網で使用されるルータ等のように、パケットフィルタリング機能を用いたパケットの転送処理に用いる非同期動作検索回路に関する。 The present invention relates to an asynchronous operation search circuit used for packet transfer processing using a packet filtering function, such as a router used in an IP (Internet Protocol) network.

近年、インターネットに代表されるＩＰ網の利用拡大に伴い、企業および家庭内にＬＡＮ（Local Area Network）を構築し、このＬＡＮをインターネット等を介して外部のネットワークに接続させ、パケット転送を行うことが多い。しかし、ＬＡＮに収容された端末を外部のネットワークに接続すると、外部のネットワークからの不正アクセスにより、個人情報等の機密情報の漏えいまたは改竄が発生するおそれがあるため、ＬＡＮ内部のセキュリティの確保が重要な課題となる。
そこで従来では、ＬＡＮと外部ネットワークとの間でパケットを中継転送するルータなどのパケット転送処理装置に、パケットフィルタリング機能を持たせるようにしている。パケットフィルタリング機能は、受信されたパケットを予め設定されているルール情報と比較することにより、上記パケットの通過を許可するか否かを判定する。ルール情報は、パケット転送に使用される通信パラメータにより定義され、例えば、送信元アドレス、宛先アドレス、プロトコル、送信元ポート番号及び宛先ポート番号などがある。パケットフィルタリング処理の性能は、ルール情報の数の増加に伴って低下するため、ルール情報と受信パケットとの比較処理回路を並列化し、性能向上を狙う回路構成が存在する（例えば、非特許文献１参照）。 In recent years, with the expansion of the use of IP networks represented by the Internet, a LAN (Local Area Network) is constructed in a company and a home, and the LAN is connected to an external network via the Internet or the like to perform packet transfer. There are many. However, if a terminal accommodated in a LAN is connected to an external network, confidential information such as personal information may be leaked or altered due to unauthorized access from the external network. This is an important issue.
Therefore, conventionally, a packet transfer processing device such as a router that relays and transfers packets between a LAN and an external network is provided with a packet filtering function. The packet filtering function determines whether or not to allow passage of the packet by comparing the received packet with preset rule information. The rule information is defined by communication parameters used for packet transfer, and includes, for example, a source address, a destination address, a protocol, a source port number, and a destination port number. Since the performance of packet filtering processing decreases as the number of rule information increases, there is a circuit configuration that aims to improve performance by parallelizing a comparison processing circuit between rule information and a received packet (for example, Non-Patent Document 1). reference).

ところが、ルールの読み出し処理や比較処理回路は同期して動作する必要があり、通常はクロック信号に同期して動作する。このクロックは、動作タイミングをそろえるために回路に供給され、データ処理に対して直接関与しない。それにも関わらず、クロック信号は、ＬＳＩチップ全体に供給されるため、大きく電力を消費する。例えば、受信パケットが入力されておらず、処理としてはアイドル状態にも関わらず、クロックがＬＳＩ全体に供給されるために電力が大きく消費されてしまう。 However, the rule reading process and the comparison processing circuit need to operate in synchronization, and normally operate in synchronization with the clock signal. This clock is supplied to the circuit to align the operation timing, and is not directly involved in data processing. Nevertheless, since the clock signal is supplied to the entire LSI chip, it consumes a large amount of power. For example, a received packet is not input, and the process consumes a large amount of power because the clock is supplied to the entire LSI regardless of the idle state.

そこで、電力消費を削減する観点から、クロック信号を用いずに、処理段ごとに送信信号（ｓｅｎｄ信号）と応答信号（ａｃｋ信号）とのハンドシェイクにより処理を進める非同期回路の適用が考えられる。非同期回路は、クロック信号が不要であり、さらにデータ入力されない場合は、制御回路間のハンドシェイクも発生しないので、電力消費を大きく削減することができる。
さらに、ＬＳＩ製造技術の微細化により、リーク電流に起因する静的消費電力の増加が問題となっているが、非同期回路は、制御部のハンドシェイクにより処理を行っている処理段において有効なデータが存在しているか否かを知ることが容易である。従って、有効なデータが存在しない場合、処理段の電源を遮断するいわゆるパワーゲーティングを容易に実現することができる。 Therefore, from the viewpoint of reducing power consumption, it is conceivable to apply an asynchronous circuit in which processing is performed by handshaking between a transmission signal (send signal) and a response signal (ack signal) for each processing stage without using a clock signal. Asynchronous circuits do not require a clock signal, and when data is not input, handshaking between control circuits does not occur, so that power consumption can be greatly reduced.
Furthermore, miniaturization of LSI manufacturing technology has caused an increase in static power consumption due to leakage current, but asynchronous circuits are effective data in the processing stage where processing is performed by handshaking of the control unit. It is easy to know whether or not exists. Therefore, when there is no valid data, so-called power gating that cuts off the power of the processing stage can be easily realized.

西田享邦，川合健治，小池恵一，大山勝一，“１Ｇｂｉｔ／ｓホームルータ用ＬＳＩの開発”，信学技報，ＩＣＤ２００７−５８，ｐｐ．１２３−１２８，Ｊｕｌ．２００７Nishida, K., Kawai, Kenji, Koike, K., Oyama, K., "Development of LSI for 1 Gbit / s Home Router", IEICE Technical Report, ICD2007-58, pp. 123-128, Jul. 2007

しかしながら、非同期回路の場合、受信パケット情報とルール情報との比較処理の完了時間が比較回路ごとに異なる。そのため、複数の比較回路にルール情報を同時に送信すると、まだ比較処理が終了していない比較回路では、処理が間に合わず誤動作することがある。加えて、パケットフィルタリング処理では、１つの受信パケット情報と複数のルール情報との比較を行う必要があるが、受信パケット情報の受け入れ制御を行う制御部において、すべてのルール情報の比較が終了したことを検知できない。よって、すべてのルール情報との比較が終了する前に検索結果を出力して、次の受信パケット情報の受信を開始してしまい、正しく検索ができない可能性がある。 However, in the case of an asynchronous circuit, the completion time of the comparison process between the received packet information and the rule information differs for each comparison circuit. For this reason, if the rule information is transmitted to a plurality of comparison circuits at the same time, the comparison circuit that has not completed the comparison process may not operate in time and may malfunction. In addition, in the packet filtering process, it is necessary to compare one piece of received packet information with a plurality of rule information, but the comparison of all rule information has been completed in the control unit that controls reception of received packet information. Cannot be detected. Therefore, there is a possibility that the search result is output before the comparison with all the rule information is completed and reception of the next received packet information is started, and the search cannot be performed correctly.

この発明は上記事情に着目してなされたもので、その目的とするところは、低消費電力でかつ高性能に検索することができる非同期動作検索回路を提供することにある。 The present invention has been made paying attention to the above circumstances, and an object of the present invention is to provide an asynchronous operation search circuit capable of searching with low power consumption and high performance.

上記目的を達成するためにこの発明の一つの観点は、パケットの通過を許可するか否かを判定する検索種別に対応した複数のルール情報のうちの第１ルール情報と、受信したパケットに関する情報とを比較する比較部を具備し、前記比較部は複数あり、比較部ごとに受信したパケットが異なり、比較部ごとに、複数の比較部で共通する前記第１ルール情報を受信した場合、前記比較部に比較処理をさせるように制御し、該第１ルール情報とパケットに関する情報との比較が完了した場合または該パケットを受信しなかった場合にも処理が完了したことを示す第２信号を生成する比較回路制御部と、前記複数の比較部からの全ての第２信号を受信した場合、前記第１ルール情報とは異なる第２ルール情報を読み出し、該第２ルール情報を前記複数の比較部に送信する読出し部と、をさらに具備し、前記比較回路制御部は、前記複数のルール情報を全て受信するまで前記比較部に順次前記比較処理を行わせ、前記第２信号を生成することを特徴とする。 In order to achieve the above object, one aspect of the present invention provides a first rule information among a plurality of rule information corresponding to a search type for determining whether or not to allow a packet to pass, and information on a received packet A plurality of comparison units, the received packets are different for each comparison unit, and for each comparison unit, when the first rule information common to the plurality of comparison units is received, The control unit controls the comparison unit to perform a comparison process, and a second signal indicating that the process is completed when the comparison between the first rule information and the information related to the packet is completed or when the packet is not received. When all the second signals from the comparison circuit control unit to be generated and the plurality of comparison units are received, the second rule information different from the first rule information is read, and the second rule information is And a reading unit for transmitting to the comparison unit, wherein the comparison circuit control unit causes the comparison unit to sequentially perform the comparison process until all the plurality of rule information is received, thereby generating the second signal. It is characterized by doing.

すなわちこの発明によれば、低消費電力でかつ高性能に検索することができる。 That is, according to the present invention, it is possible to search with low power consumption and high performance.

本実施形態に係る非同期動作検索回路を含むパケット処理回路を示すブロック図。The block diagram which shows the packet processing circuit containing the asynchronous operation | movement search circuit which concerns on this embodiment. 本実施形態に係る検索部を示すブロック図。The block diagram which shows the search part which concerns on this embodiment. 本実施形態に係る比較回路を示すブロック図。The block diagram which shows the comparison circuit which concerns on this embodiment. 比較回路の動作の一例を示すタイミングチャート。6 is a timing chart illustrating an example of the operation of the comparison circuit. 本実施形態に係る比較部を示すブロック図。The block diagram which shows the comparison part which concerns on this embodiment. 本実施形態に係るルール読み出し部を示すブロック図。The block diagram which shows the rule reading part which concerns on this embodiment. ルール読出し部の状態遷移の一例を示す図。The figure which shows an example of the state transition of a rule reading part. 一般的なＣ素子を用いた非同期回路のタイミングチャート。The timing chart of the asynchronous circuit using a general C element.

以下、図面を参照しながら本発明の実施形態に係る非同期動作検索回路について詳細に説明する。なお、以下の実施形態では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。
本実施形態に係る非同期検索回路を含むパケット処理回路１００について図１を参照して説明する。
パケット処理回路１００は、ネットワークインターフェース１０１，１０８、パーサ１０２、フレームコントローラ１０３、バッファメモリ１０４、非同期検索回路１０５、ＱｏＳ（Quality of Service）部１０６およびフレーム生成部１０７を含む。 Hereinafter, an asynchronous operation search circuit according to an embodiment of the present invention will be described in detail with reference to the drawings. Note that, in the following embodiments, the same numbered portions are assumed to perform the same operation, and repeated description is omitted.
A packet processing circuit 100 including an asynchronous search circuit according to the present embodiment will be described with reference to FIG.
The packet processing circuit 100 includes network interfaces 101 and 108, a parser 102, a frame controller 103, a buffer memory 104, an asynchronous search circuit 105, a QoS (Quality of Service) unit 106, and a frame generation unit 107.

ネットワークインターフェース１０１，１０８は、ＷＡＮ（Wide Area Network）またはＬＡＮとのインターフェースである。ネットワークインターフェース１０１は、ＷＡＮまたはＬＡＮからパケットデータを受信する。ネットワークインターフェース１０８は、後述するフレーム生成部１０７からパケットデータを受信して、ＷＡＮまたはＬＡＮに送信する。
パーサ１０２は、ネットワークインターフェース１０１からパケットデータを受け取り、受信パケット情報を抽出する。受信パケット情報は、ＩＰアドレスまたはポート番号といった、後述の非同期検索回路１０５における比較処理で必要とされるパケットに関する情報である。
フレームコントローラ１０３は、パーサ１０２からパケットデータを受け取り、バッファメモリ１０４に格納するように制御する。 The network interfaces 101 and 108 are interfaces with a WAN (Wide Area Network) or a LAN. The network interface 101 receives packet data from the WAN or LAN. The network interface 108 receives packet data from a frame generation unit 107, which will be described later, and transmits it to the WAN or LAN.
The parser 102 receives packet data from the network interface 101 and extracts received packet information. The received packet information is information relating to a packet, such as an IP address or a port number, that is required for comparison processing in the asynchronous search circuit 105 described later.
The frame controller 103 receives packet data from the parser 102 and controls to store it in the buffer memory 104.

バッファメモリ１０４は、フレームコントローラ１０３からパケットデータを受け取り、パケットデータを格納する。
非同期検索回路１０５は、パーサ１０２から受信パケット情報を受け取り、受信パケット情報と様々なルール情報とを比較する。ルール情報は、ルール番号、優先度値および比較情報を含む。ルール番号は、例えば後述するルール蓄積部２０７に蓄積されたルール情報のアドレスのような、ルール情報を識別するＩＤである。優先度値は、受信パケット情報とルールとが一致する場合に、どれほど優先して適用されるかを示す。ここでは、優先度が高いほど値が小さいとする。比較情報は、受信パケット情報と比較するための情報であって、それぞれの検索種別に対応してパケットの通過を許可するか否かを判定する情報である。例えば、経路検索であれば送信元アドレス、宛先アドレスなどの情報である。非同期検索回路１０５は、パケットデータの廃棄／通過、出力インターフェースの決定、通信品質クラス分けといった受信したパケットデータの取り扱いを決定する。なお、ルール情報は、非同期検索回路１０５内部に予め格納されていてもよいし、外部のルール情報蓄積部（図示せず）から比較処理のたびにルール情報を抽出して比較してもよい。非同期検索回路１０５の詳細については、図３を参照して後述する。 The buffer memory 104 receives packet data from the frame controller 103 and stores the packet data.
The asynchronous search circuit 105 receives the received packet information from the parser 102, and compares the received packet information with various rule information. The rule information includes a rule number, a priority value, and comparison information. The rule number is an ID for identifying rule information such as an address of rule information stored in a rule storage unit 207 described later. The priority value indicates how much priority is applied when the received packet information matches the rule. Here, it is assumed that the higher the priority, the smaller the value. The comparison information is information for comparison with the received packet information, and is information for determining whether or not to allow the packet to pass according to each search type. For example, in the case of route search, information such as a transmission source address and a destination address is used. The asynchronous search circuit 105 determines how to handle received packet data such as discard / pass of packet data, determination of an output interface, and communication quality classification. Note that the rule information may be stored in advance in the asynchronous search circuit 105, or the rule information may be extracted and compared every time comparison processing is performed from an external rule information storage unit (not shown). Details of the asynchronous search circuit 105 will be described later with reference to FIG.

ＱｏＳ部１０６は、非同期検索回路１０５からルール情報と比較された受信パケット情報を受け取る。取り扱いが廃棄の場合、フレームコントローラ１０３にパケットデータを廃棄するように廃棄要求を送り、バッファメモリ１０４において当該パケットが使用していたバッファ領域を解放する。取り扱いが通過の場合、決定された通信品質クラスに従い、キューイングされ、指定されたパケット送信タイミングでフレーム生成部１０７に送信要求を送る。 The QoS unit 106 receives the received packet information compared with the rule information from the asynchronous search circuit 105. When handling is discarded, a discard request is sent to the frame controller 103 so as to discard the packet data, and the buffer area used by the packet in the buffer memory 104 is released. When the handling is passing, the queue is queued according to the determined communication quality class, and a transmission request is sent to the frame generation unit 107 at the designated packet transmission timing.

フレーム生成部１０７は、ＱｏＳ部１０６から送信要求と、ルール情報と比較された受信パケット情報とを受け取り、パケットデータの読み出しをフレームコントローラ１０３に要求する。フレーム生成部１０７は、フレームコントローラ１０３を介してバッファメモリ１０４から当該パケットデータを受け取るとともに、非同期検索回路１０５においてルール情報と比較された受信パケット情報に基づき、ＭＡＣアドレスの書き換えや、ＩＰアドレスの書き換え等を行い、非同期検索回路１０５において決定されたインターフェースにパケットを送る。 The frame generation unit 107 receives the transmission request from the QoS unit 106 and the received packet information compared with the rule information, and requests the frame controller 103 to read the packet data. The frame generation unit 107 receives the packet data from the buffer memory 104 via the frame controller 103, and rewrites the MAC address or IP address based on the received packet information compared with the rule information in the asynchronous search circuit 105. The packet is sent to the interface determined by the asynchronous search circuit 105.

次に、本実施形態に係る非同期検索回路１０５について図２のブロック図を参照して説明する。
本実施形態に係る非同期検索回路１０５は、受信パケット情報振分け部２０１、比較回路２０２、第１ルール読出し回路２０３−１、第２ルール読出し回路２０３−２、第３ルール読出し回路２０３−３、結果出力部２０４、第１検索結果蓄積部２０５−１、第２検索結果蓄積部２０５−２および第３検索結果蓄積部２０５−３を含む。さらに、第１ルール読出し回路２０３−１は、第１ルール読出し部２０６−１および第１ルール蓄積部２０７−１を含む。同様に、第２ルール読出し回路２０３−２は、第２ルール読出し部２０６−２および第１ルール蓄積部２０７−２を含み、第３ルール読出し回路２０３−３は、第２ルール読出し部２０６−３および第１ルール蓄積部２０７−３を含む。 Next, the asynchronous search circuit 105 according to the present embodiment will be described with reference to the block diagram of FIG.
The asynchronous search circuit 105 according to the present embodiment includes a received packet information distribution unit 201, a comparison circuit 202, a first rule reading circuit 203-1, a second rule reading circuit 203-2, a third rule reading circuit 203-3, and a result. It includes an output unit 204, a first search result storage unit 205-1, a second search result storage unit 205-2, and a third search result storage unit 205-3. Furthermore, the first rule reading circuit 203-1 includes a first rule reading unit 206-1 and a first rule accumulating unit 207-1. Similarly, the second rule readout circuit 203-2 includes a second rule readout unit 206-2 and a first rule storage unit 207-2, and the third rule readout circuit 203-3 includes the second rule readout unit 206-. 3 and the first rule storage unit 207-3.

以下便宜上、第１ルール読出し回路２０３−１および４個の比較回路２０２を第１ステージと呼び、第２ルール読出し回路２０３−２および４個の比較回路２０２を第２ステージと呼び、第３ルール読出し回路２０３−３および４個の比較回路２０２を第３ステージと呼ぶ。本実施形態では、各ステージにおいて比較回路２０２を４個並列させ、第１ステージから第３ステージまでの３段階の並列処理を行う例を示すが、これに限らず、１つのステージで並列させる比較回路の数およびステージ数は、いくつでもよい。このように比較回路を並列させることで、比較回路ごとに読出し回路を接続させずに、各ステージで１つの読出し回路が存在すればよく、回路規模を縮小させることができる。さらに各比較回路に、それぞれ別の受信パケット情報が入力され処理されるので、並列処理によりパフォーマンスを向上させることができる。
本実施形態に係る３つのステージの処理は、例えば、第１ステージにおいて論理インターフェースとＮＡＴ（Network Address Translation）検索を行い、第２ステージにおいて経路検索を行い、第３ステージにおいてパケット検索を行うことを想定する。しかし、これに限らず、各ステージにおいてどのような検索を行ってもよい。 Hereinafter, for convenience, the first rule readout circuit 203-1 and the four comparison circuits 202 are referred to as a first stage, the second rule readout circuit 203-2 and the four comparison circuits 202 are referred to as a second stage, and the third rule. The read circuit 203-3 and the four comparison circuits 202 are referred to as a third stage. In the present embodiment, an example is shown in which four comparison circuits 202 are arranged in parallel in each stage and three-stage parallel processing from the first stage to the third stage is performed. Any number of circuits and stages may be used. By paralleling the comparison circuits in this way, it is sufficient that one readout circuit exists in each stage without connecting the readout circuit for each comparison circuit, and the circuit scale can be reduced. Furthermore, since different received packet information is input to each comparison circuit and processed, the performance can be improved by parallel processing.
The processing of the three stages according to the present embodiment includes, for example, performing a NAT (Network Address Translation) search with a logical interface in the first stage, performing a route search in the second stage, and performing a packet search in the third stage. Suppose. However, the search is not limited to this, and any search may be performed in each stage.

受信パケット情報振分け部２０１は、パーサ１０２から受信した受信パケット情報を、比較処理が実行されていない、すなわち、受信パケット情報ａｃｋ信号を送信している第１ステージの比較回路に、受信パケット情報と受信パケット情報ｓｅｎｄ信号とを送信する。受信パケット情報ａｃｋ信号は、受信パケット情報と全てのルール情報との比較が終了したか否かを示す信号である。受信パケット情報ｓｅｎｄ信号は、受信パケット情報を送信したか否かを示す信号である。なお、受信パケット情報ｓｅｎｄ信号と受信パケット情報ａｃｋ信号とは１ビットの信号とするが、何ビットの信号を用いてもよい。 The received packet information distribution unit 201 compares the received packet information received from the parser 102 with the received packet information to the first stage comparison circuit that is not performing comparison processing, that is, transmitting the received packet information ack signal. Received packet information send signal is transmitted. The received packet information ack signal is a signal indicating whether or not the comparison between the received packet information and all rule information has been completed. The received packet information send signal is a signal indicating whether or not the received packet information has been transmitted. The received packet information send signal and the received packet information ack signal are 1-bit signals, but any number of bits may be used.

第１ステージの比較回路２０２は、受信パケット情報振分け部２０１から受信パケット情報ｓｅｎｄ信号と受信パケット情報とを受け取り、ルール読出し回路２０３−１からルール情報とルール情報ｓｅｎｄ信号とを受け取る。ルール情報ｓｅｎｄ信号は、ルール情報を送信したか否かを示す信号である。比較回路２０２は、受信パケット情報とルール情報との比較を行う。また、比較回路２０２は、ルール蓄積部２０７に蓄積されるルール情報と受信パケット情報とを比較し、第１ルール読出し回路２０３−１にルール情報ａｃｋ信号を送る。ルール情報ａｃｋ信号は、受信パケット情報と１つのルール情報との比較処理が完了したか否かを示す信号である。
ルール蓄積部２０７−１に蓄積されるすべてのルール情報について、受信パケット情報とルール情報とが一致したルール番号の中で最も優先度が高いルール番号（優先ルール番号）を決定する。全てのルールと比較処理が完了した場合は、受信パケット情報振分け部２０１に受信パケット情報ａｃｋ信号を送信する。なお、ルール情報ｓｅｎｄ信号とルール情報ａｃｋ信号とは１ビットの信号とするが、何ビットの信号を用いてもよい。 The first stage comparison circuit 202 receives the received packet information send signal and the received packet information from the received packet information sorting unit 201, and receives the rule information and the rule information send signal from the rule reading circuit 203-1. The rule information send signal is a signal indicating whether or not the rule information has been transmitted. The comparison circuit 202 compares the received packet information with the rule information. The comparison circuit 202 compares the rule information stored in the rule storage unit 207 with the received packet information, and sends a rule information ack signal to the first rule reading circuit 203-1. The rule information ack signal is a signal indicating whether or not the comparison processing between the received packet information and one rule information is completed.
For all rule information stored in the rule storage unit 207-1, the rule number (priority rule number) having the highest priority among the rule numbers in which the received packet information matches the rule information is determined. When all the rules and the comparison process are completed, the reception packet information ack signal is transmitted to the reception packet information distribution unit 201. The rule information send signal and the rule information ack signal are 1-bit signals, but any number of bits may be used.

第２ステージの比較回路２０２−２は、第２ステージにおいて比較処理が完了している場合は、第１ステージの比較回路２０２−１へ受信パケット情報ａｃｋ信号を送り、第２ルール読出し回路２０３−２へルール情報ａｃｋ信号を送る。その後、第２ステージの比較回路２０２−２は、第１ステージの比較回路２０２−１から受信パケット情報とパケット情報ｓｅｎｄ信号と優先ルール番号とを受け取り、ルール読出し回路２０３−２からルール情報とルール情報ｓｅｎｄ信号とを受け取る。第２ステージの比較回路２０２−２も第１ステージの比較回路２０２−１と同様に、第２ステージのルール情報と受信パケット情報とを比較し、受信パケット情報と第２ステージの全てのルール情報との比較が終了後、検索結果となる優先ルール番号を生成する。その後、前段の第１ステージの比較回路２０２−１に受信パケット情報ａｃｋ信号を送る。
第３ステージの比較回路２０２−３は、第２ステージの比較回路２０２−２と同様の動作を行うため、ここでの説明を省略する。 When the comparison process has been completed in the second stage, the second stage comparison circuit 202-2 sends the received packet information ack signal to the first stage comparison circuit 202-1, and the second rule readout circuit 203- 2 sends a rule information ack signal. Thereafter, the second stage comparison circuit 202-2 receives the received packet information, the packet information send signal, and the priority rule number from the first stage comparison circuit 202-1, and the rule information and the rule from the rule reading circuit 203-2. An information send signal is received. Similarly to the first stage comparison circuit 202-1, the second stage comparison circuit 202-2 compares the second stage rule information with the received packet information, and receives the packet information and all the second stage rule information. After the comparison with is completed, a priority rule number as a search result is generated. Thereafter, the reception packet information ack signal is sent to the first-stage comparison circuit 202-1 of the preceding stage.
Since the comparison circuit 202-3 of the third stage performs the same operation as the comparison circuit 202-2 of the second stage, description thereof is omitted here.

結果出力部２０４は、第３ステージの比較回路２０２−３から、第１ステージから第３ステージまでの検索結果となる優先ルール番号および受信パケット情報を受け取る。結果出力部２０４は、外部（ここでは、図１のＱｏＳ部１０６）に、第１ステージから第３ステージの優先ルール番号に対応する検索結果を出力するために、第１検索結果蓄積部２０５−１から第３検索結果蓄積部２０５−３にあらかじめ設定されている検索結果を優先ルール番号を用いて読み出し、外部に出力する。
第１ルール読出し回路２０３−１のルール蓄積部２０７−１は、検索の種別に応じた複数のルール情報を予め蓄積する。 The result output unit 204 receives the priority rule number and the received packet information that are the search results from the first stage to the third stage from the comparison circuit 202-3 of the third stage. The result output unit 204 outputs the search results corresponding to the priority rule numbers of the first stage to the third stage to the outside (here, the QoS unit 106 in FIG. 1). The search results set in advance in the first to third search result storage units 205-3 are read using the priority rule number and output to the outside.
The rule accumulation unit 207-1 of the first rule reading circuit 203-1 accumulates a plurality of rule information corresponding to the type of search in advance.

第１ルール読出し回路２０３−１のルール読出し部２０６−１は、第１ステージに属する全ての比較回路２０２から、比較が終了したことを示すルール情報ａｃｋ信号（第２信号ともいう）を受けとった場合に、ルール蓄積部２０７−１からルール情報を読み出し、各比較回路２０２へルール情報ｓｅｎｄ信号とルール情報とを送る。
ルール情報およびルール情報ｓｅｎｄ信号は、同一ステージの各比較回路２０２へブロードキャストされるため、まだ比較処理が終了していない比較回路２０２へルール情報を送ることにより誤動作する可能性がある。よって、全ての比較回路２０２からのルール情報ａｃｋ信号を受けてからルール情報を送ることで誤動作をなくすことができる。
なお、比較回路２０２が受信パケット情報を受けておらず、ルール情報との比較が不要である場合でも、ルール情報ａｃｋ信号を出力しないことによるルール読出し部２０３の読み出し処理のデッドロックを回避する必要があるため、比較回路２０２は、受信パケット情報を受信していない場合でも、受信パケット情報を受信して比較処理をしているときと同じように、ルール情報ｓｅｎｄ信号に応じてルール情報ａｃｋ信号を送信する。これにより、読み出し処理のデッドロックを避けることができる。 The rule reading unit 206-1 of the first rule reading circuit 203-1 has received a rule information ack signal (also referred to as a second signal) indicating that the comparison has been completed from all the comparison circuits 202 belonging to the first stage. In this case, the rule information is read from the rule storage unit 207-1 and the rule information send signal and the rule information are sent to each comparison circuit 202.
Since the rule information and the rule information send signal are broadcast to each comparison circuit 202 in the same stage, there is a possibility of malfunction by sending the rule information to the comparison circuit 202 for which the comparison process has not been completed yet. Therefore, malfunctions can be eliminated by sending the rule information after receiving the rule information ack signal from all the comparison circuits 202.
Even when the comparison circuit 202 does not receive the received packet information and the comparison with the rule information is unnecessary, it is necessary to avoid deadlock in the reading process of the rule reading unit 203 by not outputting the rule information ack signal. Therefore, even when the received packet information is not received, the comparison circuit 202 receives the received packet information and performs the comparison process, and the rule information ack signal is generated according to the rule information send signal. Send. Thereby, a deadlock of the reading process can be avoided.

なお、第２ルール読出し部２０６−２および第３ルール読出し部２０６−３、第２ルール蓄積部２０７−２および第３ルール蓄積部２０７−３については、ルール蓄積部２０７に格納されるルール情報が違うこと以外は第１ルール読出し回路２０３−１と同様の動作を行うため、詳細な説明は省略する。 For the second rule reading unit 206-2 and the third rule reading unit 206-3, the second rule accumulating unit 207-2 and the third rule accumulating unit 207-3, rule information stored in the rule accumulating unit 207 Since the operation is the same as that of the first rule reading circuit 203-1, except for the difference, detailed description is omitted.

次に、比較回路２０２について図３のブロック図を参照して説明する。
比較回路２０２は、比較回路制御部３０１、カウンタ３０２、比較部３０３、第１レジスタ３０４、第２レジスタ３０５、第３レジスタ３０６、第４レジスタ３０７、第１遅延素子３０８、第２遅延素子３０９、第１Ｃ素子３１０、第２Ｃ素子３１１およびＯＲゲート３１２を含む。また、比較部３０３以外の部分を比較回路制御部と呼んでもよい。 Next, the comparison circuit 202 will be described with reference to the block diagram of FIG.
The comparison circuit 202 includes a comparison circuit control unit 301, a counter 302, a comparison unit 303, a first register 304, a second register 305, a third register 306, a fourth register 307, a first delay element 308, a second delay element 309, A first C element 310, a second C element 311 and an OR gate 312 are included. Further, a part other than the comparison unit 303 may be called a comparison circuit control unit.

第１遅延素子３０８は、受信パケット情報ｓｅｎｄ信号を受け取って、回路動作が不安定にならない程度に小さい遅延させ、比較回路制御部３０１からの出力（ｏｕｔ０）と合わせてＯＲゲート３１２に同時に入力されるようにする。
第２遅延素子３０９は、比較回路制御部３０１、カウンタ３０２、比較部３０３の中で最も処理遅延の大きい遅延量に合わせ、処理後の値の確定を保証する。 The first delay element 308 receives the received packet information send signal, delays it so small that the circuit operation does not become unstable, and simultaneously inputs it to the OR gate 312 together with the output (out0) from the comparison circuit control unit 301. So that
The second delay element 309 ensures the final value after processing according to the delay amount having the largest processing delay among the comparison circuit control unit 301, the counter 302, and the comparison unit 303.

第１Ｃ素子３１０は、受信した受信パケット情報と検索結果の優先ルール番号とを後段のステージに送るため、データ保持を行うラッチ信号を生成し、第４レジスタ３０７へ送るとともに、受信パケット情報ｓｅｎｄ信号と受信パケット情報ａｃｋ信号とを制御する。なお、Ｃ素子は、レジスタと対に設置される一般的な制御回路であり、Ｃ素子の動作は図８に後述するような一般的な動作を行うためここでの説明は省略する。
第２Ｃ素子３１１は、比較回路制御部３０１、カウンタ３０２、比較部３０３の出力にそれぞれ接続されている、第１レジスタ３０４、第２レジスタ３０５および第３レジスタ３０６へのラッチ信号を生成するとともに、ルール情報ｓｅｎｄ信号およびルール情報ａｃｋ信号を制御する。これにより、比較回路制御部３０１、カウンタ３０２および比較部３０３は、第２Ｃ素子３１１で送受されるルール情報ｓｅｎｄ信号およびルール情報ａｃｋ信号に同期して動作する。 The first C element 310 generates a latch signal for holding data in order to send the received received packet information and the priority rule number of the search result to a subsequent stage, and sends the latch signal to the fourth register 307 and also receives the received packet information send signal. And the received packet information ack signal. The C element is a general control circuit installed in a pair with the register, and the operation of the C element is a general operation as described later in FIG.
The second C element 311 generates latch signals to the first register 304, the second register 305, and the third register 306, which are connected to the outputs of the comparison circuit control unit 301, the counter 302, and the comparison unit 303, respectively. The rule information send signal and the rule information ack signal are controlled. Thereby, the comparison circuit control unit 301, the counter 302, and the comparison unit 303 operate in synchronization with the rule information send signal and the rule information ack signal transmitted and received by the second C element 311.

第１レジスタ３０４は、後述する比較回路制御部３０１からステートマシンの状態を示す状態情報を受け取って保持し、再び比較回路制御部３０１へ出力するとともにカウンタ３０２および比較部３０３へ出力する。
第２レジスタ３０５は、カウンタ３０２からの出力であるカウンタ値を保持し、再びカウンタ３０２へ出力するとともに、比較回路制御部３０１へカウンタ値を出力する。
第３レジスタ３０６は、比較部３０３からの出力（優先ルール番号や優先度）を保持し、再び比較部３０３へ出力する。
第４レジスタ３０７は、第３レジスタ３０６から検索結果となる優先ルール番号を、受信パケット情報振分け部２０１または前ステージの比較回路２０２から受信パケット情報をそれぞれ受け取って値を保持し、優先ルール番号と受信パケット情報とを出力する。第２ステージ以降の比較部３０３である場合は、第４レジスタ３０７では、受信パケット情報と前ステージの検索結果である優先ルール番号とをあわせて受け取り、前ステージの優先ルール番号とともに、比較部３０３で処理を完了した優先ルール番号と受信パケット情報とを、後のステージへ出力する。 The first register 304 receives and holds state information indicating the state of the state machine from the comparison circuit control unit 301 described later, and outputs the information to the comparison circuit control unit 301 again and to the counter 302 and the comparison unit 303.
The second register 305 holds the counter value, which is an output from the counter 302, and outputs it again to the counter 302 and outputs the counter value to the comparison circuit control unit 301.
The third register 306 holds the output (priority rule number and priority) from the comparison unit 303 and outputs it to the comparison unit 303 again.
The fourth register 307 receives the priority rule number that is the search result from the third register 306, receives the received packet information from the received packet information distribution unit 201 or the comparison circuit 202 of the previous stage, holds the value, and stores the priority rule number and Received packet information is output. In the case of the comparison unit 303 after the second stage, the fourth register 307 receives the received packet information together with the priority rule number that is the search result of the previous stage, and compares it with the priority rule number of the previous stage. The priority rule number and the received packet information for which the processing is completed are output to the subsequent stage.

比較回路制御部３０１は、レジスタ３０４と合わせてステートマシンを形成し、ルール情報ｓｅｎｄ信号およびルール情報ａｃｋ信号に同期して動作する。このステートマシンは、図３の示すプログラムのように、状態「Ｉｄｌｅ」、「ＳＴ１」および「ＳＴ２」の３つの状態情報を生成する。比較回路制御部３０１は、動作が開始すると初期状態である状態「Ｉｄｌｅ」から状態「ＳＴ１」へと移行する。状態「ＳＴ１」では、ダウンカウントされるカウンタ３０２のカウンタ値を参照して、カウンタ値が０となったとき、状態「ＳＴ２」に遷移する。状態「ＳＴ２」では、処理が終了すると状態「Ｉｄｌｅ」となる。なお、図３に示すステートマシンの状態遷移のプログラムの記述は一例であり、これに限らずこのような動作を行うステートマシンであればよい。 The comparison circuit control unit 301 forms a state machine together with the register 304, and operates in synchronization with the rule information send signal and the rule information ack signal. This state machine generates three pieces of state information of states “Idle”, “ST1”, and “ST2” as in the program shown in FIG. When the operation starts, the comparison circuit control unit 301 shifts from the initial state “Idle” to the state “ST1”. In the state “ST1”, referring to the counter value of the counter 302 to be counted down, when the counter value becomes 0, the state transits to the state “ST2”. In the state “ST2”, the state is “Idle” when the process is completed. The description of the state machine state transition program shown in FIG. 3 is merely an example, and the state machine is not limited to this and may be any state machine that performs such operations.

カウンタ３０２は、レジスタ３０５と合わせてカウンタ動作を行い、比較回路制御部３０１から状態情報を受け取り、比較回路制御部３０１（実際はレジスタ３０４の出力）が状態「Ｉｄｌｅ」の場合、レジスタ３０５の初期値を保持するように動作する。ここでは、カウンタ値の初期値は、ルール蓄積部２０７に蓄えられているルール情報の数とするが任意の値でもよい。比較回路制御部３０１（レジスタ３０４の出力）が状態「ＳＴ１」の場合、ダウンカウントする。レジスタ３０５の値が「０」となると比較回路制御部３０１の状態が「ＳＴ２」に遷移し、状態「ＳＴ２」の場合、状態「Ｉｄｌｅ」と同様に初期値を設定する。
比較部３０３は、ルール読出し部２０６からルール情報を、受信パケット情報振分け部２０１または前ステージの比較回路２０２から受信パケット情報を、比較回路制御部３０１から状態情報を、およびレジスタ３０６の出力をそれぞれ受け取る。比較部３０３は、ルール情報と受信パケット情報とを比較し、優先ルール番号と優先度を出力する。具体的な動作については、図５を参照して後述する。 The counter 302 performs a counter operation together with the register 305, receives state information from the comparison circuit control unit 301, and when the comparison circuit control unit 301 (actually, the output of the register 304) is in the state “Idle”, the initial value of the register 305 Work to hold. Here, the initial value of the counter value is the number of rule information stored in the rule storage unit 207, but may be an arbitrary value. When the comparison circuit control unit 301 (output of the register 304) is in the state “ST1”, it is counted down. When the value of the register 305 becomes “0”, the state of the comparison circuit control unit 301 transitions to “ST2”, and in the case of the state “ST2”, an initial value is set as in the state “Idle”.
The comparison unit 303 receives the rule information from the rule reading unit 206, the reception packet information from the reception packet information distribution unit 201 or the comparison circuit 202 of the previous stage, the status information from the comparison circuit control unit 301, and the output of the register 306, respectively. receive. The comparison unit 303 compares the rule information and the received packet information, and outputs a priority rule number and a priority. Specific operations will be described later with reference to FIG.

次に、比較回路２０２の動作の具体例に関するタイミングチャートについて図４を参照して説明する。なお、図４は、各信号の出力が時系列で示され、受信パケット情報ｓｅｎｄ信号を受信したときのタイミングチャートを示す。また、図４に示すそれぞれの信号は、図３の同一符号の信号に対応している。
ステップＳ４０１では、受信パケット情報ｓｅｎｄ信号が入力されたとき、すなわち受信パケット情報ｓｅｎｄ信号が「０」となったときに動作を開始し、比較回路制御部３０１が状態「Ｉｄｌｅ」から状態「ＳＴ１」に遷移する。
ステップＳ４０２では、比較回路制御部３０１の状態が「ＳＴ１」に遷移したことにより、比較部３０３の比較部出力３６０がクリアされ、カウンタ３０２の初期値がセットされる。ここでは、カウンタ出力３５８が、「１２７」となる。 Next, a timing chart regarding a specific example of the operation of the comparison circuit 202 will be described with reference to FIG. FIG. 4 shows a timing chart when the output of each signal is shown in time series and the received packet information send signal is received. Further, each signal shown in FIG. 4 corresponds to the signal of the same reference numeral in FIG.
In step S401, when the received packet information send signal is input, that is, when the received packet information send signal is “0”, the operation starts, and the comparison circuit control unit 301 changes from the state “Idle” to the state “ST1”. Transition to.
In step S402, the comparison unit output 360 of the comparison unit 303 is cleared and the initial value of the counter 302 is set because the state of the comparison circuit control unit 301 transitions to “ST1”. Here, the counter output 358 is “127”.

ステップＳ４０３では、比較部３０３が、ルール情報ごとに、ルール情報と受信パケット情報とを比較する。このとき、第２Ｃ素子３１１では、ルール情報ｓｅｎｄ信号が「０」となり、これに伴い、ルール情報ａｃｋ信号が「０」となり、第２Ｃ素子３１１にルール情報ｓｅｎｄ信号を送出したＣ素子がそのルール情報ａｃｋ信号を受信し、ルール情報ｓｅｎｄ信号を「１」にし、それが遅延素子で遅延された後、第２Ｃ素子３１１のルール情報ｓｅｎｄ信号が「１」になったとき、ラッチ信号が生成され、これに伴いルール情報ａｃｋ信号が「１」となったときラッチ信号が立ち下がる。またこの際、カウンタの値が１ずつダウンカウントされる。なお、本実施形態では、１２８個のルール情報があるので１２８回の比較が行われることになる。
ステップＳ４０４では、１２８回の比較が行われて、カウンタレジスタ出力３５９が「０」となった場合に、比較回路制御部３０１の状態が「ＳＴ１」から「ＳＴ２」に遷移する。
ステップＳ４０５では、比較回路制御部３０１の状態「ＳＴ２」では、ｏｕｔ０信号が「０」となる。ｏｕｔ０信号と受信パケット情報ｓｅｎｄ信号とが入力されたＯＲゲート３１２から、受信パケット情報ｓｅｎｄ信号３６２が「０」となって第１Ｃ素子３１０に送られる。その後、第１Ｃ素子３１０において、受信パケット情報ｓｅｎｄ信号３５４が「０」となる。 In step S403, the comparison unit 303 compares the rule information with the received packet information for each rule information. At this time, in the second C element 311, the rule information send signal becomes “0”, and accordingly, the rule information ack signal becomes “0”, and the C element that sent the rule information send signal to the second C element 311 has its rule. When the information ack signal is received, the rule information send signal is set to “1”, delayed by the delay element, and then the rule information send signal of the second C element 311 becomes “1”, a latch signal is generated. Accordingly, the latch signal falls when the rule information ack signal becomes “1”. At this time, the counter value is counted down by one. In the present embodiment, since there are 128 pieces of rule information, 128 comparisons are made.
In step S404, when the comparison is performed 128 times and the counter register output 359 becomes “0”, the state of the comparison circuit control unit 301 transitions from “ST1” to “ST2”.
In step S405, in the state “ST2” of the comparison circuit control unit 301, the out0 signal becomes “0”. From the OR gate 312 to which the out0 signal and the received packet information send signal are input, the received packet information send signal 362 becomes “0” and is sent to the first C element 310. Thereafter, in the first C element 310, the received packet information send signal 354 becomes “0”.

ステップＳ４０６では、受信パケット情報ｓｅｎｄ信号３６２の入力が「０」であり、受信パケット情報ａｃｋ信号の入力（図示せず）が「１」である場合、第１Ｃ素子３１０は、出力である受信パケット情報ａｃｋ信号３６３を「０」とし、前のステージに受信パケット情報ｓｅｎｄ信号を受け取ったことを通知する。
ステップＳ４０７では、前のステージからの受信パケット情報ｓｅｎｄ信号３５４が「１」となり、その信号が第１Ｃ素子３１０で受信されると、第１Ｃ素子３１０は、ラッチ信号を生成し、受信パケット情報と優先ルール番号とが第４レジスタ３０７に保持され、比較部レジスタ出力３６１となる。ここでは、ルール番号「１３」であるルール情報が優先ルール番号として選択される例を示す。
ステップＳ４０８では、一連のハンドシェイクを終了するため、第１Ｃ素子３１０は、受信パケット情報ａｃｋ信号３６３を「１」にして、前のステージの比較回路に処理が終了したことを通知する。
比較部３０３は、以上のステップを新たな受信パケット情報を受け取るたびに繰り返し行う。 In step S406, when the input of the received packet information send signal 362 is “0” and the input (not shown) of the received packet information ack signal is “1”, the first C element 310 receives the received packet as an output. The information ack signal 363 is set to “0” to notify the previous stage that the received packet information send signal has been received.
In step S407, when the received packet information send signal 354 from the previous stage becomes “1” and the signal is received by the first C element 310, the first C element 310 generates a latch signal, and the received packet information and The priority rule number is held in the fourth register 307 and becomes the comparison unit register output 361. Here, an example is shown in which the rule information with the rule number “13” is selected as the priority rule number.
In step S408, in order to end the series of handshaking, the first C element 310 sets the received packet information ack signal 363 to “1”, and notifies the comparison circuit of the previous stage that the processing has ended.
The comparison unit 303 repeats the above steps every time new received packet information is received.

次に、比較部３０３の詳細な動作について図５を参照して説明する。
比較部３０３は、パケット情報比較部５０１、優先度値比較部５０２、論理積部５０３、第１選択部５０４および第２選択部５０５を含む。
パケット情報比較部５０１は、受信パケット情報振分け部２０１または前のステージの比較回路２０２から受信パケット情報を、ルール読出し部２０６からルール情報をそれぞれ受け取り、受信パケット情報とルール情報中の比較情報とを比較して一致するかどうかを判定する。パケット情報比較部５０１は、受信パケット情報が一致する場合には、「１」を出力し、受信パケット情報が一致しない場合には、「０」を出力する。
優先度値比較部５０２は、ルール読出し回路２０３からルール情報中の優先度値を、優先度レジスタからの出力をそれぞれ受け取り、優先度レジスタ値と優先度値とを比較する。優先度レジスタ値が優先度値よりも大きい（優先度値の方が優先度レジスタ値よりも優先度が高い）場合は、「１」を出力し、優先度レジスタ値が優先度値以下である場合は、「０」を出力する。 Next, the detailed operation of the comparison unit 303 will be described with reference to FIG.
The comparison unit 303 includes a packet information comparison unit 501, a priority value comparison unit 502, a logical product unit 503, a first selection unit 504, and a second selection unit 505.
The packet information comparison unit 501 receives the received packet information from the received packet information distribution unit 201 or the comparison circuit 202 of the previous stage, and the rule information from the rule reading unit 206, and receives the received packet information and the comparison information in the rule information. Compare to determine whether they match. The packet information comparison unit 501 outputs “1” when the received packet information matches, and outputs “0” when the received packet information does not match.
The priority value comparison unit 502 receives the priority value in the rule information from the rule readout circuit 203 and the output from the priority register, and compares the priority register value with the priority value. When the priority register value is larger than the priority value (the priority value is higher in priority than the priority register value), “1” is output, and the priority register value is equal to or lower than the priority value. In this case, “0” is output.

論理積５０３は、パケット情報比較部５０１からの出力と優先度値比較部５０２からの出力とを受け取り、これらを論理積して１ビットの更新信号を生成する。比較回路制御部３０１の状態「ＳＴ１」の場合、受信パケット情報とルール情報とが一致し、かつ優先度値が優先度レジスタ値より優先（優先値が小さい）である場合、すわなち、パケット情報比較部５０１および優先度値比較部５０２の値が共に「１」である場合、論理積部５０３は、値が「１」である更新信号を生成する。パケット情報比較部５０１および優先度値比較部５０２の出力がどちらか少なくとも「０」である場合は、論理積部５０３は、値が「０」である更新番号が生成される。
第１選択部５０４は、比較回路制御部３０１の状態が「Ｉｄｌｅ」の場合、ルール番号初期値を設定する。更新信号が「０」である場合は、第１選択部５０４において「１」が選択され、番号レジスタ値はそのまま保持される。更新信号が「１」である場合は、第１選択部５０４において「２」が選択され、番号レジスタ値が受け取った新たなルール番号で書き換えられる。 The logical product 503 receives the output from the packet information comparison unit 501 and the output from the priority value comparison unit 502 and performs a logical product to generate a 1-bit update signal. In the case of the state “ST1” of the comparison circuit control unit 301, if the received packet information matches the rule information, and the priority value is higher than the priority register value (the priority value is smaller), that is, the packet When the values of the information comparison unit 501 and the priority value comparison unit 502 are both “1”, the logical product unit 503 generates an update signal whose value is “1”. If either of the outputs of the packet information comparison unit 501 and the priority value comparison unit 502 is at least “0”, the logical product unit 503 generates an update number whose value is “0”.
The first selection unit 504 sets the rule number initial value when the state of the comparison circuit control unit 301 is “Idle”. When the update signal is “0”, “1” is selected in the first selection unit 504, and the number register value is held as it is. When the update signal is “1”, “2” is selected in the first selection unit 504, and the number register value is rewritten with the received new rule number.

第２選択部５０５は、比較回路制御部３０１の状態が「Ｉｄｌｅ」の場合、優先度初期値を設定する。更新信号が「０」である場合は、第２選択部５０５において「１」が選択され、優先度レジスタ値はそのまま保持される。更新信号が「１」である場合は、第２選択部５０５において「２」が選択され、優先度レジスタ値が受け取った新たな優先度値で書き換えられる。
以上の処理を全てのルール情報について比較し、全てのルール情報について完了した場合、受信パケット情報がルール情報に一致し、かつ最も優先度の高いルール番号を有する優先ルール番号を得ることができる。比較回路制御部３０１の状態が「ＳＴ２」の場合、次のステージに比較回路２０２の検索結果となるルール番号を保持し続ける。
なお、優先度レジスタおよび番号レジスタは、値を保持できる記憶素子であればよく、本実施形態では、第３レジスタ３０６のことである。 The second selection unit 505 sets an initial priority value when the state of the comparison circuit control unit 301 is “Idle”. When the update signal is “0”, “1” is selected by the second selection unit 505, and the priority register value is held as it is. When the update signal is “1”, “2” is selected in the second selection unit 505, and the priority register value is rewritten with the received new priority value.
When the above processing is compared for all rule information and completed for all rule information, it is possible to obtain a priority rule number having the highest priority rule number in which the received packet information matches the rule information. When the state of the comparison circuit control unit 301 is “ST2”, the rule number that is the search result of the comparison circuit 202 is continuously held in the next stage.
Note that the priority register and the number register may be storage elements that can hold values, and in the present embodiment, are the third registers 306.

次に、ルール読出し部２０６およびルール蓄積部２０７の一例について図６を参照して説明する。
ルール読出し部２０６は、有限ステートマシン６０１（以下、ＦＳＭ（Finite State Machine））、ＡＮＤゲート６０２、第１Ｃ素子（Ｃ１）６０３、第２Ｃ素子（Ｃ２−０、Ｃ２−１、Ｃ２−Ｎ）６０４、マージ回路６０５、および遅延素子（Ｄ２）６０６を含む。なお、Ｎは２以上の自然数である。 Next, an example of the rule reading unit 206 and the rule storage unit 207 will be described with reference to FIG.
The rule reading unit 206 includes a finite state machine 601 (hereinafter, FSM (Finite State Machine)), an AND gate 602, a first C element (C1) 603, a second C element (C2-0, C2-1, C2-N) 604. , A merge circuit 605, and a delay element (D2) 606. N is a natural number of 2 or more.

ルール蓄積部２０７は、インクリメント素子６５１、アドレスレジスタ６５２、およびＳＲＡＭ６５３を含む。
ＡＮＤゲート６０２は、受信パケット情報ｓｅｎｄ信号を論理積する。
ＦＳＭ６０１は、各比較回路２０２から「０」である受信パケット情報ｓｅｎｄ信号を受け取ることにより動作を開始する。本回路は、複数の比較回路２０２のうち１つでも受信パケット情報を受け取ったとき、つまり「０」である受信パケット情報ｓｅｎｄ信号を１つでも受け取ったときに動作を開始する必要があるため、各比較回路２０２からの受信パケット情報ｓｅｎｄ信号は、ＡＮＤゲート６０２により論理積されてＦＳＭ６０１に入力される。これにより、ＦＳＭ６０１は、いずれか１つでも受信パケット情報を受け取った比較回路２０２があることを認識することができる。 Rule accumulation unit 207 includes an increment element 651, an address register 652, and an SRAM 653.
The AND gate 602 performs an AND operation on the received packet information send signal.
The FSM 601 starts its operation by receiving the received packet information send signal which is “0” from each comparison circuit 202. This circuit needs to start operation when any one of the plurality of comparison circuits 202 receives received packet information, that is, when any received packet information send signal that is “0” is received. The received packet information send signal from each comparison circuit 202 is ANDed by the AND gate 602 and input to the FSM 601. Thereby, the FSM 601 can recognize that any one of the comparison circuits 202 has received the received packet information.

第１Ｃ素子６０３は、第２Ｃ素子６０４（Ｃ２−０、Ｃ２−１、Ｃ２−Ｎ）のルール情報ａｃｋ信号がマージされた信号を受け取る。そして、第１Ｃ素子６０３は、第２Ｃ素子６０４（Ｃ２−０からＣ２−Ｎまで）のマージされたルール情報ａｃｋ信号が１のとき、すなわち、前回第２Ｃ素子が制御するレジスタに送出したルール情報が各比較回路２０２へ送出完了し、比較処理が完了し第２Ｃ素子が次のルール情報を受け入れ可能になった場合、ｋｅｙ＿ａｃｋを「１」にし、送信要求を受け入れられることをＦＳＭ６０１へ送る。「１」のｋｅｙ＿ａｃｋを受けたＦＳＭ６０１により「０」となり、ＦＳＭと第１Ｃ素子との間のハンドシェイクにより、ｋｅｙ＿ｒｅｑが「１」、ｋｅｙ＿ａｃｋが「０」を受けた第１Ｃ素子６０３は、ルール蓄積部２０７のアドレスレジスタ６５２の値を更新または保持するためのラッチ信号をアドレスレジスタ６５２へ送る。 The first C element 603 receives a signal obtained by merging the rule information ack signals of the second C element 604 (C2-0, C2-1, C2-N). When the merged rule information ack signal of the second C element 604 (from C2-0 to C2-N) is 1, that is, the first C element 603, that is, the rule information sent to the register controlled by the second C element last time When the comparison process is completed and the second C element becomes able to accept the next rule information, the key_ack is set to “1”, and the fact that the transmission request can be accepted is sent to the FSM 601. The FSM 601 that receives the key_ack of “1” becomes “0” by the FSM 601, and the first C element 603 that receives the key_req of “1” and the key_ack of “0” by the handshake between the FSM and the first C element stores the rule. A latch signal for updating or holding the value of the address register 652 of the unit 207 is sent to the address register 652.

第２Ｃ素子６０４（Ｃ２−０からＣ２−Ｎ）は、それぞれが接続される比較回路２０２からのルール情報ａｃｋ信号が「１」の場合、すなわち各々の比較回路２０２において先に送ったルール情報と受信パケット情報との比較が完了している場合に、遅延素子Ｄ２により遅延させられたＣ１のｓｅｎｄ信号が「０」すなわち、各比較回路へのルール情報送信要求があった場合、ルール情報ａｃｋ信号を「０」にして、ｓｅｎｄ信号を受け取ったことをマージ回路６０５を介してＣ１に送る。また、ハンドシェイクにより「１」となったルール情報ｓｅｎｄ信号を受信した各第２Ｃ素子６０４は、ルール蓄積部２０７から読み出したルール情報をレジスタに蓄積または保存するためのラッチ信号を生成する。これと同時に、各比較回路２０２に対して新たなルール情報で比較を開始させるために、ルール情報ｓｅｎｄ信号を各比較回路２０２に送る。 When the rule information ack signal from the comparison circuit 202 to which each of the second C elements 604 (C2-0 to C2-N) is “1”, that is, the rule information sent earlier in each comparison circuit 202, When the comparison with the received packet information is completed, the send signal of C1 delayed by the delay element D2 is “0”, that is, when there is a rule information transmission request to each comparison circuit, the rule information ack signal Is set to “0” and the fact that the send signal has been received is sent to C1 via the merge circuit 605. In addition, each second C element 604 that has received the rule information send signal that has become “1” by the handshake generates a latch signal for storing or storing the rule information read from the rule storage unit 207 in the register. At the same time, a rule information send signal is sent to each comparison circuit 202 to cause each comparison circuit 202 to start comparison with new rule information.

マージ回路６０５は、例えば、ＭｕｌｌｅｒのＣ素子であり、第２Ｃ素子６０４のルール情報ａｃｋ信号をマージする。ＭｕｌｌｅｒのＣ素子を用いる理由は、複数入力されるルール情報ａｃｋ信号の中で、最後に立ち下がった（１から０への遷移）信号に合わせて出力を立ち下げ、最後に立ち上がった（０から１への遷移）信号に合わせて出力を立ち上げるためである。つまり、第２Ｃ素子のＣ２−０からＣ２−Ｎが受け取ったルール情報ａｃｋ信号うち、どのａｃｋ出力が遅くなるのかわからないのでＭｕｌｌｅｒのＣ素子を用いることが望ましい。マージされたルール情報ａｃｋ信号は、Ｃ２−０からＣ２−Ｎのａｃｋ出力の中で最も遅いルール情報ａｃｋ信号に合わせることができるので、全ての比較回路が１つのルール情報と受信パケット情報との比較を完了したことを保証して次のルール情報を各比較回路に送ることができ、誤動作をなくすことができる。
遅延素子（Ｄ２）６０６は、ルール蓄積部２０７のメモリアクセス遅延にあわせた遅延量を加えて第２Ｃ素子６０４へ送る。
インクリメント素子６５１は、アドレスレジスタ６５２の値を１つインクリメントする。
アドレスレジスタ６５２は、インクリメント素子６５１により更新の度にアドレスがインクリメントされるので、本動作を繰り返すことにより、ＳＲＡＭ６５３に記憶されるルール情報を順次変更することができる。
ＳＲＡＭ６５３は、複数のルール情報が記憶されるメモリであり、インクリメントされたアドレスレジスタ６５１の値に応じた次のルール番号となるアドレス値のルール情報を出力する。 The merge circuit 605 is, for example, a Muller C element, and merges the rule information ack signal of the second C element 604. The reason why the Muller C element is used is that, among the plural rule information ack signals inputted, the output is lowered in accordance with the signal that has fallen last (transition from 1 to 0), and finally rises (from 0 This is to raise the output in accordance with the signal. That is, among the rule information ack signals received from C2-0 to C2-N of the second C element, it is desirable to use the Muller C element because it is not known which ack output is delayed. Since the merged rule information ack signal can be matched with the slowest rule information ack signal among the ack outputs from C2-0 to C2-N, all the comparison circuits have one rule information and received packet information. It is possible to guarantee that the comparison has been completed and send the next rule information to each comparison circuit, thereby eliminating malfunctions.
The delay element (D2) 606 adds a delay amount in accordance with the memory access delay of the rule storage unit 207 and sends it to the second C element 604.
The increment element 651 increments the value of the address register 652 by one.
Since the address register 652 increments the address every time it is updated by the increment element 651, the rule information stored in the SRAM 653 can be sequentially changed by repeating this operation.
The SRAM 653 is a memory that stores a plurality of rule information, and outputs rule information of an address value that becomes a next rule number corresponding to the incremented value of the address register 651.

次に、ルール読出し部２０６におけるＦＳＭ６０１の状態について図７を参照して説明する。
図７はＦＳＭ６０１の状態遷移図を示し、「Ｉｄｌｅ」、「ｒｅｑ＿Ｌ」および「ｒｅｑ＿Ｈ」の３つの状態が存在する。
状態「Ｉｄｌｅ」において、ルール情報ｓｅｎｄ信号およびルール情報ａｃｋ信号ともに１である場合で、かつ、いずれかの比較回路２０２からの検索要求がある場合（すなわち、受信パケット情報ｓｅｎｄ信号が「０」（ｓｅａｒｃｈ＿ｒｅｑが「０」）となった場合）、状態「ｒｅｑ＿Ｌ」に遷移する（ステップＳ７０１）。ＦＳＭ６０１の状態が状態「Ｒｅｑ＿Ｌ」に遷移した場合、ルール情報を送るためにルール情報ｓｅｎｄ信号を「０」にする（ｋｅｙ＿ｒｅｑを０にする）。次段は読み出しアドレスを生成する回路となっており、前回の読み出しアドレス生成が終了している場合、すぐにａｃｋ信号を返す（ｋｅｙ＿ａｃｋが０）。ＦＳＭ６０１におけるｋｅｙ＿ｒｅｑおよびｋｅｙ＿ａｃｋがともに０となるため、状態が「ｒｅｑ＿Ｈ」に遷移する（ステップＳ７０２）。状態「ｒｅｑ＿Ｈ」では、ルール情報ｓｅｎｄ信号を１にし、ルール情報ａｃｋ信号が１になるタイミングを監視し、さらに、ｓｅａｒｃｈ＿ｒｅｑの状態により、状態「Ｉｄｌｅ」に遷移するか（ステップＳ７０３）、状態「ｒｅｑ＿Ｌ」に遷移し（ステップＳ７０４）、次のルール番号（読み出しアドレス）となるルール情報を送るため、ルール情報ｓｅｎｄ信号を０にする（ｋｅｙ＿ｒｅｑを０にする）。「Ｒｅｑ＿Ｌ」、「ｒｅｑ＿Ｈ」の繰り返しにより次々と読み出しアドレスを生成する。但し、受信パケットｓｅｎｄ信号が「１」（ｓｅａｒｃｈ＿ｒｅｑが「１」）であり、どの比較回路２０２においても比較処理を行わないような場合には、状態「Ｉｄｌｅ」に戻り、次の検索要求が来るまでルール情報の送出を停止する。これによって、無駄な電力消費を押さえることができる。 Next, the state of the FSM 601 in the rule reading unit 206 will be described with reference to FIG.
FIG. 7 shows a state transition diagram of the FSM 601, and there are three states “Idle”, “req_L”, and “req_H”.
In the state “Idle”, when both the rule information send signal and the rule information ack signal are 1 and there is a search request from any of the comparison circuits 202 (that is, the received packet information send signal is “0” ( When search_req becomes “0”), the state transitions to “req_L” (step S701). When the state of the FSM 601 transitions to the state “Req_L”, the rule information send signal is set to “0” (key_req is set to 0) in order to send the rule information. The next stage is a circuit for generating a read address. When the previous read address generation is completed, an ack signal is immediately returned (key_ack is 0). Since key_req and key_ack in FSM 601 are both 0, the state transitions to “req_H” (step S702). In the state “req_H”, the rule information send signal is set to 1, the timing at which the rule information ack signal becomes 1 is monitored, and the state “req_L” is changed depending on the state of the search_req (step S703). ”(Step S704), the rule information send signal is set to 0 (key_req is set to 0) in order to send the rule information to be the next rule number (read address). Read addresses are generated one after another by repeating “Req_L” and “req_H”. However, when the received packet send signal is “1” (search_req is “1”) and no comparison processing is performed in any of the comparison circuits 202, the state returns to the state “Idle” and the next search request is received. Until it stops sending rule information. Thereby, useless power consumption can be suppressed.

ここで、一般的な非同期回路の一例である、一線式束データ方式の非同期回路ブロックと各信号のタイミングチャートを図８に示す。図８上側は、一般的な非同期回路のブロック図の一例を示し、図８下側は、図８上側のブロック図におけるタイミングチャートを示す。
非同期回路は、同期回路のように各レジスタに供給されるクロック信号に代わり、レジスタと対に置かれるＣ素子間のハンドシェイクによってレジスタのラッチ信号を生成して、処理を行う。レジスタに供給されるラッチ信号がすぐ近くに配置される制御回路から供給される点と、データが入力されない場合は制御回路間のハンドシェイクが発生せずラッチ信号も生成されない点から、非同期回路のほうが、クロック信号を用いた同期回路の電力消費よりも電力消費が少なく、大幅に削減することができる。 Here, FIG. 8 shows a one-wire bundle data type asynchronous circuit block which is an example of a general asynchronous circuit and a timing chart of each signal. The upper part of FIG. 8 shows an example of a block diagram of a general asynchronous circuit, and the lower part of FIG. 8 shows a timing chart in the block diagram of the upper part of FIG.
The asynchronous circuit performs processing by generating a latch signal of the register by handshaking between the C elements placed in a pair with the register instead of the clock signal supplied to each register as in the synchronous circuit. Since the latch signal supplied to the register is supplied from the control circuit arranged in the immediate vicinity, and when no data is input, the handshake between the control circuits does not occur and the latch signal is not generated. However, the power consumption is lower than that of the synchronous circuit using the clock signal, and the power consumption can be greatly reduced.

以下、基本的な束データ方式の非同期回路とＣ素子の動作タイミングとについて説明する。
ｉ−１ステージからの送信要求を受け取るとｉステージでの処理が開始される。はじめに、ｓｅｎｄｉｏｕｔが０となり（ステップＳ１）、ｄｅｌａｙ時間経過後ｓｅｎｄｉｉｎが０となる（ステップＳ２）。そのときのａｃｋｉ＋１ｉｎが１なので、送信要求を受け取ったことを伝えるべく、ａｃｋｉｏｕｔを０とする（ステップＳ３）。このとき、ａｃｋｉｉｎも０となる（ステップＳ４）。それと同時に、ｓｅｎｄｉ＋１ｏｕｔを０にする（ステップＳ５）。ａｃｋｉｉｎ信号は０となっているので、ｓｅｎｄｉｏｕｔが１となる（ステップＳ８０６）。続いて、ｓｅｎｄｉｉｎは、ｄｅｌａｙ時間遅延して１になる（ステップＳ７）。このタイミングでラッチまたはレジスタにおいてデータの更新または保持を行うために、ｃｌｋｉが立ち上がる（ステップＳ８）。その後ａｃｋｉｏｕｔは、１に変わり（ステップＳ９）、ｃｌｋｉをたち下げる。このとき、ａｃｋｉｉｎも１となる（ステップＳ１０）。以上によりデータパスの信号伝播（処理）が制御される。 Hereinafter, the basic bundle data type asynchronous circuit and the operation timing of the C element will be described.
When a transmission request from the i-1 stage is received, processing at the i stage is started. First, send i out becomes 0 (step S1), and send i in becomes 0 after the delay time elapses (step S2). Since ack i + 1 in at that time is 1, ack i out is set to 0 to notify that the transmission request has been received (step S3). At this time, ack i in is also 0 (step S4). At the same time, send i + 1 out is set to 0 (step S5). Since the ack i in signal is 0, send i out is 1 (step S806). Subsequently, send i in becomes 1 after delay time (step S7). In order to update or hold data in the latch or register at this timing, clk i rises (step S8). Thereafter, ack i out changes to 1 (step S9), and clk i is lowered. At this time, ack i in is also 1 (step S10). Thus, signal propagation (processing) of the data path is controlled.

続いて、ｓｅｎｄｉｏｕｔを０にして次のデータ処理を開始しようとする場合（ステップＳ１３）、ｄｅｌａｙ時間遅れて、ｓｅｎｄｉｉｎが１になる（ステップＳ１４）。このとき、ｓｅｎｄｉ＋１ｏｕｔは１であり（ステップＳ１２）、次のステージからのａｃｋｉ＋１ｉｎは０であるため（ステップＳ１１）、次段で先ほどのデータ伝播（処理）が完了していないことがわかる。そのため、ａｃｋｉ＋１ｉｎが１になるまで、ａｃｋｉｏｕｔを０にするのを待つ。ａｃｋｉ＋１ｉｎが１になり（ステップＳ１５）、その後ａｃｋｉｏｕｔが０となり（ステップＳ１６）、データ処理が完了したことが通知されたときに、ｓｅｎｄｉ＋１ｏｕｔを０にして（ステップＳ１７）、次段にデータを転送する。その後は同様の動作を行えばよい。 Subsequently, when sending i out is set to 0 and the next data processing is to be started (step S13), send i in becomes 1 after delay time (step S14). At this time, since send i + 1 out is 1 (step S12) and ack i + 1 in from the next stage is 0 (step S11), the previous data propagation (processing) may not be completed in the next stage. Recognize. Therefore, it waits until ack i out becomes 0 until ack i + 1 in becomes 1. ack i + 1 in becomes 1 (step S15), then ack i out becomes 0 (step S16), and when it is notified that the data processing is completed, send i + 1 out is set to 0 (step S17). Transfer data to the stage. Thereafter, the same operation may be performed.

以上に示した本実施形態に係る非同期動作検索回路によれば、クロック信号を必要とせずにハンドシェイクにより制御を行うことができるので、同期回路よりも大幅に低い消費電力で検索回路を動作させることができる。また、全ての比較回路からのａｃｋ信号を受信してから次のルール情報を送ることで、誤動作することがなく正確な検索処理を行うことができる。さらに、ステージごとに全てのルール情報と比較完了してから検索結果を出力することにより、正確な検索処理を行うことができる。よって、処理性能が高く低消費電力で検索処理を行うことができる。 According to the asynchronous operation search circuit according to the present embodiment described above, control can be performed by handshaking without the need for a clock signal, so that the search circuit is operated with significantly lower power consumption than the synchronous circuit. be able to. In addition, by receiving the ack signal from all the comparison circuits and then sending the next rule information, an accurate search process can be performed without malfunction. Furthermore, accurate search processing can be performed by outputting a search result after completing comparison with all rule information for each stage. Therefore, the search process can be performed with high processing performance and low power consumption.

要するにこの発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 In short, the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.

１００・・・パケット処理回路、１０１，１０８・・・ネットワークインターフェース、１０２・・・パーサ、１０３・・・フレームコントローラ、１０４・・・バッファメモリ、１０５・・・非同期検索回路、１０６・・・ＱｏＳ部、１０７・・・フレーム生成部、１０８・・・ネットワークインターフェース、２０１・・・受信パケット振分け部、２０２−１，２０２−２，２０２−３・・・比較回路、２０３・・・ルール読出し回路、２０４・・・結果出力部、２０５・・・検索結果蓄積部、２０６・・・ルール読出し部、２０７・・・ルール蓄積部、３０１・・・比較回路制御部、３０２・・・カウンタ、３０３・・・比較部、３０４，３０５，３０６，３０７・・・レジスタ、３０８，３０９・・・遅延素子、３１０，３１１，６０３，６０４・・・Ｃ素子、３１２・・・ＯＲゲート、５０１・・・パケット情報比較部、５０２・・・優先度値比較部、５０３・・・論理積部、５０４，５０５・・・選択部、６０１・・・有限ステートマシン（ＦＳＭ）、６０２・・・ＡＮＤゲート、６０５・・・マージ回路、６５１・・・アドレスレジスタ、６５２・・・ＳＲＡＭ、６５３・・・インクリメント素子。 DESCRIPTION OF SYMBOLS 100 ... Packet processing circuit, 101, 108 ... Network interface, 102 ... Parser, 103 ... Frame controller, 104 ... Buffer memory, 105 ... Asynchronous search circuit, 106 ... QoS 107, frame generation unit, 108, network interface, 201, received packet distribution unit, 202-1, 202-2, 202-3, comparison circuit, 203, rule readout circuit 204 ... Result output unit 205 ... Search result storage unit 206 ... Rule read unit 207 ... Rule storage unit 301 ... Comparative circuit control unit 302 ... Counter 303 ... Comparison unit, 304,305,306,307 ... Register, 308,309 ... Delay element, 310,311,6 3,604 ... C element, 312 ... OR gate, 501 ... packet information comparison unit, 502 ... priority value comparison unit, 503 ... logical product unit, 504,505 ... selection ,..., Finite state machine (FSM), 602... AND gate, 605... Merge circuit, 651... Address register, 652.

Claims

Comparing first rule information among a plurality of rule information corresponding to a search type for determining whether or not to allow a packet to pass, and information relating to the received packet, the comparison unit includes a plurality of comparison units Yes, the received packet is different for each comparison unit,
For each comparison unit, when the first rule information common to a plurality of comparison units is received, the comparison unit is controlled to perform a comparison process, and the comparison between the first rule information and the information about the packet is completed. A comparison circuit control unit that generates a second signal indicating that the processing is completed when the packet is not received, or
A reading unit that, when all the second signals from the plurality of comparison units are received, reads second rule information different from the first rule information, and transmits the second rule information to the plurality of comparison units; Further comprising
The comparison circuit control unit causes the comparison unit to sequentially perform the comparison process until all the plurality of rule information is received, and generates the second signal ,
The reading unit reads the second rule information when a packet corresponding to the comparison unit is received by at least one of the comparison units. When the comparison unit does not perform a comparison process, rule information is obtained. Asynchronous operation search circuit, characterized in that transmission is controlled to stop .

The comparison circuit control unit controls to output a priority rule number that matches the packet information and has the highest priority after the comparison unit completes the comparison of all rule information and the packet information. The asynchronous operation search circuit according to claim 1, wherein:

3. The control unit according to claim 1, wherein the reading unit controls the second rule information to be read when a packet corresponding to the comparison unit is received by at least one of the comparison units. Asynchronous operation search circuit described in 1.