JP5631729B2 - Semiconductor device - Google Patents
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Description
この発明は、半導体基板と該半導体基板上に形成された多層配線層とを貫通する電極を有する半導体装置、例えばシリコン基板と該シリコン基板上に形成された多層配線層とを貫通する電極（Through Silicon Via:ＴＳＶ）を有する半導体装置に関する。 The present invention relates to a semiconductor device having an electrode penetrating a semiconductor substrate and a multilayer wiring layer formed on the semiconductor substrate, for example, an electrode penetrating a silicon substrate and a multilayer wiring layer formed on the silicon substrate (Through The present invention relates to a semiconductor device having Silicon Via: TSV.
近年では、半導体デバイスの高性能化を図る技術の一つとして、例えば特許文献１に記載のように、シリコン基板に形成された基板貫通電極（シリコン基板貫通電極：Through Silicon Via （ＴＳＶ））を介して複数の半導体チップを積層する三次元実装技術が注目されている。図８には、ＴＳＶを有した半導体装置の一部断面構造が示されている。 In recent years, as one technique for improving the performance of a semiconductor device, for example, as disclosed in Patent Document 1, a through-substrate electrode (through silicon via (TSV)) formed on a silicon substrate is used. A three-dimensional mounting technique in which a plurality of semiconductor chips are stacked is attracting attention. FIG. 8 shows a partial cross-sectional structure of a semiconductor device having a TSV.
図８に示されるように、半導体装置４０にてトランジスタ等の素子が形成された半導体基板である第１シリコン基板４１には、例えば低誘電率の絶縁膜中に第１シリコン基板４１の素子と接続される第１電極４２ａや配線の形成された第１多層配線層４２が積層されている。第１多層配線層４２の上面には、例えば窒化シリコン膜等からなるパッシベーション層４３が積層されている。一方、第１シリコン基板４１の下面には、接着層４４を介して、第２シリコン基板４５上に形成された第２多層配線層４６が接着されている。 As shown in FIG. 8, the first silicon substrate 41, which is a semiconductor substrate on which elements such as transistors are formed in the semiconductor device 40, includes, for example, the elements of the first silicon substrate 41 in an insulating film having a low dielectric constant. The first electrode 42a to be connected and the first multilayer wiring layer 42 on which the wiring is formed are stacked. A passivation layer 43 made of, for example, a silicon nitride film is laminated on the upper surface of the first multilayer wiring layer 42. On the other hand, a second multilayer wiring layer 46 formed on the second silicon substrate 45 is bonded to the lower surface of the first silicon substrate 41 via an adhesive layer 44.
また、パッシベーション層４３と第２多層配線層４６との間には、上記接着層４４、第１シリコン基板４１、及び第１多層配線層４２を貫通し、且つ第１多層配線層４２に形成された第１電極４２ａと第２多層配線層４６に形成された第２電極４６ａとをつなぐ基板貫通孔Ｈが形成されている。基板貫通孔Ｈには、該基板貫通孔Ｈの内面に形成された絶縁膜４７に囲まれて上記第１電極４２ａと第２電極４６ａとを接続するシリコン基板貫通電極４８が形成されている。絶縁膜４７は、シリコン窒化物やシリコン酸化物から形成されて、第１多層配線層４２に形成された配線、及び第２多層配線層４６に形成された配線とシリコン基板貫通電極４８とが電気的に接続したり、シリコン基板貫通電極４８の構成元素が基板貫通孔Ｈの外側に移動することを抑えたりする。 Further, between the passivation layer 43 and the second multilayer wiring layer 46, the adhesive layer 44, the first silicon substrate 41, and the first multilayer wiring layer 42 are penetrated and formed in the first multilayer wiring layer 42. A substrate through hole H is formed to connect the first electrode 42 a and the second electrode 46 a formed in the second multilayer wiring layer 46. The substrate through hole H is formed with a silicon substrate through electrode 48 surrounded by an insulating film 47 formed on the inner surface of the substrate through hole H to connect the first electrode 42a and the second electrode 46a. The insulating film 47 is made of silicon nitride or silicon oxide, and the wiring formed in the first multilayer wiring layer 42, the wiring formed in the second multilayer wiring layer 46, and the silicon substrate through electrode 48 are electrically connected. Connection or the movement of the constituent elements of the silicon substrate through electrode 48 to the outside of the substrate through hole H is suppressed.
ところで、上記ＴＳＶを形成する方法としては、一般に、（ａ）Via First 法、（ｂ）Via Middle 法、（ｃ）Via Last 法、（ｄ）Via after Bonding 法と言われる４つの方法が検討されている。（ａ）Via First 法は、半導体製造プロセスの前工程である素子形成プロセスの前にＴＳＶが形成される方法である。また、（ｂ）Via Middle 法は、素子形
成プロセスと同時にＴＳＶが形成される方法である。また、（ｃ）Via Last 法は、素子
形成プロセスの後にＴＳＶが形成される方法である。これらに対して、（ｄ）Via after Bonding 法は、パッシベーション処理の施された半導体素子を有するウェハと他のウェハ、或いはパッシベーション処理の施された半導体素子を有するチップとウェハ、また或いは該チップと他のチップとが高分子樹脂などの接着剤で接着された後にＴＳＶが形成される方法である。
By the way, as a method for forming the TSV, four methods generally called (a) Via First method, (b) Via Middle method, (c) Via Last method, and (d) Via after Bonding method are studied. ing. (A) The Via First method is a method in which a TSV is formed before an element formation process which is a pre-process of a semiconductor manufacturing process. The (b) Via Middle method is a method in which a TSV is formed simultaneously with an element formation process. Further, (c) Via Last method is a method in which a TSV is formed after an element formation process. On the other hand, (d) Via after Bonding method uses a wafer having a semiconductor element subjected to passivation treatment and another wafer, or a chip and wafer having a semiconductor element subjected to passivation treatment, and / or the chip. In this method, a TSV is formed after another chip is bonded with an adhesive such as a polymer resin.
（ａ）Via First 法では、上述したように、素子形成プロセスの前にＴＳＶが形成される。そのため、ＴＳＶに用いられる材料には、素子形成プロセスにて不可欠な熱処理に対
し、耐久性の高い材料が求められる。こうした要請のもと、Via First 法では、熱処理に対して耐久性の低い銅（Ｃｕ）がＴＳＶの構成材料から外され、熱処理に対して耐久性の高いタングステン（Ｗ）が一般に用いられる。そして、Ｗの電気抵抗値がＣｕの電気抵抗値よりも大幅に高いため、結局のところ、Via First 法は、半導体素子の動作を高速化するという点において不可避的な課題を残している。
(A) In the Via First method, as described above, the TSV is formed before the element formation process. For this reason, materials used for TSV are required to have high durability against heat treatment that is indispensable in the element formation process. Under these requirements, in the Via First method, copper (Cu) having low durability against heat treatment is removed from the constituent material of TSV, and tungsten (W) having high durability against heat treatment is generally used. And since the electrical resistance value of W is significantly higher than the electrical resistance value of Cu, eventually, the Via First method leaves an inevitable problem in terms of speeding up the operation of the semiconductor element.
（ｂ）Via Middle 法では、素子形成プロセスと同時にＴＳＶが形成される。すなわち
、パターン寸法がナノメートルオーダーの微細な半導体素子と、パターン寸法がマイクロメートルオーダーのＴＳＶとが同時に形成されることとなる。このようなVia Middle 法
では、素子形成プロセスの処理工程数や処理時間をＴＳＶに合わせて増やす必要があるため、結局のところ、プロセスのコストが大きいという点において不可避的な課題を残している。
(B) In the Via Middle method, a TSV is formed simultaneously with the element formation process. That is, a fine semiconductor element having a pattern dimension of nanometer order and a TSV having a pattern dimension of micrometer order are formed at the same time. In such a Via Middle method, since it is necessary to increase the number of processing steps and processing time of the element formation process in accordance with TSV, after all, an inevitable problem remains in that the cost of the process is high.
そのため、近年では、上述のような課題を有しない方法、すなわち、（ｃ）Via Last法と（ｄ）Via after Bonding法とが盛んに検討されている。
一方、（ｃ）Via Last 法、（ｄ）Via after Bonding 法では、ウェハの厚さが１００
μｍ〜数μｍまで削られ、その後に、ＴＳＶ用のホールが形成される。詳しくは、（ｃ）Via Last法では、石英などからなるウェハサポート基板にウェハが仮接着された後に、ウェハの裏面が削られ、その後に、ＴＳＶが形成される。また、（ｄ）Via after Bonding 法では、（ｃ）Via Last 法と同様に、一対のウェハが半導体素子の形成された表面同士
で接着された後に、半導体素子の形成されていない裏面が削られ、その後に、ＴＳＶが形成される。この際、上述した接着剤は、高分子樹脂から構成されるものであって、その熱処理に対する膨張量や変形量は、半導体素子に用いられている一般的な材料と比較して著しく大きいものである。そして、こうした接着剤の耐熱温度は、通常、１８０℃以下、好ましくは１５０℃以下である。そのため、上記（ｃ）Via Last 法や（ｄ）Via after Bonding 法では、こうした接着剤の耐熱温度以下、すなわち、１８０℃以下、好ましくは１
５０℃以下でのプロセスが要求されている。
Therefore, in recent years, methods that do not have the above-described problems, that is, (c) Via Last method and (d) Via after Bonding method have been actively studied.
On the other hand, in (c) Via Last method and (d) Via after Bonding method, the wafer thickness is 100
After being cut to μm to several μm, holes for TSV are formed thereafter. Specifically, in (c) Via Last method, after the wafer is temporarily bonded to a wafer support substrate made of quartz or the like, the back surface of the wafer is shaved, and then TSV is formed. Also, in (d) Via after Bonding method, as in (c) Via Last method, after a pair of wafers are bonded to each other on the surface on which the semiconductor elements are formed, the back surface on which the semiconductor elements are not formed is shaved. Thereafter, TSV is formed. At this time, the above-described adhesive is composed of a polymer resin, and the amount of expansion and deformation with respect to the heat treatment is significantly larger than that of a general material used for a semiconductor element. is there. And the heat-resistant temperature of such an adhesive agent is 180 degrees C or less normally, Preferably it is 150 degrees C or less. Therefore, in the above (c) Via Last method and (d) Via after Bonding method, the temperature is lower than the heat resistance of such an adhesive, that is, 180 ° C. or lower, preferably 1
A process at 50 ° C. or lower is required.
しかしながら、上記シリコン窒化物やシリコン酸化物で形成される絶縁膜４７は、一般に、２５０℃以上の高温条件にて成膜されて初めて絶縁膜４７として機能するだけの絶縁性を有するものである。例えば、プラズマＣＶＤ法によってシリコン酸化膜を形成する場合、２５０℃〜４００℃程度の温度条件にて成膜を行う必要がある。また、プラズマＣＶＤ法によってシリコン窒化膜を形成する場合、３００℃程度の温度条件にて成膜を行う必要がある。そのため、上記（ｃ）Via Last 法や（ｄ）Via after Bonding 法において要
求される温度条件では、上記基板貫通孔Ｈの内面への成膜自体は可能であったとしても、膜内に含まれる不純物等のために、所望とする絶縁性を得ることが困難である。したがって、シリコン基板貫通電極を有する半導体装置には、上述のような低温条件下での成膜であっても十分な絶縁性を有する絶縁膜を貫通孔の内面に有することが望まれている。
However, the insulating film 47 formed of silicon nitride or silicon oxide generally has an insulating property that functions only as the insulating film 47 after being formed under a high temperature condition of 250 ° C. or higher. For example, when a silicon oxide film is formed by a plasma CVD method, it is necessary to form the film under a temperature condition of about 250 ° C. to 400 ° C. Further, when forming a silicon nitride film by plasma CVD, it is necessary to form the film under a temperature condition of about 300.degree. Therefore, even if film formation on the inner surface of the substrate through hole H is possible under the temperature conditions required in the above (c) Via Last method and (d) Via after Bonding method, it is included in the film. It is difficult to obtain a desired insulating property due to impurities and the like. Therefore, a semiconductor device having a silicon substrate through electrode is desired to have an insulating film having sufficient insulation on the inner surface of the through hole even when the film is formed under the low temperature condition as described above.
この発明は、上記実情に鑑みてなされたものであり、その目的は、半導体基板を貫通する基板貫通孔に埋め込まれた基板貫通電極と該半導体基板との間の絶縁膜に対してその絶縁性を高めることの可能な半導体装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to insulate the insulating film between the substrate through electrode embedded in the substrate through hole penetrating the semiconductor substrate and the semiconductor substrate. An object of the present invention is to provide a semiconductor device capable of increasing the resistance.
以下、上記課題を解決するための手段及びその作用効果について記載する。
請求項１に記載の発明は、半導体基板と、前記半導体基板に形成された多層配線層と、前記半導体基板を貫通して前記多層配線層の内部に延びる基板貫通孔と、前記基板貫通孔内に埋め込まれた基板貫通電極と、前記基板貫通孔の内周面と前記基板貫通電極の外周面とに挟まれた絶縁膜とを備え、前記絶縁膜が、ジルコニウムの酸化ホウ化物膜であることを要旨とする。
Hereinafter, means for solving the above-described problems and the effects thereof will be described.
The invention according to claim 1 is a semiconductor substrate, a multilayer wiring layer formed on the semiconductor substrate, a substrate through-hole extending through the semiconductor substrate into the multilayer wiring layer, and in the substrate through-hole comprising: a substrate through electrodes embedded in, an insulating film sandwiched between the outer peripheral surface of the inner peripheral surface and the substrate through electrode of the substrate through hole, said insulating film is an oxide boride film of zirconium Is the gist.
銅等の金属配線用のバリア膜としてＺｒＢ膜が研究されてから久しい。本願発明者らは、こうしたＺｒＢ膜の有するバリア性や導電性及び絶縁性を研究する過程にて、Ｚｒ、ホウ素（Ｂ）、及び酸素（Ｏ）を含む膜、すなわちＺｒＢＯ膜が、下記３つの特性を有することを見出した。 It has been a long time since the ZrB film was studied as a barrier film for metal wiring such as copper. In the process of studying the barrier property, conductivity, and insulation properties of the ZrB film, the inventors of the present application have found that a film containing Zr , boron (B), and oxygen (O), that is, a Zr BO film has the following 3 It has been found to have two characteristics.
・１８０℃以下の低温で膜として成長すること。
・熱ＣＶＤ法によるシリコン酸化物膜と略同じ程度の優れた絶縁性を有すること。
・シリコン（Ｓｉ）や銅（Ｃｕ）などに対して優れたバリア性を有すること。
・ Grow as a film at a low temperature of 180 ° C. or lower.
-It has an excellent insulating property that is approximately the same as a silicon oxide film formed by a thermal CVD method.
-It has an excellent barrier property against silicon (Si) or copper (Cu).
請求項１に記載の発明によれば、半導体基板を貫通する基板貫通孔の内周面と該基板貫通孔に埋め込まれた基板貫通電極の外周面との間に上述したＺｒＢＯ膜が挟入される。そのため、基板貫通孔の内周面と基板貫通電極の外周面とを互いに絶縁する絶縁膜が、１８０℃以下という低温で成膜される場合には、該絶縁膜がシリコン系である場合と比較して、基板貫通電極と半導体基板との間の絶縁性を高めることが可能である。 According to the first aspect of the present invention, the above-described Zr BO film is sandwiched between the inner peripheral surface of the substrate through hole penetrating the semiconductor substrate and the outer peripheral surface of the substrate through electrode embedded in the substrate through hole. Is done. Therefore, when the insulating film that insulates the inner peripheral surface of the substrate through-hole and the outer peripheral surface of the substrate through-electrode from each other is formed at a low temperature of 180 ° C. or less, the insulating film is compared with the case where the insulating film is silicon-based. Thus, it is possible to improve the insulation between the substrate through electrode and the semiconductor substrate.
請求項２に記載の発明は、請求項１に記載の半導体装置において、複数の前記半導体基板を備え、前記複数の半導体基板の各々が、高分子樹脂からなる接着層を介して互いに接合され、前記基板貫通孔が、前記接着層を貫通することを要旨とする。 The invention according to claim 2 is the semiconductor device according to claim 1, comprising a plurality of the semiconductor substrates, wherein each of the plurality of semiconductor substrates is bonded to each other via an adhesive layer made of a polymer resin, The gist is that the substrate through-hole penetrates the adhesive layer.
高分子樹脂からなる接着層では、その熱処理に対する膨張量や変形量が、半導体素子に用いられている一般的な材料と比較して著しく大きい。そして、こうした接着層の耐熱温度は、通常、１８０℃以下、好ましくは１５０℃以下である。 In the adhesive layer made of a polymer resin, the amount of expansion and deformation with respect to the heat treatment is significantly larger than that of a general material used for a semiconductor element. And the heat-resistant temperature of such a contact bonding layer is 180 degrees C or less normally, Preferably it is 150 degrees C or less.
請求項２に記載の発明によれば、こうした接着層に形成された基板貫通孔に対しても、上述した絶縁膜を形成することが可能である。そのため、半導体基板に形成された基板貫通孔と、接着層に形成された基板貫通孔との双方に対し、構成元素が同じ、あるいは類似した絶縁膜を形成することが可能である。それゆえに、半導体基板に形成された基板貫通孔と接着層に形成された基板貫通孔とに全く異なる材料からなる絶縁膜が形成される場合と比較して、基板貫通孔の全体にて、絶縁膜の絶縁性を均一にすることが可能となる。 According to the second aspect of the present invention, the above-described insulating film can be formed also in the substrate through-hole formed in such an adhesive layer. Therefore, it is possible to form an insulating film having the same or similar constituent elements for both the substrate through-hole formed in the semiconductor substrate and the substrate through-hole formed in the adhesive layer. Therefore, compared with the case where an insulating film made of a completely different material is formed in the substrate through hole formed in the semiconductor substrate and the substrate through hole formed in the adhesive layer, the entire substrate through hole is insulated. It becomes possible to make the insulation of the film uniform.
請求項３に記載の発明は、請求項２に記載の半導体装置において、前記絶縁膜が、前記半導体基板と該半導体基板に形成された前記接着層との境界において連続することを要旨とする。 According to a third aspect of the present invention, there is provided a semiconductor device according to the second aspect, wherein the insulating film is continuous at a boundary between the semiconductor substrate and the adhesive layer formed on the semiconductor substrate.
半導体基板に形成された基板貫通孔と、接着層に形成された基板貫通孔との双方に対し、互いに異なるタイミングで絶縁膜が形成される場合には、半導体基板に形成された基板貫通孔用の被覆工程と接着層に形成された基板貫通孔用の被覆工程とが必要とされる。そして、こうした絶縁膜の内側に基板貫通電極が埋め込まれる場合にも、自ずと半導体基板に形成された基板貫通孔用の被覆工程と接着層に形成された基板貫通孔用の被覆工程とが必要とされる。 When insulating films are formed at different timings for both the substrate through-hole formed in the semiconductor substrate and the substrate through-hole formed in the adhesive layer, the substrate through-hole formed in the semiconductor substrate is used. And a coating process for the substrate through-hole formed in the adhesive layer are required. Even when the substrate through electrode is embedded inside such an insulating film, a substrate through hole coating process formed in the semiconductor substrate and a substrate through hole coating process formed in the adhesive layer are necessary. Is done.
この点、請求項３に記載の発明によれば、絶縁膜が、半導体基板と接着層との境界において連続するため、半導体基板に形成された基板貫通孔用の被覆工程と、接着層に形成された基板貫通孔用の被覆工程との双方を同じタイミングで行うことが可能となる。それゆえに、絶縁膜が不連続的な構造である場合と比較して、絶縁膜を形成するための工程数を少なくすることが可能である。 In this respect, according to the third aspect of the invention, since the insulating film is continuous at the boundary between the semiconductor substrate and the adhesive layer, the coating process for the substrate through-hole formed in the semiconductor substrate and the adhesive layer are formed. It is possible to perform both of the covering process for the substrate through-holes performed at the same timing. Therefore, the number of steps for forming the insulating film can be reduced as compared with the case where the insulating film has a discontinuous structure.
以下、本発明の半導体装置における一実施形態について図１〜図７を参照して説明する。
［半導体装置の構造］
図１に示されるように、半導体装置１０の備える第１シリコン基板１１は、トランジスタ等の半導体素子を上面側に有している。第１シリコン基板１１の上面には、上記半導体素子に接続される配線を内部に有した絶縁層である第１多層配線層１２が積層されている。第１多層配線層１２は、例えばシロキサン結合を含む多孔質膜であって、２程度の比誘電率を示すいわゆる低誘電率膜と、銅等で形成された第１電極１２ａと配線とによって形成されている。
Hereinafter, an embodiment of a semiconductor device of the present invention will be described with reference to FIGS.
[Structure of semiconductor device]
As shown in FIG. 1, the first silicon substrate 11 included in the semiconductor device 10 has a semiconductor element such as a transistor on the upper surface side. On the upper surface of the first silicon substrate 11, a first multilayer wiring layer 12 which is an insulating layer having wirings connected to the semiconductor elements therein is laminated. The first multilayer wiring layer 12 is a porous film containing, for example, a siloxane bond, and is formed of a so-called low dielectric constant film having a relative dielectric constant of about 2, a first electrode 12a formed of copper or the like, and a wiring. Has been.
第１多層配線層１２の上面には、例えばシリコン酸化物やシリコン窒化物等の絶縁物によって形成されたパッシベーション層１３が積層されている。パッシベーション層１３は、上記第１シリコン基板１１に形成された半導体素子や、第１多層配線層１２に形成された配線を外部環境から保護するとともに、これら半導体装置及び配線における想定しない電気的接続を防止する。 A passivation layer 13 formed of an insulator such as silicon oxide or silicon nitride is laminated on the upper surface of the first multilayer wiring layer 12. The passivation layer 13 protects the semiconductor elements formed on the first silicon substrate 11 and the wirings formed on the first multilayer wiring layer 12 from the external environment, and prevents unexpected electrical connections in these semiconductor devices and wirings. To prevent.
上記第１シリコン基板１１の下面には、接着層１４介して第２シリコン基板１５と第２多層配線層１６との積層体が接着されている。第２シリコン基板１５及び第２多層配線層１６は、半導体素子や配線を有するものであり、上記第１シリコン基板１１と第１多層配線層１２と同等の構造である。また、第２多層配線層１６には、上記第１多層配線層１２中に形成された第１電極１２ａと接続される第２電極１６ａが形成されている。第２電極１６ａは、第１多層配線層１２及び第２多層配線層１６中に形成された配線と同様、例えば銅によって形成されている。 A laminated body of the second silicon substrate 15 and the second multilayer wiring layer 16 is bonded to the lower surface of the first silicon substrate 11 through an adhesive layer 14. The second silicon substrate 15 and the second multilayer wiring layer 16 have semiconductor elements and wirings, and have the same structure as the first silicon substrate 11 and the first multilayer wiring layer 12. The second multilayer wiring layer 16 is formed with a second electrode 16a connected to the first electrode 12a formed in the first multilayer wiring layer 12. The second electrode 16 a is made of, for example, copper, as is the case with the wiring formed in the first multilayer wiring layer 12 and the second multilayer wiring layer 16.
また、半導体装置１０には、上記パッシベーション層１３、第１多層配線層１２、第１シリコン基板１１、及び接着層１４を貫通して、第２多層配線層１６に形成された第２電極１６ａの表面にまで達する基板貫通孔Ｈが形成されている。基板貫通孔Ｈの直径は、例えば１０μｍであるとともに、該基板貫通孔Ｈにおける上記各種層の積層方向での深さは、例えば１００μｍである。また、基板貫通孔Ｈを複数の凹部、いわゆるマルチビアとした場合、各凹部の直径は、例えば１〜２μｍであるとともに、該各凹部の深さは、例えば１０〜３０μｍである。このように、半導体装置１０に形成される基板貫通孔Ｈのアスペクト比は、１０〜３０程度であって、一般には、該基板貫通孔Ｈの内面への均一な成膜を困難にする程度に大きな値である。 Further, in the semiconductor device 10, the second electrode 16 a formed in the second multilayer wiring layer 16 through the passivation layer 13, the first multilayer wiring layer 12, the first silicon substrate 11, and the adhesive layer 14. A substrate through-hole H reaching the surface is formed. The diameter of the substrate through hole H is, for example, 10 μm, and the depth of the various layers in the substrate through hole H in the stacking direction is, for example, 100 μm. When the substrate through-hole H is a plurality of recesses, so-called multi-vias, the diameter of each recess is, for example, 1 to 2 μm, and the depth of each recess is, for example, 10 to 30 μm. As described above, the aspect ratio of the substrate through hole H formed in the semiconductor device 10 is about 10 to 30, and generally, it is difficult to form a uniform film on the inner surface of the substrate through hole H. It is a big value.
基板貫通孔Ｈの内周面は、ジルコニウム（Ｚｒ）とホウ素（Ｂ）と酸素（Ｏ）とから形成される酸化ホウ素ジルコニウム（ＺｒＢＯ）膜である絶縁膜１７によって覆われている。また、基板貫通孔Ｈには、この絶縁膜１７を介して、例えば銅等から形成される基板貫通電極１８が埋め込まれている。絶縁膜１７の内表面は、第１シリコン基板１１と該第１シリコン基板１１に形成された接着層１４との境界において連続する。また、こうした絶縁膜１７によって囲まれる基板貫通電極１８は、第１シリコン基板１１と該第１シリコン基板１１に形成された接着層１４との境界において構造的に連続している。そして、このような基板貫通電極１８が、第１多層配線層１２中に形成された第１電極１２ａと第２多層配線層１６中に形成された第２電極１６ａとを接続している。 The inner peripheral surface of the substrate through hole H is covered with an insulating film 17 which is a boron oxide zirconium (ZrBO) film formed from zirconium (Zr), boron (B), and oxygen (O). In addition, a substrate through electrode 18 formed of, for example, copper or the like is embedded in the substrate through hole H via the insulating film 17. The inner surface of the insulating film 17 is continuous at the boundary between the first silicon substrate 11 and the adhesive layer 14 formed on the first silicon substrate 11. Further, the substrate through electrode 18 surrounded by the insulating film 17 is structurally continuous at the boundary between the first silicon substrate 11 and the adhesive layer 14 formed on the first silicon substrate 11. Such a through-substrate electrode 18 connects the first electrode 12 a formed in the first multilayer wiring layer 12 and the second electrode 16 a formed in the second multilayer wiring layer 16.
上述したＺｒＢＯ膜は、化学蒸着（ＣＶＤ）法や物理蒸着（ＰＶＤ）法等の各成膜方法によって形成することが可能である。
例えば、ＺｒＢＯ膜とは、ジルコニウムとホウ素とを含む金属含有ガスと活性状態の酸素原子を含む酸化ガスとの反応によって形成することが可能である。具体的には、ＺｒＢＯ膜は、Ｚｒ（ＢＨ４）４と活性状態の酸素ガスとの反応によって形成することが可能である。また、具体的には、テトラキスジエチルアミノジルコニウム（ＴＤＥＡＺ）又はテトラキスジメチルアミノジルコニウム（ＴＤＭＡＺ）であるジルコニウム含有ガスとジボランとからなる金属含有ガスを活性状態の酸素原子が含まれる酸化ガスで酸化することによって形成することが可能となる。他方、例えば、ＺｒＢＯ膜とは、ホウ化ジルコニウムからなるターゲットを酸素プラズマの雰囲気でスパッタすることによっても形成することが可能である。
The ZrBO film described above can be formed by various film forming methods such as chemical vapor deposition (CVD) and physical vapor deposition (PVD).
For example, the ZrBO film can be formed by a reaction between a metal-containing gas containing zirconium and boron and an oxidizing gas containing active oxygen atoms. Specifically, the ZrBO film can be formed by a reaction between Zr (BH 4 ) 4 and an active oxygen gas. Specifically, by oxidizing a metal-containing gas composed of a zirconium-containing gas such as tetrakisdiethylaminozirconium (TDEAZ) or tetrakisdimethylaminozirconium (TDMAZ) and diborane with an oxidizing gas containing oxygen atoms in an active state. It becomes possible to form. On the other hand, for example, the ZrBO film can be formed by sputtering a target made of zirconium boride in an atmosphere of oxygen plasma.
この際、ジルコニウムのホウ素化合物と活性状態の酸素との気相反応を用いる場合であれ、また、ジルコニウムのホウ素化合物と活性状態の酸素との表面反応を用いる場合であれ、いずれの反応系においても、１８０℃以下の基板表面上にて、ＺｒＢＯ膜は成長する。そして、こうしたＺｒＢＯ膜は、熱ＣＶＤ法で形成されたシリコン酸化物膜と略同じ程度の優れた絶縁性を有し、且つシリコン（Ｓｉ）や銅（Ｃｕ）等に対して優れたバリア性を有する。それゆえに、絶縁膜１７が１８０℃以下という低温で成膜されるという前提において、絶縁膜１７は、シリコン系の絶縁膜と比較して、その絶縁性を高めることが可能である。 In this case, in any reaction system, whether a gas phase reaction between a boron compound of zirconium and oxygen in an active state is used or a surface reaction between a boron compound of zirconium and oxygen in an active state is used. The ZrBO film grows on the substrate surface at 180 ° C. or lower. Such a ZrBO film has approximately the same excellent insulating properties as a silicon oxide film formed by a thermal CVD method, and has an excellent barrier property against silicon (Si), copper (Cu), and the like. Have. Therefore, on the premise that the insulating film 17 is formed at a low temperature of 180 ° C. or less, the insulating film 17 can have higher insulating properties than a silicon-based insulating film.
なお、絶縁膜１７を構成する金属元素は、Ｚｒの他、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、及びハフニウム（Ｈｆ）であってもよい。これら金属元素の酸化ホウ化物膜（ＭＢＯ膜：Ｍ＝Ｂｅ、Ｍｇ、Ａｌ、Ｔｉ、Ｖ、Ｈｆ）も、上述のような低温での成膜が可能である。そして、絶縁膜１７を構成する金属元素が上述した元素である場合には、該金属元素のホウ化物を揮発可能な材料、例えば、Ｍ（ＢＨ４）ｘとして用いることが可能でもある。具体的には、Ｂｅ（ＢＨ４）２、Ｍｇ（ＢＨ４）２、Ａｌ（ＢＨ４）３、Ｔｉ（ＢＨ４）３、Ｔｉ（ＢＨ４）４、Ｖ（ＢＨ４）３、Ｚｒ（ＢＨ４）４、及びＨｆ（ＢＨ４）４を用いることができる。それゆえに、このようなＭ（ＢＨ４）ｘと活性状態の酸素原子との表面反応を用いてＭＢＯ膜を形成することができる。
［実施例］
［ＺｒＢＯ膜の形成］
直径６μｍ、深さ４５μｍ（アスペクト比７．５）の凹部を複数有する直径２００ｍｍのシリコン基板に対して、ＣＶＤ法を用いてＺｒＢＯ膜を形成した。
The metal element constituting the insulating film 17 may be beryllium (Be), magnesium (Mg), aluminum (Al), titanium (Ti), vanadium (V), and hafnium (Hf) in addition to Zr. Good. These metal element boride oxide films (MBO films: M = Be, Mg, Al, Ti, V, Hf) can also be formed at a low temperature as described above. When the metal element constituting the insulating film 17 is the element described above, the boride of the metal element can be used as a material that can be volatilized, for example, M (BH 4 ) x . Specifically, Be (BH 4 ) 2 , Mg (BH 4 ) 2 , Al (BH 4 ) 3 , Ti (BH 4 ) 3 , Ti (BH 4 ) 4 , V (BH 4 ) 3 , Zr (BH 4 ) 4 and Hf (BH 4 ) 4 can be used. Therefore, an MBO film can be formed by using such a surface reaction between M (BH 4 ) x and active oxygen atoms.
[Example]
[Formation of ZrBO film]
A ZrBO film was formed by a CVD method on a silicon substrate having a diameter of 200 mm and having a plurality of recesses having a diameter of 6 μm and a depth of 45 μm (aspect ratio 7.5).
・Ｚｒを含有する原料 Ｚｒ（ＢＨ４）４
・キャリアガス（Ａｒガス）流量 １００ｓｃｃｍ
・Ｎ２ガス流量 ４７５ｓｃｃｍ
・Ｏ２ガス流量 ２５ｓｃｃｍ
・成膜チャンバ内の圧力 ３００Ｐａ
・マイクロ波電力 ５０Ｗ（ガス励起に消費される電力値）
・基板温度 １５０℃
・成膜時間 １００秒
上記Ｚｒ（ＢＨ４）４をキャリアガスによってガス化して成膜チャンバ内に供給した。そして、マイクロ波によって活性状態とされた酸素によってＺｒ（ＢＨ４）４を酸化することによって上記シリコン基板にＺｒＢＯ膜を形成した。
Raw material containing Zr Zr (BH 4 ) 4
・ Carrier gas (Ar gas) flow rate 100sccm
・ N 2 gas flow rate 475sccm
・ O 2 gas flow rate 25sccm
・ Pressure inside the deposition chamber 300Pa
・ Microwave power 50W (power consumed for gas excitation)
・ Substrate temperature 150 ℃
Film formation time 100 seconds The Zr (BH 4 ) 4 was gasified with a carrier gas and supplied into the film formation chamber. A ZrBO film was formed on the silicon substrate by oxidizing Zr (BH 4 ) 4 with oxygen activated by microwaves.
図２は、上記条件にて形成したＺｒＢＯ膜と、該ＺｒＢＯ膜が形成された凹部の断面構造を撮像したＳＥＭ画像である。図２（ａ）は、シリコン基板２１に形成された１つの凹部２２の全体を、図２（ｂ）は、凹部２２の開口における一部を、図２（ｃ）は、凹部２２の側面における深さ方向の中央部付近を、図２（ｄ）は、凹部２２の底面における一部をそれぞれ撮像したＳＥＭ画像である。なお、下記の各膜厚の値は、走査型電子顕微鏡を用いて測定した値である。 FIG. 2 is an SEM image obtained by imaging the ZrBO film formed under the above conditions and the cross-sectional structure of the recess in which the ZrBO film is formed. 2A shows the whole of one recess 22 formed in the silicon substrate 21, FIG. 2B shows a part of the opening of the recess 22, and FIG. 2C shows the side of the recess 22. FIG. 2D is an SEM image obtained by imaging a part of the bottom surface of the recess 22 in the vicinity of the central portion in the depth direction. In addition, the value of each following film thickness is the value measured using the scanning electron microscope.
図２（ｂ）に示されるように、シリコン基板２１の表面に形成されたＺｒＢＯ膜２３の膜厚を表面膜厚ＦＴ１とすると、該表面膜厚ＦＴ１は２２０ｎｍであった。図２（ｃ）に示されるように、シリコン基板２１の有する凹部２２の側面に形成されたＺｒＢＯ膜２３の膜厚を側面膜厚ＦＴ２とすると、該側面膜厚ＦＴ２は１２１ｎｍであった。また、表面膜厚ＦＴ１に対する側面膜厚ＦＴ２の百分率である被覆率は、５５％であった。図２（ｄ）に示されるように、上記凹部２２の底面に形成されたＺｒＢＯ膜２３の膜厚を底面膜厚ＦＴ３とすると、該底面膜厚ＦＴ３は１２０ｎｍであった。また、表面膜厚ＦＴ１に対する底面膜厚ＦＴ３の百分率である被覆率は、５４．５％であった。このように、凹部２２の内側面に形成されたＺｒＢＯ膜２３の被覆率は、凹部２２の側面及び底面のいずれにおいても５０％を超える良好な値であり、上記形成方法によれば１５０℃の低温成膜でありながらも段差被覆性の良好なＺｒＢＯ膜を形成できることが認められた。
［ＺｒＢＯ膜の安定性］
直径２００ｍｍのシリコン基板に対して、上記条件にてＺｒＢＯ膜を形成して試験用ウェハを得た。そして、成膜直後におけるＺｒＢＯ膜の膜厚と、シリコン基板とＺｒＢＯ膜とを純水に４８時間浸した後のＺｒＢＯ膜の膜厚とを測定した。なお、各膜厚は上記と同様の方法で測定した値である。
As shown in FIG. 2B, when the film thickness of the ZrBO film 23 formed on the surface of the silicon substrate 21 is the surface film thickness FT1, the surface film thickness FT1 is 220 nm. As shown in FIG. 2C, when the film thickness of the ZrBO film 23 formed on the side surface of the recess 22 of the silicon substrate 21 is the side film thickness FT2, the side film thickness FT2 is 121 nm. The coverage, which is a percentage of the side film thickness FT2 with respect to the surface film thickness FT1, was 55%. As shown in FIG. 2D, when the film thickness of the ZrBO film 23 formed on the bottom surface of the recess 22 is defined as the bottom film thickness FT3, the bottom film thickness FT3 is 120 nm. Moreover, the coverage, which is a percentage of the bottom surface thickness FT3 with respect to the surface thickness FT1, was 54.5%. Thus, the coverage of the ZrBO film 23 formed on the inner side surface of the recess 22 is a good value exceeding 50% on both the side surface and the bottom surface of the recess 22. It was confirmed that a ZrBO film having a good step coverage can be formed while being a low temperature film formation.
[Stability of ZrBO film]
A ZrBO film was formed on a silicon substrate having a diameter of 200 mm under the above conditions to obtain a test wafer. Then, the film thickness of the ZrBO film immediately after the film formation and the film thickness of the ZrBO film after the silicon substrate and the ZrBO film were immersed in pure water for 48 hours were measured. Each film thickness is a value measured by the same method as described above.
図３は、成膜直後のシリコン基板３１上のＺｒＢＯ膜３２ａと、浸漬後のシリコン基板３１上のＺｒＢＯ膜３２ｂとを撮像したＳＥＭ画像である。図３（ａ）及び図３（ｂ）は成膜直後のＺｒＢＯ膜３２ａであり、図３（ｃ）及び図３（ｄ）は浸漬後のＺｒＢＯ膜３２ｂである。図３（ａ）と図３（ｃ）とを比較したところ、成膜直後のＺｒＢＯ膜３２ａの表面と、浸漬後のＺｒＢＯ膜３２ｂの表面とでは外観上の差異が認められなかった。また、図３（ｂ）に示されるように、成膜直後におけるＺｒＢＯ膜の膜厚を膜厚ＦＴ４とすると、該膜厚ＦＴ４は２６４ｎｍであった。そして、図３（ｄ）に示されるように、浸漬後におけるＺｒＢＯ膜の膜厚を膜厚ＦＴ５とすると、該膜厚ＦＴ５は２７０ｎｍであった。つまり、成膜直後と浸積後とでは、ＺｒＢＯ膜の膜厚は２．３％変化したのみであり、ＳＥＭ測定による誤差範囲に包括されてしまうレベルで変化したのみであった。したがって、ＺｒＢＯ膜は水に対して極めて安定な膜であることが認められた。
［ＺｒＢＯ膜の組成］
直径２００ｍｍのシリコン基板に対して、膜厚が約２００ｎｍのＺｒＢＯ膜を上記条件にて形成することによって試験用ＺｒＢＯ膜を得た。そして、ＺｒＢＯ膜中に含まれる元素の平均組成をラザフォード後方散乱分光法（ＲＢＳ：Rutherford Backscattering Spectrometry ）及び核反応分析（ＮＲＡ：Nuclear Reaction Analysis ）を用いて計測した
。図４及び下記表１は、ＲＢＳ及びＮＲＡでＺｒＢＯ膜の深さ方向の組成を計測した結果
を示している。なお、図４において、横軸は上記試験用ＺｒＢＯ膜の表面からの深さである。また、縦軸は、ＲＢＳ及びＮＲＡでＺｒＢＯ膜を分析した結果、ＺｒＢＯ膜から検出された元素の深さ方向の組成比を示している。
FIG. 3 is an SEM image obtained by imaging the ZrBO film 32a on the silicon substrate 31 immediately after film formation and the ZrBO film 32b on the silicon substrate 31 after immersion. 3A and 3B show the ZrBO film 32a immediately after film formation, and FIGS. 3C and 3D show the ZrBO film 32b after immersion. When FIG. 3A is compared with FIG. 3C, no difference in appearance is recognized between the surface of the ZrBO film 32a immediately after film formation and the surface of the ZrBO film 32b after immersion. As shown in FIG. 3B, when the film thickness of the ZrBO film immediately after film formation is FT4, the film thickness FT4 is 264 nm. As shown in FIG. 3D, when the film thickness of the ZrBO film after immersion is defined as film thickness FT5, the film thickness FT5 is 270 nm. That is, the film thickness of the ZrBO film was changed only by 2.3% immediately after the film formation and after the immersion, and only changed at a level included in the error range by the SEM measurement. Therefore, it was confirmed that the ZrBO film is a very stable film against water.
[Composition of ZrBO film]
A ZrBO film for test was obtained by forming a ZrBO film having a thickness of about 200 nm on a silicon substrate having a diameter of 200 mm under the above conditions. Then, the average composition of the elements contained in the ZrBO film was measured using Rutherford Backscattering Spectroscopy (RBS) and Nuclear Reaction Analysis (NRA). FIG. 4 and Table 1 below show the results of measuring the composition in the depth direction of the ZrBO film by RBS and NRA. In FIG. 4, the horizontal axis represents the depth from the surface of the test ZrBO film. The vertical axis shows the composition ratio in the depth direction of the elements detected from the ZrBO film as a result of analyzing the ZrBO film by RBS and NRA.
［ＺｒＢＯ膜の誘電率とリーク電流値］
直径２００ｍｍ、且つ０．０１Ωｃｍ程度の低抵抗Ｐ型シリコン基板に対して、膜厚が１００ｎｍのＺｒＢＯ膜を上記条件で形成することによって試験用ＺｒＢＯ膜を得た。
[Dielectric constant and leakage current value of ZrBO film]
A ZrBO film for test was obtained by forming a ZrBO film having a film thickness of 100 nm on the low resistance P-type silicon substrate having a diameter of 200 mm and about 0.01 Ωcm under the above conditions.
まず、ＺｒＢＯ膜の誘電率を以下の方法にて算出した。つまり、電極面積が２．７９２×１０−３ｃｍ２である水銀プローブを用いて、直流バイアスに１ＭＨｚの高周波を重畳してＣ−Ｖ特性を測定した後、Ｃ−Ｖ特性の測定結果から誘電率を算出した。 First, the dielectric constant of the ZrBO film was calculated by the following method. That is, using a mercury probe having an electrode area of 2.792 × 10 −3 cm 2 , a CV characteristic is measured by superimposing a 1 MHz high frequency on a DC bias, and then a dielectric property is obtained from the measurement result of the CV characteristic. The rate was calculated.
ＺｒＢＯ膜の誘電率の測定結果とともに、絶縁膜として多用されている酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、遷移金属の酸化物である酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、及び酸化チタ
ン（ＴｉＯ２）の誘電率を表３に示す。なお、ＺｒＢＯの値としては、３０個の試料について誘電率を測定した結果のうちの最小値と最大値とを記載している。また、ＺｒＢＯ以外の酸化物における誘電率は、一般の専門書や文献などを参照した値である。
Along with the measurement results of the dielectric constant of the ZrBO film, silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), zirconium oxide (ZrO 2 ), which is an oxide of a transition metal, hafnium oxide ( Table 3 shows dielectric constants of HfO 2 ), tantalum oxide (Ta 2 O 5 ), and titanium oxide (TiO 2 ). In addition, as the value of ZrBO, the minimum value and the maximum value among the results of measuring the dielectric constant of 30 samples are described. Moreover, the dielectric constant in oxides other than ZrBO is the value which referred the general technical book, literature, etc.
同様に、０．０１Ωｃｍ程度の低抵抗Ｐ型シリコン基板上に上記条件で形成された膜厚が１００ｎｍであるＺｒＢＯ膜のリーク電流としての電流密度Ｊ（Ａ／ｃｍ２）を以下の方法にて測定した。つまり、ＺｒＢＯ膜が形成された低抵抗Ｐ型シリコン基板を接地するとともに、ＺｒＢＯ膜上の上記水銀プローブに負の電圧を０〜２０Ｖまで印加することで、ＺｒＢＯ膜に印加される電界Ｅ（ＭＶ／ｃｍ）に対する電流密度を測定した。この測定結果を図５に示す。 Similarly, a current density J (A / cm 2 ) as a leakage current of a ZrBO film having a thickness of 100 nm formed on a low resistance P-type silicon substrate of about 0.01 Ωcm under the above conditions is determined by the following method. It was measured. That is, the low-resistance P-type silicon substrate on which the ZrBO film is formed is grounded, and an electric field E (MV) applied to the ZrBO film is applied by applying a negative voltage from 0 to 20 V to the mercury probe on the ZrBO film. / Cm) was measured. The measurement results are shown in FIG.
ＺｒＢＯ膜は、２ＭＶ／ｃｍの電界が印加されたときの電流密度の値が９．１６×１０−１０Ａ／ｃｍ２であって、実用上好ましいとされる１×１０−８Ａ／ｃｍ２を超えない値であることが認められた。なお、１５０℃という低温下でプラズマＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜など、これらシリコン系の絶縁膜の場合には、同測定法において２ＭＶ／ｃｍの電界が印加されると１×１０−８Ａ／ｃｍ２を超えるような値であった。それゆえに、上述の方法にて形成されたＺｒＢＯ膜を上記ＴＳＶ用の絶縁膜として用いることにより、プラズマＣＶＤ法によって形成されたシリコン系の絶縁膜を用いるよりも、シリコン基板とＴＳＶとの絶縁性を高められることが認められた。
［ＺｒＢＯ膜のバリア性］
表面に膜厚１００ｎｍのアモルファスシリコン（α−Ｓｉ）が形成された直径２００ｍｍのシリコン基板に対して、膜厚１００ｎｍのＺｒＢＯ膜を上記条件で形成し、その上にＰＶＤ法にて膜厚２００ｎｍの銅（Ｃｕ）を成膜した試験用サンプルウェハを得た。
The ZrBO film has a current density value of 9.16 × 10 −10 A / cm 2 when an electric field of 2 MV / cm is applied, and is 1 × 10 −8 A / cm 2 , which is practically preferable. It was recognized that the value does not exceed. In the case of these silicon-based insulating films such as a silicon oxide film and a silicon nitride film formed by plasma CVD at a low temperature of 150 ° C., when an electric field of 2 MV / cm is applied in the same measuring method, 1 It was a value exceeding × 10 −8 A / cm 2 . Therefore, by using the ZrBO film formed by the above method as the insulating film for the TSV, the insulating property between the silicon substrate and the TSV can be improved rather than using the silicon-based insulating film formed by the plasma CVD method. It was recognized that
[Barrier properties of ZrBO film]
A ZrBO film having a film thickness of 100 nm is formed on the surface of a silicon substrate having a diameter of 200 mm on which amorphous silicon (α-Si) having a film thickness of 100 nm is formed, and a film having a film thickness of 200 nm is formed thereon by the PVD method. A test sample wafer on which copper (Cu) was formed was obtained.
その後、この試験用サンプルウェハに対して、４００℃、１時間のアニール処理を施し、Ｃｕ２００ｎｍ／ＺｒＢＯ１００ｎｍ／α−Ｓｉ１００ｎｍのサンドイッチ構造において、ＺｒＢＯ１００ｎｍを介してのＣｕとＳｉとの反応、及びＺｒＢＯ膜中のＣｕ拡散の有無について調査した。 Thereafter, this test sample wafer was annealed at 400 ° C. for 1 hour, and in a sandwich structure of Cu 200 nm / ZrBO 100 nm / α-Si 100 nm, the reaction between Cu and Si via ZrBO 100 nm and in the ZrBO film The presence or absence of Cu diffusion was investigated.
こうした調査の結果として、アニール処理の前後における上記サンドイッチ構造を図６
に示す。図６（ａ）は、上記試験用サンプルウェハを形成した直後のＳＴＥＭ写真であり、図６（ｂ）はその試験用サンプルウェハに４００℃、１時間のアニール処理を施した直後のＳＴＥＭ写真である。このＳＴＥＭ写真の比較から明らかなように、ＺｒＢＯ１００ｎｍを介したＣｕとＳｉとの反応（シリサイデーション）は発生していなかった。また、同様の結果が、膜厚５０ｎｍのＺｒＢＯ膜においても認められた。
As a result of such investigation, the sandwich structure before and after annealing is shown in FIG.
Shown in 6A is a STEM photograph immediately after forming the test sample wafer, and FIG. 6B is a STEM photograph immediately after annealing the test sample wafer at 400 ° C. for 1 hour. is there. As is clear from the comparison of the STEM photographs, the reaction (silicidation) between Cu and Si via ZrBO 100 nm did not occur. Similar results were also observed for a ZrBO film having a thickness of 50 nm.
なお、上記アニール処理時における４００℃という温度は、処理温度を最大でも２００℃以下に設定しようとしている上述のVia Last やVia after Bonding でのＴＳＶ形成に
おけるバリア性やシリサイド耐性の評価には、十分な加速試験温度である。
It should be noted that the temperature of 400 ° C. at the time of the annealing treatment is sufficient for evaluating the barrier property and silicide resistance in the TSV formation in the above-mentioned Via Last and Via after Bonding which is trying to set the processing temperature to 200 ° C. or less at the maximum. Accelerated test temperature.
したがって、上述の結果から、１５０℃で成膜したＺｒＢＯ膜は十分なバリア性を有した膜と認められるとともに、１５０℃で成膜したＺｒＢＯ膜ではその膜厚が５０ｎｍあればバリア性、シリサイド耐性は十分であることが分かる。
［Ｎ２Ｏを用いたＺｒＢＯ膜形成とリーク特性］
直径２００ｍｍの０．０１Ωｃｍ程度の低抵抗Ｐ型シリコン基板に対して、以下の条件にてＺｒＢＯ膜を形成した。
Therefore, from the above results, it is recognized that a ZrBO film formed at 150 ° C. has a sufficient barrier property, and a ZrBO film formed at 150 ° C. has a barrier property and silicide resistance if the film thickness is 50 nm. Is sufficient.
[ZrBO film formation using N 2 O and leakage characteristics]
A ZrBO film was formed under the following conditions on a low resistance P-type silicon substrate having a diameter of about 200 mm and having a diameter of about 0.01 Ωcm.
・キャリアガス（Ａｒガス）流量 １００ｓｃｃｍ
・Ｎ２ガス流量 ４５０ｓｃｃｍ
・Ｎ２Ｏガス流量 ５０ｓｃｃｍ
・成膜チャンバ内の圧力 ３００Ｐａ
・マイクロ波電力 ９０Ｗ（ガス励起に消費される電力値）
・基板温度 １４０℃
・成膜時間 １２０秒
図７は、上記条件で低抵抗Ｐ型シリコン基板にＺｒＢＯ膜を形成し、上記水銀プローブでＺｒＢＯ膜のリーク電流を測定した結果を示している。上記水銀プローブによって印加する電圧は、シリコン基板がＰ型であるため負側に２０Ｖまでとした。水銀プローブで測定した箇所のＺｒＢＯ膜厚は約１６０ｎｍであったことから、該ＺｒＢＯ膜中の電界強度は１．２ＭＶ／ｃｍ強の値までしか測定できていないものの、リーク電流は１×１０−８Ａ／ｃｍ２より十分に小さく、実用レベルのリーク電流値であった。ちなみに、電界１ＭＶ／ｃｍでのリーク電流は９．９５×１０−１０Ａ／ｃｍ２であった。このように、Ｎ２ＯをＺｒ（ＢＨ４）４の酸化ガスとして用いるとともに、基板温度を１４０℃として成膜したＺｒＢＯ膜でも、実用に十分な絶縁膜であった。
・ Carrier gas (Ar gas) flow rate 100sccm
・ N 2 gas flow rate 450sccm
・ N 2 O gas flow rate 50sccm
・ Pressure inside the deposition chamber 300Pa
・ Microwave power 90W (value of power consumed for gas excitation)
・ Board temperature 140 ℃
Film formation time 120 seconds FIG. 7 shows the result of forming a ZrBO film on a low resistance P-type silicon substrate under the above conditions and measuring the leakage current of the ZrBO film with the mercury probe. The voltage applied by the mercury probe was set to 20 V on the negative side because the silicon substrate was P-type. Since the ZrBO film thickness measured with the mercury probe was about 160 nm, the electric field intensity in the ZrBO film could only be measured up to a value of just over 1.2 MV / cm, but the leakage current was 1 × 10 − It was sufficiently smaller than 8 A / cm 2 , and the leak current value was at a practical level. Incidentally, the leakage current at an electric field of 1 MV / cm was 9.95 × 10 −10 A / cm 2 . As described above, even a ZrBO film formed using N 2 O as an oxidizing gas of Zr (BH 4 ) 4 at a substrate temperature of 140 ° C. was an insulating film sufficient for practical use.
以上説明したように、上記実施形態によれば以下に列挙する効果が得られるようになる。
（１）第１シリコン基板１１を貫通する基板貫通孔Ｈの内周面と該基板貫通孔Ｈに埋め込まれた基板貫通電極１８の外周面との間にＺｒＢＯ膜が挟入される。そのため、基板貫通孔Ｈの内周面と基板貫通電極１８の外周面とを互いに絶縁する絶縁膜１７が、１８０℃以下という低温で成膜される場合には、該絶縁膜１７がシリコン系である場合と比較して、第１シリコン基板１１と基板貫通電極１８との間の絶縁性を高めることが可能である。
As described above, according to the above embodiment, the effects listed below can be obtained.
(1) A ZrBO film is interposed between the inner peripheral surface of the substrate through hole H penetrating the first silicon substrate 11 and the outer peripheral surface of the substrate through electrode 18 embedded in the substrate through hole H. Therefore, when the insulating film 17 that insulates the inner peripheral surface of the substrate through-hole H and the outer peripheral surface of the substrate through-electrode 18 is formed at a low temperature of 180 ° C. or less, the insulating film 17 is made of silicon. Compared with a certain case, it is possible to improve the insulation between the first silicon substrate 11 and the substrate through electrode 18.
（２）接着層１４に形成された基板貫通孔Ｈに対しても、上述のようにして絶縁性の高められた絶縁膜１７を形成することが可能である。そのため、第１シリコン基板１１に形成された基板貫通孔Ｈと、接着層１４に形成された基板貫通孔Ｈとの双方に対し、構成元素が同じ、あるいは類似した絶縁膜１７を形成することが可能である。それゆえに、第１シリコン基板１１に形成された基板貫通孔Ｈと接着層１４に形成された基板貫通孔Ｈとに全く異なる材料からなる絶縁膜１７が形成される場合と比較して、基板貫通孔Ｈの全体にて、絶縁膜１７の絶縁性を均一にすることが可能となる。 (2) It is possible to form the insulating film 17 with enhanced insulation as described above also for the substrate through-hole H formed in the adhesive layer 14. Therefore, an insulating film 17 having the same or similar constituent elements may be formed for both the substrate through hole H formed in the first silicon substrate 11 and the substrate through hole H formed in the adhesive layer 14. Is possible. Therefore, compared with the case where the insulating film 17 made of a completely different material is formed in the substrate through hole H formed in the first silicon substrate 11 and the substrate through hole H formed in the adhesive layer 14, the substrate penetration The insulating property of the insulating film 17 can be made uniform throughout the hole H.
（３）絶縁膜１７の表面が、第１シリコン基板１１と接着層１４との境界において連続するため、第１シリコン基板１１に形成された基板貫通孔Ｈ用の被覆工程と、接着層１４に形成された基板貫通孔Ｈ用の被覆工程との双方を同じタイミングで行うことが可能となる。それゆえに、絶縁膜１７の表面が不連続的な構造である場合と比較して、絶縁膜１７を形成するための工程数を少なくすることが可能である。 (3) Since the surface of the insulating film 17 is continuous at the boundary between the first silicon substrate 11 and the adhesive layer 14, the covering process for the substrate through hole H formed in the first silicon substrate 11, and the adhesive layer 14 Both the covering process for the formed substrate through hole H can be performed at the same timing. Therefore, the number of steps for forming the insulating film 17 can be reduced as compared with the case where the surface of the insulating film 17 has a discontinuous structure.
なお、上記実施形態は、以下のように適宜変更して実施することもできる。
・半導体装置を構成する半導体基板とは、シリコン基板の他、例えばＳｉＣ基板やＧａＮ基板等であってもよい。要するに、１８０℃以下の低温で絶縁膜を形成することの可能な半導体基板であればよい。
In addition, the said embodiment can also be suitably changed and implemented as follows.
The semiconductor substrate constituting the semiconductor device may be, for example, a SiC substrate or a GaN substrate in addition to a silicon substrate. In short, any semiconductor substrate can be used as long as the insulating film can be formed at a low temperature of 180 ° C. or lower.
・絶縁膜１７の内表面は、第１シリコン基板１１と該第１シリコン基板１１に形成された接着層１４との境界において不連続であってもよい。このような構成であれば、第１シリコン基板１１に形成された基板貫通孔Ｈに対する成膜条件と、接着層１４に形成された基板貫通孔Ｈに対する成膜条件とを互いに異なるものとすることが可能である。それゆえに、第１シリコン基板１１に合った絶縁膜１７の成膜条件と、接着層１４に合った絶縁膜１７の成膜条件とを各別に設定することが可能にもなる。 The inner surface of the insulating film 17 may be discontinuous at the boundary between the first silicon substrate 11 and the adhesive layer 14 formed on the first silicon substrate 11. With such a configuration, the film formation condition for the substrate through hole H formed in the first silicon substrate 11 and the film formation condition for the substrate through hole H formed in the adhesive layer 14 are different from each other. Is possible. Therefore, it is possible to set the film formation conditions of the insulating film 17 suitable for the first silicon substrate 11 and the film formation conditions of the insulating film 17 suitable for the adhesive layer 14 separately.
・半導体装置が、第１シリコン基板１１、第１多層配線層１２、パッシベーション層１３、及び接着層１４を備える構成とした。これに限らず、半導体装置は、少なくとも多層配線層１２と基板貫通孔Ｈとが形成された半導体基板を有する構成であればよい。 The semiconductor device includes a first silicon substrate 11, a first multilayer wiring layer 12, a passivation layer 13, and an adhesive layer 14. However, the present invention is not limited to this, and the semiconductor device only needs to have a semiconductor substrate in which at least the multilayer wiring layer 12 and the substrate through hole H are formed.
・実施形態及び実施例においては、絶縁膜１７の主要な構成元素として、Ｚｒ、Ｂ、及びＯを例示した。これに限らず、絶縁膜の構成元素として、窒素（Ｎ）が含まれる構成であってもよい。 In the embodiments and examples, Zr , B, and O are exemplified as main constituent elements of the insulating film 17. However, the present invention is not limited to this, and a structure containing nitrogen (N) as a constituent element of the insulating film may be used.
１０，４０…半導体装置、１１，４１…第１シリコン基板、１２，４２…第１多層配線層、１２ａ，４２ａ…第１電極、１３，４３…パッシベーション層、１４，４４…接着層、１５，４５…第２シリコン基板、１６，４６…第２多層配線層、１６ａ，４６ａ…第２電極、１７，４７…絶縁膜、１８，４８…シリコン基板貫通電極（ＴＳＶ）、２１，３１…シリコン基板、２２…凹部、２３，３２ａ，３２ｂ…ＺｒＢＯ膜、Ｈ…基板貫通孔。 DESCRIPTION OF SYMBOLS 10, 40 ... Semiconductor device 11, 41 ... 1st silicon substrate, 12, 42 ... 1st multilayer wiring layer, 12a, 42a ... 1st electrode, 13, 43 ... Passivation layer, 14, 44 ... Adhesion layer, 15, 45 ... 2nd silicon substrate, 16, 46 ... 2nd multilayer wiring layer, 16a, 46a ... 2nd electrode, 17, 47 ... Insulating film, 18, 48 ... Silicon substrate penetration electrode (TSV), 21, 31 ... Silicon substrate , 22... Recess, 23, 32a, 32b... ZrBO film, H.
Claims (3)
前記半導体基板に形成された多層配線層と、
前記半導体基板を貫通して前記多層配線層の内部に延びる基板貫通孔と、
前記基板貫通孔内に埋め込まれた基板貫通電極と、
前記基板貫通孔の内周面と前記基板貫通電極の外周面とに挟まれた絶縁膜とを備え、
前記絶縁膜が、ジルコニウムの酸化ホウ化物膜である
ことを特徴とする半導体装置。 A semiconductor substrate;
A multilayer wiring layer formed on the semiconductor substrate;
A substrate through-hole extending through the semiconductor substrate and into the multilayer wiring layer;
A substrate through electrode embedded in the substrate through hole;
An insulating film sandwiched between an inner peripheral surface of the substrate through hole and an outer peripheral surface of the substrate through electrode;
Wherein a said insulating film is an oxide boride film of zirconium.
前記複数の半導体基板の各々が、高分子樹脂からなる接着層を介して互いに接合され、
前記基板貫通孔が、前記接着層を貫通する
請求項１に記載の半導体装置。 Comprising a plurality of the semiconductor substrates;
Each of the plurality of semiconductor substrates is bonded to each other through an adhesive layer made of a polymer resin,
The semiconductor device according to claim 1, wherein the substrate through-hole penetrates the adhesive layer.
請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the insulating film is continuous at a boundary between the semiconductor substrate and the adhesive layer formed on the semiconductor substrate.
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