JP5598462B2 - Signal transmission circuit - Google Patents

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Description

本発明は、一対の信号線に対して供給する電流の方向を切り替えることで差動信号を送信する信号送信回路に関する。   The present invention relates to a signal transmission circuit that transmits a differential signal by switching the direction of a current supplied to a pair of signal lines.

信号伝送を高速に行うインターフェイス規格として、例えばＬＶＤＳ（Low Voltage Differential Signal）などの電流駆動により差動信号を伝送する方式がある。このような伝送方式は、伝送速度が高速であると共に外乱耐性が高いというメリットがある。しかしながら、信号の伝送レートが低速になると、ドライバにおけるスイッチング（バスに流す電流方向の切り替え）の頻度が低下するので直流による消費電力が支配的となる。このため、ＬＶＴＴＬ（Low Voltage Transistor-Transistor Logic）のように駆動電圧と同じレベルで信号振幅をフルに変化させるインターフェイス規格に比較すると消費電力が増大することがデメリットとなる。   As an interface standard for performing signal transmission at high speed, there is a method of transmitting a differential signal by current driving such as LVDS (Low Voltage Differential Signal). Such a transmission method has an advantage that the transmission speed is high and the disturbance tolerance is high. However, when the signal transmission rate becomes low, the frequency of switching in the driver (switching of the direction of the current flowing through the bus) decreases, so the power consumption by direct current becomes dominant. For this reason, there is a demerit that the power consumption increases as compared to an interface standard that changes the signal amplitude to the full level at the same level as the drive voltage, such as LVTTL (Low Voltage Transistor-Transistor Logic).

したがって、信号の伝送レートが低速であるアプリケーションについては、ＬＶＤＳよりもＬＶＴＴＬを採用する方が好ましいことがある。また、ＬＶＤＳ対応のドライバについては回路構成が若干複雑となるため、試作段階において基本的な信号伝送機能についてテストをする際には、より簡単なインターフェイス規格でテストができれば望ましい。
このような事情から、特許文献１には、複数の異なるＩ／Ｏ規格に対応してＩ／Ｏ回路を個別に設ける構成が開示されている。また、特許文献２には、ＬＶＤＳ対応ドライバとＬＶＴＴＬ対応ドライバとを並列に配置して、選択的にいずれか一方を使用する校正が開示されている。 Therefore, for applications where the signal transmission rate is low, it may be preferable to use LVTTL rather than LVDS. In addition, since the circuit configuration of the LVDS compatible driver is slightly complicated, it is desirable that the test can be performed with a simpler interface standard when the basic signal transmission function is tested in the prototype stage.
Under such circumstances, Patent Document 1 discloses a configuration in which I / O circuits are individually provided corresponding to a plurality of different I / O standards. Patent Document 2 discloses calibration in which an LVDS-compatible driver and an LVTTL-compatible driver are arranged in parallel and either one is selectively used.

特開２０００−３１５７３１号公報JP 2000-315731 A 特開２００５−１２７１３号公報JP 2005-12713 A

しかしながら、特許文献１，２のような構成を採用すると、回路面積が増大することが避けられない。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路面積を極力増大させることなく、電流駆動型の信号伝送方式と電圧駆動型の信号伝送方式とを簡単に切り換え可能な信号送信回路を提供することにある。 However, when the configurations as in Patent Documents 1 and 2 are adopted, the circuit area is inevitably increased.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a signal that can be easily switched between a current-driven signal transmission method and a voltage-driven signal transmission method without increasing the circuit area as much as possible. It is to provide a transmission circuit.

請求項１記載の信号送信回路によれば、駆動回路を、駆動用トランジスタからなる２つのアームを並列に接続し、出力端子に接続される一対の信号線に供給する電流の方向を切り替えて差動信号を送信する構成とする。そして、電源側電圧切替え手段は、電源と駆動回路との間に接続される電源側電流制御トランジスタの導通制御端子に付与する電圧を、当該トランジスタを飽和状態にする飽和電圧と、非飽和状態にする非飽和電圧とに切替える。   According to the signal transmission circuit of the first aspect, the driving circuit is configured such that two arms made of driving transistors are connected in parallel and the direction of the current supplied to the pair of signal lines connected to the output terminal is switched. It is configured to transmit a moving signal. The power supply side voltage switching means converts the voltage applied to the conduction control terminal of the power supply side current control transistor connected between the power supply and the drive circuit to a saturation voltage that makes the transistor saturated and a non-saturation state. Switch to non-saturation voltage.

すなわち、電源側電圧切替え手段が電源側電流制御トランジスタを飽和状態にして、駆動回路を構成する駆動用トランジスタのオンオフを、差動信号を送信する場合と同様に切り替えれば、一対の信号線を介して電圧駆動型の信号を送信することができる。また、電源側電圧切替え手段が電源側電流制御トランジスタを非飽和状態にして駆動回路を制御すれば、一対の信号線を介して流れる駆動電流を制御して差動信号（電流駆動型の信号）を送信することができる。したがって、駆動回路の基本的な構成を共用した上で異なる形式の信号を送信することが可能となり、信号送信回路を小型に構成できる。そして、試作段階で信号送信回路の基本的な信号伝送機能をテストする際には、電圧駆動型の信号を送信することで簡単にテストできる。   In other words, if the power supply side voltage switching means saturates the power supply side current control transistor and switches on / off of the driving transistor constituting the driving circuit in the same manner as in the case of transmitting the differential signal, the pair of signal lines are connected. Thus, a voltage drive type signal can be transmitted. Further, if the power supply side voltage switching means controls the drive circuit by bringing the power supply side current control transistor into a non-saturated state, the drive current flowing through the pair of signal lines is controlled to provide a differential signal (current drive type signal). Can be sent. Therefore, it is possible to transmit signals of different types while sharing the basic configuration of the drive circuit, and the signal transmission circuit can be configured in a small size. Then, when testing the basic signal transmission function of the signal transmission circuit at the prototype stage, it can be easily tested by transmitting a voltage-driven signal.

加えて、電源電圧切り替え手段を、非飽和電圧を複数レベルに切り替え可能に構成する。これにより、電流駆動型の信号を送信する際に供給される電流量を複数段階に切り替えることができるので、より多様な通信規格に対応できる。 In addition, the power supply voltage switching means is configured to be able to switch the non-saturation voltage to a plurality of levels. As a result, the amount of current supplied when transmitting a current-driven signal can be switched in a plurality of stages, so that a wider variety of communication standards can be supported.

具体的には、飽和電圧を、駆動回路を介して出力される信号がＬＶＴＴＬインターフェイスに相当する信号となるように設定し、非飽和電圧を、駆動回路を介して出力される信号がＬＶＤＳ及びＭ−ＬＶＤＳインターフェイスに相当する信号となるように設定する。したがって、電圧駆動型，電流駆動型としてそれぞれ標準的に用いられるＬＶＴＴＬインターフェイス，ＬＶＤＳ及びＭ−ＬＶＤＳインターフェイスに相当する信号を切り替えて出力することができる。尚、ＬＶＴＴＬ，ＬＶＤＳ及びＭ−ＬＶＤＳインターフェイスに相当する信号とは、それぞれのインターフェイスについて規定されているハイレベル，ローレベルの閾値を満たす信号である。 Specifically , the saturation voltage is set so that the signal output via the drive circuit is a signal corresponding to the LVTTL interface, and the non-saturation voltage is set so that the signal output via the drive circuit is LVDS and M -Set the signal to correspond to the LVDS interface. Therefore, it is possible to switch and output signals corresponding to the LVTTL interface, LVDS, and M-LVDS interface that are typically used as a voltage drive type and a current drive type, respectively. The signals corresponding to the LVTTL, LVDS, and M-LVDS interfaces are signals that satisfy the high level and low level thresholds defined for each interface.

第１実施例であり、信号送信回路の構成を示す図The figure which is a 1st Example and shows the structure of a signal transmission circuit 第２実施例を示す図１相当図FIG. 1 equivalent view showing the second embodiment 第３実施例を示す図１相当図FIG. 1 equivalent view showing the third embodiment 第４実施例を示す図１相当図FIG. 1 equivalent view showing the fourth embodiment 第５実施例を示す図１相当図FIG. 1 equivalent view showing the fifth embodiment 第６実施例を示す図１相当図FIG. 1 equivalent view showing the sixth embodiment 第７実施例を示す図１相当図FIG. 1 equivalent view showing the seventh embodiment 第８実施例を示す図１相当図FIG. 1 equivalent view showing the eighth embodiment 第９実施例を示す図１相当図FIG. 1 equivalent view showing the ninth embodiment 第１０実施例を示す図１相当図FIG. 1 equivalent diagram showing the tenth embodiment.

（第１実施例）
以下、第１実施例について図１を参照して説明する。図１は、信号送信回路の構成を示す。信号送信回路１は、４つのＮチャネルＭＯＳＦＥＴ２〜５（駆動用トランジスタ）により構成される駆動回路６を備えている。すなわち、ＮチャネルＭＯＳＦＥＴ２及び４と、ＮチャネルＭＯＳＦＥＴ３及び５とはそれぞれ直列に接続されてアームを構成しており、これら２つのアームが並列に接続されて駆動回路６が構成されている。 (First embodiment)
The first embodiment will be described below with reference to FIG. FIG. 1 shows the configuration of the signal transmission circuit. The signal transmission circuit 1 includes a drive circuit 6 composed of four N-channel MOSFETs 2 to 5 (drive transistors). That is, N-channel MOSFETs 2 and 4 and N-channel MOSFETs 3 and 5 are connected in series to form an arm, and these two arms are connected in parallel to form a drive circuit 6.

そして、電源ＶＤＤとＮチャネルＭＯＳＦＥＴ２及び３のドレインとの間には、ＰチャネルＭＯＳＦＥＴ７（電源側電流制御トランジスタ）が接続されている。ＮチャネルＭＯＳＦＥＴ４のゲートには駆動制御信号ｉｎが直接与えられ、ＮチャネルＭＯＳＦＥＴ２のゲートには、駆動制御信号ｉｎがＮＯＴゲート８を介して与えられている。また、ＮチャネルＭＯＳＦＥＴ５のゲートには駆動制御信号ｉｎ＿ｂ（駆動制御信号ｉｎの反転信号）が直接与えられ、ＮチャネルＭＯＳＦＥＴ３のゲートには、駆動制御信号ｉｎ＿ｂがＮＯＴゲート９を介して与えられている。   A P-channel MOSFET 7 (power-source side current control transistor) is connected between the power supply VDD and the drains of the N-channel MOSFETs 2 and 3. The drive control signal in is directly applied to the gate of the N-channel MOSFET 4, and the drive control signal in is applied to the gate of the N-channel MOSFET 2 through the NOT gate 8. Further, the drive control signal in_b (inverted signal of the drive control signal in) is directly applied to the gate of the N-channel MOSFET 5, and the drive control signal in_b is applied to the gate of the N-channel MOSFET 3 through the NOT gate 9. .

ＰチャネルＭＯＳＦＥＴ７のゲート（導通制御端子）は、マルチプレクサ１０（電源側電圧切替え手段）の出力端子に接続されており、マルチプレクサ１０の入力端子の一方にはバイアス電位Ｖｂｉａｓ＿ｐ１が与えられ、入力端子の他方はグランドに接続されている。尚、バイアス電位Ｖｂｉａｓ＿ｐ１は、電源電圧ＶＤＤとグランドレベルとの中間にある電位であり、駆動回路６を介してドライブされる駆動電流量がＬＶＤＳ規格を満たすと共に、信号のハイレベルがＬＶＤＳ規格を満たす電位，例えばＶOH＝１．３２Ｖ以上となるように設定されている。 The gate (conduction control terminal) of the P-channel MOSFET 7 is connected to the output terminal of the multiplexer 10 (power supply side voltage switching means), and one of the input terminals of the multiplexer 10 is supplied with a bias potential Vbias_p1, and the other input terminal Is connected to ground. The bias potential Vbias_p1 is an intermediate potential between the power supply voltage VDD and the ground level. The amount of drive current driven via the drive circuit 6 satisfies the LVDS standard, and the high level of the signal satisfies the LVDS standard. The potential is set to be, for example, V OH = 1.32V or more.

マルチプレクサ１０の入力選択は、信号の出力形態を切り替えるため、例えば上位の制御回路等により出力される制御信号Ｃｔｒlによって行われる。そして、ＮチャネルＭＯＳＦＥＴ２，３のソース（駆動回路の出力端子に相当）はそれぞれ出力端子ｏｕｔ，ｏｕｔ＿ｂとなっている。そして、出力端子ｏｕｔ，ｏｕｔ＿ｂには、図示しない一対の信号線が接続される。   The input selection of the multiplexer 10 is performed by, for example, a control signal Ctrl output from a host control circuit or the like in order to switch the signal output form. The sources of the N-channel MOSFETs 2 and 3 (corresponding to the output terminals of the drive circuit) are output terminals out and out_b, respectively. A pair of signal lines (not shown) is connected to the output terminals out and out_b.

上記のように構成される信号送信回路１によれば、ＰチャネルＭＯＳＦＥＴ７のゲートにマルチプレクサ１０を介してバイアス電位Ｖｂｉａｓ＿ｐ１（非飽和電圧）を与えれば、ＰチャネルＭＯＳＦＥＴ７は非飽和状態となり、駆動制御信号ｉｎ及びｉｎ＿ｂにより制御され、ＮチャネルＭＯＳＦＥＴ２及び５，又はＮチャネルＭＯＳＦＥＴ３及び４がオンすることで駆動回路６より出力される信号は、一対の信号線を介して流れる駆動電流が制御され、ＬＶＤＳ規格に従う電流駆動型の差動信号となる。   According to the signal transmission circuit 1 configured as described above, when the bias potential Vbias_p1 (non-saturation voltage) is applied to the gate of the P-channel MOSFET 7 via the multiplexer 10, the P-channel MOSFET 7 is in the non-saturation state, and the drive control signal The signals output from the drive circuit 6 when the N-channel MOSFETs 2 and 5 or the N-channel MOSFETs 3 and 4 are turned on are controlled by in and in_b, and the drive current flowing through the pair of signal lines is controlled. It becomes a current drive type differential signal according to.

一方、ＰチャネルＭＯＳＦＥＴ７のゲートにマルチプレクサ１０を介してグランド電位（飽和電圧）を与えれば、ＰチャネルＭＯＳＦＥＴ７は飽和状態となり、駆動回路６を介して出力される信号はＬＶＴＴＬ規格に従う電圧駆動型の信号となる。したがって、信号送信回路１を適用する通信の規格がＬＶＤＳ，ＬＶＴＴＬの何れであるのかに応じて、制御信号Ｃｔｒlのレベルを変化させれば、何れの規格にも対応することが可能となる。   On the other hand, if a ground potential (saturation voltage) is applied to the gate of the P-channel MOSFET 7 via the multiplexer 10, the P-channel MOSFET 7 is saturated, and a signal output via the drive circuit 6 is a voltage-driven signal in accordance with the LVTTL standard. It becomes. Therefore, any standard can be supported by changing the level of the control signal Ctrl according to whether the standard of communication to which the signal transmission circuit 1 is applied is LVDS or LVTTL.

以上のように本実施例によれば、駆動回路６を、ＮチャネルＭＯＳＦＥＴ２〜５を接続し、出力端子に接続される一対の信号線に供給する電流の方向を切り替えて差動信号を送信する構成とする。そして、マルチプレクサ１０により、電源と駆動回路６との間に接続されるＰチャネルＭＯＳＦＥＴ７のゲートに付与する電圧を、バイアス電位Ｖｂｉａｓ＿ｐ１とグランド電位とに切替えるようにした。   As described above, according to the present embodiment, the driving circuit 6 is connected to the N-channel MOSFETs 2 to 5, and the direction of the current supplied to the pair of signal lines connected to the output terminal is switched to transmit the differential signal. The configuration. The multiplexer 10 switches the voltage applied to the gate of the P-channel MOSFET 7 connected between the power supply and the drive circuit 6 between the bias potential Vbias_p1 and the ground potential.

したがって、駆動回路６の基本的な構成を共用した上で、ＬＶＴＴＬインターフェイス，ＬＶＤＳインターフェイスのそれぞれに相当する異なる形式の信号を送信することが可能となり、信号送信回路１を小型に構成できる。また、試作段階で信号送信回路１の基本的な信号伝送機能をテストする際には、ＬＶＴＴＬインターフェイス規格の信号を送信することで簡単にテストできる。   Therefore, it is possible to transmit different types of signals corresponding to the LVTTL interface and the LVDS interface while sharing the basic configuration of the drive circuit 6, and the signal transmission circuit 1 can be configured in a small size. Further, when testing the basic signal transmission function of the signal transmission circuit 1 at the prototype stage, it can be easily tested by transmitting a signal of the LVTTL interface standard.

（第２実施例）
図２は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の信号送信回路１１は、第１実施例の駆動回路６を構成するＮチャネルＭＯＳＦＥＴ２，３を、ＰチャネルＭＯＳＦＥＴ１２，１３（駆動用トランジスタ）に置き換えている。これにより駆動回路１４が構成されている。そして、ＮＯＴゲート８，９が削除されており、ＮチャネルＭＯＳＦＥＴ４，５とグランドとの間には、ＮチャネルＭＯＳＦＥＴ１５（グランド側電流制御トランジスタ）が挿入されている。 (Second embodiment)
FIG. 2 shows a second embodiment. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Hereinafter, different parts will be described. In the signal transmission circuit 11 of the second embodiment, the N-channel MOSFETs 2 and 3 constituting the drive circuit 6 of the first embodiment are replaced with P-channel MOSFETs 12 and 13 (drive transistors). Thus, the drive circuit 14 is configured. The NOT gates 8 and 9 are eliminated, and an N-channel MOSFET 15 (ground side current control transistor) is inserted between the N-channel MOSFETs 4 and 5 and the ground.

ＮチャネルＭＯＳＦＥＴ１５のゲートは、ＰチャネルＭＯＳＦＥＴ７と同様に、マルチプレクサ１６（グランド側電圧切替え手段）の出力端子に接続されており、マルチプレクサ１６の入力端子の一方には電源電圧ＶＤＤ（飽和電圧）が与えられ、入力端子の他方にはバイアス電位Ｖｂｉａｓ＿ｎ１（非飽和電圧）が与えられている。   Like the P-channel MOSFET 7, the gate of the N-channel MOSFET 15 is connected to the output terminal of the multiplexer 16 (ground side voltage switching means), and the power supply voltage VDD (saturation voltage) is applied to one of the input terminals of the multiplexer 16. A bias potential Vbias_n1 (non-saturation voltage) is applied to the other input terminal.

尚、バイアス電位Ｖｂｉａｓ＿ｎ１は、バイアス電位Ｖｂｉａｓ＿ｐ１と同様に電源電圧ＶＤＤとグランドレベルとの中間の電位であり、駆動回路１４を介してドライブされる駆動電流量がＬＶＤＳ規格を満たすと共に、信号のローレベルが、ＬＶＤＳ規格を満たす電位，例えばＶOL＝１．０７Ｖ以下となるように設定されている。そして、マルチプレクサ１６の入力選択も、制御信号Ｃｔｒlによりマルチプレクサ１０と連動して行われる。 The bias potential Vbias_n1 is an intermediate potential between the power supply voltage VDD and the ground level, like the bias potential Vbias_p1, and the drive current amount driven via the drive circuit 14 satisfies the LVDS standard and the signal low level. Is set to a potential satisfying the LVDS standard, for example, V OL = 1.07 V or less. The input selection of the multiplexer 16 is also performed in conjunction with the multiplexer 10 by the control signal Ctrl.

以上のように第２実施例によれば、マルチプレクサ１６により、マルチプレクサ１０と連動して、駆動回路１４とグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ１５のゲートに付与する電圧を、ＮチャネルＭＯＳＦＥＴ１５を飽和状態にする飽和電圧と、非飽和状態にする非飽和電圧とに切替えるようにした。したがって、ＬＶＴＴＬ，ＬＶＤＳの各規格に相当する信号を送信する場合に、信号のローレベルについても対応して調整できる。   As described above, according to the second embodiment, the voltage applied to the gate of the N-channel MOSFET 15 connected between the drive circuit 14 and the ground by the multiplexer 16 in conjunction with the multiplexer 10 is changed to the N-channel MOSFET 15. Switching was made between a saturation voltage to be saturated and a non-saturation voltage to be unsaturated. Therefore, when a signal corresponding to each standard of LVTTL and LVDS is transmitted, the low level of the signal can be adjusted correspondingly.

（第３実施例）
図３は第３実施例であり、第２実施例と異なる部分について説明する。図３は、一般的なＬＶＤＳドライバの構成に本発明を適用したもので、信号送信回路２１は、基本的には駆動回路１４にコモンモード・フィードバック回路２２を追加して構成されている。コモンモード・フィードバック回路２２は、電源にソースが接続される２つのＰチャネルＭＯＳＦＥＴ２３及び２４，これらのドレインに、ドレインがそれぞれ接続されるＮチャネルＭＯＳＦＥＴ２５及び２６，これらのソースとグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ２７を備えている。 (Third embodiment)
FIG. 3 shows a third embodiment, and the differences from the second embodiment will be described. FIG. 3 shows an example in which the present invention is applied to the configuration of a general LVDS driver. The signal transmission circuit 21 is basically configured by adding a common mode feedback circuit 22 to the drive circuit 14. The common mode feedback circuit 22 includes two P-channel MOSFETs 23 and 24 whose sources are connected to a power source, N-channel MOSFETs 25 and 26 whose drains are connected to their drains, and connected between these sources and the ground. N-channel MOSFET 27 is provided.

ＰチャネルＭＯＳＦＥＴ２３のゲートは、自身のドレインに接続されていると共に、スイッチ回路２８を介してＰチャネルＭＯＳＦＥＴ２９のゲートに接続されている。ＰチャネルＭＯＳＦＥＴ２９は、ＰチャネルＭＯＳＦＥＴ７と並列に接続されており、そのゲートとドレインとの間には、抵抗素子３０及びコンデンサ３１の直列回路が接続されている。ＰチャネルＭＯＳＦＥＴ２４のゲートは、自身のドレインに接続されている。   The gate of the P-channel MOSFET 23 is connected to its own drain and is connected to the gate of the P-channel MOSFET 29 via the switch circuit 28. The P-channel MOSFET 29 is connected in parallel with the P-channel MOSFET 7, and a series circuit of a resistance element 30 and a capacitor 31 is connected between the gate and drain thereof. The gate of the P-channel MOSFET 24 is connected to its own drain.

ＮチャネルＭＯＳＦＥＴ２５のゲートには、参照電圧ＶCMREFが与えられており、ＮチャネルＭＯＳＦＥＴ２６のゲートは、それぞれ抵抗素子３２，３３及びスイッチ回路３４，３５を介してＰチャネルＭＯＳＦＥＴ１２，１３のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ２７のゲートには、バイアス電位Ｖｂｉａｓ＿ｎ１に相当するバイアス電位ＶBNが与えられている。また、前記ゲートは、スイッチ回路３６を介してＮチャネルＭＯＳＦＥＴ１５のゲートに接続されている。 A reference voltage V CMREF is applied to the gate of the N-channel MOSFET 25, and the gate of the N-channel MOSFET 26 is connected to the drains of the P-channel MOSFETs 12 and 13 via the resistance elements 32 and 33 and the switch circuits 34 and 35, respectively. ing. A bias potential V BN corresponding to the bias potential Vbias_n1 is applied to the gate of the N-channel MOSFET 27. The gate is connected to the gate of the N-channel MOSFET 15 via the switch circuit 36.

ＰチャネルＭＯＳＦＥＴ２９のゲートとグランドとの間には、ＮチャネルＭＯＳＦＥＴ３７が接続されており、電源とＮチャネルＭＯＳＦＥＴ１５のゲートとの間には、ＰチャネルＭＯＳＦＥＴ３８が接続されている。また、ＰチャネルＭＯＳＦＥＴ７のゲートとグランドとの間には、ＮチャネルＭＯＳＦＥＴ３９が接続されており、前記ゲートには、スイッチ回路４０を介してバイアス電位Ｖｂｉａｓ＿ｐ１に相当するバイアス電位ＶBpが与えられている。 An N-channel MOSFET 37 is connected between the gate of the P-channel MOSFET 29 and the ground, and a P-channel MOSFET 38 is connected between the power supply and the gate of the N-channel MOSFET 15. An N-channel MOSFET 39 is connected between the gate of the P-channel MOSFET 7 and the ground, and a bias potential V Bp corresponding to the bias potential Vbias_p1 is applied to the gate via the switch circuit 40. .

ＰチャネルＭＯＳＦＥＴ３８，ＮチャネルＭＯＳＦＥＴ３９は、第２実施例におけるマルチプレクサ１６，１０の代わりに設けられている。そして、スイッチ回路２８，３４〜３６，４０の開閉制御は制御信号Ｃｔｒl.によって行われ、ＮチャネルＭＯＳＦＥＴ３７及び３９のゲートにも制御信号Ｃｔｒl.が与えられている。また、ＰチャネルＭＯＳＦＥＴ３８のゲートには、制御信号Ｃｔｒl.の反転である制御信号Ｃｔｒl.ｂが与えられている。   The P-channel MOSFET 38 and the N-channel MOSFET 39 are provided in place of the multiplexers 16 and 10 in the second embodiment. The switching control of the switch circuits 28, 34 to 36, 40 is performed by a control signal Ctrl. The control signal Ctrl is also applied to the gates of the N-channel MOSFETs 37 and 39. A control signal Ctrl.b that is an inversion of the control signal Ctrl.b is applied to the gate of the P-channel MOSFET 38.

次に、第３実施例の作用について説明する。駆動回路１４は、第２実施例と同様に駆動制御信号ｉｎ，ｉｎ＿ｂにより制御される。信号送信回路２１をＬＶＤＳドライバとして機能させる場合には、スイッチ回路２８，３４〜３６，４０を全て閉じると共に、ＮチャネルＭＯＳＦＥＴ３７及び３９，ＰチャネルＭＯＳＦＥＴ３８は全てオフにする。コモンモード・フィードバック回路２２は周知の構成である。ＮチャネルＭＯＳＦＥＴ２６のゲートには、駆動回路１４の出力端子ｏｕｔ，ｏｕｔ＿ｂの中点電位が付与されるが、この中点電位が参照電圧ＶCMREFに対して上下に変動すると、それに応じてコモンモード・フィードバック回路２２の作用により、ＰチャネルＭＯＳＦＥＴ２９のドレイン電位が逆方向に変動するようにフィードバックされる。 Next, the operation of the third embodiment will be described. The drive circuit 14 is controlled by drive control signals in and in_b as in the second embodiment. When the signal transmission circuit 21 functions as an LVDS driver, all the switch circuits 28, 34 to 36, 40 are closed and all the N-channel MOSFETs 37 and 39 and the P-channel MOSFET 38 are turned off. The common mode feedback circuit 22 has a known configuration. The midpoint potential of the output terminals out and out_b of the drive circuit 14 is applied to the gate of the N-channel MOSFET 26. When the midpoint potential fluctuates up and down with respect to the reference voltage VCMREF , the common mode. By the action of the feedback circuit 22, feedback is performed so that the drain potential of the P-channel MOSFET 29 varies in the reverse direction.

一方、信号送信回路２１をＬＶＴＴＬドライバとして機能させる場合には、スイッチ回路２８，３４〜３６，４０を全て開くと共に、ＮチャネルＭＯＳＦＥＴ３７及び３９，ＰチャネルＭＯＳＦＥＴ３８は全てオンにする。これにより、ＰチャネルＭＯＳＦＥＴ７，２９のゲートはグランド電位となり、ＮチャネルＭＯＳＦＥＴ１５のゲートは電源電位となっていずれもフルオン状態となる。これにより、信号のハイレベルが上昇すると共にローレベルが低下して、駆動回路１４を介して出力される信号はＬＶＴＴＬインターフェイスの規格を満たすようになる。
以上のように第３実施例によれば、コモンモード・フィードバック機能を備えた信号送信回路２１に対して、本発明を適用できる。 On the other hand, when the signal transmission circuit 21 is caused to function as an LVTTL driver, all the switch circuits 28, 34 to 36, and 40 are opened, and all the N-channel MOSFETs 37 and 39 and the P-channel MOSFET 38 are turned on. As a result, the gates of the P-channel MOSFETs 7 and 29 are set to the ground potential, and the gate of the N-channel MOSFET 15 is set to the power supply potential and both are in a full-on state. As a result, the high level of the signal rises and the low level falls, so that the signal output via the drive circuit 14 satisfies the LVTTL interface standard.
As described above, according to the third embodiment, the present invention can be applied to the signal transmission circuit 21 having the common mode feedback function.

（第４実施例）
図４は第４実施例であり、第３実施例と異なる部分について説明する。図４に示す信号送信回路４１は、第３実施例の信号送信回路２１にハイインピーダンス制御回路４２を追加したものである。ハイインピーダンス制御回路４２は、ＮＡＮＤゲート４３及び４４，ＮＯＲゲート４５及び４６，ＮＯＴゲート４７及び４８で構成されている。駆動制御信号ｉｎは、ＮＡＮＤゲート４３，ＮＯＲゲート４５の一方の入力端子にそれぞれ与えられており、駆動制御信号ｉｎ＿ｂは、ＮＡＮＤゲート４４，ＮＯＲゲート４６の一方の入力端子にそれぞれ与えられている。 (Fourth embodiment)
FIG. 4 shows the fourth embodiment, and the differences from the third embodiment will be described. A signal transmission circuit 41 shown in FIG. 4 is obtained by adding a high impedance control circuit 42 to the signal transmission circuit 21 of the third embodiment. The high impedance control circuit 42 includes NAND gates 43 and 44, NOR gates 45 and 46, and NOT gates 47 and 48. The drive control signal in is applied to one input terminal of each of the NAND gate 43 and the NOR gate 45, and the drive control signal in_b is applied to one input terminal of each of the NAND gate 44 and the NOR gate 46.

また、ハイインピーダンス出力を制御するイネーブル信号Ｅｎは、ＮＡＮＤゲート４３及び４４の他方の入力端子に与えられていると共に、ＮＯＴゲート４７，４８を介してＮＯＲゲート４５，４６の他方の入力端子に与えられている。ＮＡＮＤゲート４３，４４の出力端子は、ＰチャネルＭＯＳＦＥＴ１２，１３のゲートに接続されている。また、ＮＯＲゲート４５，４６の出力端子は、ＮチャネルＭＯＳＦＥＴ４，５のゲートに接続されている。   The enable signal En for controlling the high impedance output is given to the other input terminals of the NAND gates 43 and 44 and also given to the other input terminals of the NOR gates 45 and 46 via the NOT gates 47 and 48. It has been. The output terminals of the NAND gates 43 and 44 are connected to the gates of the P-channel MOSFETs 12 and 13. The output terminals of the NOR gates 45 and 46 are connected to the gates of the N-channel MOSFETs 4 and 5.

次に、第４実施例の作用について説明する。イネーブル信号Ｅｎがハイレベルを示す場合、駆動回路１４のスイッチング動作は駆動制御信号ｉｎ，ｉｎ＿ｂにより制御される。すなわち、駆動制御信号ｉｎがハイレベル，駆動制御信号ｉｎ＿ｂがローレベルであればＰチャネルＭＯＳＦＥＴ１２及びＮチャネルＭＯＳＦＥＴ５がオンし、駆動制御信号ｉｎがローレベル，駆動制御信号ｉｎ＿ｂがハイレベルであればＰチャネルＭＯＳＦＥＴ１３及びＮチャネルＭＯＳＦＥＴ４がオンする。   Next, the operation of the fourth embodiment will be described. When the enable signal En indicates a high level, the switching operation of the drive circuit 14 is controlled by the drive control signals in and in_b. That is, if the drive control signal in is high and the drive control signal in_b is low, the P-channel MOSFET 12 and the N-channel MOSFET 5 are turned on. If the drive control signal in is low and the drive control signal in_b is high, P The channel MOSFET 13 and the N channel MOSFET 4 are turned on.

一方、イネーブル信号Ｅｎがローレベルを示すと、駆動制御信号ｉｎ，ｉｎ＿ｂのレベルに拘わらずＮＡＮＤゲート４３及び４４の出力端子はハイレベル，ＮＯＲゲート４５及び４６の出力信号はローレベルとなる。その結果、ＮチャネルＭＯＳＦＥＴ４及び５，ＰチャネルＭＯＳＦＥＴ１２及び１３は何れもオフとなるので、駆動回路１４の一対の出力端子はハイインピーダンスとなる。
以上のように第４実施例によれば、ハイインピーダンス状態も含むトライステート出力についても、本発明を適用できる。 On the other hand, when the enable signal En indicates a low level, the output terminals of the NAND gates 43 and 44 are at a high level and the output signals of the NOR gates 45 and 46 are at a low level regardless of the levels of the drive control signals in and in_b. As a result, the N-channel MOSFETs 4 and 5 and the P-channel MOSFETs 12 and 13 are both turned off, so that the pair of output terminals of the drive circuit 14 has a high impedance.
As described above, according to the fourth embodiment, the present invention can be applied to a tri-state output including a high impedance state.

（第５実施例）
図５は第５実施例であり、第４実施例と異なる部分について説明する。第５実施例は、第４実施例の信号送信回路４１について、イネーブル信号Ｅｎを、ＰチャネルＭＯＳＦＥＴ１２及びＮチャネルＭＯＳＦＥＴ４側に与える信号Ｅｎ＿Ｌと、ＰチャネルＭＯＳＦＥＴ１３及びＮチャネルＭＯＳＦＥＴ５側に与える信号Ｅｎ＿Ｒとに分けたものである。このように構成すれば、一対の出力端子の何れか一方側だけをハイインピーダンス状態とするように個別に制御できる。 (5th Example)
FIG. 5 shows the fifth embodiment, and the differences from the fourth embodiment will be described. In the fifth embodiment, for the signal transmission circuit 41 of the fourth embodiment, an enable signal En is supplied to a signal En_L supplied to the P-channel MOSFET 12 and N-channel MOSFET 4 side and a signal En_R supplied to the P-channel MOSFET 13 and N-channel MOSFET 5 side. Divided. If comprised in this way, it can control separately so that only either one side of a pair of output terminal may be set as a high impedance state.

（第６実施例）
図６は第６実施例であり、第３実施例と異なる部分について説明する。図６に示す回路は“A Slew Controlled LVDS Output Driver Circuit in 0.18μmCMOS Technology”IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.44,NO.2,FEBRUARY 2009に発表されたＬＶＤＳドライバに本発明を適用したものである。この信号送信回路５１は、第３実施例と同様のコモンモード・フィードバック回路２２を備えると共に、駆動回路１４にスルーレートを制御するための回路部分；スルーレート制御回路５２を追加して駆動回路５３が構成されている。 (Sixth embodiment)
FIG. 6 shows the sixth embodiment, and the differences from the third embodiment will be described. The circuit shown in FIG. 6 is an application of the present invention to the LVDS driver announced in “A Slew Controlled LVDS Output Driver Circuit in 0.18 μm CMOS Technology” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.44, NO.2, FEBRUARY 2009. It is. The signal transmission circuit 51 includes a common mode feedback circuit 22 similar to that of the third embodiment, and a circuit portion for controlling the slew rate to the drive circuit 14; a drive circuit 53 by adding a slew rate control circuit 52 Is configured.

駆動回路５３には、ＰチャネルＭＯＳＦＥＴ５４及びＮチャネルＭＯＳＦＥＴ５６の直列回路と、ＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５７の直列回路とが追加されており、各直列回路の共通接続点はそれぞれ出力端子ｏｕｔ，ｏｕｔ＿ｂに接続されている。また、ＰチャネルＭＯＳＦＥＴ５４及びＮチャネルＭＯＳＦＥＴ５６のゲートは、抵抗素子５８を介してＰチャネルＭＯＳＦＥＴ１２及びＮチャネルＭＯＳＦＥＴ４の共通接続点に接続され、ＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５７のゲートは、抵抗素子５９を介してＰチャネルＭＯＳＦＥＴ１３及びＮチャネルＭＯＳＦＥＴ５の共通接続点に接続されている。   In the drive circuit 53, a series circuit of a P-channel MOSFET 54 and an N-channel MOSFET 56 and a series circuit of a P-channel MOSFET 55 and an N-channel MOSFET 57 are added. Common connection points of the series circuits are respectively connected to output terminals out and out_b. It is connected. The gates of the P-channel MOSFET 54 and the N-channel MOSFET 56 are connected to a common connection point of the P-channel MOSFET 12 and the N-channel MOSFET 4 via a resistance element 58, and the gates of the P-channel MOSFET 55 and the N-channel MOSFET 57 are connected via a resistance element 59. The P channel MOSFET 13 and the N channel MOSFET 5 are connected to a common connection point.

スルーレート制御回路５２は、例えばＰチャネルＭＯＳＦＥＴ１２及びＮチャネルＭＯＳＦＥＴ５がターンオンする際には、抵抗素子５８とＰチャネルＭＯＳＦＥＴ５４及びＮチャネルＭＯＳＦＥＴ５６のゲート容量との時定数分だけ遅れてＰチャネルＭＯＳＦＥＴ５４がターンオフし、ＮチャネルＭＯＳＦＥＴ５６がターンオンする。この作用により、出力端子ｏｕｔ，ｏｕｔ＿ｂを介して出力される信号のスルーレートが調整される。   In the slew rate control circuit 52, for example, when the P-channel MOSFET 12 and the N-channel MOSFET 5 are turned on, the P-channel MOSFET 54 is turned off with a delay of a time constant between the resistance element 58 and the gate capacitance of the P-channel MOSFET 54 and the N-channel MOSFET 56. N-channel MOSFET 56 is turned on. By this action, the slew rate of the signal output via the output terminals out and out_b is adjusted.

（第７実施例）
図７は第７実施例であり、第１実施例と異なる部分について説明する。第７実施例の信号送信回路６１は、信号送信回路１のマルチプレクサ１０を、３入力切り替えタイプのマルチプレクサ６２（電源側電圧切り替え手段）に置き換えたものである。そして、マルチプレクサ６２の１つ増えた入力端子には、バイアス電位Ｖｂｉａｓ＿ｐ２（非飽和電圧）が与えられている。このバイアス電位Ｖｂｉａｓ＿ｐ２は、電源電圧ＶＤＤとグランドレベルとの中間の電位であり、且つバイアス電位Ｖｂｉａｓ＿ｐ１よりも低い電位に設定されている。 (Seventh embodiment)
FIG. 7 shows the seventh embodiment, and the differences from the first embodiment will be described. The signal transmission circuit 61 of the seventh embodiment is obtained by replacing the multiplexer 10 of the signal transmission circuit 1 with a three-input switching type multiplexer 62 (power supply side voltage switching means). A bias potential Vbias_p2 (non-saturation voltage) is applied to the input terminal increased by one in the multiplexer 62. The bias potential Vbias_p2 is an intermediate potential between the power supply voltage VDD and the ground level, and is set to a potential lower than the bias potential Vbias_p1.

次に、第７実施例の作用について説明する。ＬＶＤＳインターフェイスは、１対１のノード間で通信を行うものであるが、Ｍ（Multi point）−ＬＶＤＳインターフェイスは複数のノードを対象として通信を行うことを想定している。したがって、Ｍ−ＬＶＤＳインターフェイスに対応するには、ドライバの電流供給能力を向上させる必要がある。そこで、第７実施例では、マルチプレクサ６２を介してＰチャネルＭＯＳＦＥＴ７のゲートにより低いバイアス電位Ｖｂｉａｓ＿ｐ２を付与することで、信号送信回路６１の電流供給能力を向上させてＭ−ＬＶＤＳインターフェイスへの対応を可能としている。   Next, the operation of the seventh embodiment will be described. The LVDS interface performs communication between one-to-one nodes, but the M (Multi point) -LVDS interface is assumed to perform communication for a plurality of nodes. Therefore, in order to support the M-LVDS interface, it is necessary to improve the current supply capability of the driver. Therefore, in the seventh embodiment, by applying a low bias potential Vbias_p2 to the gate of the P-channel MOSFET 7 through the multiplexer 62, the current supply capability of the signal transmission circuit 61 can be improved to cope with the M-LVDS interface. It is said.

以上のように第７実施例によれば、マルチプレクサ６２を介してＰチャネルＭＯＳＦＥＴ７のゲートに複数レベルのバイアス電位を与えるようにしたので、電流供給能力を向上させて複数のノードを通信対象とするＭ−ＬＶＤＳインターフェイスにも対応することができる。   As described above, according to the seventh embodiment, since a plurality of levels of bias potentials are applied to the gate of the P-channel MOSFET 7 via the multiplexer 62, the current supply capability is improved and a plurality of nodes are set as communication targets. An M-LVDS interface can also be supported.

（第８実施例）
図８は第８実施例であり、第２，第７実施例と異なる部分について説明する。第８実施例の信号送信回路７１は、第２実施例の信号送信回路１１のマルチプレクサ１０を、第７実施例と同様にマルチプレクサ６２に置き換え、グランド側のマルチプレクサ１６についても３入力切り替えタイプのマルチプレクサ６３（グランド側電圧切り替え手段）に置き換えたものである。そして、マルチプレクサ６３の１つ増えた入力端子には、バイアス電位Ｖｂｉａｓ＿ｎ２（非飽和電圧）が与えられている。このバイアス電位Ｖｂｉａｓ＿ｎ２は、電源電圧ＶＤＤとグランドレベルとの中間の電位であり、且つバイアス電位Ｖｂｉａｓ＿ｎ１よりも高い電位に設定されている。 (Eighth embodiment)
FIG. 8 shows an eighth embodiment, and the differences from the second and seventh embodiments will be described. In the signal transmission circuit 71 of the eighth embodiment, the multiplexer 10 of the signal transmission circuit 11 of the second embodiment is replaced with the multiplexer 62 as in the seventh embodiment, and the multiplexer 16 on the ground side is also a three-input switching type multiplexer. 63 (ground side voltage switching means). A bias potential Vbias_n2 (non-saturation voltage) is applied to the input terminal increased by one in the multiplexer 63. The bias potential Vbias_n2 is an intermediate potential between the power supply voltage VDD and the ground level, and is set to a potential higher than the bias potential Vbias_n1.

次に、第８実施例の作用について説明する。信号送信回路７１は、第７実施例と同様にＭ−ＬＶＤＳインターフェイスに対応する構成であり、マルチプレクサ６３を介してＮチャネルＭＯＳＦＥＴ１５のゲートにより高いバイアス電位Ｖｂｉａｓ＿ｎ２を付与することで、ＮチャネルＭＯＳＦＥＴ１５を介したグランド側の電流供給能力を向上させている。
以上のように第８実施例によれば、マルチプレクサ６３を介してＮチャネルＭＯＳＦＥＴ１５のゲートに複数レベルのバイアス電位を与えるようにしたので、グランド側についても電流供給能力を向上させてＭ−ＬＶＤＳインターフェイスにも対応することができる。 Next, the operation of the eighth embodiment will be described. Similar to the seventh embodiment, the signal transmission circuit 71 has a configuration corresponding to the M-LVDS interface. By applying a high bias potential Vbias_n2 to the gate of the N-channel MOSFET 15 through the multiplexer 63, the signal transmission circuit 71 passes through the N-channel MOSFET 15. The current supply capacity on the ground side is improved.
As described above, according to the eighth embodiment, since a plurality of levels of bias potentials are applied to the gate of the N-channel MOSFET 15 via the multiplexer 63, the current supply capability is improved on the ground side as well, so Can also respond.

（第９実施例）
図９は第９実施例であり、第７実施例と異なる部分について説明する。第９実施例の信号送信回路８１は、ＰチャネルＭＯＳＦＥＴ７と並列にＰチャネルＭＯＳＦＥＴ６４（電源側電流制御トランジスタ）を接続している。また、第７実施例ではバイアス電位Ｖｂｉａｓ＿ｐ２を与えていたマルチプレクサ６２の入力端子には、電源電圧ＶＤＤが与えられている。そして、ＰチャネルＭＯＳＦＥＴ６４のゲートには、マルチプレクサ６２と同様に３入力切り替えタイプのマルチプレクサ６５（電源側電圧切り替え手段）を介して、グランド電位，バイアス電位Ｖｂｉａｓ＿ｐ２，電源電圧ＶＤＤを切り替えて与えるようにしている。マルチプレクサ６２の切り替え制御は制御信号Ｃｔｒl.１により行い、マルチプレクサ６５の切り替え制御は、独立した制御信号Ｃｔｒl.２により行う。 (Ninth embodiment)
FIG. 9 shows the ninth embodiment, and the differences from the seventh embodiment will be described. In the signal transmission circuit 81 of the ninth embodiment, a P-channel MOSFET 64 (power supply side current control transistor) is connected in parallel with the P-channel MOSFET 7. In the seventh embodiment, the power supply voltage VDD is applied to the input terminal of the multiplexer 62 to which the bias potential Vbias_p2 is applied. Then, similarly to the multiplexer 62, the ground potential, the bias potential Vbias_p2, and the power supply voltage VDD are switched and given to the gate of the P-channel MOSFET 64 via the three-input switching type multiplexer 65 (power supply side voltage switching means). Yes. The switching control of the multiplexer 62 is performed by the control signal Ctrl.1, and the switching control of the multiplexer 65 is performed by the independent control signal Ctrl.2.

次に、第９実施例の作用について説明する。Ｍ−ＬＶＤＳ規格では、ＬＶＤＳ規格に比較してより多くの電流を供給する必要があるので、駆動用トランジスタの電流供給能力を大きくする必要がある。例えば信号送信回路８１において、各通信インターフェイスに対応してマルチプレクサ６２，６５を切り替え制御することで、Ｍ−ＬＶＤＳで動作させる場合にＰチャネルＭＯＳＦＥＴ７又は６４，或いはそれらを同時に使用する。そして、ＬＶＤＳで動作させる場合は、上記の状態における電流供給能力よりも、当該能力を低下させた状態で駆動する。   Next, the operation of the ninth embodiment will be described. In the M-LVDS standard, it is necessary to supply a larger amount of current compared to the LVDS standard, and thus it is necessary to increase the current supply capability of the driving transistor. For example, in the signal transmission circuit 81, by switching and controlling the multiplexers 62 and 65 corresponding to each communication interface, the P-channel MOSFETs 7 or 64, or those are simultaneously used when operating with M-LVDS. And when operating by LVDS, it drives with the capability reduced rather than the current supply capability in said state.

この場合、各トランジスタのサイズや実際の駆動能力、或いは用いるプロセス等により動作させるトランジスタの形態や、ゲート（導通制御端子）に付与するバイアスの電位は様々に考えられるが、上述した原則に従い制御を行えば良い。一例として、ＰチャネルＭＯＳＦＥＴ７，６４のゲートに付与する電位を以下のように設定する。尚、ＧＮＤはグランド電位とする。   In this case, there are various types of transistors to be operated depending on the size and actual driving capability of each transistor, the process to be used, and the bias potential applied to the gate (conduction control terminal). Just do it. As an example, the potential applied to the gates of the P-channel MOSFETs 7 and 64 is set as follows. Note that GND is a ground potential.

ＰチャネルＭＯＳＦＥＴ → ７ ６４
ＬＶＴＴＬ ＧＮＤ ＧＮＤ
ＬＶＤＳ Ｖｂｉａｓ＿ｐ１ ＶＤＤ
Ｍ−ＬＶＤＳ ＶＤＤ Ｖｂｉａｓ＿ｐ２
すなわち、このように切り換えることで、第７実施例と同様に電流供給能力を向上させてＭ−ＬＶＤＳインターフェイスに対応することができる。また、Ｍ−ＬＶＤＳインターフェイスに対応する際には、ＰチャネルＭＯＳＦＥＴ７のゲートにバイアス電位Ｖｂｉａｓ＿ｐ１を付与してＰチャネルＭＯＳＦＥＴ１５と同時に動作させても良い。 P-channel MOSFET → 7 64
LVTTL GND GND
LVDS Vbias_p1 VDD
M-LVDS VDD Vbias_p2
That is, by switching in this way, the current supply capability can be improved and the M-LVDS interface can be supported, as in the seventh embodiment. Further, when supporting the M-LVDS interface, a bias potential Vbias_p1 may be applied to the gate of the P-channel MOSFET 7 to operate simultaneously with the P-channel MOSFET 15.

（第１０実施例）
図１０は第１０実施例であり、第９実施例と異なる部分について説明する。第１０実施例の信号送信回路９１の構成は、信号送信回路８１のマルチプレクサ６３を、第１実施例のマルチプレクサ１０に置き換えたもので、また、マルチプレクサ６５の入力端子に与えるバイアス電位を、電位Ｖｂｉａｓ＿ｐ２に替えて電位Ｖｂｉａｓ＿ｐ１を与えている。 (Tenth embodiment)
FIG. 10 shows the tenth embodiment, and the differences from the ninth embodiment will be described. The configuration of the signal transmission circuit 91 of the tenth embodiment is obtained by replacing the multiplexer 63 of the signal transmission circuit 81 with the multiplexer 10 of the first embodiment, and the bias potential applied to the input terminal of the multiplexer 65 is the potential Vbias_p2. Instead, the potential Vbias_p1 is applied.

次に、第１０実施例の作用について説明する。信号送信回路９１において、各通信インターフェイスに対応してマルチプレクサ１０，６５を切り替え制御することで、ＰチャネルＭＯＳＦＥＴ７，６４のゲートに付与する電位を以下のように設定する。尚、下記はあくまでも一例であり、トランジスタのサイズやバイアス電位の付与形態については、第９実施例で述べた原則と同様である。   Next, the operation of the tenth embodiment will be described. In the signal transmission circuit 91, by switching and controlling the multiplexers 10 and 65 corresponding to each communication interface, the potential applied to the gates of the P-channel MOSFETs 7 and 64 is set as follows. The following is merely an example, and the size of the transistor and the application form of the bias potential are the same as the principle described in the ninth embodiment.

ＰチャネルＭＯＳＦＥＴ → ７ ６４
ＬＶＴＴＬ ＧＮＤ ＧＮＤ
ＬＶＤＳ Ｖｂｉａｓ＿ｐ１ ＶＤＤ
Ｍ−ＬＶＤＳ Ｖｂｉａｓ＿ｐ１ Ｖｂｉａｓ＿ｐ１
すなわち、Ｍ−ＬＶＤＳインターフェイスに対応する際には、ＰチャネルＭＯＳＦＥＴ７，６４のゲートに何れもバイアス電位Ｖｂｉａｓ＿ｐ１を与えることで、両者を介して駆動電流を供給する。尚、この場合、ＰチャネルＭＯＳＦＥＴ７，６４のサイズは必ずしも同じである必要はなく、要求される駆動能力に応じてＰチャネルＭＯＳＦＥＴ６４のサイズをＰチャネルＭＯＳＦＥＴ７よりも大きく設定しても良い。 P-channel MOSFET → 7 64
LVTTL GND GND
LVDS Vbias_p1 VDD
M-LVDS Vbias_p1 Vbias_p1
That is, when the M-LVDS interface is used, a drive current is supplied through the bias potential Vbias_p1 applied to both gates of the P-channel MOSFETs 7 and 64. In this case, the sizes of the P-channel MOSFETs 7 and 64 are not necessarily the same, and the size of the P-channel MOSFET 64 may be set larger than that of the P-channel MOSFET 7 according to the required driving capability.

また、ＬＶＴＴＬインターフェイスに対応する場合、ＰチャネルＭＯＳＦＥＴ６４のゲートに電源電圧ＶＤＤを付与するようにして、ＰチャネルＭＯＳＦＥＴ７のみをオンさせても良い。この場合、マルチプレクサ６５に替えて、マルチプレクサ１０と同様に２入力切り替えのマルチプレクサを用いることができる。以上のように構成される第１０実施例によれば、第９実施例と同様の効果が得られる。   When the LVTTL interface is supported, only the P-channel MOSFET 7 may be turned on by applying the power supply voltage VDD to the gate of the P-channel MOSFET 64. In this case, in place of the multiplexer 65, a multiplexer with two input switching can be used as in the multiplexer 10. According to the tenth embodiment configured as described above, the same effects as in the ninth embodiment can be obtained.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
第４〜第６実施例に、第８〜第１０実施例の何れかを組み合わせても良い。
また、第８実施例と第９実施例とを組み合わせたり、第８実施例と第１０実施例とを組み合わせて、グランド側で飽和電圧，非飽和電圧を付与する構成について、電源側と対称に構成しても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
Any of the eighth to tenth embodiments may be combined with the fourth to sixth embodiments.
In addition, the combination of the eighth embodiment and the ninth embodiment or the combination of the eighth embodiment and the tenth embodiment to provide the saturation voltage and the non-saturation voltage on the ground side is symmetrical to the power supply side. It may be configured.

第９実施例において、駆動回路の電源側に接続するＰチャネルＭＯＳＦＥＴを３つ以上並列に接続しても良い。
各トランジスタ（スイッチング素子）に、ＰチャネルＭＯＳＦＥＴのみを用いても良い。また、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列に接続したトランスミッションゲートを用いても良い。
In the ninth embodiment, three or more P-channel MOSFETs connected to the power supply side of the drive circuit may be connected in parallel.
Only a P-channel MOSFET may be used for each transistor (switching element). Further, a transmission gate in which an N channel MOSFET and a P channel MOSFET are connected in parallel may be used .

図面中、１は信号送信回路、２〜５はＮチャネルＭＯＳＦＥＴ（駆動用トランジスタ）、６は駆動回路、７はＰチャネルＭＯＳＦＥＴ（電源側電流制御トランジスタ）、１０はマルチプレクサ（電源側電圧切替え手段）、１１は信号送信回路、１２，１３はＰチャネルＭＯＳＦＥＴ（駆動用トランジスタ）、１４は駆動回路、１５はＮチャネルＭＯＳＦＥＴ（グランド側電流制御トランジスタ）、１６はマルチプレクサ（グランド側電圧切替え手段）、２１，４１，５１は信号送信回路、５３は駆動回路、６１は信号送信回路、６２はマルチプレクサ（電源側電圧切り替え手段）、６３はマルチプレクサ（グランド側電圧切り替え手段）、６４はＰチャネルＭＯＳＦＥＴ（電源側電流制御トランジスタ）、６５はマルチプレクサ（電源側電圧切り替え手段）、７１，８１，９１は信号送信回路を示す。   In the drawings, 1 is a signal transmission circuit, 2 to 5 are N-channel MOSFETs (driving transistors), 6 is a driving circuit, 7 is a P-channel MOSFET (power supply side current control transistor), and 10 is a multiplexer (power supply side voltage switching means). , 11 is a signal transmission circuit, 12 and 13 are P-channel MOSFETs (driving transistors), 14 is a driving circuit, 15 is an N-channel MOSFET (ground side current control transistor), 16 is a multiplexer (ground side voltage switching means), 21 , 41 and 51 are signal transmission circuits, 53 is a drive circuit, 61 is a signal transmission circuit, 62 is a multiplexer (power supply side voltage switching means), 63 is a multiplexer (ground side voltage switching means), and 64 is a P channel MOSFET (power supply side). Current control transistor), 65 is a multiplexer (power supply side voltage) Toggles means), 71,81,91 denotes a signal transmission circuit.

Claims (1)

直列に接続した駆動用トランジスタからなる２つのアームを並列に接続した駆動回路を備え、前記駆動回路の出力端子に接続される一対の信号線に対して供給する電流の方向を切り替えることで差動信号を送信する信号送信回路において、
電源と前記駆動回路との間に接続される電源側電流制御トランジスタと、
この電源側電流制御トランジスタの導通制御端子に付与する電圧を、当該トランジスタを飽和状態にする飽和電圧と、前記差動信号を送信するため当該トランジスタを非飽和状態にする非飽和電圧とに切替える電源側電圧切替え手段とを備え、
前記電源側電圧切り替え手段は、前記非飽和電圧を複数レベルに切り替え可能に構成されており、
前記飽和電圧は、前記駆動回路を介して出力される信号が、ＬＶＴＴＬ（Low Voltage Transistor-Transistor Logic）インターフェイスに相当する信号となるように設定され、
前記非飽和電圧は、前記駆動回路を介して出力される信号が、ＬＶＤＳ（Low Voltage Differential Signal）及びＭ（Multi-level）−ＬＶＤＳインターフェイスに相当する信号となるように設定されていることを特徴とする信号送信回路。 A drive circuit in which two arms composed of drive transistors connected in series are connected in parallel, and the direction of current supplied to a pair of signal lines connected to the output terminal of the drive circuit is switched to enable differential operation. In a signal transmission circuit for transmitting a signal,
A power supply side current control transistor connected between a power supply and the drive circuit;
A power supply that switches the voltage applied to the conduction control terminal of the power supply side current control transistor between a saturation voltage that makes the transistor saturated and a nonsaturation voltage that makes the transistor nonsaturated to transmit the differential signal Side voltage switching means ,
The power supply side voltage switching means is configured to be able to switch the non-saturation voltage to a plurality of levels,
The saturation voltage is set so that a signal output via the drive circuit is a signal corresponding to an LVTTL (Low Voltage Transistor-Transistor Logic) interface,
The non-saturation voltage is set so that a signal output through the drive circuit is a signal corresponding to an LVDS (Low Voltage Differential Signal) and an M (Multi-level) -LVDS interface. A signal transmission circuit.
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