JP5579577B2 - Manufacturing method of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims 4
- 239000002184 metal Substances 0.000 description 46
- 230000006870 function Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は、半導体装置の製造方法に関し、特に、ＭＯＳ（Metal-Oxide-Semiconductor）容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーの製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a nonvolatile memory having a metal-oxide-semiconductor (MOS) capacitor and a floating gate MOSFET.
フラッシュメモリーの製造の際のイオン注入工程やエッチング工程で、フローティングゲートに電荷が蓄積されてしまうのを防止するために、フローティングゲートと基板とを接触させた電荷吸収部を形成する方法が特許文献１に開示されている。 Patent Document 2 discloses a method for forming a charge absorbing portion in which a floating gate and a substrate are in contact with each other in order to prevent charges from being accumulated in the floating gate during an ion implantation process or an etching process in manufacturing a flash memory. 1 is disclosed.
また、ゲート絶縁膜やキャパシタ絶縁膜上の導電膜をプラズマドライエッチングによってエッチングする工程で、電荷が導電膜に蓄積されて絶縁膜が静電気的なストレスを受けるのを防止するために、基板に接続するダミー配線を形成する方法が特許文献２に開示されている。 Also, in the process of etching the conductive film on the gate insulating film or capacitor insulating film by plasma dry etching, it is connected to the substrate to prevent the charge from accumulating in the conductive film and the insulating film from being subjected to electrostatic stress. A method of forming dummy wiring to be disclosed in Patent Document 2 is disclosed.
しかしながら、フローティングゲートと基板とを接触させた電荷吸収部を形成したままでは、記憶に係わる電荷も電荷吸収部から散逸してしまうので、フローティングゲートと電荷吸収部とを切断する工程が別途必要となる（特許文献１）。 However, if the charge absorbing portion in which the floating gate and the substrate are in contact with each other is formed, the charge related to storage is also dissipated from the charge absorbing portion, so that a separate process for cutting the floating gate and the charge absorbing portion is necessary. (Patent Document 1).
また、基板に接続するダミー配線を形成したままでは動作しないので、ダミー配線を除去する工程が別途必要となる（特許文献２）。 In addition, since a dummy wiring connected to the substrate is not formed, the operation is not performed, and a process for removing the dummy wiring is required (Patent Document 2).
本発明の主な目的は、フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法を提供することにある。 A main object of the present invention is to provide a method of manufacturing a semiconductor device that can remove a charged charge to a floating gate without adding a separate process.
本発明によれば、
半導体基板の一主面に少なくともフローティングゲート電極を含む電極層を形成する工程と、
前記電極層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記電極層を露出する第１のビアホールと、前記半導体基板の一主面を露出する第２のビアホールとを形成する工程と、
前記第１のビアホールを介して前記電極層と電気的に接続され、かつ前記第２のビアホールを介して前記半導体基板と電気的に接続され、前記電極層を形成する工程から当該工程までに前記電極層に帯電された電荷を前記半導体基板へ放電させる配線層を形成する工程と、
前記配線層をパターニングして前記電極層のみに接続されている配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
According to the present invention,
Forming an electrode layer including at least a floating gate electrode on one main surface of a semiconductor substrate;
Forming an interlayer insulating film on prior Symbol conductive electrode layer,
Forming a second via hole exposing the first via hole exposing the pre SL conductive electrode layer on the interlayer insulating film, the one main surface of said semiconductor substrate,
The front via the first via hole SL conductive electrode layer and is electrically connected, and are connected the to the semiconductor substrate and electrically through the second via hole, the step of forming the electrode layer to the step a step of the charged charges in the electrode layer to form a wiring layer Ru discharged to the semiconductor substrate, the
Forming a wiring connected only before Symbol conductive electrode layer by patterning the wiring layer,
A method for manufacturing a semiconductor device is provided.
本発明によれば、フローティングゲートへの帯電電荷を、別途工程を追加することなく除去できる半導体装置の製造方法が提供される。 According to the present invention, there is provided a method for manufacturing a semiconductor device capable of removing the charged charges on the floating gate without adding a separate process.
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
まず、図１、２を参照して、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリーを説明する。 First, a nonvolatile memory having a MOS capacitor and a floating gate MOSFET will be described with reference to FIGS.
不揮発性メモリー１は、ＭＯＳ容量３とフローティングゲートＭＯＳＦＥＴ５とを備えている。ＭＯＳ容量３は、フィールド絶縁膜１２に囲まれたアクティブ領域１４に形成されている。アクティブ領域１４には、Ｎ＋領域２６が形成され、Ｎ＋領域２６はコンタクトプラグ５９を介してコントロールゲート電極３０と接続されている。フローティングゲートＭＯＳＦＥＴ５は、フィールド絶縁膜１２に囲まれたアクティブ領域１６に形成されている。アクティブ領域１６には、Ｎ＋のソース領域３４とＮ＋のドレイン領域３２が形成されている。フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とは共通の電極２２で構成されている。 The nonvolatile memory 1 includes a MOS capacitor 3 and a floating gate MOSFET 5. The MOS capacitor 3 is formed in the active region 14 surrounded by the field insulating film 12. The active region 14, N + region 26 is formed, N + region 26 is connected to the control gate electrode 30 through the contact plug 59. The floating gate MOSFET 5 is formed in the active region 16 surrounded by the field insulating film 12. An N + source region 34 and an N + drain region 32 are formed in the active region 16. The floating gate electrode 25 of the floating gate MOSFET 5 and the capacitor electrode 27 of the MOS capacitor 3 are constituted by a common electrode 22.
不揮発性メモリー回路はその製造工程で、ＰＩＤ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ ｄａｍａｇｅ）などの影響でフローティングゲート電極２５（電極２２）が帯電する場合がある。フローティングゲート電極２５（電極２２）が帯電すると、フローティングゲート電位が変化し、ＭＯＳ容量３の下部電極２６に接続されたゲート電極３０をコントロールゲート電位としたＭＯＳＦＥＴ特性５の初期閾値電圧（Ｖｔｈ）が安定しない。例えば、図３のＩＤ（ドレイン電流）−ＶＧ（コントロールゲート電圧）特性に示すように、本来は特性２００を示さなければならないのに、特性２０２や特性２０４となってしまう。このように、コントロールゲート電圧初期閾値が上昇もしくは低下すると、初期閾値安定化のため紫外線照射の工程追加が必要になったり、製品出荷時の初期化の電気的書き込みに時間がかかってしまう。 In the manufacturing process of the nonvolatile memory circuit, the floating gate electrode 25 (electrode 22) may be charged by the influence of PID (Plasma Induced Damage) or the like. When the floating gate electrode 25 (electrode 22) is charged, the floating gate potential changes, and the initial threshold voltage (Vth) of the MOSFET characteristic 5 with the gate electrode 30 connected to the lower electrode 26 of the MOS capacitor 3 as the control gate potential is obtained. Not stable. For example, as shown in the ID (drain current) -VG (control gate voltage) characteristic of FIG. As described above, when the initial threshold value of the control gate voltage increases or decreases, it is necessary to add an ultraviolet irradiation process for stabilizing the initial threshold value, and it takes time for the electrical writing for initialization at the time of product shipment.
次に、図１、図４、図７を参照して、本発明の好ましい、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリー１について説明する。図７のＡ部は、図４のＡ−Ａ線断面図であり、Ｂ部は、図４のＢ−Ｂ線断面図である。 Next, a preferred nonvolatile memory 1 having a MOS capacitor and a floating gate MOSFET according to the present invention will be described with reference to FIGS. 7 is a cross-sectional view taken along the line AA in FIG. 4, and the B part is a cross-sectional view taken along the line BB in FIG. 4.
不揮発性メモリー１は、ＭＯＳ容量３とフローティングゲートＭＯＳＦＥＴ５とコンタクト部７とを備えている。Ｐ型基板１０の主面１１にフィールド絶縁膜１２で囲まれたアクティブ領域１４、１６、１８が形成されている。ＭＯＳ容量３はアクティブ領域１４に形成され、フローティングゲートＭＯＳＦＥＴ５はアクティブ領域１６に形成され、基板コンタクト部７はアクティブ領域１８に形成されている。 The nonvolatile memory 1 includes a MOS capacitor 3, a floating gate MOSFET 5, and a contact portion 7. Active regions 14, 16 and 18 surrounded by a field insulating film 12 are formed on the main surface 11 of the P-type substrate 10. The MOS capacitor 3 is formed in the active region 14, the floating gate MOSFET 5 is formed in the active region 16, and the substrate contact portion 7 is formed in the active region 18.
アクティブ領域１４には、Ｎウエル２４が形成され、Ｎウエル２４内にＮ＋領域２６が形成されている。Ｎ＋領域２６上には絶縁膜２０が形成されている。絶縁膜２０上には容量電極２７が形成されている。電極２７と絶縁膜２０とＮ＋領域２６によりＭＯＳ容量３を構成している。絶縁膜２０はＭＯＳ容量３の容量絶縁膜２１として機能している。 An N well 24 is formed in the active region 14, and an N + region 26 is formed in the N well 24. An insulating film 20 is formed on the N + region 26. A capacitor electrode 27 is formed on the insulating film 20. The electrode 27, the insulating film 20, and the N + region 26 constitute a MOS capacitor 3. The insulating film 20 functions as a capacitor insulating film 21 of the MOS capacitor 3.
アクティブ領域１６のＰ型基板１０の主面１１上には絶縁膜２０が形成されている。アクティブ領域１６には、Ｎ＋のソース領域３４とＮ＋のドレイン領域３２が形成されている。絶縁膜２０上にはフローティングゲート電極２５が形成されている。Ｎ＋のソース領域３４とＮ＋のドレイン領域３２と絶縁膜２０とフローティングゲート電極２５とによりフローティングゲートＭＯＳＦＥＴ５を構成している。絶縁膜２０はフローティングゲートＭＯＳＦＥＴ５のゲート絶縁膜２３として機能している。 An insulating film 20 is formed on the main surface 11 of the P-type substrate 10 in the active region 16. An N + source region 34 and an N + drain region 32 are formed in the active region 16. A floating gate electrode 25 is formed on the insulating film 20. The N + source region 34, the N + drain region 32, the insulating film 20, and the floating gate electrode 25 constitute a floating gate MOSFET 5. The insulating film 20 functions as the gate insulating film 23 of the floating gate MOSFET 5.
フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とは共通の電極２２で構成されている（図４参照）。電極２２は、アクティブ領域１４からアクティブ領域１６までアクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上を通って延在している。 The floating gate electrode 25 of the floating gate MOSFET 5 and the capacitor electrode 27 of the MOS capacitor 3 are constituted by a common electrode 22 (see FIG. 4). The electrode 22 extends from the active region 14 to the active region 16 through the field insulating film 12 between the active region 14 and the active region 16.
基板コンタクト部７が形成されるアクティブ領域１８のＰ型基板１０の主面１１には、Ｐ＋領域３６が形成されている。 A P + region 36 is formed on the main surface 11 of the P-type substrate 10 in the active region 18 where the substrate contact portion 7 is formed.
以上の構成要素が形成されたＰ型基板１０の主面１１上には全面に層間絶縁膜４０が形成されている。層間絶縁膜４０には、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２を露出するビアホール４２が設けられている。層間絶縁膜４０には、Ｎ＋のドレイン領域３２とＮ＋のソース領域３４とＰ＋領域３６をそれぞれ露出するビアホール４４、４６、４８が設けられている。また、層間絶縁膜４０には、Ｎ＋領域２６を露出するビアホール４９が設けられている（図４参照）。 An interlayer insulating film 40 is formed on the entire main surface 11 of the P-type substrate 10 on which the above components are formed. The interlayer insulating film 40 is provided with a via hole 42 that exposes the electrode 22 on the field insulating film 12 between the active region 14 and the active region 16. The interlayer insulating film 40, a via hole 44, 46 and 48 to expose N + drain region 32 and the N + of the source region 34 and P + region 36 are respectively provided. The interlayer insulating film 40 is provided with a via hole 49 that exposes the N + region 26 (see FIG. 4).
ビアホール４２には、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２と接続するコンタクトプラグ５２が埋め込まれている。ビアホール４４、４６、４８には、Ｎ＋のドレイン領域３２とＮ＋のソース領域３４とＰ＋領域３６とそれぞれ接続するコンタクトプラグ５４、５６、５８がそれぞれ埋め込まれている。また、ビアホール４９には、Ｎ＋領域２６と接続するコンタクトプラグ５９が埋め込まれている（図４参照）。 A contact plug 52 connected to the electrode 22 on the field insulating film 12 between the active region 14 and the active region 16 is buried in the via hole 42. In the via holes 44, 46, and 48, contact plugs 54, 56, and 58 connected to the N + drain region 32, the N + source region 34, and the P + region 36, respectively, are embedded. Further, a contact plug 59 connected to the N + region 26 is embedded in the via hole 49 (see FIG. 4).
層間絶縁膜４０上には、コンタクトプラグ５２、５４、５６、５８、５９とそれぞれ接続されるメタル配線６２、６４、６６、６８、６９（図４参照）が形成されている。メタル配線６２は電極２２（フローティングゲート電極２５、容量電極２７）と接続されている以外は、どこにも接続されていない。従って、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。フローティングゲートＭＯＳＦＥＴ５のＮ＋のドレイン領域３２およびＮ＋のソース領域３４とそれぞれ接続されているメタル配線６４および６６は、不揮発性メモリー１の他の回路素子や端子等に適宜接続される。Ｐ＋領域３６と接続されているメタル配線６８は、不揮発性メモリー１の基板電位を与える端子や、他の端子や他の回路素子等に適宜接続される。メタル配線６９はコンタクトプラグ５９を介してＮ＋領域２６と接続され、コントロールゲート電極３０として機能する。 On the interlayer insulating film 40, metal wirings 62, 64, 66, 68 and 69 (see FIG. 4) connected to the contact plugs 52, 54, 56, 58 and 59, respectively, are formed. The metal wiring 62 is not connected anywhere except for being connected to the electrode 22 (the floating gate electrode 25 and the capacitor electrode 27). Therefore, the metal wiring 62 does not affect the circuit operation of the nonvolatile memory 1. The metal wirings 64 and 66 connected to the N + drain region 32 and the N + source region 34 of the floating gate MOSFET 5 are appropriately connected to other circuit elements, terminals, and the like of the nonvolatile memory 1. The metal wiring 68 connected to the P + region 36 is appropriately connected to a terminal for applying a substrate potential of the nonvolatile memory 1, other terminals, other circuit elements, and the like. Metal wiring 69 is connected to N + region 26 through contact plug 59 and functions as control gate electrode 30.
次に、図５、図６、図７を参照して、本発明の好ましい、ＭＯＳ容量とフローティングゲートＭＯＳＦＥＴを有する不揮発性メモリー１について説明する。図５、図６、図７のＡ部はそれぞれ、図４のＡ−Ａ線断面図であり、Ｂ部は、図４のＢ−Ｂ線断面図である。 Next, with reference to FIGS. 5, 6, and 7, a preferred nonvolatile memory 1 having a MOS capacitor and a floating gate MOSFET according to the present invention will be described. 5, FIG. 6 and FIG. 7 are respectively cross-sectional views taken along line AA in FIG. 4, and B portions are cross-sectional views taken along line BB in FIG.
図５を参照すれば、まず、Ｐ型半導体シリコン基板１０の主面１１にＮウエル２４を選択的に形成する。 Referring to FIG. 5, first, an N well 24 is selectively formed on the main surface 11 of the P-type semiconductor silicon substrate 10.
次に、Ｐ型基板１０の主面１１にフィールド絶縁膜１２を選択的に形成し、フィールド絶縁膜１２で囲まれたアクティブ領域１４、１６、１８を形成する。アクティブ領域１４には、Ｎウエル２４が存在するようにする。 Next, a field insulating film 12 is selectively formed on the main surface 11 of the P-type substrate 10, and active regions 14, 16, 18 surrounded by the field insulating film 12 are formed. An N well 24 is present in the active region 14.
次に、アクティブ領域１４のＮウエル２４内にＮ＋領域２６を選択的に形成し、アクティブ領域１６のＰ型基板１０の主面１１に、Ｎ＋のソース領域３４とＮ＋のドレイン領域３２とを選択的に形成する。 Next, an N + region 26 is selectively formed in the N well 24 of the active region 14, and an N + source region 34 and an N + drain region 32 are formed on the main surface 11 of the P-type substrate 10 of the active region 16. And selectively forming.
次に、アクティブ領域１８のＰ型基板１０の主面１１に、Ｐ＋領域３６を選択的に形成する。 Next, a P + region 36 is selectively formed on the main surface 11 of the P-type substrate 10 in the active region 18.
次に、Ｐ型基板１０の主面１１に絶縁膜２０を熱酸化により形成する。絶縁膜２０は、アクティブ領域１４では、絶縁膜２０はＭＯＳ容量３の容量絶縁膜２１として機能し、アクティブ領域１６では、フローティングゲートＭＯＳＦＥＴ５のゲート絶縁膜２３として機能する。 Next, the insulating film 20 is formed on the main surface 11 of the P-type substrate 10 by thermal oxidation. The insulating film 20 functions as the capacitor insulating film 21 of the MOS capacitor 3 in the active region 14 and functions as the gate insulating film 23 of the floating gate MOSFET 5 in the active region 16.
次に、電極２２を絶縁膜２０上に選択的に形成する。フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７はこの電極２２で構成されている。 Next, the electrode 22 is selectively formed on the insulating film 20. The floating gate electrode 25 of the floating gate MOSFET 5 and the capacitor electrode 27 of the MOS capacitor 3 are constituted by this electrode 22.
次に、全面に層間絶縁膜４０を形成する。 Next, an interlayer insulating film 40 is formed on the entire surface.
次に、層間絶縁膜４０に、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２を露出するビアホール４２と、Ｎ＋のドレイン領域３２とＮ＋のソース領域３４とＰ＋領域３６をそれぞれ露出するビアホール４４、４６、４８と、Ｎ＋領域２６を露出するビアホール４９（図４参照）とを形成する。 Next, a via hole 42 exposing the electrode 22 on the field insulating film 12 between the active region 14 and the active region 16, an N + drain region 32, an N + source region 34, and P are formed in the interlayer insulating film 40. Via holes 44, 46, and 48 that expose the + region 36 and via holes 49 (see FIG. 4) that expose the N + region 26 are formed.
電極２２はプラズマドライエッチング等でパターニングして形成し、ビアホール４９もプラズマドライエッチング等でパターニングして形成し、層間絶縁膜４０もプラズマＣＶＤ等で形成するので、電極２２は、ＰＩＤ（Ｐｌａｓｍａ Ｉｎｄｕｃｅｄ ｄａｍａｇｅ）などの影響で帯電する。 The electrode 22 is formed by patterning by plasma dry etching or the like, the via hole 49 is also formed by patterning by plasma dry etching or the like, and the interlayer insulating film 40 is also formed by plasma CVD or the like. Therefore, the electrode 22 is formed by plasma induced damage (PID). ) And so on.
図６を参照すれば、次に、ビアホール４２に、アクティブ領域１４とアクティブ領域１６との間のフィールド絶縁膜１２上の電極２２と接続するコンタクトプラグ５２が埋め込み、ビアホール４４、４６、４８には、Ｎ＋のドレイン領域３２とＮ＋のソース領域３４とＰ＋領域３６とそれぞれ接続するコンタクトプラグ５４、５６、５８がそれぞれ埋め込み、ビアホール４９には、Ｎ＋領域２６と接続するコンタクトプラグ５９を埋め込む（図４参照）。なお、コンタクトプラグ５２、５４、５６、５８、５９を形成せず、次のメタル配線６０形成に同時にビアホール４２、４４、４６、４８、４９を埋め込んでもいい。 Referring to FIG. 6, next, a contact plug 52 connected to the electrode 22 on the field insulating film 12 between the active region 14 and the active region 16 is embedded in the via hole 42, and the via holes 44, 46, 48 are embedded in the via holes 44, 46, 48. , N + drain region 32, N + source region 34, and P + region 36 are respectively buried with contact plugs 54, 56, and 58, and via hole 49 is contact plug 59 connected to N + region 26. Embed (see FIG. 4). The contact plugs 52, 54, 56, 58, 59 may not be formed, and the via holes 42, 44, 46, 48, 49 may be buried at the same time when the next metal wiring 60 is formed.
次に、全面にメタル配線６０を形成する。このとき、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５と、ＭＯＳ容量３の容量電極２７とを兼ねる電極２２に帯電していた電荷はメタル配線６０と、コンタクトプラグ５８と、Ｐ＋領域３６とを介してＰ型基板１０に放電される。従って、電極２２は電荷のない状態となる。 Next, metal wiring 60 is formed on the entire surface. At this time, the electric charges charged in the electrode 22 which also serves as the floating gate electrode 25 of the floating gate MOSFET 5 and the capacitor electrode 27 of the MOS capacitor 3 are passed through the metal wiring 60, the contact plug 58, and the P + region 36. The P-type substrate 10 is discharged. Therefore, the electrode 22 is in an uncharged state.
なお、本実施の形態では、アクティブ領域１８のＰ型基板１０の主面１１にＰ＋領域３６を形成して、基板コンタクト部７を作成し、この基板コンタクト部７のＰ＋領域３６を介して、電極２２に帯電していた電荷をＰ型基板１０に放電したが、不揮発性メモリー１がＣＭＯＳ回路を使用している場合には、Ｐ型ＭＯＳのソース領域、またはドレイン領域を介して電極２２に帯電していた電荷をＰ型基板１０に放電することができるので、基板コンタクト部７を作成する必要はなくなる。また、フローティングゲートＭＯＳＦＥＴ５のＮ＋のドレイン領域３２またはＮ＋のソース領域３４を介して、電極２２に帯電していた電荷をＰ型基板１０に放電することもできる。 In the present embodiment, a P + region 36 is formed on the main surface 11 of the P-type substrate 10 in the active region 18 to create a substrate contact portion 7, and the P + region 36 of the substrate contact portion 7 is interposed therebetween. When the nonvolatile memory 1 uses a CMOS circuit, the electrode 22 is discharged via the source region or drain region of the P-type MOS. Since the electric charge charged in 22 can be discharged to the P-type substrate 10, it is not necessary to prepare the substrate contact portion 7. Further, the charge charged in the electrode 22 can be discharged to the P-type substrate 10 via the N + drain region 32 or the N + source region 34 of the floating gate MOSFET 5.
また、メタル配線６０を全面に形成しなくとも、電極２２と基板コンタクト部７のＰ＋領域３６とを接続するような部分的な形成でもよく、ＣＭＯＳ回路を使用している場合には、電極２２とＰ型ＭＯＳのソース領域、またはドレイン領域とを接続するような部分的な形成でもよく、電極２２とドレイン領域３２またはＮ＋のソース領域３４とを接続するような部分的な形成でもよい。 Further, even if the metal wiring 60 is not formed on the entire surface, it may be partially formed so as to connect the electrode 22 and the P + region 36 of the substrate contact portion 7. When a CMOS circuit is used, the electrode 22 may be partially formed to connect the source region or the drain region of the P-type MOS, or may be partially formed to connect the electrode 22 and the drain region 32 or the N + source region 34. .
図７を参照すれば、次に、メタル配線６０を選択的に除去して、層間絶縁膜４０上は、コンタクトプラグ５２、５４、５６、５８、５９とそれぞれ接続されるメタル配線６２、６４、６６、６８、６９（図４参照）を選択的に形成する。メタル配線６２は電極２２（フローティングゲート電極２５、容量電極２７）と接続されている以外は、どこにも接続されていない。従って、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。フローティングゲートＭＯＳＦＥＴ５のＮ＋のドレイン領域３２およびＮ＋のソース領域３４とそれぞれ接続されているメタル配線６４および６６は、不揮発性メモリー１の他の回路素子や端子等に適宜接続される。Ｐ＋領域３６と接続されているメタル配線６８は、不揮発性メモリー１の基板電位を与える端子や、他の端子や他の回路素子等に適宜接続される。メタル配線６９はコンタクトプラグ５９を介してＮ＋領域２６と接続され、コントロールゲート電極３０として機能する。 Referring to FIG. 7, next, the metal wiring 60 is selectively removed, and the metal wirings 62, 64, 64 connected to the contact plugs 52, 54, 56, 58, 59 are respectively formed on the interlayer insulating film 40. 66, 68 and 69 (see FIG. 4) are selectively formed. The metal wiring 62 is not connected anywhere except for being connected to the electrode 22 (the floating gate electrode 25 and the capacitor electrode 27). Therefore, the metal wiring 62 does not affect the circuit operation of the nonvolatile memory 1. The metal wirings 64 and 66 connected to the N + drain region 32 and the N + source region 34 of the floating gate MOSFET 5 are appropriately connected to other circuit elements, terminals, and the like of the nonvolatile memory 1. The metal wiring 68 connected to the P + region 36 is appropriately connected to a terminal for applying a substrate potential of the nonvolatile memory 1, other terminals, other circuit elements, and the like. Metal wiring 69 is connected to N + region 26 through contact plug 59 and functions as control gate electrode 30.
本実施の形態では、電極２２と基板コンタクト部７のＰ＋領域３６とを接続するメタル配線６０を形成することで、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をメタル配線６０とＰ＋領域３６とを介してＰ型基板１０に放電させ、その後、このメタル配線６０をパターニングして電極２２（フローティングゲート２５、容量電極２７）と接続されている以外は、どこにも接続されていないメタル配線６２とするので、メタル配線６２は不揮発性メモリー１の回路動作には影響を与えない。このメタル配線６０の形成およびメタル配線６０をパターニングしてのメタル配線６２の形成は、フローティングゲートＭＯＳＦＥＴ５のＮ＋のドレイン領域３２およびＮ＋のソース領域３４とそれぞれ接続されるメタル配線６４および６６の形成工程と同じ工程で行うので、本実施の形態では、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷を放電させるための工程数は増えることはない。 In the present embodiment, by forming the metal wiring 60 that connects the electrode 22 and the P + region 36 of the substrate contact portion 7, the charge that has been charged in the electrode 22 that also serves as the floating gate electrode 25 and the capacitor electrode 27. Is discharged to the P-type substrate 10 through the metal wiring 60 and the P + region 36, and then the metal wiring 60 is patterned and connected to the electrode 22 (floating gate 25, capacitive electrode 27). Since the metal wiring 62 is connected to nowhere, the metal wiring 62 does not affect the circuit operation of the nonvolatile memory 1. The formation of the metal wiring 60 and the formation of the metal wiring 62 by patterning the metal wiring 60 are performed by the metal wirings 64 and 66 connected to the N + drain region 32 and the N + source region 34 of the floating gate MOSFET 5, respectively. Since this step is performed in the same step as the forming step, in this embodiment, the number of steps for discharging the electric charge charged in the electrode 22 serving as the floating gate electrode 25 and the capacitor electrode 27 does not increase.
また、本実施の形態の不揮発性メモリー１は、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５上に絶縁層を介してコントロールゲート電極を積層する構造ではなく、フローティングゲートＭＯＳＦＥＴ５とＭＯＳ容量３とを使用し、フローティングゲートＭＯＳＦＥＴ５とＭＯＳ容量３は積層されておらず、平面的に横方向に配置されているので、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５とＭＯＳ容量３の容量電極２７とを接続する（兼ねる）電極（本実施の形態では電極２２）に、上層配線層からのコンタクトがとりやすくなる。 Further, the nonvolatile memory 1 of the present embodiment does not have a structure in which a control gate electrode is stacked on the floating gate electrode 25 of the floating gate MOSFET 5 via an insulating layer, but uses the floating gate MOSFET 5 and the MOS capacitor 3. Since the floating gate MOSFET 5 and the MOS capacitor 3 are not stacked and are arranged in a horizontal direction in a plane, an electrode that connects (also serves as) the floating gate electrode 25 of the floating gate MOSFET 5 and the capacitor electrode 27 of the MOS capacitor 3. It is easy to make contact from the upper wiring layer (in this embodiment, the electrode 22).
本実施の形態においては、フローティングゲートＭＯＳＦＥＴ５のフローティングゲート電極２５とＭＯＳ容量３の容量電極２７とを接続する（兼ねる）電極（本実施の形態では電極２２）に、上層配線層（メタル配線６０）からのコンタクト領域（コンタクトプラグ５２、ビアホール４２）をフィールド酸化膜１２上に設けているが、アクティブ領域１４に設けてもよく、そのようにすれば、レイアウト上有利となり、占有面積が小さくなって、より集積度を高くすることができる。 In the present embodiment, an upper wiring layer (metal wiring 60) is connected to an electrode (electrode 22 in the present embodiment) that connects (also serves as) the floating gate electrode 25 of the floating gate MOSFET 5 and the capacitance electrode 27 of the MOS capacitor 3. Contact regions (contact plugs 52 and via holes 42) are provided on the field oxide film 12, but may be provided in the active region 14, which is advantageous in terms of layout and reduces the occupied area. Therefore, the degree of integration can be further increased.
次に、図８を参照して、本発明の好ましい実施の形態の変形例を説明する。上述した本発明の好ましい実施の形態では、層間絶縁膜４０上のメタル配線６０の配線層を利用して、フローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をＰ型基板１０に放電させたが、この１層配線層のみで行う必要はなく、多層配線の場合でも、いずれかの配線層を利用して行うことができる。 Next, a modification of the preferred embodiment of the present invention will be described with reference to FIG. In the preferred embodiment of the present invention described above, the electric charge charged in the electrode 22 serving as both the floating gate electrode 25 and the capacitor electrode 27 using the wiring layer of the metal wiring 60 on the interlayer insulating film 40 is P-type. Although the substrate 10 is discharged, it is not necessary to carry out only with this one-layer wiring layer, and even in the case of multilayer wiring, it can be carried out using any one of the wiring layers.
図８を参照すれば、変形例の不揮発性メモリー２は、上述した本発明の好ましい実施の形態の不揮発性メモリー１上に複数層のメタル配線層と層間絶縁膜を形成している。すなわち、メタル配線６２、６４、６６、６８を埋める層間絶縁膜１７０を層間絶縁膜４０上に設け、層間絶縁膜１７０上に層間絶縁膜１８０を設け、層間絶縁膜１８０にメタル配線６２、６４、６６、６８をそれぞれ露出するビアホール８１、８３、８５、８７を設け、メタル配線６２、６４、６６、６８にそれぞれ接続するコンタクトプラグ８２、８４、８６、８８でビアホール８１、８３、８５、８７をそれぞれ埋め込み、層間絶縁膜１８０上にメタル配線９０を設け、メタル配線９０をパターニングしてメタル配線９２、９４、９６、９８を形成し、メタル配線９２、９４、９６、９８を埋める層間絶縁膜１９０を層間絶縁膜１８０上に設け、層間絶縁膜１９０上に層間絶縁膜２００を設け、層間絶縁膜２００にメタル配線９２、９４、９６、９８をそれぞれ露出するビアホール１０１、１０３、１０５、１０７を設け、メタル配線９２、９４、９６、９８にそれぞれ接続するコンタクトプラグ１０２、１０４、１０６、１０８でビアホール１０１、１０３、１０５、１０７をそれぞれ埋め込み、層間絶縁膜２００上にメタル配線１１０を設け、メタル配線１１０をパターニングしてメタル配線１１２、１１４、１１６、１１８を形成し、メタル配線１１２、１１４、１１６、１１８を埋める層間絶縁膜２１０を層間絶縁膜２００上に設けるような多層配線の場合には、メタル配線６０、メタル配線９０、メタル配線１１０の少なくともいずれかの配線層を利用してフローティングゲート電極２５と容量電極２７とを兼ねる電極２２に帯電していた電荷をＰ型基板１０に放電させることができる。 Referring to FIG. 8, in the nonvolatile memory 2 of the modified example, a plurality of metal wiring layers and an interlayer insulating film are formed on the nonvolatile memory 1 of the preferred embodiment of the present invention described above. That is, an interlayer insulating film 170 that fills the metal wirings 62, 64, 66, 68 is provided on the interlayer insulating film 40, an interlayer insulating film 180 is provided on the interlayer insulating film 170, and the metal wirings 62, 64, Via holes 81, 83, 85, and 87 that expose 66 and 68 are provided, and via holes 81, 83, 85, and 87 are formed by contact plugs 82, 84, 86, and 88 that are connected to the metal wirings 62, 64, 66, and 68, respectively. The metal wiring 90 is provided on the interlayer insulating film 180, and the metal wiring 90 is patterned to form metal wirings 92, 94, 96, 98. The interlayer insulating film 190 that fills the metal wirings 92, 94, 96, 98 is formed. Is provided on the interlayer insulating film 180, the interlayer insulating film 200 is provided on the interlayer insulating film 190, and the metal wirings 92, 9 are formed on the interlayer insulating film 200. , 96, 98 are exposed, and via holes 101, 103, 105, 107 are provided, and via holes 101, 103, 105, 107 are connected by contact plugs 102, 104, 106, 108 connected to metal wirings 92, 94, 96, 98 respectively. , And metal wiring 110 is provided on the interlayer insulating film 200, and the metal wiring 110 is patterned to form metal wirings 112, 114, 116, and 118, and the interlayer insulating film that fills the metal wirings 112, 114, 116, and 118 is formed. In the case of multilayer wiring in which 210 is provided on the interlayer insulating film 200, the floating gate electrode 25 and the capacitor electrode 27 are connected using at least one of the metal wiring 60, the metal wiring 90, and the metal wiring 110. The electric charge charged to the electrode 22 that also serves as the P-type substrate 10 is released. It can be.
上記本発明の好ましい実施の形態およびその変形例において、Ｐ型をＮ型とし、Ｎ型をＰ型としても本発明は好適に適用できる。 In the above-described preferred embodiment of the present invention and its modifications, the present invention can be suitably applied even if the P type is the N type and the N type is the P type.
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。 While various typical embodiments of the present invention have been described above, the present invention is not limited to these embodiments. Accordingly, the scope of the invention is limited only by the following claims.
１ 不揮発性メモリー
３ ＭＯＳ容量
５ フローティングゲートＭＯＳＦＥＴ
７ 基板コンタクト部
１０ Ｐ型基板
１１ 主面
１２ フィールド絶縁膜
１４、１６、１８ アクティブ領域
２０ 絶縁膜
２１ 容量絶縁膜
２２ 電極
２３ ゲート絶縁膜
２４ Ｎウエル
２５ フローティングゲート電極
２７ 容量電極
３０ コントロールゲート電極
３２ ドレイン領域
３４ ソース領域
３６ 領域
４０ 層間絶縁膜
４２、４４、４６、４９ ビアホール
５２、５４、５６、５９ コンタクトプラグ
６０、６２、６６、６８、６９ メタル配線
1 Nonvolatile memory 3 MOS capacity 5 Floating gate MOSFET
7 Substrate contact portion 10 P-type substrate 11 Main surface 12 Field insulating films 14, 16, 18 Active region 20 Insulating film 21 Capacitor insulating film 22 Electrode 23 Gate insulating film 24 N well 25 Floating gate electrode 27 Capacitance electrode 30 Control gate electrode 32 Drain region 34 Source region 36 Region 40 Interlayer insulating films 42, 44, 46, 49 Via holes 52, 54, 56, 59 Contact plugs 60, 62, 66, 68, 69 Metal wiring
Claims (6)
前記電極層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記電極層を露出する第１のビアホールと、前記半導体基板の一主面を露出する第２のビアホールとを形成する工程と、
前記第１のビアホールを介して前記電極層と電気的に接続され、かつ前記第２のビアホールを介して前記半導体基板と電気的に接続され、前記電極層を形成する工程から当該工程までに前記電極層に帯電された電荷を前記半導体基板へ放電させる配線層を形成する工程と、
前記配線層をパターニングして前記電極層のみに接続されている配線を形成する工程と、
を備える半導体装置の製造方法。 Forming an electrode layer including at least a floating gate electrode on one main surface of a semiconductor substrate;
Forming an interlayer insulating film on prior Symbol conductive electrode layer,
Forming a second via hole exposing the first via hole exposing the pre SL conductive electrode layer on the interlayer insulating film, the one main surface of said semiconductor substrate,
The front via the first via hole SL conductive electrode layer and is electrically connected, and are connected the to the semiconductor substrate and electrically through the second via hole, the step of forming the electrode layer to the step a step of the charged charges in the electrode layer to form a wiring layer Ru discharged to the semiconductor substrate, the
Forming a wiring connected only before Symbol conductive electrode layer by patterning the wiring layer,
The method of manufacturing a semiconductor device comprising a.
前記層間絶縁膜に前記第１のビアホール及び前記第２のビアホールを形成する工程は、前記層間絶縁膜に前記電極層を露出する前記第１のビアホール及び前記不純物領域を露出する前記第２のビアホールを形成する工程である請求項１記載の半導体装置の製造方法。 Further comprising the step of forming an impurity region on one main surface of the semiconductor substrate;
Forming a pre-Symbol first via hole and the second via-hole Le in the interlayer insulating film, wherein exposing the first via hole and the impurity region exposed pre Symbol electrode layer on the interlayer insulating film first a method according to claim 1 wherein the step of forming a second via-hole Le.
前記電極層を形成する工程は、前記ゲート絶縁膜上に前記フローティングゲート電極を形成すると共に、前記容量絶縁膜上に前記フローティングゲート電極に接続された容量電極を形成する工程である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。 A MOSFET gate insulating film is formed on a first active region on one main surface of the semiconductor substrate, and a MOS capacitor is formed on a second active region different from the first active region on the one main surface of the semiconductor substrate. Further comprising a step of forming a capacitive insulating film;
Forming a pre-Symbol conductive electrode layer, the addition to form the floating gate electrode on the gate insulating film, a step of forming the capacitor insulating film on said floating gate electrode connected to the capacitor electrodes according Item 4. The method for manufacturing a semiconductor device according to any one of Items 1 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010250819A JP5579577B2 (en) | 2010-11-09 | 2010-11-09 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2012104587A JP2012104587A (en) | 2012-05-31 |
| JP5579577B2 true JP5579577B2 (en) | 2014-08-27 |
Family
ID=46394663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010250819A Active JP5579577B2 (en) | 2010-11-09 | 2010-11-09 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5579577B2 (en) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211964A (en) * | 1988-02-19 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit device |
| JPH0621230A (en) * | 1992-07-06 | 1994-01-28 | Fujitsu Ltd | Redundancy method for semiconductor memory |
| JP2924832B2 (en) * | 1996-11-28 | 1999-07-26 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JPH10173157A (en) * | 1996-12-06 | 1998-06-26 | Toshiba Corp | Semiconductor device |
| JP4659662B2 (en) * | 1997-04-28 | 2011-03-30 | ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー | Semiconductor device and manufacturing method thereof |
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| JP2008034491A (en) * | 2006-07-26 | 2008-02-14 | Toshiba Corp | Semiconductor storage device and its manufacturing method |
| JP2008166441A (en) * | 2006-12-27 | 2008-07-17 | Spansion Llc | Semiconductor device and manufacturing method thereof |
| JP2008300520A (en) * | 2007-05-30 | 2008-12-11 | Ricoh Co Ltd | Semiconductor device |
| JP2010027679A (en) * | 2008-07-15 | 2010-02-04 | Sharp Corp | Nonvolatile memory cell and method of manufacturing the same |
-
2010
- 2010-11-09 JP JP2010250819A patent/JP5579577B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012104587A (en) | 2012-05-31 |
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