JP5572117B2 - 受信回路 - Google Patents
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Description
図15において、アンテナ1510で受けたRF信号(周波数fRF)はローノイズアンプ1520で増幅され(出力周波数fLNA)、次段のミキサ1530でローカル信号と混合されて中間周波信号(周波数fIF)に変換される。この中間周波信号がアンチエイリアスフィルタ1540で折り返し歪を除去された後(出力周波数fAAF)、既定のクロック信号で駆動されるAD変換器1550でデジタル信号に変換される。そして、このデジタル信号がデモジュレータ1560で復調される。
本発明は上述のような状況に鑑みてなされたものであり、線形性に優れ、且つ、スプリアスが十分に低減された受信回路を実現することを目的とする。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、搬送波で変調された変調波信号を復調して原信号を再生するため、広い周波数域で発生するスプリアスを低減するよう、ミキサを含まないで構成した受信回路において、アンテナからの入力信号を増幅するローノイズアンプと、トラッキング動作を行うトラックモードとホールド動作を行うホールドモードのトラック/ホールドの2状態を遷移させることができ、前記トラックモード時に、前記ローノイズアンプからの信号のピークをトラッキングするソースフォロアとして動作するソースフォロア部と、前記ホールドモード時に、前記トラックモード時にトラッキングした値を保持するコンデンサを有するトラックホールド回路と、前記トラックホールド回路からの信号を平均化する平均化回路と、前記平均化回路からの信号をサンプリングし、サンプリングした信号を保持するサンプルホールド回路とを備え、前記平均化回路は、前記トラックホールド回路からの信号を電流に変換する電圧-電流変換器と、前記電圧-電流変換器からの電流をそれぞれサンプリングし、該サンプリングした信号を次段に転送するように並列に接続された複数N(Nは自然数)のスイッチドカレント回路と、前記複数のスイッチドカレント回路からの各出力電流を加算する加算器と、を備えることによって前記トラックホールド回路からの信号における信号成分のレベルをN倍にすると共に、当該信号に含まれる雑音成分のレベルを√N倍にすることを特徴とする。
また、請求項3に記載の発明は、請求項1に記載の発明において、前記スイッチドカレント回路は、トランジスタと、前記トランジスタのゲートに接続されたコンデンサと、を含み、サンプル期間では、前記コンデンサへ入力電流を入力し、ホールド期間では、前記トランジスタのゲート電圧の電位を前記コンデンサで保持するとともに、前記トランジスタのドレインから出力電流を出力することを特徴とする。
上記構成を採ることによって、ミキサを含まないで受信回路を構成することができ、ミキサを持つことによるスプリアスの発生等の欠点を解消できる。
(第1の実施の形態)
図1は、本発明の一つの実施の形態としての受信回路を示すブロック図である。
この受信回路100は、アンテナ110からの入力信号を増幅するローノイズアンプ120と、その次段のトラックホールド回路130と、更に次段の平均化回路140と、更に次段のサンプルホールド回路150と、次段のデモジュレータ160を備える。尚、上記における増幅は信号レベルを減衰させる(ゲインが1未満である)ことを可とする。
この受信回路100は、従来のこの種の受信回路におけるようなミキサを用いることがないため、受信回路の線形性の向上がはかられ、また、スプリアスを軽減することができるものであり、更には、小型化をも実現することが可能である。
図2は、図1の受信回路100の各部分の主要な信号の波形を示す図である。図2の縦軸は各信号の電圧であり、横軸は時間である。
アンテナ110を経由してローノイズアンプ120に入力される信号SRFは、キャリアの周波数がfsrf、振幅がAsrfであるバースト状のパルス信号である。そして、信号SRFにおける各パルスの持続時間をtsigとすると、fsrf>>1/tsigである。
ローノイズアンプ110で増幅又は減衰された信号Asthは、そのキャリア成分を抑圧するために、トラックホールド回路130へと導かれる。
トラックホールド回路130は、キャリア成分を抑圧することが主目的であるため、後述するように、これに替えてローパスフィルタやバンドパスフィルタを適用することも可能である。
キャリア成分を抑圧する際には、雑音帯域との関係に留意し、シグナル/ノイズ比(以下、SNRと表記)の最適化を図ることが重要になる。
サンプルホールド回路150から生成された信号Sshは、振幅(信号強度)Asthを有し、この信号強度Asthは信号Saveが1/2×fclockの帯域内に折り返してきたものとして表すことができる。尚、帯域内への折り返しがなかった場合は、信号強度はゼロになる。
図3を参照して容易に理解される通り、広帯域にある信号Ssrfが最終的にDC近傍の信号(帯域はDC〜fclock/2、信号強度はAssh)に変換される。Asshはパルスの入力があるときの信号強度である。
10×log(2×109/500×103)=36dB
となり、従って、Assh=Asrf+36となる。
このように、サンプルホールド回路150のサンプルホールド動作はSNRの変化に関与しないが、平均化回路140の平均化動作によりSNRも改善することができる。
即ち、既述のように、DC近傍に信号成分が集中していることを利用して、デモジュレータ160において、信号成分と雑音成分とをLPFによって容易に分離することができる。
図4において、トラックホールド回路130は、トランジスタMP、MN、負荷抵抗RLP、RLN、電流源IB1を含む線形増幅部131と、トランジスタMTA、MHA、MSFA、電流源IB2、コンデンサCA、CHAを含む第1トラックホールド部131aと、トランジスタMTB、MHB、MSFB、電流源IB3、コンデンサCB、CHBを含む第2トラックホールド部131bと、を備える
。
ラックホールド部131bのトランジスタMSFB及び電流源IB3は、それぞれ、図示のよう
に各対応するトランジスタのベースに印加される信号CLKP、CLKNの状態に応じて、夫々ソースフォロアとして機能する。
トラックホールド回路130における、線形増幅部131のトランジスタMP、MNの各ゲートにそれぞれ対応して、入力信号IP、INが入力され、第1トラックホールド部131aのトランジスタMTAとMSFAとの接続点、および、第2トラックホールド部131bのトラ
ンジスタMTBとMSFBとの接続点から各対応する出力信号OUTP、および、OUTNがそれぞれ出力される。
、トラック/ホールドの2状態を遷移させるためのクロック信号である。
図5は、図4のトラックホールド回路130の各ノードにおける信号のタイミングチャートである。
図6は、図4のトラックホールド回路130がトラッキング動作を行うトラックモードのときの動作を説明するための等価回路図である。
信号CLKPがH(信号CLKNがL)のときが図6のトラックモードであり、ソースフォロアを構成するトランジスタMSFA及び電流源IB2に信号OPが入力され、信号OUTPが出力される。それとともに、ソースフォロアを構成するトランジスタMSFB及び電流源IB3にも信号ONが入力され信号OUTNが出力されて、トラッキング動作を行う。
図8は、トラックホールド回路130のトラックホールド部131a(131b)におけるソースフォロアの部分を表す回路図である。
図8に示すように、入力信号をSLNA、出力信号をSth、ソースフォロアを構成するトランジスタをMth、電流源をIbthとし、コンデンサをCthとする。トランジスタMthの相互コンダクタンスをgmthとすると、遮断周波数fcは、fc=gmth/(2π×Cth)と表せる。このとき変調波は非常に広い帯域を有するため、搬送波をフィルタにより除去しても信号成分は維持される。このことを図9に示す。
図9の上段の図は、フィルタ特性を示す図であり、下段の図はこの特性のフィルタに係る入力信号及び出力信号の波形の変化を表す図である。フィルタの遮断周波数はfcであり、搬送波をフィルタにより除去しても、変調波は非常に広い帯域を有する広帯域信号であるため、信号成分は維持されている。搬送波成分を抑えるということは、サンプルホールド回路のクロック信号に対するジッタ耐性の要求を緩和することになるといえる。
図10に例示した平均化回路140は、N個の信号の加算に伴って、信号の振幅をN倍にすることで、信号のSNRを√N倍にする回路である。この信号処理は、例えば、V‐I変換器とスイッチドカレント回路(Switched Current回路)と加算器によって実現できる。
先ず、入力信号SthはV−I変換器141によって電流に変換され、N個並列に配置された複数のスイッチドカレント回路SI(1)〜SI(N)に導かれる。各スイッチドカレント回路SI(1)〜SI(N)からの出力電流ISi1〜ISiN(各電流値はISi1に等しい)は加算器143により入力電流Isiと並列数Nの関数Isi×Nになり、サンプルホールド回路150によるサンプルホールド後の出力は入力に対して√N倍となる。
スイッチドカレント回路SI(1)〜SI(N)は、スイッチSW1、SW2と、コンデンサCと、トランジスタM1とを含んで構成される。
しかし、本実施の形態におけるスイッチドカレント回路では、自己バイアス式であるため、トランジスタM1のオフセットに不感となっている。従って、本実施の形態のスイッチドカレント回路によれば、上記複数のスイッチドカレント回路SI(1)〜SI(N)からの各出力電流ISi1〜ISiNは、入力電流と並列数のみの関数となる。
まず、トランジスタM1のゲート−ソース間電圧を求める。サンプル動作時における入力電流をIinとすると、
Iin=k´M1{Vgs1−(Vth1+ΔVoff1)}2
と表せるので、トランジスタM1のゲート−ソース間電圧Vgs1は、
Vgs1=√(Iin/k´M1)+(Vth1+ΔVoff1)
となる。
一方、ホールド動作時における出力電流をIoutとすると、
Iout=k´M1{Vgs1−(Vth1+ΔVoff1)}2
=k´M1{(√(Iin/k´M1)+(Vth1+ΔVoff1))−(Vth1+ΔVoff1)}2
=Iin
と表せる。
このように、自己バイアス方式のスイッチドカレント回路を用いることで、スイッチドカレント回路SI(1)〜SI(N)からの出力電流ISi1〜ISiN(各電流値はI
Si1に等しい)は入力電流Isiと並列数Nのみの関数Isi×Nになり、サンプルホール
ド回路によるサンプルホールド後の出力は入力に対して√N倍となる。よって、理論上はN数に従い、SNRの改善効果をより大きくできる。
図14は、本発明の他の実施の形態としての受信回路を示す図である。
この受信回路は、図1の受信回路100におけるトラックホールド回路130を、フィルタ170に置き換えたものである。
図14において既述の図1との対応各部は同一の符号を附して示し、それらに関する各個の説明は、図1における該当部の説明を援用する。
図14の受信回路100aは、アンテナ110からの入力信号を増幅するローノイズアンプ120と、その次段のフィルタ170と、更に次段の平均化回路140と、更に次段のサンプルホールド回路150と、次段のデモジュレータ160を備える。尚、上記における増幅は信号レベルを減衰させる(ゲインが1未満である)ことを可とする。
フィルタ170は、トラックホールド回路130と同様に、キャリア成分を抑圧することができ、ローパスフィルタを適用して構成することができる。
この受信回路100aは、ミキサを用いることがないため、スプリアスを軽減することができるものであり、更には、受信回路の線形性の向上、小型化をも実現することが可能である。また、フィルタを適用して構成しているので、これを制御するクロック信号は不要であるという利点がある。
110、1510………………アンテナ
120、1520………………ローノイズアンプ
130……………………………トラックホールド回路
131a、131b……………トラックホールド部
140……………………………平均化回路
141……………………………V−I変換器
142……………………………スイッチドカレント回路
143……………………………加算器
150……………………………サンプルホールド回路
160、1560………………デモジュレータ
170……………………………フィルタ
1530…………………………ミキサ
1540…………………………アンチエーリアスフィルタ
1550…………………………AD変換器
Claims (4)
- 搬送波で変調された変調波信号を復調して原信号を再生するため、広い周波数域で発生するスプリアスを低減するよう、ミキサを含まないで構成した受信回路において、
アンテナからの入力信号を増幅するローノイズアンプと、
トラッキング動作を行うトラックモードとホールド動作を行うホールドモードのトラック/ホールドの2状態を遷移させることができ、前記トラックモード時に、前記ローノイズアンプからの信号のピークをトラッキングするソースフォロアとして動作するソースフォロア部と、前記ホールドモード時に、前記トラックモード時にトラッキングした値を保持するコンデンサを有するトラックホールド回路と、
前記トラックホールド回路からの信号を平均化する平均化回路と、
前記平均化回路からの信号をサンプリングし、サンプリングした信号を保持するサンプルホールド回路とを備え、
前記平均化回路は、
前記トラックホールド回路からの信号を電流に変換する電圧-電流変換器と、
前記電圧-電流変換器からの電流をそれぞれサンプリングし、該サンプリングした信号を次段に転送するように並列に接続された複数N(Nは自然数)のスイッチドカレント回路と、
前記複数のスイッチドカレント回路からの各出力電流を加算する加算器と、
を備えることによって前記トラックホールド回路からの信号における信号成分のレベルをN倍にすると共に、当該信号に含まれる雑音成分のレベルを√N倍にすることを特徴とする受信回路。 - 前記スイッチドカレント回路は、自己バイアス型のスイッチドカレント回路であることを特徴とする請求項1に記載の受信回路。
- 前記スイッチドカレント回路は、
トランジスタと、前記トランジスタのゲートに接続されたコンデンサと、を含み、
サンプル期間では、前記コンデンサへ入力電流を入力し、
ホールド期間では、前記トランジスタのゲート電圧の電位を前記コンデンサで保持するとともに、前記トランジスタのドレインから出力電流を出力することを特徴とする請求項1に記載の受信回路。 - 前記サンプルホールド回路の後段に接続されるデモジュレータを更に備えたことを特徴とする請求項1に記載の受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011067948A JP5572117B2 (ja) | 2011-03-25 | 2011-03-25 | 受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2012205080A JP2012205080A (ja) | 2012-10-22 |
JP5572117B2 true JP5572117B2 (ja) | 2014-08-13 |
Family
ID=47185576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011067948A Active JP5572117B2 (ja) | 2011-03-25 | 2011-03-25 | 受信回路 |
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Country | Link |
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JP (1) | JP5572117B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3518330B2 (ja) * | 1998-04-28 | 2004-04-12 | オムロン株式会社 | データ通信方法及び受信装置 |
JP3633497B2 (ja) * | 2001-03-22 | 2005-03-30 | 三菱電機株式会社 | 周波数誤差推定を行う受信機および周波数誤差の推定方法 |
JP2005086646A (ja) * | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | スケルチ検出回路 |
JP2007306128A (ja) * | 2006-05-09 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 受信装置、通信システム、および閾値制御方法 |
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2011
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JP2012205080A (ja) | 2012-10-22 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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S531 | Written request for registration of change of domicile |
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