JP5567886B2 - Semiconductor device - Google Patents
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発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。 The technical field of the invention relates to a semiconductor device and a manufacturing method thereof. Here, the semiconductor device refers to all elements and devices that function by utilizing semiconductor characteristics.
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。 There are various metal oxides and they are used in various applications. Indium oxide is a well-known material and is used as a material for transparent electrodes required for liquid crystal display devices and the like.
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
Some metal oxides exhibit semiconductor properties. Examples of metal oxides exhibiting semiconductor characteristics include tungsten oxide, tin oxide, indium oxide, and zinc oxide. Thin film transistors using such metal oxides for channel formation regions are already known (for example, (See
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、ＧａおよびＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
By the way, not only single-component oxides but also multi-component oxides are known as metal oxides. For example, InGaO 3 (ZnO) m (m: natural number) having a homologous phase is known as a multi-component oxide semiconductor having In, Ga, and Zn (see, for example, Non-Patent
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
Further, it has been confirmed that an oxide semiconductor including the above-described In—Ga—Zn-based oxide can also be applied to a channel formation region of a thin film transistor (eg,
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。 In addition, in order to achieve high speed operation of the transistor and the like, miniaturization of the transistor is required. For example, Patent Document 6 discloses a thin film transistor using an oxide semiconductor with a channel layer thickness of about 10 nm or less, and Non-Patent Document 7 discloses a thin film transistor using an oxide semiconductor with a channel length of 2 μm to 100 μm. Is disclosed.
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極またはドレイン電極、あるいは、ゲート電極等の配線上に、トランジスタの半導体層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため、微細化に伴う半導体層の膜厚の縮小によって半導体層の被覆性が低下し、断線や接続不良などが生じうる。 When a transistor is miniaturized, a defect that occurs in a manufacturing process becomes a serious problem. For example, in the case where a semiconductor layer of a transistor is formed over a wiring such as a source electrode, a drain electrode, or a gate electrode, the wiring has a larger film thickness than the semiconductor layer; As the film thickness is reduced, the coverage of the semiconductor layer is lowered, and disconnection or poor connection may occur.
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタのようにドーピングによるしきい値制御を適用することができないため、短チャネル効果が現れやすい傾向にある。 In addition, when the transistor is miniaturized, there is a problem of a short channel effect. The short channel effect is deterioration of electrical characteristics that becomes apparent as transistors are miniaturized (channel length (L) is reduced). The short channel effect is caused by the effect of the electric field at the drain reaching the source. Specific examples of the short channel effect include a decrease in threshold voltage, an increase in S value, and an increase in leakage current. In particular, a transistor using an oxide semiconductor cannot easily apply threshold control by doping like a transistor using silicon, and thus a short channel effect tends to appear.
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。 In view of the above, an object of one embodiment of the disclosed invention is to provide a semiconductor device which is miniaturized while suppressing defects. Another object is to provide a semiconductor device that achieves miniaturization while maintaining good characteristics.
本発明の一態様は、互いに離間して設けられたソース電極及びドレイン電極と、ソース電極においてドレイン電極と対向する側面と、ドレイン電極においてソース電極に対向する側面と、に接して設けられた第１の絶縁層と、第１の絶縁層上に接して設けられた第２の絶縁層と、第２の絶縁層、ソース電極及びドレイン電極と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、第１の絶縁層の上面と、ソース電極の上面との高低差、または、第１の絶縁層の上面と、ドレイン電極の上面との高低差は、５ｎｍ未満であり、第２の絶縁層の膜厚は５ｎｍ以上である、半導体装置である。 According to one embodiment of the present invention, a source electrode and a drain electrode provided apart from each other, a side surface of the source electrode that faces the drain electrode, and a side surface of the drain electrode that faces the source electrode are provided in contact with each other. A first insulating layer, a second insulating layer provided in contact with the first insulating layer, an oxide semiconductor layer in contact with the second insulating layer, the source electrode, and the drain electrode; and the oxide semiconductor layer A gate insulating layer; and a gate electrode on the gate insulating layer. A difference in height between an upper surface of the first insulating layer and an upper surface of the source electrode, or an upper surface of the first insulating layer, and a drain electrode The semiconductor device has a difference in height from the top surface of less than 5 nm and a thickness of the second insulating layer of 5 nm or more.
また、本発明の別の一態様は、第１のトランジスタと、第１のトランジスタと重畳する第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、互いに離間して設けられた第２のソース電極及び第２のドレイン電極と、第２のソース電極において第２のドレイン電極と対向する側面と、第２のドレイン電極において第２のソース電極に対向する側面と、に接して設けられた第１の絶縁層と、第１の絶縁層上に接して設けられた第２の絶縁層と、第２の絶縁層、第２のソース電極及び第２のドレイン電極と接する酸化物半導体層と、酸化物半導体層を覆う第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有し、第１の絶縁層の上面と、ソース電極の上面との高低差、または、第１の絶縁層の上面と、ドレイン電極の上面との高低差は、５ｎｍ未満であり、第２の絶縁層の膜厚は５ｎｍ以上である、半導体装置である。 Another embodiment of the present invention includes a first transistor and a second transistor overlapping with the first transistor. The first transistor includes the first channel formation region, the first transistor, A first gate insulating layer provided on the first channel forming region, a first gate electrode provided on the first gate insulating layer so as to overlap with the first channel forming region, and a first channel A first source electrode and a first drain electrode that are electrically connected to the formation region, and the second transistor includes a second source electrode and a second drain electrode that are spaced apart from each other; A first insulating layer provided in contact with a side surface of the second source electrode facing the second drain electrode and a side surface of the second drain electrode facing the second source electrode; The first provided in contact with the insulating layer An insulating layer, an oxide semiconductor layer in contact with the second insulating layer, the second source electrode and the second drain electrode, a second gate insulating layer covering the oxide semiconductor layer, and a second gate insulating layer And a difference in height between the upper surface of the first insulating layer and the upper surface of the source electrode, or a difference in height between the upper surface of the first insulating layer and the upper surface of the drain electrode. Is a semiconductor device having a thickness of less than 5 nm and a thickness of the second insulating layer of 5 nm or more.
また、上記の半導体装置において、第２の絶縁層は、ソース電極またはドレイン電極の上面の一部に接していてもよい。 In the above semiconductor device, the second insulating layer may be in contact with part of the upper surface of the source electrode or the drain electrode.
また、上記の半導体装置において、第２の絶縁層に含まれる水素濃度は、第１の絶縁層に含まれる水素濃度よりも低いのが好ましい。 In the above semiconductor device, the hydrogen concentration contained in the second insulating layer is preferably lower than the hydrogen concentration contained in the first insulating layer.
また、上記の半導体装置において、第２の絶縁層の膜厚は、２０ｎｍ以下であるのが好ましい。 In the above semiconductor device, the thickness of the second insulating layer is preferably 20 nm or less.
また、上記の半導体装置において、第１の絶縁層の上面、ソース電極の上面、及びドレイン電極の上面は、同一面であるのが好ましい。 In the above semiconductor device, the top surface of the first insulating layer, the top surface of the source electrode, and the top surface of the drain electrode are preferably the same surface.
本発明の別の一態様は、互いに離間してソース電極及びドレイン電極を形成し、ソース電極とドレイン電極との間隙に第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、第１の絶縁層の上面と、ソース電極の上面との高低差、または、第１の絶縁層の上面と、ドレイン電極の上面との高低差を、５ｎｍ未満とし、平坦化処理された第１の絶縁層上に接して、５ｎｍ以上の膜厚を有する第２の絶縁層を形成し、第２の絶縁層、ソース電極及びドレイン電極に接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、ゲート電極を形成する、半導体装置の作製方法である。 In another embodiment of the present invention, a source electrode and a drain electrode are formed apart from each other, a first insulating layer is formed in a gap between the source electrode and the drain electrode, and the surface of the first insulating layer is planarized By performing the treatment, the height difference between the upper surface of the first insulating layer and the upper surface of the source electrode, or the height difference between the upper surface of the first insulating layer and the upper surface of the drain electrode is set to less than 5 nm, and planarization is performed. A second insulating layer having a thickness of 5 nm or more is formed in contact with the treated first insulating layer, an oxide semiconductor layer is formed in contact with the second insulating layer, the source electrode, and the drain electrode; In this method, a gate insulating layer that covers the oxide semiconductor layer is formed, and a gate electrode is formed over the gate insulating layer.
また、本発明の別の一態様は、チャネル形成領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層を介してチャネル形成領域に重畳する第１のゲート電極と、チャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタを形成し、第１のトランジスタ上に、第１のゲート電極と電気的に接続する第２のソース電極または第２のドレイン電極を、互いに離間して形成し、ソース電極とドレイン電極との間隙に第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、第１の絶縁層の上面と、ソース電極の上面との高低差、または、第１の絶縁層の上面と、ドレイン電極の上面との高低差を、５ｎｍ未満とし、平坦化処理された第１の絶縁層上に接して、５ｎｍ以上の膜厚を有する第２の絶縁層を形成し、第２の絶縁層、ソース電極及びドレイン電極に接する酸化物半導体層を形成し、酸化物半導体層を覆う第２のゲート絶縁層を形成し、第２のゲート絶縁層上に、第２のゲート電極を形成する、半導体装置の作製方法である。 Another embodiment of the present invention is a channel formation region, a first gate insulating layer over the channel formation region, and a first gate electrode overlapping with the channel formation region with the first gate insulating layer interposed therebetween. Forming a first transistor having a first source electrode and a first drain electrode electrically connected to the channel formation region, and electrically connecting to the first gate electrode on the first transistor Forming a second source electrode or a second drain electrode spaced apart from each other, forming a first insulating layer in a gap between the source electrode and the drain electrode, and planarizing the surface of the first insulating layer The level difference between the upper surface of the first insulating layer and the upper surface of the source electrode, or the height difference between the upper surface of the first insulating layer and the upper surface of the drain electrode is set to less than 5 nm, and planarization treatment is performed. 5n in contact with the first insulating layer formed A second insulating layer having the above thickness is formed, an oxide semiconductor layer in contact with the second insulating layer, the source electrode, and the drain electrode is formed, and a second gate insulating layer that covers the oxide semiconductor layer is formed In this method, the second gate electrode is formed over the second gate insulating layer.
また、上記の半導体装置の作製方法において、第１の絶縁層を、プラズマＣＶＤ法によって形成し、第２の絶縁層を、スパッタ法によって形成するのが好ましい。 In the above method for manufacturing a semiconductor device, it is preferable that the first insulating layer be formed by a plasma CVD method and the second insulating layer be formed by a sputtering method.
また、上記の半導体装置の作製方法において、第２の絶縁層の膜厚を２０ｎｍ以下とするのが好ましい。 In the above method for manufacturing a semiconductor device, the thickness of the second insulating layer is preferably 20 nm or less.
なお、上記トランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いるのが好ましい。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率である３〜４と比較して非常に大きな値を有しているため、半導体装置の微細化が容易になる。または、ゲート絶縁層として、酸化物半導体層の構成元素から選択される一または複数の金属元素の酸化物を含む膜（例えば、酸化ガリウム膜）を好ましく用いることができる。
Note that the channel length L of the transistor is preferably less than 2 μm, more preferably 10 nm to 350 nm (0.35 μm). The thickness of the oxide semiconductor layer is 1 nm to 50 nm, preferably 2 nm to 20 nm, more preferably 3 nm to 15 nm. Thereby, a high-speed and low power consumption semiconductor device is realized. Further, a high dielectric constant material such as hafnium oxide is preferably used for the gate insulating layer. For example, hafnium oxide has a relative dielectric constant of about 15, and has a very large value as compared with the relative
また、酸化物半導体層としては、高純度化され、真性化または実質的に真性化された酸化物半導体を用いるのが好ましい。また、ゲート電極は、ソース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、ソース電極の端、およびドレイン電極の端と重畳するような構造としても良い。 For the oxide semiconductor layer, an oxide semiconductor that is highly purified and intrinsic or substantially intrinsic is preferably used. The gate electrode may have a structure overlapping with the source electrode and the drain electrode, or may have a structure in which only the end of the gate electrode overlaps with the end of the source electrode and the end of the drain electrode.
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。 Here, the semiconductor device refers to all devices that can function by utilizing semiconductor characteristics. For example, a display device, a memory device, an integrated circuit, and the like can be included in the semiconductor device.
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。 In the present specification and the like, the terms “upper” and “lower” do not limit that the positional relationship between the constituent elements is “directly above” or “directly below”. For example, the expression “a gate electrode over a gate insulating layer” does not exclude the case where another component is included between the gate insulating layer and the gate electrode. In addition, the terms “upper” and “lower” are merely expressions used for convenience of explanation, and include terms in which the top and bottom are interchanged unless otherwise specified.
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。 Further, in this specification and the like, the terms “electrode” and “wiring” do not functionally limit these components. For example, an “electrode” may be used as part of a “wiring” and vice versa. Furthermore, the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。 In addition, the functions of “source” and “drain” may be switched when transistors having different polarities are employed or when the direction of current changes in circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。 Note that in this specification and the like, “electrically connected” includes a case of being connected via “something having an electric action”. Here, the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets. For example, “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の生産数が増大する。これにより、半導体装置の製造コストを低減することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。 According to one embodiment of the disclosed invention, problems associated with miniaturization can be solved; as a result, the transistor size can be sufficiently reduced. By sufficiently reducing the transistor size, the area occupied by the semiconductor device is reduced, and the number of semiconductor devices produced per substrate is increased. Thereby, the manufacturing cost of the semiconductor device can be reduced. In addition, it is possible to obtain effects such as high-speed operation and low power consumption by reducing the channel length. That is, according to one embodiment of the disclosed invention, miniaturization of a transistor including an oxide semiconductor is achieved, so that various effects associated therewith can be obtained.
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。 As described above, according to one embodiment of the disclosed invention, a semiconductor device in which miniaturization is achieved while suppressing defects or maintaining favorable characteristics can be provided.
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 An example of an embodiment of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。 Note that the position, size, range, and the like of each component illustrated in the drawings and the like may not represent the actual position, size, range, or the like for easy understanding. Therefore, the disclosed invention is not necessarily limited to the position, size, range, or the like disclosed in the drawings and the like.
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。 It should be noted that ordinal numbers such as “first”, “second”, and “third” in this specification and the like are added to avoid confusion between components and are not limited numerically. To do.
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１及び図２を参照して説明する。
(Embodiment 1)
In this embodiment, a structure and a manufacturing method of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS.
〈半導体装置の構成例〉
図１には、半導体装置の構成例を示す。図１（Ａ）は、第１の構成例であり、図１（Ｂ）は、図１（Ａ）の変形例である。
<Configuration example of semiconductor device>
FIG. 1 illustrates a configuration example of a semiconductor device. 1A is a first configuration example, and FIG. 1B is a modification of FIG. 1A.
図１（Ａ）におけるトランジスタ１６２は、基体１４０上に、互いに離間して設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａとドレイン電極１４２ｂとの間隙に設けられた第１の絶縁層１４３ｂと、第１の絶縁層１４３ｂ上に接して設けられた第２の絶縁層１４５ｂと、第２の絶縁層１４５ｂ、ソース電極１４２ａ及びドレイン電極１４２ｂと接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたゲート電極１４８ａと、を有する。
A
トランジスタ１６２において、第１の絶縁層１４３ｂは、ソース電極１４２ａにおいてドレイン電極１４２ｂと対向する側面と、ドレイン電極１４２ｂにおいてソース電極１４２ａに対向する側面と、に接し、また、ソース電極１４２ａとドレイン電極１４２ｂとの間隙を埋め込むように設けられている。また、第１の絶縁層１４３ｂの上面と、ソース電極１４２ａの上面との高低差、または、第１の絶縁層１４３ｂの上面と、ドレイン電極１４２ｂの上面との高低差は、５ｎｍ未満であり、第２の絶縁層１４５ｂの膜厚は５ｎｍ以上である。したがって、第２の絶縁層１４５ｂの上面とソース電極１４２ａの上面、または第２の絶縁層１４５ｂの上面とドレイン電極１４２ｂの上面には、高低差が存在し、第２の絶縁層１４５ｂの上面は、ソース電極１４２ａの上面またはドレイン電極１４２ｂの上面よりも突出している。
In the
なお、第１の絶縁層１４３ｂの上面、ソース電極１４２ａの上面、及びドレイン電極１４２ｂの上面は、同一面とするのが好ましい。また、第２の絶縁層１４５ｂの膜厚は２０ｎｍ以下とするのが好ましい。すなわち、トランジスタ１６２の被形成表面（基体１４０の表面）から第２の絶縁層１４５ｂの上面までの高さは、トランジスタ１６２の被形成表面（基体１４０の表面）からソース電極１４２ａ及びドレイン電極１４２ｂの上面までの高さよりも高く、その高低差は５ｎｍ以上２０ｎｍ以下であるのが好ましい。なお、ここで、「上面」（例えば、第１の絶縁層１４３ｂの上面）とは、基体１４０の表面と平行な面を示すものとする。
Note that the top surface of the first insulating
上述のように、ソース電極１４２ａとドレイン電極１４２ｂとの間隙を、第１の絶縁層１４３ｂで埋め込むことで、酸化物半導体層１４４の被覆性を向上させ、断線や接続不良を防止することができる。
As described above, the gap between the
また、第２の絶縁層１４５ｂとソース電極１４２ａとの上面、または、第２の絶縁層１４５ｂの上面とドレイン電極１４２ｂの上面とに、僅かな高低差（好ましくは、５ｎｍ以上２０ｎｍ以下）を設けることで、電流のパスが延長され、また、酸化物半導体層１４４の一部に高抵抗な領域が設けられることになる。これにより、トランジスタ１６２における電界の集中を緩和して、短チャネル効果を抑制することが可能である。
In addition, a slight difference in height (preferably 5 nm to 20 nm) is provided between the upper surface of the second insulating
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
Here, it is preferable that the
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといった比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジスタは、現実的には使い物にならない。一方で、高純度化され、真性化または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタを容易に実現することが可能である。 Note that as disclosed in Non-Patent Document 7 and the like, when an n-type oxide semiconductor having a large carrier density of 2 × 10 19 / cm 3 is used, the channel length is relatively large such as 2 μm to 100 μm. However, if such a material is used for a transistor with a miniaturized structure (channel length of less than 2 μm), the threshold voltage of the transistor is greatly shifted to a normally-off type transistor. It becomes extremely difficult to realize. That is, a transistor having a channel length of less than 2 μm manufactured using such a material is not practically usable. On the other hand, the carrier density of the highly purified, intrinsic or substantially intrinsic oxide semiconductor is at least less than 1 × 10 14 / cm 3 , and the normally-on problem occurs as described above. Therefore, a transistor having a channel length of less than 2 μm can be easily realized.
図１（Ｂ）におけるトランジスタ２６２は、図１（Ｂ）におけるトランジスタ１６２の変形例である。具体的には、図１（Ａ）に示す構成において、ソース電極１４２ａ、およびドレイン電極１４２ｂを、テーパー形状を有するソース電極２４２ａ、およびドレイン電極２４２ｂとしたものに相当する。テーパー角は、例えば、３０°以上６０°以下とすることができる。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極２４２ａ）を、その断面（基体１４０の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
A
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の例について、図２を参照して説明する。ここで、図２は図１（Ａ）に示すトランジスタ１６２の作製方法の例について示す図である。なお、図１（Ｂ）に示す構成は、図１（Ａ）に示す構成と同様に作製することができる。
<Example of manufacturing method of semiconductor device>
Next, an example of a method for manufacturing the semiconductor device will be described with reference to FIGS. Here, FIG. 2 illustrates an example of a method for manufacturing the
まず、基体１４０上に、導電層を形成し、当該導電層を選択的にエッチングすることにより、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図２（Ａ）参照）。
First, a conductive layer is formed over the
基体１４０として使用することができるものに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを基体として適用することが可能であり、さらに、これらの基板上に半導体素子が設けられているものを基体として用いてもよい。また、基体１４０上には下地膜が形成されていても良い。
There is no particular limitation on what can be used as the
ソース電極１４２ａ及びドレイン電極１４２ｂを形成するための導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
The conductive layer for forming the
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、図１（Ｂ）に示すテーパー形状を有するソース電極２４２ａ、およびドレイン電極２４２ｂへの加工が容易である。
The conductive layer may have a single layer structure or a stacked structure of two or more layers. For example, a single-layer structure of a titanium film or a titanium nitride film, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is laminated on an aluminum film, or a two-layer structure in which a titanium film is laminated on a titanium nitride film Examples of the structure include a three-layer structure in which a titanium film, an aluminum film, and a titanium film are stacked. Note that in the case where the conductive layer has a single-layer structure of a titanium film or a titanium nitride film, the
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。 The conductive layer may be formed using a conductive metal oxide. The conductive metal oxide may be abbreviated as indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), indium oxide tin oxide alloy (In 2 O 3 —SnO 2 , ITO). Indium oxide zinc oxide alloy (In 2 O 3 —ZnO), or a metal oxide material containing silicon or silicon oxide can be used.
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極、およびドレイン電極がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。 Note that the etching of the conductive layer may be performed using either dry etching or wet etching, but it is preferable to use dry etching with good controllability for miniaturization. Alternatively, the source electrode and the drain electrode to be formed may be tapered. The taper angle can be, for example, 30 ° or more and 60 ° or less.
トランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
The channel length (L) of the
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように第１の絶縁層１４３ａを形成する（図２（Ｂ）参照）。
Next, a first insulating
第１の絶縁層１４３ａは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。第１の絶縁層１４３ａの形成方法に特に限定はないが、ソース電極１４２ａとドレイン電極１４２ｂとの微細な間隙、特に、ソース電極１４２ａ（またはドレイン電極１４２ｂ）の下端周辺及び側壁に接して、被覆性良く第１の絶縁層１４３ａを形成するためには、プラズマＣＶＤ法等のＣＶＤ法を用いるのが好ましい。
The first insulating
次に、第１の絶縁層１４３ａをＣＭＰ（化学的機械的研磨）処理、またはエッチバック処理によって薄膜化及び平坦化して、ソース電極１４２ａおよびドレイン電極１４２ｂの表面を露出させ、第１の絶縁層１４３ｂを形成する（図２（Ｃ）参照）。この平坦化処理によって、第１の絶縁層１４３ｂの上面と、ソース電極１４２ａの上面との高低差、または、第１の絶縁層１４３ｂの上面と、ドレイン電極１４２ｂの上面との高低差が、５ｎｍ未満となるよう、好ましくは、第１の絶縁層１４３ｂの上面、ソース電極１４２ａの上面、及びドレイン電極１４２ｂの上面が、同一面となるよう、第１の絶縁層１４３ａを薄膜化及び平坦化する。
Next, the first insulating
なお、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、第１の絶縁層１４３ｂの表面の平坦性をさらに向上させることができる。また、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。
The CMP process is a technique for flattening the surface by a combined chemical and mechanical action based on the surface of the workpiece. More specifically, a polishing cloth is attached on the polishing stage, and the polishing stage and the workpiece are rotated or swung while supplying slurry (abrasive) between the workpiece and the polishing cloth. The surface of the workpiece is polished by the chemical reaction between the slurry and the surface of the workpiece and the mechanical polishing action between the polishing cloth and the workpiece. . The CMP process may be performed only once or a plurality of times. When performing the CMP process in a plurality of times, it is preferable to perform primary polishing at a low polishing rate after performing primary polishing at a high polishing rate. By combining polishing with different polishing rates in this way, the flatness of the surface of the first insulating
次に、ソース電極１４２ａ及びドレイン電極１４２ｂを覆って、第１の絶縁層１４３ｂ上に、第２の絶縁層１４５ａを、５ｎｍ以上好ましくは２０ｎｍ以下の膜厚で形成する（図２（Ｄ）参照）。第２の絶縁層１４５ａは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができ、第１の絶縁層１４３ｂと同じ材料を用いるのが好ましい。第２の絶縁層１４５ａの一部は、後に酸化物半導体層１４４が接することになるから、第２の絶縁層１４５ａの材料としては、特に酸化シリコンを用いるのが好適である。第２の絶縁層１４５ａの形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。なお、第１の絶縁層１４３ａを、被覆性の良好なプラズマＣＶＤ法を用いて形成し、第２の絶縁層１４５ａを水分の低減が可能なスパッタ法を用いて形成する場合、トランジスタ１６２において、第２の絶縁層１４５ｂに含まれる水素濃度は、第１の絶縁層１４３ｂに含まれる水素濃度よりも低くなる。また、第１の絶縁層１４３ａと第２の絶縁層１４５ａの材料及び成膜方法が同じ場合等において、トランジスタ１６２において、第１の絶縁層１４３ｂと第２の絶縁層１４５ｂとの境界の判別が極めて困難な場合もある。
Next, the second insulating
次に、フォトリソグラフィ工程によって、第２の絶縁層１４５ａ上に、レジストマスクを形成し、ソース電極１４２ａおよびドレイン電極１４２ｂと重畳する領域の第２の絶縁層１４５ａをエッチングにより選択的除去にして、ソース電極１４２ａおよびドレイン電極１４２ｂにまで達する開口が形成された第２の絶縁層１４５ｂを形成する（図２（Ｅ）参照）。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Next, a resist mask is formed over the second insulating
第２の絶縁層１４５ａのエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良い。また、第２の絶縁層１４５ａのエッチングは、形成される開口が斜面を有する形状となるように行うのが望ましい。当該斜面は、例えば、当該斜面をその断面（基体１４０の表面と直交する面）に垂直な方向から観察した際に、基体１４０の表面と当該斜面とのなす角が３０°以上６０°以下となる形状とすると良い。このような条件で第２の絶縁層１４５ａのエッチングを行うことにより、後に第２の絶縁層１４５ｂを覆うように形成される酸化物半導体層の被覆性を向上し、酸化物半導体層の断線などを防止することができる。なお、ドライエッチングを用いることにより、形成される開口の側壁が鋭くなり、微細なパターンを成膜することができるため好ましい。
The etching of the second insulating
上記のエッチング工程によって、ソース電極１４２ａおよびドレイン電極１４２ｂの端は、第２の絶縁層１４５ｂに覆われることになる。ただし、開口形成時のパターニング精度を高め、第２の絶縁層１４５ｂのチャネル長方向の長さを第１の絶縁層１４３ｂのチャネル長方向の長さと一致させることで、ソース電極１４２ａおよびドレイン電極１４２ｂの端が、第２の絶縁層１４５ｂに覆われない構成とすることも可能である。形成された第２の絶縁層１４５ｂとソース電極１４２ａとの上面、または、第２の絶縁層１４５ｂの上面とドレイン電極１４２ｂの上面とは、僅かな高低差（好ましくは、５ｎｍ以上２０ｎｍ以下）を有する。
Through the above etching process, the ends of the
次に、ソース電極１４２ａ、ドレイン電極１４２ｂ、および第２の絶縁層１４５ｂに接するように、酸化物半導体層１４４を形成した後、当該酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する。
Next, after the
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いて形成することができる。
The
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。 Among them, an In—Ga—Zn—O-based oxide semiconductor material has a sufficiently high resistance when no electric field is applied and can have a sufficiently small off-state current. It is suitable as a semiconductor material used for the apparatus.
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。 As a typical example of the In—Ga—Zn—O-based oxide semiconductor material, one represented by InGaO 3 (ZnO) m (m> 0) is given. In addition, there is an oxide semiconductor material in which M is used instead of Ga and is expressed as InMO 3 (ZnO) m (m> 0). Here, M represents one metal element or a plurality of metal elements selected from gallium (Ga), aluminum (Al), iron (Fe), nickel (Ni), manganese (Mn), cobalt (Co), and the like. Show. For example, as M, Ga, Ga and Al, Ga and Fe, Ga and Ni, Ga and Mn, Ga and Co, and the like can be applied. It should be noted that the above composition is derived from the crystal structure and is merely an example.
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
A target for forming the
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
In this embodiment, the
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。 The relative density of the metal oxide in the metal oxide target is 80% or more, preferably 95% or more, more preferably 99.9% or more. By using a metal oxide target with a high relative density, an oxide semiconductor layer with a dense structure can be formed.
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
The atmosphere in which the
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
In the formation of the
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、開示する発明の一態様では、酸化物半導体層１４４の形成表面を十分に平坦化している。このため、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。
As a formation condition of the
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば、第２の絶縁層１４５ｂの表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
Note that before the
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
After the
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。 The heat treatment can be performed, for example, by introducing an object to be processed into an electric furnace using a resistance heating element and the like under a nitrogen atmosphere at 450 ° C. for 1 hour. During this time, the oxide semiconductor layer is not exposed to the air so that water and hydrogen are not mixed.
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。 The heat treatment apparatus is not limited to an electric furnace, and an apparatus for heating an object to be processed by heat conduction or heat radiation from a medium such as a heated gas may be used. For example, a rapid thermal annealing (RTA) device such as a GRTA (Gas Rapid Thermal Anneal) device or an LRTA (Lamp Rapid Thermal Anneal) device can be used. The LRTA apparatus is an apparatus that heats an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. The GRTA apparatus is an apparatus that performs heat treatment using a high-temperature gas. As the gas, an inert gas that does not react with an object to be processed by heat treatment, such as nitrogen or a rare gas such as argon, is used.
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。 For example, as the first heat treatment, a GRTA process may be performed in which an object to be processed is put in a heated inert gas atmosphere and heated for several minutes, and then the object to be processed is extracted from the inert gas atmosphere. When GRTA treatment is used, high-temperature heat treatment can be performed in a short time. In addition, application is possible even under temperature conditions exceeding the heat resistance temperature of the object to be processed. Note that the inert gas may be switched to a gas containing oxygen during the treatment. This is because the defect level in the energy gap due to oxygen deficiency can be reduced by performing the first heat treatment in an atmosphere containing oxygen.
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。 Note that as the inert gas atmosphere, an atmosphere containing nitrogen or a rare gas (such as helium, neon, or argon) as a main component and not including water, hydrogen, or the like is preferably used. For example, the purity of nitrogen or a rare gas such as helium, neon, or argon introduced into the heat treatment apparatus is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1 ppm or less). , Preferably 0.1 ppm or less).
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。 In any case, a transistor with extremely excellent characteristics can be realized by reducing impurities by the first heat treatment and forming an oxide semiconductor layer that is almost i-type (intrinsic) or i-type.
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
By the way, since the above heat treatment (first heat treatment) has an effect of removing hydrogen, water, and the like, the heat treatment can be referred to as dehydration treatment, dehydrogenation treatment, or the like. The dehydration treatment or dehydrogenation treatment can be performed at the timing after the
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行うことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
After the
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ガリウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
The
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率である３〜４と比較して非常に大きな値を有しているため、好ましい。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウムなどのいずれかを含む膜との積層構造としてもよい。
As described above, when the gate insulating layer is thin, gate leakage due to the tunnel effect or the like becomes a problem. In order to solve the problem of gate leakage, hafnium oxide, tantalum oxide, yttrium oxide, hafnium silicate (HfSixOy (x> 0, y> 0)) and nitrogen-added hafnium silicate (HfSixOy (HfSixOy (HfSixOy)) high dielectric constant (high-k) materials such as x> 0, y> 0)) and hafnium aluminate to which nitrogen is added (HfAlxOy (x> 0, y> 0)) are preferably used. By using a high-k material for the
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
After the
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
Note that in this embodiment, the second heat treatment is performed after the
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
As described above, by applying at least one of the first heat treatment and the second heat treatment, the
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図２（Ｆ）参照）。ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａやドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極１４８ａの一部がソース電極１４２ａおよびドレイン電極１４２ｂと重畳する構造を採用しているが、開示する発明はこれに限定されない。ゲート電極１４８ａの端とソース電極１４２ａの端、および、ゲート電極１４８ａの端とドレイン電極１４２ｂの端が一致するような構造を採ることもできる。
Next, a
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する。
Through the above steps, the
また、上述の構成に加えて、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、単層構造または積層構造の絶縁層を形成してもよい。該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いてＰＶＤ法やＣＶＤ法などにより形成することができる。なお、絶縁層に、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いると、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるため好ましい。
In addition to the above structure, an insulating layer having a single-layer structure or a stacked structure may be formed so as to cover the
なお、上記絶縁層は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層を形成することで、半導体装置を微細化した場合などにおいても、絶縁層上に、電極や配線などを好適に形成することができるためである。なお、絶縁層の平坦化は、ＣＭＰなどの方法を用いて行うことができる。 Note that the insulating layer is desirably formed so as to have a flat surface. This is because by forming the insulating layer so that the surface is flat, an electrode, a wiring, or the like can be preferably formed over the insulating layer even when the semiconductor device is miniaturized. Note that the insulating layer can be planarized by a method such as CMP.
または、トランジスタ１６２を形成後に、各種配線や電極などをさらに形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
Alternatively, various wirings, electrodes, and the like may be further formed after the
上述のように、ソース電極１４２ａとドレイン電極１４２ｂとの間隙を、第１の絶縁層１４３ｂで埋め込むことで、酸化物半導体層１４４の被覆性を向上させ、断線や接続不良を防止することができる。
As described above, the gap between the
また、第２の絶縁層１４５ｂとソース電極１４２ａとの上面、または、第２の絶縁層１４５ｂの上面とドレイン電極１４２ｂの上面とに、僅かな高低差（好ましくは、５ｎｍ以上２０ｎｍ以下）を設けることで、電流のパスが延長され、また、酸化物半導体層１４４の一部に高抵抗な領域が設けられることになる。これにより、トランジスタ１６２における電界の集中を緩和して、短チャネル効果を抑制することが可能である。
In addition, a slight difference in height (preferably 5 nm to 20 nm) is provided between the upper surface of the second insulating
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。
In the
このように高純度化され、真性化または実質的に真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。また、このように高純度化され、真性化または実質的に真性化された酸化物半導体層１４４を用いることで、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることも可能である。
By using the
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図３乃至図５を参照して説明する。
(Embodiment 2)
In this embodiment, a structure and a manufacturing method of a semiconductor device according to another embodiment of the disclosed invention will be described with reference to FIGS.
〈半導体装置の構成例〉
図３は、半導体装置の構成の一例である。図３（Ａ）には、半導体装置の断面を、図３（Ｂ）には、半導体装置の平面を、それぞれ示す。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、本実施の形態では主として半導体装置の構成について述べるものとする。なお、図３に示す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。
<Configuration example of semiconductor device>
FIG. 3 illustrates an example of a structure of the semiconductor device. 3A illustrates a cross section of the semiconductor device, and FIG. 3B illustrates a plan view of the semiconductor device. Note that the details of the operation of the semiconductor device will be described in a later embodiment, and thus, in this embodiment, the structure of the semiconductor device is mainly described. Note that the semiconductor device illustrated in FIGS. 3A and 3B is an example of a semiconductor device having a predetermined function, and does not necessarily represent the semiconductor device of the disclosed invention. The semiconductor device according to the disclosed invention can have other functions by appropriately changing electrode connection relations or the like.
図３（Ａ）は、図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図３（Ａ）および図３（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジスタ１６２に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４を備えている。
FIG. 3A corresponds to a cross section taken along lines A1-A2 and B1-B2 in FIG. The semiconductor device illustrated in FIGS. 3A and 3B includes a
ここで、トランジスタ１６０は、トランジスタ１６２よりもスイッチング速度が速い（例えば、電界効果移動度の値が大きい）トランジスタを用いるのが好ましい。すなわち、トランジスタ１６０には、酸化物半導体以外の半導体材料を用いたトランジスタを適用するのが好ましい。トランジスタ１６０に用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。
Here, the
図３におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
A
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図３に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
An element
図３におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２の構成と同様であり、ゲート電極１４８ａを形成後、絶縁層１５０及び絶縁層１５２を設けた構成としている。ただし、本実施の形態においては、トランジスタ１６２のソース電極１４２ａ（ドレイン電極の場合もある）と、トランジスタ１６０のゲート電極１１０とは接続されている。なお、トランジスタ１６２に代えて、トランジスタ２６２を用いることができるのは言うまでもない。
The structure of the
図３における容量素子１６４は、ソース電極１４２ａ（ドレイン電極の場合もある）、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。なお、電極１４８ｂは、トランジスタ１６２におけるゲート電極１４８ａと同様の工程で形成される。
A
なお、図３の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
Note that in the
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
In this embodiment, the
なお、開示する発明に係る半導体装置の構成は、図３に示されるものに限定されない。開示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。 Note that the structure of the semiconductor device according to the disclosed invention is not limited to that illustrated in FIG. Since the technical idea of the disclosed invention is to form a stacked structure using an oxide semiconductor and a material other than an oxide semiconductor, details such as electrode connection relations can be changed as appropriate. it can.
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の一例について図４および図５を用いて説明する。なお、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主として、トランジスタ１６０の作製方法について説明する。
<Example of manufacturing method of semiconductor device>
Next, an example of a method for manufacturing the semiconductor device will be described with reference to FIGS. Note that a method for manufacturing the
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
First, the
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
In particular, when a single crystal semiconductor substrate such as silicon is used as the
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
Note that an impurity element may be added to a region which later becomes the
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
Next, a
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
Next, etching is performed using the
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
Next, an insulating layer is formed so as to cover the
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
Next, an insulating layer is formed on the surface of the
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
The insulating layer will be a gate insulating layer later, and can be formed by, for example, heat treatment (thermal oxidation treatment, thermal nitridation treatment, or the like) on the surface of the
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。 The layer including a conductive material can be formed using a metal material such as aluminum, copper, titanium, tantalum, or tungsten. Alternatively, a layer including a conductive material may be formed using a semiconductor material such as polycrystalline silicon. There is no particular limitation on the formation method, and various film formation methods such as an evaporation method, a CVD method, a sputtering method, and a spin coating method can be used. Note that in this embodiment, an example of the case where the layer including a conductive material is formed using a metal material is described.
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図４（Ｃ）参照）。
After that, the insulating layer and the layer including a conductive material are selectively etched, so that the
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図５（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
Next, phosphorus (P), arsenic (As), or the like is added to the
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
Note that a sidewall insulating layer may be formed around the
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図５（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
Next, a
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図５（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
Next, heat treatment is performed to react the
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
As the heat treatment, for example, heat treatment by flash lamp irradiation can be used. Of course, other heat treatment methods may be used, but in order to improve the controllability of the chemical reaction related to the formation of the metal compound, it is desirable to use a method capable of realizing a heat treatment for a very short time. Note that the metal compound region is formed by a reaction between a metal material and a semiconductor material, and is a region in which conductivity is sufficiently increased. By forming the metal compound region, the electrical resistance can be sufficiently reduced and the device characteristics can be improved. Note that the
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図５（Ｂ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
Next, the insulating
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図５（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
Through the above steps, the
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図５（Ｃ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層１３０は、その表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下となるように平坦化する。このようにすることで、絶縁層１３０上に形成される半導体装置の特性を向上することができる。
After that, as treatment before formation of the
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。 Note that before and after each of the above steps, a step of forming an electrode, a wiring, a semiconductor layer, an insulating layer, or the like may be further included. For example, a highly integrated semiconductor device can be realized by adopting a multilayer wiring structure including a laminated structure of an insulating layer and a conductive layer as a wiring structure.
その後、トランジスタ１６２および容量素子１６４を形成することで、半導体装置が完成する。
After that, the
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
(Embodiment 3)
In this embodiment, an example of application of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS. Here, an example of a storage device will be described. Note that in the circuit diagrams, an OS symbol may be added to indicate a transistor including an oxide semiconductor.
図６（Ａ−１）に示す、記憶装置として用いることができる半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方は、容量素子１０２０の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
In the semiconductor device that can be used as the memory device illustrated in FIG. 6A-1, the first wiring (1st Line) and the source electrode of the
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタ１６２を用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１０１０をオフ状態とすることで、トランジスタ１０００のゲート電極の電位を極めて長時間にわたって保持することが可能である。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタ１０１０の短チャネル効果を抑制し、且つ微細化を達成することができる。そして、容量素子１０２０を有することにより、トランジスタ１０００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子１０２０としては、例えば、先の実施の形態で示した容量素子を用いることができる。
Here, a transistor including an oxide semiconductor is used as the
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタ１６０を用いることができる。
As the
また、図６（Ｂ）に示すように、容量素子１０２０を設けない構成とすることも可能である。
Further, as illustrated in FIG. 6B, a structure in which the
図６（Ａ−１）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
In the semiconductor device illustrated in FIG. 6A-1, information can be written, held, and read as follows by utilizing the feature that the potential of the gate electrode of the
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極に与えられた電荷が保持される（保持）。
First, information writing and holding will be described. First, the potential of the fourth wiring is set to a potential at which the
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電極の電荷は長時間にわたって保持される。
Since the off-state current of the
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
Next, reading of information will be described. When an appropriate potential (read potential) is applied to the fifth wiring in a state where a predetermined potential (constant potential) is applied to the first wiring, the first wiring is changed according to the amount of charge held in the gate electrode of the
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１０００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
Note that in the case where memory cells are arranged in an array, it is necessary to read only information of a desired memory cell. As described above, when the information of a predetermined memory cell is read and the information of other memory cells is not read, the fifth wiring of the memory cell that is not the read target is irrespective of the state of the gate electrode. A potential at which the
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
Next, information rewriting will be described. Information rewriting is performed in the same manner as the above information writing and holding. That is, the potential of the fourth wiring is set to a potential at which the
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。 As described above, the semiconductor device according to the disclosed invention can directly rewrite information by writing information again. For this reason, it is not necessary to extract charges from the floating gate using a high voltage required in a flash memory or the like, and it is possible to suppress a decrease in operation speed due to the erase operation. That is, high-speed operation of the semiconductor device is realized.
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
Note that the source electrode or the drain electrode of the
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
For example, when the off-state current of the
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。 In this case, there is no problem of deterioration of the gate insulating film (tunnel insulating film) pointed out in the conventional floating gate type transistor. That is, the problem of deterioration of the gate insulating film when electrons are injected into the floating gate, which has been a problem in the past, can be solved. This means that there is no limit on the number of times of writing in principle. Further, the high voltage required for writing and erasing in the conventional floating gate type transistor is not necessary.
図６（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図６（Ａ−２）のように考えることが可能である。つまり、図６（Ａ−２）では、トランジスタ１０００および容量素子１０２０が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
The semiconductor device illustrated in FIG. 6A-1 can be considered as illustrated in FIG. 6A-2 in which elements such as a transistor included in the semiconductor device include a resistor and a capacitor. That is, in FIG. 6A-2, the
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１０１０のオフ電流によって決定されることになる。
When a resistance value (also referred to as an effective resistance) between the source electrode and the drain electrode when the
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
On the other hand, when the conditions are not satisfied, it is difficult to secure a sufficient holding period even when the off-state current of the
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。 On the other hand, it is desirable that C1 and C2 satisfy the relationship of C1 ≧ C2. By increasing C1, when the potential of the floating gate portion FG is controlled by the fifth wiring, the potential of the fifth wiring can be efficiently applied to the floating gate portion FG. This is because the potential difference between the potentials applied to (for example, the read potential and the non-read potential) can be kept low.
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
By satisfying the above relationship, a more preferable semiconductor device can be realized. Note that R1 and R2 are controlled by the gate insulating layer of the
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。 In the semiconductor device shown in the present embodiment, the floating gate portion FG operates in the same manner as the floating gate of a floating gate type transistor such as a flash memory. However, the floating gate portion FG of the present embodiment is a flash memory. It has characteristics that are essentially different from those of floating gates. In the flash memory, since the voltage applied to the control gate is high, it is necessary to maintain a certain distance between the cells in order to prevent the influence of the potential from reaching the floating gate of the adjacent cell. This is one of the factors that hinder the high integration of semiconductor devices. This factor is due to the fundamental principle of flash memory in which a tunneling current is generated by applying a high electric field.
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。 Further, due to the above principle of the flash memory, the deterioration of the insulating film proceeds, and another problem of the limit of the number of rewrites (about 10 4 to 10 5 times) occurs.
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。 A semiconductor device according to the disclosed invention operates by switching of a transistor including an oxide semiconductor and does not use the above-described principle of charge injection by a tunnel current. That is, a high electric field for injecting charges as in a flash memory is not necessary. As a result, it is not necessary to consider the influence of a high electric field due to the control gate on the adjacent cells, so that high integration is facilitated.
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。 Further, since no charge injection by a tunnel current is used, there is no cause for deterioration of the memory cell. That is, it has higher durability and reliability than the flash memory.
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。 Another advantage over the flash memory is that a high electric field is unnecessary and a large peripheral circuit (such as a booster circuit) is unnecessary.
なお、Ｃ１を構成する絶縁層の比誘電率εｒ１と、Ｃ２を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、Ｃ１の面積Ｓ１と、Ｃ２の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、Ｃ１においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、Ｃ２においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。 When the relative dielectric constant εr1 of the insulating layer constituting C1 and the relative dielectric constant εr2 of the insulating layer constituting C2 are different from each other, the area S1 of C1 and the area S2 of C2 are 2 · S2 It is easy to realize C1 ≧ C2 while satisfying ≧ S1 (preferably S2 ≧ S1). Specifically, for example, in C1, a stacked structure of a film made of a high-k material such as hafnium oxide or a film made of a high-k material such as hafnium oxide and a film made of an oxide semiconductor is adopted. εr1 is set to 10 or more, preferably 15 or more, and in C2, silicon oxide can be adopted so that εr2 = 3-4.
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。 By using such a structure in combination, the semiconductor device according to the disclosed invention can be further highly integrated.
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。 Although the above description is about the case of using an n-type transistor (n-channel transistor) having electrons as majority carriers, a p-type transistor having holes as majority carriers is used instead of the n-type transistor. Needless to say, you can.
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。 As described above, a semiconductor device according to one embodiment of the disclosed invention uses a writing transistor with little leakage current (off-state current) between a source and a drain in an off state, and a semiconductor material different from the writing transistor A nonvolatile memory cell including a reading transistor and a capacitor is included.
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃）において１００ｚＡ（１×１０−１９Ａ）程度以下に低減することは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。 In a normal silicon semiconductor, it is difficult to reduce the leakage current (off-state current) to about 100 zA (1 × 10 −19 A) or less at a temperature during use (for example, 25 ° C.). This can be achieved in a transistor obtained by processing under appropriate conditions. Therefore, a transistor including an oxide semiconductor is preferably used as the writing transistor.
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。 Further, since a transistor using an oxide semiconductor has a small subthreshold swing value (S value), the switching speed can be sufficiently increased even when the mobility is relatively low. Therefore, by using the transistor as a writing transistor, the rising edge of the writing pulse given to the floating gate portion FG can be made extremely steep. Further, since the off-state current is small, the amount of charge held in the floating gate portion FG can be reduced. That is, when a transistor including an oxide semiconductor is used as a writing transistor, information can be rewritten at high speed.
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。 As a reading transistor, there is no limitation on off-state current, but it is desirable to use a transistor that operates at high speed in order to increase the reading speed. For example, a transistor with a switching speed of 1 nanosecond or less is preferably used as the reading transistor.
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。 In this manner, by using a transistor including an oxide semiconductor as a writing transistor and using a transistor using a semiconductor material other than an oxide semiconductor as a reading transistor, information can be retained for a long time. In addition, a semiconductor device that can be used as a memory device and can read information at high speed can be realized.
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタ１６２を用いることにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
Further, by using the
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７および図８を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
(Embodiment 4)
In this embodiment, application examples of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS. Here, an example of a storage device will be described. Note that in the circuit diagrams, an OS symbol may be added to indicate a transistor including an oxide semiconductor.
図７（Ａ）および図７（Ｂ）は、図６（Ａ−１）に示す半導体装置（以下、メモリセル１０５０とも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図７（Ａ）は、メモリセル１０５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル１０５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
7A and 7B can be used as a memory device formed using a plurality of semiconductor devices (hereinafter also referred to as memory cells 1050) illustrated in FIG. 6A-1. It is a circuit diagram of a semiconductor device. FIG. 7A is a circuit diagram of a so-called NAND type semiconductor device in which
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０５０を有する。図７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
The semiconductor device illustrated in FIG. 7A includes a source line SL, a bit line BL, a first signal line S1, a plurality of second signal lines S2, a plurality of word lines WL, and a plurality of
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
In each
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモリセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のソース電極は、ソース線と電気的に接続される。
In addition, the source electrode of the
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
In the semiconductor device illustrated in FIG. 7A, writing operation and reading operation are performed for each row. The write operation is performed as follows. A potential at which the
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
The read operation is performed as follows. First, a potential at which the
図７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０５０を有する。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
The semiconductor device illustrated in FIG. 7B includes a plurality of source lines SL, bit lines BL, first signal lines S1, second signal lines S2, and word lines WL, and a plurality of
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
In the semiconductor device illustrated in FIG. 7B, writing operation and reading operation are performed for each row. The writing operation is performed by a method similar to that of the semiconductor device illustrated in FIG. The read operation is performed as follows. First, a potential at which the
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲート電極に与える電位を３以上用意して、各メモリセル１０５０が保持する情報量を増加させても良い。例えば、トランジスタ１０００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
Note that in the above description, the amount of information held in each
次に、図７に示す半導体装置などに用いることができる読み出し回路の一例について図８を用いて説明する。 Next, an example of a reading circuit that can be used for the semiconductor device illustrated in FIG. 7 is described with reference to FIGS.
図８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。 FIG. 8A shows an outline of a reading circuit. The reading circuit includes a transistor and a sense amplifier circuit.
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。 At the time of reading, the terminal A is connected to a bit line to which a memory cell to be read is connected. A bias potential Vbias is applied to the gate electrode of the transistor, and the potential of the terminal A is controlled.
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態となり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗状態となる。
The
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。 When the memory cell is in a high resistance state, the potential of the terminal A becomes higher than the reference potential Vref, and the sense amplifier outputs a potential corresponding to the potential of the terminal A. On the other hand, when the memory cell is in a low resistance state, the potential of the terminal A becomes lower than the reference potential Vref, and the sense amplifier circuit outputs a potential corresponding to the potential of the terminal A.
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。 In this manner, data can be read from the memory cell by using the reading circuit. Note that the reading circuit in this embodiment is an example. Other circuits may be used. Further, the reading circuit may include a precharge circuit. A reference bit line may be connected instead of the reference potential Vref.
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。 FIG. 8B illustrates a differential sense amplifier which is an example of a sense amplifier circuit. The differential sense amplifier has input terminals Vin (+) and Vin (−) and an output terminal Vout, and amplifies the difference between Vin (+) and Vin (−). If Vin (+)> Vin (−), Vout is approximately High output, and if Vin (+) <Vin (−), Vout is approximately Low output. When the differential sense amplifier is used for a readout circuit, one of Vin (+) and Vin (−) is connected to the input terminal A, and a reference potential Vref is applied to the other of Vin (+) and Vin (−). .
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。 FIG. 8C illustrates a latch-type sense amplifier which is an example of a sense amplifier circuit. The latch-type sense amplifier has input / output terminals V1 and V2 and input terminals for control signals Sp and Sn. First, the signal Sp is set to High and the signal Sn is set to Low to cut off the power supply potential (Vdd). Then, potentials for comparison are applied to V1 and V2. After that, when the power supply potential (Vdd) is supplied with the signal Sp set to Low and the signal Sn set to High, if the potentials V1in and V2in to be compared have a relationship of V1in> V2in, the output of V1 is High and the output of V2 is Low. If V1in <V2in, the output of V1 is Low and the output of V2 is High. By utilizing such a relationship, the difference between V1in and V2in can be amplified. When the latch-type sense amplifier is used for a read circuit, one of V1 and V2 is connected to the terminal A and the output terminal via a switch, and a reference potential Vref is applied to the other of V1 and V2.
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。 The semiconductor device that can be used as a memory device described above uses the transistor described in any of the above embodiments as a writing transistor of a memory cell, thereby suppressing the short channel effect of the writing transistor. And miniaturization can be achieved. Accordingly, high integration of a semiconductor device that can be used as a memory device can be achieved.
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図９を参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
(Embodiment 5)
In this embodiment, application examples of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS. Here, a central processing unit (CPU) will be described.
ＣＰＵのブロック図の一例を図９に示す。図９に示されるＣＰＵ１１０１は、タイミングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８などより構成されている。
An example of a block diagram of the CPU is shown in FIG. A
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくすることができるので、ＣＰＵ１１０１の低消費電力化を実現できる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。
These circuits are manufactured using the transistors, inverter circuits, resistors, capacitors, and the like described in the above embodiments. Since the off-state current of the transistor described in the above embodiment can be extremely small, power consumption of the
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってＣＰＵは構成されている。
Below, each circuit which CPU1101 has is demonstrated easily. The
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
When the transistor described in any of the above embodiments is used for at least part of the
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
(Embodiment 6)
In this embodiment, an example of application of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS. Here, an example of a semiconductor device having an image sensor function for reading information on an object will be described. Note that in the circuit diagrams, an OS symbol may be added to indicate a transistor including an oxide semiconductor.
図１０（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１０（Ａ）はフォトセンサの等価回路であり、図１０（Ｂ）はフォトセンサの一部を示す断面図である。 FIG. 10A illustrates an example of a semiconductor device having an image sensor function. FIG. 10A is an equivalent circuit of a photosensor, and FIG. 10B is a cross-sectional view illustrating part of the photosensor.
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に電気的に接続されている。
In the
ここで、図１０（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
Here, a transistor including an oxide semiconductor is used as the
図１０（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２０４に示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサとして機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８が設けられている。
FIG. 10B is a cross-sectional view of the
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けられた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
In addition, a
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けられた電極層１２４４と電気的に接続されている。
The
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体層１２２６ｂとして高抵抗な半導体層（Ｉ型半導体層）、第３半導体層１２２６ｃとしてｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
Here, an n-type conductivity semiconductor layer as the
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
The
第２半導体層１２２６ｂは、Ｉ型半導体層（真性半導体層）であり、アモルファスシリコン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
The
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
The
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）半導体を用いて形成してもよい。
In addition, the
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。 A microcrystalline semiconductor belongs to a metastable state between an amorphous state and a single crystal state in consideration of Gibbs free energy. That is, it is a semiconductor having a third state that is stable in terms of free energy, and has a short-range order and lattice distortion. Columnar or needle-like crystals grow in the normal direction with respect to the substrate surface. Microcrystalline silicon which is a typical example of a microcrystalline semiconductor has a Raman spectrum shifted to a lower wave number side than 520 cm −1 indicating single crystal silicon. That is, the peak of the Raman spectrum of microcrystalline silicon is between 520 cm −1 indicating single crystal silicon and 480 cm −1 indicating amorphous silicon. In addition, at least 1 atomic% or more of hydrogen or halogen is contained to terminate dangling bonds (dangling bonds). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability can be improved and a good microcrystalline semiconductor film can be obtained.
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。 This microcrystalline semiconductor film can be formed by a high-frequency plasma CVD method with a frequency of several tens to several hundreds of MHz or a microwave plasma CVD apparatus with a frequency of 1 GHz or more. Typically, silicon hydride such as SiH 4 , Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , and SiF 4 can be formed by diluting with hydrogen. In addition to silicon hydride and hydrogen, the microcrystalline semiconductor film can be formed by dilution with one or more kinds of rare gas elements selected from helium, argon, krypton, and neon. The flow rate ratio of hydrogen to silicon hydride at these times is 5 to 200 times, preferably 50 to 150 times, and more preferably 100 times. Furthermore, carbide gas such as CH 4 and C 2 H 6 , germanium gas such as GeH 4 and GeF 4 , F 2 and the like may be mixed in a gas containing silicon.
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
Further, since the mobility of holes generated by the photoelectric effect is smaller than the mobility of electrons, the pin type photodiode exhibits better characteristics when the p type semiconductor layer side is the light receiving surface. Here, an example is shown in which the
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２３０を遮光することができる。
Further, when the
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
As the insulating
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
As the insulating
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
As the
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
The
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。 In the photosensor described above, the transistor described in any of the above embodiments can be used as the transistor including an oxide semiconductor. Since the transistor described in the above embodiment can extremely reduce a leakage current in an off state, photodetection accuracy of the photosensor can be improved. Further, by using the transistor described in the above embodiment, the short channel effect of the transistor can be suppressed and miniaturization can be achieved, so that the area of the photodiode is increased and the photodetection accuracy of the photosensor is increased. Can be improved.
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
(Embodiment 7)
In this embodiment, the case where the semiconductor device described in any of the above embodiments is applied to an electronic device will be described with reference to FIGS. In this embodiment, a computer, a mobile phone (also referred to as a mobile phone or a mobile phone device), a mobile information terminal (including a portable game machine, an audio playback device, etc.), a digital camera, a digital video camera, electronic paper, a television The case where the above-described semiconductor device is applied to an electronic device such as a device (also referred to as a television or a television receiver) will be described.
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。
FIG. 11A illustrates a laptop personal computer, which includes a
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報端末が実現される。
FIG. 11B illustrates a personal digital assistant (PDA). A
図１１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。
FIG. 11C illustrates an
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現される。
FIG. 11D illustrates a mobile phone, which includes two housings, a
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なデジタルカメラが実現される。
FIG. 11E illustrates a digital camera which includes a
図１１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば、高速、かつ低消費電力なテレビジョン装置が実現される。
FIG. 11F illustrates a
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された電子機器が得られる。 As described above, the electronic device described in this embodiment includes the semiconductor device according to any of the above embodiments. For this reason, an electronic device in which high speed and low power consumption are realized by miniaturization of a semiconductor device can be obtained.
本実施例では、計算機シミュレーションによって、短チャネル効果抑制の観点から、開示する発明の効果を確認した結果について示す。なお、計算（第１の計算および第２の計算）は、シルバコ社製デバイスシミュレータＡｔｌａｓを用いて行った。 In this embodiment, the results of confirming the effect of the disclosed invention from the viewpoint of suppressing the short channel effect by computer simulation will be described. The calculations (first calculation and second calculation) were performed using a device simulator Atlas manufactured by Silvaco.
第１の計算は、図１２に示すモデルを用いて行った。図１２（Ａ）には開示する発明の一態様に係る、ソース電極及びドレイン電極間の絶縁層の上面と、ソース電極またはドレイン電極の上面との間に僅かな高低差が存在する構造（以下、構造Ａ）のトランジスタを示している。また、図１２（Ｂ）には比較例として、絶縁層３４３ｂ、ソース電極１４２ａ及びドレイン電極１４２ｂそれぞれの上面が同一面であり、上記高低差を有しない構造（以下、構造Ｂ）のトランジスタを示している。なお、当該計算においては簡単のため、構造Ａとして、図１２（Ａ）に示すような、絶縁層２４３ｂがソース電極１４２ａ及びドレイン電極１４２ｂと高低差を形成する領域（以下、凸状領域と呼ぶ）を有する単層の絶縁層であり、且つ、ソース電極１４２ａおよびドレイン電極１４２ｂを覆わない構造を採用しているが、計算上は、第１の絶縁層１４３ｂ及び第２の絶縁層１４５ｂの積層構造であり、且つ、第２の絶縁層１４５ｂがソース電極１４２ａおよびドレイン電極１４２ｂを覆う構造との大きな差はない。
The first calculation was performed using the model shown in FIG. FIG. 12A illustrates a structure in which a slight height difference exists between an upper surface of an insulating layer between a source electrode and a drain electrode and an upper surface of the source electrode or the drain electrode according to one embodiment of the disclosed invention (hereinafter, the , Shows a transistor of structure A). FIG. 12B shows a transistor having a structure (hereinafter referred to as structure B) in which the top surfaces of the insulating
当該計算では、凸状領域の側面の傾斜角θと、当該凸状領域の高さｈを変数として計算を行った。なお、図１２において符号を付した構成要素は、先の実施の形態において同一の符号を付して説明した構成要素に相当する。 In the calculation, the calculation was performed using the inclination angle θ of the side surface of the convex region and the height h of the convex region as variables. In addition, the component which attached | subjected the code | symbol in FIG. 12 is corresponded to the component demonstrated by attaching | subjecting the same code | symbol in previous embodiment.
計算に用いたその他のパラメータは以下の通りである。
・酸化物半導体層１４４の膜厚：１０ｎｍ
・酸化物半導体層１４４の材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物（バンドギャップＥｇ：３．１５ｅＶ、電子親和力（χ）：４．３ｅＶ、比誘電率：１５、電子移動度：１０ｃｍ２／Ｖｓ）
・ゲート絶縁層１４６の膜厚：１０ｎｍ
・ゲート絶縁層１４６の材質：酸化ハフニウム（比誘電率：１５）
・ソース電極１４２ａ、ドレイン電極１４２ｂの材質：窒化チタン（仕事関数：３．９ｅＶ）
・ゲート電極１４８ａの材質：タングステン（仕事関数：４．９ｅＶ）
Other parameters used in the calculation are as follows.
-Thickness of the oxide semiconductor layer 144: 10 nm
Material of the oxide semiconductor layer 144: In—Ga—Zn—O-based metal oxide (band gap Eg: 3.15 eV, electron affinity (χ): 4.3 eV, relative dielectric constant: 15, electron mobility: 10 cm 2 / Vs)
-Film thickness of the gate insulating layer 146: 10 nm
-Material of the gate insulating layer 146: hafnium oxide (relative dielectric constant: 15)
-Material of
-Material of the
第１の計算の結果を図１３乃至図１５に示す。図１３には、ゲート電圧ＶＧ（Ｖ）とドレイン電流ＩＤ（Ａ）との関係を、図１４には、チャネル長Ｌ（ｎｍ）としきい値電圧Ｖｔｈ（Ｖ）との関係を、図１５には、チャネル長Ｌ（ｎｍ）とＳ値（Ｖ／ｄｅｃ）との関係を、それぞれ示す。なお、図１３乃至図１５では、傾斜角θを４５°、６０°、９０°、高さｈを５ｎｍ、１０ｎｍ、２０ｎｍとした場合の結果について、それぞれ示している。 The results of the first calculation are shown in FIGS. 13 shows the relationship between the gate voltage VG (V) and the drain current ID (A), FIG. 14 shows the relationship between the channel length L (nm) and the threshold voltage Vth (V), and FIG. Indicates the relationship between the channel length L (nm) and the S value (V / dec), respectively. 13 to 15 show the results when the inclination angle θ is 45 °, 60 °, 90 °, and the height h is 5 nm, 10 nm, and 20 nm, respectively.
図１３乃至図１５の結果より、チャネル長Ｌが１００ｎｍより大きい場合には、構造Ａと構造Ｂとの間に有意差は見られないが、チャネル長Ｌを１００ｎｍ以下とする場合には、構造Ａでは、しきい値電圧Ｖｔｈのマイナスシフトと、Ｓ値の増大が抑制されている。つまり、構造Ａでは、構造Ｂと比較して、短チャネル効果を抑制することが可能である。 From the results of FIGS. 13 to 15, when the channel length L is greater than 100 nm, no significant difference is observed between the structure A and the structure B. However, when the channel length L is 100 nm or less, the structure In A, a negative shift of the threshold voltage Vth and an increase in the S value are suppressed. That is, in the structure A, the short channel effect can be suppressed as compared with the structure B.
第２の計算は、図１６に示すモデルを用いて行った。図１６（Ａ）は、構造Ａを示しており、図１６（Ｂ）は構造Ｂを示している。第２の計算と第１の計算との相違は、第１の計算では、ソース電極とドレイン電極との間隔をチャネル長Ｌと扱っているのに対して、第２の計算では、絶縁層の凸形状に沿った形でチャネル長Ｌを算出している点にある。すなわち、図１６（Ａ）では、チャネル長Ｌ＝Ｌｓ＋Ｌｃ＋Ｌｄである。図１６（Ａ）におけるチャネル長Ｌをこのように扱うことで、チャネル長Ｌの実効値が大きくなる効果をキャンセルし、純粋に形状に起因する効果を見ることができる。 The second calculation was performed using the model shown in FIG. FIG. 16A shows the structure A, and FIG. 16B shows the structure B. The difference between the second calculation and the first calculation is that, in the first calculation, the distance between the source electrode and the drain electrode is treated as the channel length L, whereas in the second calculation, the insulating layer The channel length L is calculated in a form along the convex shape. That is, in FIG. 16A, the channel length L = Ls + Lc + Ld. By handling the channel length L in FIG. 16A in this way, the effect of increasing the effective value of the channel length L can be canceled, and the effect caused purely by the shape can be seen.
図１７には、第２の計算の結果である、ゲート電圧ＶＧ（Ｖ）とドレイン電流ＩＤ（Ａ）との関係を示す。ここで、傾斜角θは９０°に固定し、高さｈはそれぞれ、５ｎｍ、１０ｎｍ、２０ｎｍとしている。図１７より、絶縁層の上面と、ソース電極またはドレイン電極の上面との間に僅かな高低差が存在する構造（構造Ａ）では、その形状に起因して、しきい値電圧Ｖｔｈのマイナスシフトが抑制されている。つまり、当該形状によって、短チャネル効果が抑制されることが理解される。 FIG. 17 shows the relationship between the gate voltage VG (V) and the drain current ID (A), which is the result of the second calculation. Here, the inclination angle θ is fixed at 90 °, and the heights h are 5 nm, 10 nm, and 20 nm, respectively. According to FIG. 17, in the structure (structure A) in which a slight height difference exists between the upper surface of the insulating layer and the upper surface of the source electrode or the drain electrode, the threshold voltage Vth is negatively shifted due to the shape. Is suppressed. That is, it is understood that the short channel effect is suppressed by the shape.
なお、第１の計算結果および第２の計算結果からは、高さｈを大きくすると短チャネル効果が現れにくくなることがわかるが、大きな高低差を設けると、被覆性の低下により酸化物半導体層１４４の断線等が生じる可能性もあるため、高低差は３０ｎｍ以下、好ましくは２０ｎｍ以下とするべきであろう。 Note that the first calculation result and the second calculation result show that the short channel effect is less likely to appear when the height h is increased. However, when a large height difference is provided, the oxide semiconductor layer is reduced due to a decrease in coverage. Since the disconnection of 144 may occur, the height difference should be 30 nm or less, preferably 20 nm or less.
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１３０ 絶縁層
１４０ 基体
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４３ａ 第１の絶縁層
１４３ｂ 第１の絶縁層
１４４ 酸化物半導体層
１４５ａ 第２の絶縁層
１４５ｂ 第２の絶縁層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２４２ａ ソース電極
２４２ｂ ドレイン電極
２４３ｂ 絶縁層
２６２ トランジスタ
３４３ｂ 絶縁層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０００ トランジスタ
１０１０ トランジスタ
１０２０ 容量素子
１０５０ メモリセル
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極層
１２４２ 電極層
１２４４ 電極層
１２２６ａ 第１半導体層
１２２６ｂ 第２半導体層
１２２６ｃ 第３半導体層
100
1102
1108
Claims (2)
前記絶縁表面の上方に第１の導電層を有し、
前記絶縁表面の上方に第２の導電層を有し、
前記第１の絶縁層の上方に第２の絶縁層を有し、
前記第１の導電層の上方と前記第２の導電層の上方と前記第２の絶縁層の上方とに酸化物半導体層を有し、
前記酸化物半導体層の上方に第３の絶縁層を有し、
前記第３の絶縁層の上方に第３の導電層を有し、
前記酸化物半導体層は、チャネル形成領域を有し、
前記第１の絶縁層は、前記チャネル形成領域と重なる領域を有し、
前記第２の絶縁層は、前記チャネル形成領域と重なる領域を有し、
前記第３の導電層は、前記チャネル形成領域と重なる領域を有し、
前記第１の絶縁層は、第１の水素濃度を有し、
前記第２の絶縁層は、第２の水素濃度を有し、
前記第２の水素濃度は、前記第１の水素濃度よりも小さく、
前記第１の絶縁層の上面と前記第１の導電層の上面との高低差は５ｎｍ未満であり、
前記第１の絶縁層の上面と前記第２の導電層の上面との高低差は５ｎｍ未満であることを特徴とする半導体装置。 Having a first insulating layer above the insulating surface;
Having a first conductive layer above the insulating surface;
Having a second conductive layer above the insulating surface;
Having a second insulating layer above the first insulating layer;
An oxide semiconductor layer above the first conductive layer, above the second conductive layer, and above the second insulating layer;
A third insulating layer above the oxide semiconductor layer;
A third conductive layer above the third insulating layer;
The oxide semiconductor layer has a channel formation region,
The first insulating layer has a region overlapping with the channel formation region,
The second insulating layer has a region overlapping with the channel formation region,
The third conductive layer has a region overlapping with the channel formation region,
The first insulating layer has a first hydrogen concentration;
The second insulating layer has a second hydrogen concentration;
The second hydrogen concentration is less than the first hydrogen concentration;
The height difference between the upper surface of the first insulating layer and the upper surface of the first conductive layer is less than 5 nm,
A difference in height between the upper surface of the first insulating layer and the upper surface of the second conductive layer is less than 5 nm.
前記絶縁表面の上方に第１の導電層を有し、Having a first conductive layer above the insulating surface;
前記絶縁表面の上方に第２の導電層を有し、Having a second conductive layer above the insulating surface;
前記第１の絶縁層の上方に第２の絶縁層を有し、Having a second insulating layer above the first insulating layer;
前記第１の導電層の上方と前記第２の導電層の上方と前記第２の絶縁層の上方とに酸化物半導体層を有し、An oxide semiconductor layer above the first conductive layer, above the second conductive layer, and above the second insulating layer;
前記酸化物半導体層の上方に第３の絶縁層を有し、A third insulating layer above the oxide semiconductor layer;
前記第３の絶縁層の上方に第３の導電層を有し、A third conductive layer above the third insulating layer;
前記酸化物半導体層は、チャネル形成領域を有し、The oxide semiconductor layer has a channel formation region,
前記第１の絶縁層は、前記チャネル形成領域と重なる領域を有し、The first insulating layer has a region overlapping with the channel formation region,
前記第２の絶縁層は、前記チャネル形成領域と重なる領域を有し、The second insulating layer has a region overlapping with the channel formation region,
前記第３の導電層は、前記チャネル形成領域と重なる領域を有し、The third conductive layer has a region overlapping with the channel formation region,
前記第１の絶縁層の上面と前記第１の導電層の上面との高低差は５ｎｍ未満であり、The height difference between the upper surface of the first insulating layer and the upper surface of the first conductive layer is less than 5 nm,
前記第１の絶縁層の上面と前記第２の導電層の上面との高低差は５ｎｍ未満であることを特徴とする半導体装置。A difference in height between the upper surface of the first insulating layer and the upper surface of the second conductive layer is less than 5 nm.
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