JP5562550B2 - Soldering method - Google Patents
Soldering method Download PDFInfo
- Publication number
- JP5562550B2 JP5562550B2 JP2008295785A JP2008295785A JP5562550B2 JP 5562550 B2 JP5562550 B2 JP 5562550B2 JP 2008295785 A JP2008295785 A JP 2008295785A JP 2008295785 A JP2008295785 A JP 2008295785A JP 5562550 B2 JP5562550 B2 JP 5562550B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- solder powder
- pad electrode
- pad
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、配線基板に設けられた外部接続用のパッド電極の表面にはんだを被着させる技術に係り、より詳細には、半導体素子等の電子部品(チップ)をフリップチップ実装するのに用いられる配線基板に設けられたパッド電極上にはんだを被着させるためのはんだ被着方法に関する。 The present invention relates to a technique for depositing solder on the surface of a pad electrode for external connection provided on a wiring board. More specifically, the present invention is used for flip chip mounting of an electronic component (chip) such as a semiconductor element. The present invention relates to a solder deposition method for depositing solder on a pad electrode provided on a wiring board.
かかるパッド電極を備えた配線基板は、半導体素子等を実装するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」ともいう。 A wiring board provided with such pad electrodes is also referred to as a “semiconductor package” for convenience in the following description in that it functions as a package for mounting a semiconductor element or the like.
配線基板(半導体パッケージ)において、最外層の配線層にはその所要の箇所にパッド部(パッド電極)が画定されており、このパッド電極に、当該パッケージに実装される半導体素子等の電極端子が接続されるようになっている。そして、このパッド電極の部分を除いて当該配線層が絶縁層(ソルダレジスト層)によって覆われている。つまり、最外層の絶縁層(ソルダレジスト層)の対応する部分が開口されており、その開口部からパッド電極が露出している。パッド電極の配置形態としては、パッド電極が当該配線基板上に凸状に形成されているか、あるいは、パッド電極の表面が基板面と同一面、もしくは電極面が基板面より内側(基板内部側)に後退した位置となるように形成されている。 In a wiring board (semiconductor package), a pad portion (pad electrode) is defined in a required portion of the outermost wiring layer, and an electrode terminal of a semiconductor element or the like mounted on the pad electrode is provided on the pad electrode. Connected. The wiring layer is covered with an insulating layer (solder resist layer) except for the pad electrode portion. That is, a corresponding portion of the outermost insulating layer (solder resist layer) is opened, and the pad electrode is exposed from the opening. The pad electrode is arranged in a convex shape on the wiring substrate, or the surface of the pad electrode is the same surface as the substrate surface, or the electrode surface is inside the substrate surface (inside the substrate). It is formed so as to be in a position retracted.
このようなパッド電極に半導体素子の電極端子(チップパッド)を接続する手段としては、典型的にはんだバンプが用いられている。そして、その形成方法として、フォトプロセスを用いためっき法やメタルマスクを用いた蒸着法などが主流である一方、パッド電極が微細な間隔(ピッチ)で形成されている配線基板にあっては、パッド電極にはんだを被着させる際に、スーパージャフィット法と呼ばれる技術が用いられている。これは、パッド電極の表面にのみ選択的に粘着層を形成し、そこに微小なはんだ粉(粒子)を付着させて、リフローによりそのはんだ粉を溶融させることで、パッド電極上にはんだを被着させる方法である。 As means for connecting an electrode terminal (chip pad) of a semiconductor element to such a pad electrode, a solder bump is typically used. And as the formation method, while the plating method using a photo process and the vapor deposition method using a metal mask are the mainstream, on the wiring substrate in which the pad electrodes are formed at a fine interval (pitch), When solder is applied to the pad electrode, a technique called a super just method is used. This is because an adhesive layer is selectively formed only on the surface of the pad electrode, a minute solder powder (particle) is adhered thereto, and the solder powder is melted by reflow, whereby the solder is covered on the pad electrode. It is a method of wearing.
このような方法を用いてはんだ被着を行うにあたり、従来は、はんだ被着の対象とするパッド電極のピッチ(隣接する電極の電極中心間の距離)や電極間隙(隣接する電極の対向する側の側面間の距離)に対してどのような粒径のはんだ粉を使用するか明確でなく、また一定の基準がなかった。 In performing solder deposition using such a method, conventionally, the pitch of pad electrodes (distance between the electrode centers of adjacent electrodes) and electrode gaps (sides of adjacent electrodes facing each other) It was not clear what kind of particle size solder powder was used for the distance between the side surfaces), and there was no fixed standard.
かかるはんだ被着に関連する技術の一例は、下記の特許文献1に記載されている。ここに記載された技術では、はんだ粒子とフラックス作用を有する液体との混合物からなるはんだ材料を、液体中にはんだ粒子を均一に分散させた状態でワーク上に供給するようにしている。
配線基板に実装される半導体素子は、昨今の高密度化及び高機能化に対応すべく電極端子の数が増えてきており、その電極端子のピッチ(パッドピッチ)の狭ピッチ化が進んでいる。これに伴い、配線基板側のパッド電極にはんだ被着を行う技術も狭ピッチに対応することが求められている。 The number of electrode terminals is increasing in the semiconductor elements mounted on the wiring board in order to cope with the recent increase in density and functionality, and the pitch of the electrode terminals (pad pitch) is becoming narrower. . Along with this, a technique for soldering the pad electrode on the wiring board side is also required to support a narrow pitch.
しかしながら、上述したようにスーパージャフィット法と呼ばれる技術を用いてはんだ被着を行う際に、電極ピッチや電極間隙に対して使用すべきはんだ粉の粒径が明確でなかった(あるいは一定の基準がなかった)ため、電極ピッチ(電極間隙)がさらに狭くなった場合に、隣接電極間ではんだによるショート(短絡)が発生し、所望とする狭ピッチに対応できないといった課題があった。 However, as described above, when performing solder deposition using a technique called the super just method, the particle size of the solder powder to be used with respect to the electrode pitch and the electrode gap was not clear (or a certain standard) Therefore, when the electrode pitch (electrode gap) is further narrowed, a short circuit due to solder occurs between adjacent electrodes, and there is a problem that the desired narrow pitch cannot be accommodated.
図5はその問題点を説明するための図である。図中、(a)は基材(絶縁層)1上に形成された配線層の一部に画定されるパッド電極2の表面(上面及び側面)にはんだ粉3を供給した後の状態を示しており、(b)は隣接する2つのパッド電極2間ではんだ4によるショートが発生している様子を模式的に示している。隣接電極2,2間の間隙が狭くなりすぎると、各電極2の対向する側の側面に付着したはんだ粉2が溶融したときに互いに接触し、その接触した部分のはんだが表面張力によって膨らみ、図示のように電極間を短絡してバンプ化された状態(はんだ4)となる。
FIG. 5 is a diagram for explaining the problem. In the figure, (a) shows a state after supplying the
本発明は、かかる従来技術における課題に鑑み創作されたもので、パッド電極上にはんだ粉を付着させ、そのはんだ粉を溶融させて当該電極上にはんだを被着させるに際し、隣接電極間のはんだによるショートの発生を抑制し、ひいては所望とする狭ピッチ化に寄与することができるはんだ被着方法を提供することを目的とする。 The present invention was created in view of the problems in the prior art. When solder powder is adhered on a pad electrode, the solder powder is melted and solder is deposited on the electrode, solder between adjacent electrodes is created. It is an object of the present invention to provide a solder deposition method that can suppress the occurrence of short-circuiting and contribute to the desired narrow pitch.
上記従来技術の課題を解決するため、本発明によれば、上面及び側面の全体が樹脂層から露出する複数のパッド電極を備えた基板を実験サンプルとして使用し、隣接する前記パッド電極間の間隙(S)とはんだ粉の平均粒径(D)との比率(S/D)と、当該比率のときに当該隣接電極間で起こり得るはんだによるショートの発生率との関係を実験から求めて得られ、前記発生率の値が0%に減少する境界のデータを有するテーブルデータを用意する工程と、上面及び側面の全体が樹脂層から露出する複数のパッド電極を備え、ソルダレジスト層の一つの開口部内に前記複数のパッド電極が配置された配線基板を用意する工程と、前記配線基板の複数のパッド電極の上面及び側面のみに粘着剤を形成し、前記配線基板の隣接するパッド電極間の間隙と前記テーブルデータから、前記比率(S/D)の値が3以上の条件を満たすときの粒径を有したはんだ粉を選択し、該選択したはんだ粉を当該パッド電極の上面及び側面のみ選択的に付着させる工程と、該付着させたはんだ粉を溶融させて当該パッド電極の表面にはんだを被着させる工程とを含むことを特徴とするはんだ被着方法が提供される。 To solve the above problems of the prior art, according to the present invention, the gap between the pad electrodes entire top and side surfaces of the substrate provided with a plurality of pad electrodes exposed from the resin layer was used as the experimental sample, the adjacent The relationship between the ratio (S / D) between (S) and the average particle diameter (D) of the solder powder and the occurrence rate of the short circuit due to the solder that can occur between the adjacent electrodes at the ratio is obtained by experiments. A step of preparing table data having boundary data where the incidence value decreases to 0%, and a plurality of pad electrodes whose entire upper surface and side surfaces are exposed from the resin layer, and one of the solder resist layers preparing a wiring board on which the plurality of pad electrodes in the opening are arranged, an adhesive is formed only on the upper and side surfaces of the plurality of pad electrodes of the wiring substrate, between the adjacent pad electrode of the wiring substrate From the gap between the table data, select a solder powder which the value of the ratio (S / D) had a particle size in the case three or more conditions are satisfied, the selected solder powder only the upper surface and side surfaces of the pad electrodes There is provided a solder depositing method comprising a step of selectively depositing and a step of depositing solder on the surface of the pad electrode by melting the deposited solder powder.
本発明に係るはんだ被着方法によれば、あらかじめ実験から求めて得られたテーブルデータ(電極間隙のはんだ粒径に対する比率の値と、隣接電極間のはんだによるショートの発生率との関係を規定したもの)を参照し、はんだ被着の対象とされるパッド電極の電極間隙に応じて最適な粒径のはんだ粉(当該比率が所定値以上であってショートの発生率が0%となっているときの粒径を有したはんだ粉)を使用して当該電極上にはんだを被着させている。これにより、従来技術(図5)に見られたような隣接電極間のはんだによるショートの発生を抑制することができ、その結果、所望とする狭ピッチ化に対応することが可能となる。 According to the solder deposition method of the present invention, the table data obtained from experiments in advance (the relationship between the value of the ratio of the electrode gap to the solder particle size and the occurrence rate of shorting due to solder between adjacent electrodes is defined. The solder powder having an optimum particle diameter according to the electrode gap of the pad electrode to be soldered (the ratio is equal to or greater than a predetermined value and the occurrence rate of short circuit becomes 0%) The solder is deposited on the electrode using a solder powder having a particle size of As a result, it is possible to suppress the occurrence of a short circuit due to soldering between adjacent electrodes as seen in the prior art (FIG. 5), and as a result, it is possible to cope with a desired narrow pitch.
本発明に係るはんだ被着方法の他の構成上の特徴及びそれに基づく特有の利点等については、後述する発明の実施の形態を参照しながら詳細に説明する。 Other structural features of the solder deposition method according to the present invention and unique advantages based thereon will be described in detail with reference to embodiments of the invention described below.
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.
図1は、本発明の一実施形態に係るはんだ被着方法を実施するのに使用するテーブルデータを説明するための図である。 FIG. 1 is a diagram for explaining table data used for carrying out a solder deposition method according to an embodiment of the present invention.
図1において、(a)は後述する調査に使用した基板10の構成を模式的に示したものであり(平面図)、はんだ被着の対象とするパッド電極を含む配線層11と、この配線層11の下に形成されている絶縁層12と、配線層11の所要の部分(パッド電極)を露出させて配線層11及び絶縁層12上に形成されたソルダレジスト層13とを備えている。配線層(パッド電極)11の材料としては銅(Cu)を使用し、絶縁層12の材料としてはエポキシ系樹脂を使用している。
In FIG. 1, (a) schematically shows a configuration of a
また、(b)は(a)の構成においてA−A線に沿って見たときの断面構造を示したもので、パッド電極11上にはんだ粉14を供給した後の状態を示している。はんだ粉14は、図示のように各電極11の表面(上面及び側面)にのみ付着し、それ以外の部分(絶縁層12上)には付着していない。つまり、本実施形態に係るはんだ被着方法では、パッド電極11が基板10上に凸状に形成され、その電極11の上面と共に側面も露出している場合を対象としている。
Further, (b) shows a cross-sectional structure when viewed along the line AA in the configuration of (a), and shows a state after the
また、(c)は、隣接するパッド電極11,11間の電極間隙Sとはんだ粉14の平均粒径Dを様々に変化させて、電極間隙Sのはんだ粒径Dに対する比率(S/D)の値と、隣接電極間のはんだによるショートの発生率を調査した結果を示している。つまり、実験から得られたS/Dの値とショート発生率との関係を規定したテーブルデータを示している。このテーブルデータは、本発明を特徴付けるものであり、後述するようにはんだ被着方法を実施する際に使用される。
(C) shows the ratio (S / D) of the electrode gap S to the solder particle diameter D by changing the electrode gap S between the
このテーブルデータ(実験結果)からわかるように、S/Dの値が所定値以上(図示の例では、S/D≧2.92)の条件を満たすときのはんだ粉を使用することで、ショートの発生を抑制したはんだ被着が可能となっている。このS/Dの値は、あくまで実験結果に基づくものであり、調査対象の個体間に多少のばらつきや誤差も考えられるため、概ねS/D≧3の条件を満たしていればショートの発生は抑制され得るものと期待される。 As can be seen from this table data (experimental results), by using solder powder when the S / D value satisfies the condition of a predetermined value or more (in the example shown, S / D ≧ 2.92), a short circuit is achieved. This makes it possible to apply solder with reduced generation of solder. This S / D value is based solely on the experimental results, and there may be some variation and error between the individuals to be investigated. Therefore, if the condition of S / D ≧ 3 is generally satisfied, the occurrence of a short circuit will occur. It is expected that it can be suppressed.
ちなみに、図1(c)に示すショート発生率(%)は、パッド数(パッド電極の数)に対して示したものである。つまり、ショート発生率が1%ということは、100個の電極に対して1箇所でショートが発生するということを意味する。従って、仮にパッド電極の数が100個のチップを考えると、このチップ1個について1箇所のショートが発生することになり、このチップは不良品としてリジェクトされることになる。 Incidentally, the short-circuit occurrence rate (%) shown in FIG. 1C is shown with respect to the number of pads (number of pad electrodes). In other words, a short-circuit occurrence rate of 1% means that a short-circuit occurs at one location for 100 electrodes. Therefore, if a chip having 100 pad electrodes is considered, one short circuit occurs for each chip, and this chip is rejected as a defective product.
次に、このテーブルデータを使用して行うはんだ被着方法について、その工程の一例を示す図2及び図3を参照しながら説明する。なお、各工程図では、図示の簡単化のため、本発明に関連する部分(パッド電極及びその周辺部分)の構成のみを示している。 Next, a solder deposition method performed using the table data will be described with reference to FIGS. 2 and 3 showing an example of the process. In each process drawing, for the sake of simplicity of illustration, only the configuration of the part (pad electrode and its peripheral part) related to the present invention is shown.
先ず最初の工程では(図2(a)参照)、はんだ被着の対象とされるパッド電極21を備えた配線基板を用意する。
First, in the first step (see FIG. 2A), a wiring board having a
かかる配線基板は、例えば、ビルドアップ法を用いて形成することができる多層構造の配線基板であり、銅(Cu)からなる配線層とエポキシ系樹脂からなる樹脂層(絶縁層)とが交互に積層され、各樹脂層に形成されたビアホールに充填された導体(ビア)を介して各配線層が層間接続された構造を有している。さらに、その最外層の配線層の所要の箇所にパッド部(図示の例では、2つの隣接するパッド電極21)が画定されている。パッド電極21は、絶縁層(樹脂層)22上に形成されている。また、当該配線層(最外層の配線層)及び絶縁層22上には、特に図示はしていないが、パッド電極21の部分が露出するように表面を覆うソルダレジスト層が形成されている。パッド電極21は、一例として銅(Cu)で形成されている。
Such a wiring board is, for example, a wiring board having a multilayer structure that can be formed using a build-up method, and a wiring layer made of copper (Cu) and a resin layer (insulating layer) made of an epoxy resin are alternately arranged. Each wiring layer is connected to each other through conductors (vias) stacked and filled in via holes formed in the resin layers. Further, a pad portion (two
次いで、このようにして用意された配線基板(その上にパッド電極21が凸状に形成されているもの)の表面に対し、清浄化処理を施す。その方法としては、エタノールやIPA(イソプロピルアルコール)等によるアルコール洗浄、希硫酸(10重量%)等による酸洗浄などを行う。さらに、その表面を水洗する。
Next, a cleaning process is performed on the surface of the wiring board prepared in this manner (on which the
次の工程では(図2(b)参照)、その表面洗浄された配線基板を、粘着剤31(イミダゾール系誘導体、ベンゾトリアゾール誘導体等の成分を含んだもの)を含む薬液に浸漬する。この粘着剤31は、金属上(この場合、パッド電極21の表面)にのみ選択的に形成されるので、絶縁層22上には形成されない。薬剤を水洗し、乾燥させると、図示のようにパッド電極21の表面(上面及び側面)にのみ選択的に粘着剤31が形成された状態となる。
In the next step (see FIG. 2B), the surface-cleaned wiring board is immersed in a chemical solution containing an adhesive 31 (containing components such as imidazole derivatives and benzotriazole derivatives). Since the adhesive 31 is selectively formed only on the metal (in this case, the surface of the pad electrode 21), it is not formed on the insulating
次の工程では(図2(c)参照)、絶縁層22上に形成されたパッド電極21(その表面に粘着剤31が形成されている)に対し、上述したテーブルデータ(図1(c))を参照して、当該パッド電極21の電極間隙に応じた最適な粒径のはんだ粉、すなわち、S/D≧3の条件を満たすときの粒径を有したはんだ粉23を選択し、この選択したはんだ粉23を当該パッド電極21の表面に付着させる。このとき、図示のように絶縁層22上にもはんだ粉23が付着する。使用するはんだ粉23の材料としては、例えば、Sn−Ag−Cu(融点218℃)、Sn−Ag(融点221℃)、Sn−Cu(融点227℃)などが用いられる。
In the next step (see FIG. 2C), the above-described table data (FIG. 1C) is applied to the
次の工程では(図2(d)参照)、前の工程ではんだ粉23を付着させたときに絶縁層22上に付着したはんだ粉23(つまり、パッド電極21の部分以外に付着している余分のはんだ粉23)を、エアブローや水シャワー等により除去する。
In the next process (see FIG. 2D), the
次の工程では(図3(a)参照)、パッド電極21(粘着剤31)の表面に付着させたはんだ粉23を仮止めするための加熱処理(200℃、30分程度)を施す。この工程で加熱処理を施すと、パッド電極21上の粘着剤31が気化し、図示のようにパッド電極21上にはんだ粉23が直接付着した(固定化された)状態となる。
In the next step (see FIG. 3A), heat treatment (200 ° C., about 30 minutes) is performed to temporarily fix the
次の工程では(図3(b)参照)、絶縁層22上に形成されたパッド電極21(その表面にはんだ粉23が仮止めされている)に対し、表面処理剤としてのフラックス32を塗布する。このフラックス32には、ハロゲンを含有した水溶性フラックスを使用する。
In the next step (see FIG. 3B),
次の工程では(図3(c)参照)、リフロー(はんだの融点以上の温度で30秒程度)により、パッド電極21上のはんだ粉23を溶融させてバンプ化する(はんだ24)。
In the next step (see FIG. 3C), the
その際、隣接する各電極21の対向する側の側面に付着したはんだ粉23(図3(b)参照)が溶融し、その溶融した部分(はんだ)が互いに接近するが、上述したように特定の条件(S/D≧3)を満たすはんだ粉23を使用しているので、溶融したはんだが表面張力によって膨らんでも電極間を短絡することなく、図示のように互いに絶縁された状態を保ってバンプ化される(はんだ24)。
At that time, the solder powder 23 (see FIG. 3B) adhering to the opposite side surface of each
最後の工程では(図3(d)参照)、表面を水洗してフラックス32(ハロゲンを含有した水溶性フラックス)を除去する。さらに、その表面を乾燥させると、図示のようにパッド電極21上にはんだ24が被着された構造体を得ることができる。
In the last step (see FIG. 3D), the surface is washed with water to remove the flux 32 (water-soluble flux containing halogen). Furthermore, when the surface is dried, a structure in which the
以上説明したように、本実施形態に係るはんだ被着方法(図1〜図3)によれば、あらかじめ実験から求めて得られたテーブルデータ(電極間隙Sのはんだ粒径Dに対する比率S/Dの値と、隣接電極間のはんだによるショートの発生率との関係を規定したもの)を参照し、はんだ被着の対象とされるパッド電極21の電極間隙に応じて最適な粒径のはんだ粉(S/D≧3の条件を満たすはんだ粉23)を使用して当該電極21上にはんだ24を被着させているので、従来技術(図5)に見られたような隣接電極間のはんだによるショートの発生を効果的に抑制することができる。これにより、所望とする狭ピッチ化に対応することが可能となる。
As explained above, according to the solder deposition method (FIGS. 1 to 3) according to this embodiment, the table data (the ratio S / D of the electrode gap S to the solder particle diameter D) obtained in advance from experiments. , And the relationship between the adjacent electrode and the rate of occurrence of a short circuit due to solder), the solder powder having an optimum particle size according to the electrode gap of the
上述した実施形態では、はんだ被着の対象とされるパッド電極21が基板上に凸状に形成され、その電極21の上面と共に側面も露出している場合を例にとって説明したが、対象となるパッド電極の形態がこれに限定されないことはもちろんである。配線基板(半導体パッケージ)の使用形態やパッド電極の配置態様によっては、パッド電極の表面が基板面と同一面、もしくは電極面が基板面より内側(基板内部側)に後退した位置となるように形成されているものもある。これらの形態についても、本発明は同様に適用することができる。以下、その一例について説明する。
In the embodiment described above, the case where the
図4は、本発明の他の実施形態に係るはんだ被着方法を実施するのに使用するテーブルデータを説明するための図である。 FIG. 4 is a view for explaining table data used for carrying out a solder deposition method according to another embodiment of the present invention.
図4において、(a)は後述する調査に使用した基板10aの構成を模式的に示したものであり(平面図)、はんだ被着の対象とするパッド電極を含む配線層11aと、この配線層11aを埋め込むようにして形成された絶縁層12aとを備えている。上述した実施形態(図1)の場合と同様に、配線層(パッド電極)11aの材料としては銅(Cu)を使用し、絶縁層12aの材料としてはエポキシ系樹脂を使用している。
In FIG. 4, (a) schematically shows a configuration of a
また、(b)は(a)の構成においてA−A線に沿って見たときの断面構造を示したもので、パッド電極11a上にはんだ粉14を供給した後の状態を示している。はんだ粉14は、図示のように各電極11aの表面(上面)にのみ付着し、絶縁層12a上には付着していない。つまり、本実施形態に係るはんだ被着方法では、パッド電極11aの表面が基板10aの表面と同一面となるように形成され、その電極11aの上面のみが露出し、側面は露出していない場合を対象としている。
Further, (b) shows a cross-sectional structure when viewed along the line AA in the configuration of (a), and shows a state after the
また、(c)は、上述した実施形態(図1)の場合と同様に、隣接するパッド電極11a,11a間の電極間隙Sとはんだ粉14の平均粒径Dを様々に変化させて、電極間隙Sのはんだ粒径Dに対する比率(S/D)の値と、隣接電極間のはんだによるショートの発生率を調査した結果(テーブルデータ)を示している。このテーブルデータは、上述した実施形態の場合と同様に、はんだ被着方法を実施する際に使用される。その使用方法については、図2(c)の処理工程で説明したものと同様であるので、ここではその説明は省略する。
(C) is similar to the above-described embodiment (FIG. 1) in that the electrode gap S between the
このテーブルデータ(実験結果)からわかるように、S/Dの値が所定値以上(図示の例では、S/D≧1.44)の条件を満たすときのはんだ粉を使用することで、ショートの発生を抑制したはんだ被着が可能となっている。このS/Dの値は、上述した実施形態の場合と同様に調査対象の個体間で多少のばらつきや誤差も想定されるため、概ねS/D≧1.5の条件を満たしていればショートの発生は抑制され得るものと期待される。 As can be seen from this table data (experimental results), by using solder powder when the S / D value satisfies the condition of not less than a predetermined value (S / D ≧ 1.44 in the illustrated example), a short circuit can be achieved. This makes it possible to apply solder with reduced generation of solder. As in the case of the above-described embodiment, this S / D value is expected to have some variation and error between individuals to be investigated. Therefore, if the condition of S / D ≧ 1.5 is generally satisfied, the S / D value is short. It is expected that the occurrence of can be suppressed.
本実施形態においても、上述した実施形態に係るはんだ被着方法(図1〜図3)の場合と同様の手法を用いているので、同様の作用効果(隣接電極間のはんだによるショートの発生の抑制、所望とする狭ピッチ化への対応)を奏することができる。 Also in this embodiment, since the same technique as that of the solder deposition method (FIGS. 1 to 3) according to the above-described embodiment is used, the same operation effect (occurrence of occurrence of short circuit due to solder between adjacent electrodes). Suppression and response to a desired narrow pitch).
なお、図4の実施形態では、パッド電極11aの表面が基板10aの表面と同一面となるように形成されている場合を対象としたが、パッド電極の表面が基板面より内側(基板内部側)に後退している形態についても、その電極の上面のみが露出し、側面は露出していないので、同様に図4(c)のテーブルデータを適用することができる。
In the embodiment of FIG. 4, the case where the surface of the
10,10a…基板、
11,11a,21…パッド電極(配線層)、
12,12a,22…樹脂層(絶縁層)、
14,23…はんだ粉、
24…はんだ、
31…粘着剤、
32…フラックス、
D…はんだ粉の平均粒径、
S…隣接するパッド電極間の電極間隙。
10, 10a ... substrate,
11, 11a, 21 ... pad electrodes (wiring layers),
12, 12a, 22 ... resin layer (insulating layer),
14, 23 ... solder powder,
24 ... solder,
31 ... adhesive,
32 ... Flux,
D: Average particle size of solder powder,
S: An electrode gap between adjacent pad electrodes.
Claims (4)
上面及び側面の全体が樹脂層から露出する複数のパッド電極を備え、ソルダレジスト層の一つの開口部内に前記複数のパッド電極が配置された配線基板を用意する工程と、
前記配線基板の複数のパッド電極の上面及び側面のみに粘着剤を形成し、前記配線基板の隣接するパッド電極間の間隙と前記テーブルデータから、前記比率(S/D)の値が3以上の条件を満たすときの粒径を有したはんだ粉を選択し、該選択したはんだ粉を当該パッド電極の上面及び側面のみ選択的に付着させる工程と、
該付着させたはんだ粉を溶融させて当該パッド電極の表面にはんだを被着させる工程とを含むことを特徴とするはんだ被着方法。 Using the substrate having a plurality of pad electrodes entire top and side surfaces are exposed from the resin layer as the experimental sample, the ratio between the average particle size of the solder powder with a gap (S) between adjacent said pad electrodes (D) Boundary at which the value of the occurrence rate is reduced to 0%, obtained from an experiment to determine the relationship between (S / D) and the occurrence rate of solder shorts that may occur between the adjacent pad electrodes at the ratio. Preparing table data having the following data;
Providing a plurality of pad electrodes whose entire upper surface and side surfaces are exposed from the resin layer, and preparing a wiring board in which the plurality of pad electrodes are arranged in one opening of the solder resist layer ;
An adhesive is formed only on the top and side surfaces of the plurality of pad electrodes of the wiring board, and the ratio (S / D) value is 3 or more from the gap between adjacent pad electrodes of the wiring board and the table data. Selecting a solder powder having a particle size when satisfying the conditions, and selectively attaching only the upper surface and side surface of the pad electrode to the selected solder powder;
Melting the adhered solder powder to deposit solder on the surface of the pad electrode.
樹脂層内に下面及び側面の全体が埋め込まれた状態で上面のみが前記樹脂層から露出する複数のパッド電極を備え、かつ、前記パッド電極の上面と前記樹脂層の上面とが面一となる配線基板を用意する工程と、
前記配線基板の複数のパッド電極の上面のみに粘着剤を形成し、前記配線基板の隣接するパッド電極間の間隙と前記テーブルデータから、前記比率(S/D)の値が1.5以上の条件を満たすときの粒径を有したはんだ粉を選択し、該選択したはんだ粉を前記パッド電極の上面にのみ選択的に付着させる工程と、
該付着させたはんだ粉を溶融させて当該パッド電極の表面にはんだを被着させる工程とを含むことを特徴とするはんだ被着方法。 Using the substrate only the upper surface in a state in which the whole is embedded in the lower surface and the side surface into the resin layer is provided with a pad electrode exposed from the resin layer as the experimental samples, and solder gap (S) between adjacent said pad electrodes The relationship between the ratio (S / D) with the average particle diameter (D) of the powder and the occurrence rate of short circuit caused by solder that can occur between the adjacent pad electrodes at the ratio is obtained by experiment, Preparing table data having boundary data whose incidence value decreases to 0%;
Provided with a plurality of pad electrodes with only the upper surface exposed from the resin layer in a state where the entire lower surface and side surfaces are embedded in the resin layer, and the upper surface of the pad electrode and the upper surface of the resin layer are flush with each other Preparing a wiring board;
An adhesive is formed only on the upper surfaces of the plurality of pad electrodes of the wiring board, and the value of the ratio (S / D) is 1.5 or more from the gap between adjacent pad electrodes of the wiring board and the table data. Selecting a solder powder having a particle size when satisfying a condition, and selectively attaching the selected solder powder only to the upper surface of the pad electrode ;
Melting the adhered solder powder to deposit solder on the surface of the pad electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008295785A JP5562550B2 (en) | 2008-11-19 | 2008-11-19 | Soldering method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008295785A JP5562550B2 (en) | 2008-11-19 | 2008-11-19 | Soldering method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010123740A JP2010123740A (en) | 2010-06-03 |
JP5562550B2 true JP5562550B2 (en) | 2014-07-30 |
Family
ID=42324824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008295785A Expired - Fee Related JP5562550B2 (en) | 2008-11-19 | 2008-11-19 | Soldering method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5562550B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3362079B2 (en) * | 1993-05-12 | 2003-01-07 | 昭和電工株式会社 | Solder powder fixing method |
JPH0794853A (en) * | 1993-09-25 | 1995-04-07 | Tanaka Kikinzoku Kogyo Kk | Solder coating method on metal terminal of printed wiring board |
JP2002335066A (en) * | 2001-05-10 | 2002-11-22 | Showa Denko Kk | Method for forming solder circuit board |
-
2008
- 2008-11-19 JP JP2008295785A patent/JP5562550B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010123740A (en) | 2010-06-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6081044B2 (en) | Manufacturing method of package substrate unit | |
US9324557B2 (en) | Method for fabricating equal height metal pillars of different diameters | |
TWI496259B (en) | Flip chip package assembly and process for making same | |
KR101593280B1 (en) | Method for forming a coreless substrate | |
KR100744606B1 (en) | Manufacturing method of package substrate | |
JP6210777B2 (en) | Bump structure, wiring board, semiconductor device, and bump structure manufacturing method | |
JP2005109496A (en) | Semiconductor package substrate for forming pre-solder structure, the semiconductor package substrate in which pre-solder structure is formed, and the manufacturing methods | |
JP2005217388A (en) | Pre-solder structure of semiconductor package substrate and its manufacturing method | |
JP2007214534A (en) | Manufacturing method of circuit board having conductive structure | |
JP2009004454A (en) | Electrode structure, forming method thereof, electronic component, and mounting substrate | |
JP2011014644A (en) | Wiring board and manufacturing method thereof | |
JP5942074B2 (en) | Wiring board | |
JP2005057264A (en) | Packaged electric structure and its manufacturing method | |
JP6702108B2 (en) | Terminal structure, semiconductor device, electronic device, and method for forming terminal | |
CN107920427B (en) | Preparation method of metal connection structure of circuit board and printed circuit board | |
JP5562550B2 (en) | Soldering method | |
US20120126397A1 (en) | Semiconductor substrate and method thereof | |
CN104779176A (en) | Method for manufacturing packaging structure embedded with chip | |
US20110061907A1 (en) | Printed circuit board and method of manufacturing the same | |
KR101492805B1 (en) | Electrolytic gold or gold palladium surface finish application in coreless substrate processing | |
US10224300B2 (en) | Pad structure and manufacturing method thereof | |
US20130081862A1 (en) | Wiring substrate and method of manufacturing the same | |
JP2016127066A (en) | Printed wiring board with bump and manufacturing method of the same | |
JP2007227788A (en) | Wiring board fabrication method, and soldering paste | |
JP4067027B2 (en) | Printed wiring board and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120924 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130423 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130611 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130621 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20130906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140428 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140611 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5562550 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |