JP5486334B2

JP5486334B2 - Digital-to-analog converter

Info

Publication number: JP5486334B2
Application number: JP2010024617A
Authority: JP
Inventors: 健太郎山口
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2010-02-05
Filing date: 2010-02-05
Publication date: 2014-05-07
Anticipated expiration: 2030-02-05
Also published as: JP2011166303A

Description

本発明は、通信機器、オーディオ装置等に用いられるディジタルアナログ変換器に係り、特に、低消費電力であり、素子の相対ばらつきに対して頑健であるディジタルアナログ変換器に関する。 The present invention relates to a digital-to-analog converter used for communication equipment, audio devices, and the like, and more particularly to a digital-to-analog converter that has low power consumption and is robust against relative variations in elements.

ΔΣ変調とは、周波数領域において一様分布している量子化ノイズを、高周波帯域にシェーピングした量子化ノイズ成分と、信号成分とに変換する技術である。このような変換は、信号に対して、オーバーサンプリングとノイズシェーピングとを行うことによって実現される。また、ΔΣディジタルアナログ変換器とは、ΔΣ変調された信号をアナログ信号に変換する回路である。
ディジタルアナログ変換器の分野では、信号を表現するデータの数（以下、レベル数という）が大きくなると、信号をディジタルアナログ変換したとき、ディジタルアナログ変換器内部の素子同士の特性のばらつき（以下、相対ばらつきと記す）の影響により、信号の歪みや、信号対雑音比（Signal to Noise Ratio：以下、ＳＮＲという）の劣化が発生する。 ΔΣ modulation is a technique for converting quantization noise uniformly distributed in the frequency domain into a quantization noise component shaped in a high frequency band and a signal component. Such conversion is realized by performing oversampling and noise shaping on the signal. The ΔΣ digital-analog converter is a circuit that converts a ΔΣ-modulated signal into an analog signal.
In the field of digital-to-analog converters, when the number of data representing a signal (hereinafter referred to as the number of levels) increases, the characteristics of the elements within the digital-to-analog converter (hereinafter referred to as “relative”) when the signal is converted from digital to analog. Due to the influence of variation, signal distortion and signal-to-noise ratio (hereinafter referred to as SNR) degradation occur.

複数レベル（以下、マルチレベルという）の信号をΔΣ変調するディジタルアナログ変換器において、素子の相対ばらつきの影響による信号歪みやＳＮＲ劣化を改善する技術としては、例えば、特許文献１に記載されたディジタルアナログ変換器がある。
図１４は、特許文献１に記載されたディジタルアナログ変換器を説明するための図である。図１４に示したディジタルアナログ変換器は、容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７と、演算増幅器ＯＰＡと、帰還容量素子ＣREFとを備えている。容量素子Ｃ０〜Ｃ７と、スイッチＳＷ０〜ＳＷ７とはそれぞれ１対１に対応して直列に接続されている。直列に接続された容量素子とスイッチの対を以降容量セルＣｓと記す。容量セルＣｓ０〜７は、レベル数Ｎから１を減算した個数（Ｎ−１）設けられ、Ｎは２以上の整数である。なお、図１４に示したディジタルアナログ変換器は、Ｎ＝９の場合を例示している。 As a technique for improving signal distortion and SNR degradation due to the influence of relative variation of elements in a digital-to-analog converter that ΔΣ modulates a signal of a plurality of levels (hereinafter referred to as multi-level), for example, the digital There is an analog converter.
FIG. 14 is a diagram for explaining the digital-analog converter described in Patent Document 1. In FIG. The digital-analog converter shown in FIG. 14 includes capacitive elements C0 to C7, switches SW0 to SW7, an operational amplifier OPA, and a feedback capacitive element CREF. Capacitance elements C0 to C7 and switches SW0 to SW7 are connected in series in a one-to-one correspondence. A pair of the capacitive element and the switch connected in series is hereinafter referred to as a capacitive cell Cs. The capacity cells Cs0 to Cs7 are provided by the number (N-1) obtained by subtracting 1 from the number of levels N, where N is an integer of 2 or more. The digital-to-analog converter shown in FIG. 14 illustrates the case where N = 9.

容量セルＣｓ０〜７は、リング接続線ＰＲにリング状に接続される。リング接続線ＰＲは、スイッチＳＷ８を介して基準電圧源ＶREFに接続される。また、リング接続線ＰＲ及び容量セルＣｓ０〜Ｃｓ７は、帰還容量素子ＣREFを有する演算増幅器ＯＰＡの反転入力端子に接続されている。このような構成により、引用文献１の発明では、データに応じた電荷を得るために必要な容量セルに、基準電圧ＶREFより電荷が供給される。供給された電荷は、スイッチング動作によって帰還容量ＣREFに転送される。電荷の転送により、データに応じた電圧が出力端子Ｔuから出力される。 The capacity cells Cs0 to 7 are connected to the ring connection line PR in a ring shape. The ring connection line PR is connected to the reference voltage source VREF via the switch SW8. The ring connection line PR and the capacity cells Cs0 to Cs7 are connected to the inverting input terminal of the operational amplifier OPA having the feedback capacity element CREF. With such a configuration, in the invention of the cited document 1, a charge is supplied from the reference voltage VREF to a capacity cell necessary for obtaining a charge according to data. The supplied charge is transferred to the feedback capacitor CREF by a switching operation. Due to the charge transfer, a voltage corresponding to the data is output from the output terminal Tu.

特許文献１に記載のディジタルアナログ変換器では、歪みやＳＮＲ劣化の原因となる容量セルの相対的なばらつきによって生じる非線形成分に対し、２次のＤＷＡ（Data Weighted Average：データに対する重み付けの平均化）アルゴリズムを適用して非線形成分に対して２次のシェーピングを施し、信号歪みやＳＮＲ劣化に対して改善を行っている。
図１４に示したディジタルアナログ変換器の例では、ある時刻ｎのときにデータが３の場合、容量素子Ｃ０〜Ｃ２に正電荷が蓄えられる。そして、次の時刻ｎ＋１のときにデータが４である場合、容量素子Ｃ３〜Ｃ７に正電荷が蓄えられ、容量素子Ｃ２に負電荷が蓄えられる。さらに、次の時刻ｎ＋２のときにデータが２の場合、容量素子Ｃ２に２回正電荷が蓄えられる。上記したように、引用文献１のディジタルアナログ変換器では、毎時刻入力される入力データに応じた電荷を蓄える容量素子に選択規則性を持たせることにより、容量の相対ばらつきを平均化している。 In the digital-analog converter described in Patent Document 1, a second-order DWA (Data Weighted Average) is used for nonlinear components caused by relative variations of capacity cells that cause distortion and SNR degradation. An algorithm is applied to perform second-order shaping on the nonlinear component to improve signal distortion and SNR degradation.
In the example of the digital-analog converter shown in FIG. 14, when the data is 3 at a certain time n, positive charges are stored in the capacitive elements C0 to C2. When the data is 4 at the next time n + 1, positive charges are stored in the capacitive elements C3 to C7, and negative charges are stored in the capacitive element C2. Further, when the data is 2 at the next time n + 2, the positive charge is stored twice in the capacitive element C2. As described above, the digital-to-analog converter of the cited document 1 averages the relative variation in capacitance by providing selection regularity to the capacitive element that stores electric charge according to input data input every time.

特開２００６−１３７０４号公報JP 2006-13704 A

しかしながら、特許文献１に記載されたディジタルアナログ変換器には、以下のような課題があった。すなわち、図１４に示したディジタルアナログ変換器は、回路にスイッチトキャパシタを用いているため、十分な早さでセトリングを行うために演算増幅器の消費電力が高まる。この問題は、オーバーサンプリングレートが上がる程深刻となる。
本発明は、上記した点に鑑みてなされたものであり、低消費電力であり、かつ、回路を構成する素子の特性に相対的なばらつきがあっても、信号歪みやＳＮＲ劣化が少ないディジタルアナログ変換器を提供することを目的とする。 However, the digital-analog converter described in Patent Document 1 has the following problems. That is, since the digital-analog converter shown in FIG. 14 uses a switched capacitor in the circuit, the power consumption of the operational amplifier is increased because the settling is performed sufficiently quickly. This problem becomes more serious as the oversampling rate increases.
The present invention has been made in view of the above points, and is a low-power-consumption digital analog that has little signal distortion and SNR degradation even if there is a relative variation in the characteristics of elements constituting the circuit. An object is to provide a converter.

以上の課題を解決するため、請求項１に記載の発明は、１ビットレジスタ（例えば図１に示した１ビットレジスタ１０３）と、前記１ビットレジスタに入力される１ビットディジタルΔΣ信号、及び前記１ビットレジスタから出力される１ビットディジタルΔΣ信号を一対の入力信号とし、前記一対の入力信号の一方を反転した反転信号、及び前記一対の入力信号の他方の非反転信号を一対の出力信号として出力するインバータを含む回路(例えば図１、図２に示したスイッチ回路１０４)と、前記インバータを含む回路から出力された前記反転信号と前記非反転信号とを入力し、ノイズを除去して第１出力信号と第２出力信号とを出力する第１インピーダンス素子（例えば図１、図３に示した２端子対インピーダンス素子１０５）と、前記第１インピーダンス素子から出力された第１出力信号が入力される反転入力端子（例えば図１に示した反転入力端子１０８ａ）と、前記第２出力信号が入力される非反転入力端子（例えば図１に示した非反転入力端子１０８ｂ）と、前記１ビットディジタルΔΣ信号をアナログ信号に変換した信号を出力する出力端子（例えば図１に示した出力端子１０８ｃ）と、を有する演算増幅器（例えば図１に示した演算増幅器１０８）と、前記演算増幅器の前記反転入力端子と前記出力端子との間に接続される第２インピーダンス素子（例えば図１に示したインピーダンス素子１０６）と、前記演算増幅器の前記非反転入力端子に一端が接続され、他端に基準電圧が与えられる第３インピーダンス素子（例えば図１に示したインピーダンス素子１０７）と、を備えることを特徴とする。 To solve the above problems, the invention according to claim 1, a 1 bit register (e.g., 1-bit register 103 shown in FIG. 1), 1-bit digital ΔΣ signal inputted to the 1-bit register,及Beauty The 1-bit digital ΔΣ signal output from the 1-bit register is used as a pair of input signals, the inverted signal obtained by inverting one of the pair of input signals, and the other non-inverted signal of the pair of input signals as a pair of output signals And a circuit including an inverter (for example, the switch circuit 104 shown in FIG. 1 and FIG. 2) and the inverted signal and the non-inverted signal output from the circuit including the inverter. A first impedance element (for example, the two-terminal-pair impedance element 105 shown in FIGS. 1 and 3) that outputs a first output signal and a second output signal; An inverting input terminal (for example, the inverting input terminal 108a shown in FIG. 1) to which the first output signal output from the impedance element is input, and a non-inverting input terminal (for example, shown in FIG. 1) to which the second output signal is input. A non-inverting input terminal 108b) and an output terminal (for example, the output terminal 108c shown in FIG. 1) that outputs a signal obtained by converting the 1-bit digital ΔΣ signal into an analog signal (for example, shown in FIG. 1). Operational amplifier 108), a second impedance element (for example, impedance element 106 shown in FIG. 1) connected between the inverting input terminal and the output terminal of the operational amplifier, and the non-inverting of the operational amplifier. A third impedance element (eg, impedance element 107 shown in FIG. 1) having one end connected to the input terminal and a reference voltage applied to the other end; It is characterized by providing.

請求項２に記載のディジタルアナログ変換器は、請求項１において、前記インバータを含む回路が、前記１ビットディジタルΔΣ信号を入力する第１入力端子（例えば図２に示した入力端子１０４ａ）及び第２入力端子（例えば図２に示した入力端子１０４ｂ）と、前記反転信号を出力する第１出力端子（例えば図２に示した出力端子１０４ｃ）及び前記非反転信号を出力する第２出力端子（例えば図２に示した出力端子１０４ｄ）と、を備え、前記第１入力端子から前記第１出力端子までの経路に奇数個のインバータ（例えば図２に示したインバータ２００）を備え、前記第２入力端子から前記第２出力端子までの経路に０または偶数個のインバータ（例えば図２に示したインバータ２０４、３００）を備えることを特徴とする。請 Motomeko 2 digital-to-analog converter according to, in claim 1, the circuit including the inverter, (the input terminal 104a shown in FIG. 2, for example) the first input terminal for inputting the 1-bit digital ΔΣ signal and A second input terminal (eg, input terminal 104b shown in FIG. 2), a first output terminal (eg, output terminal 104c shown in FIG. 2) that outputs the inverted signal, and a second output terminal that outputs the non-inverted signal. (For example, the output terminal 104d shown in FIG. 2), and an odd number of inverters (for example, the inverter 200 shown in FIG. 2) in the path from the first input terminal to the first output terminal. A path from two input terminals to the second output terminal is provided with zero or an even number of inverters (for example, inverters 204 and 300 shown in FIG. 2).

請求項３に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個の抵抗素子（例えば図３に示した抵抗素子３０５−１〜３０５−（Ｍ））を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の一方を入力する第１抵抗線路（例えば図３に示した抵抗線路３１０）と、Ｍ個の抵抗素子（例えば図３に示した抵抗素子３０６−１〜３０６−（Ｍ））を含み、前記インバータを含む回路の第１及び第２出力端子から出力された前記一対の出力信号の他方を入力する第２抵抗線路（例えば図３に示した抵抗線路３２０）と、前記第１抵抗線路と前記第２抵抗線路との間に接続される（Ｍ−１）個の容量素子（例えば図３に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に他端が接続され、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。 A digital-to-analog converter according to a third aspect is the digital analog-to-analog converter according to the first or second aspect , wherein the first impedance element is M resistance elements (for example, the resistance elements 305-1 to 305- (M) shown in FIG. 3). hints, a first resistor line for inputting one of said pair of output signals output from the first and second output terminals of the circuit including the inverter (for example, a resistance line 310 shown in FIG. 3), the M includes a resistor element (for example, a resistance element shown in FIG. 3 306-1~306- (M)), enter the other of the pair of output signals output from the first and second output terminals of the circuit including the inverter A second resistance line (for example, the resistance line 320 shown in FIG. 3) and (M−1) capacitor elements (for example, FIG. 3) connected between the first resistance line and the second resistance line. Capacitance elements 307-1 to 30-30 shown -(M-1)), and the capacitive element includes an i-th resistance element (i is an integer not less than 1 and not more than (M-1)) included in the first resistance line, and One end is connected between the i + 1th resistance element included in one resistance line, the ith resistance element included in the second resistance line, and the i + 1th resistance included in the second resistance line. The other end is connected to the element, and filtering is performed on the pair of output signals.

請求項４に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個の抵抗素子（例えば図１０に示した抵抗素子５０５−１〜５０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１抵抗線路（例えば図１０に示した抵抗線路５１０）と、前記第１抵抗線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）の抵抗素子と、前記第１抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０７−１〜５０７−（Ｍ−１））と、Ｍ個の抵抗素子（例えば図１０に示した抵抗素子５０６−１〜５０６−（Ｍ））を含み、前記第１抵抗線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２抵抗線路（例えば図１０に示した抵抗線路５２０）と、前記第２抵抗線路に含まれる第ｉ番目の抵抗素子と、前記第２抵抗線路に含まれる第ｉ＋１番目の抵抗素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１０に示した容量素子５０８−１〜５０８−（Ｍ−１））と、を含み、前記一対の信号に対してフィルタリングを行うことを特徴とする。 A digital-to-analog converter according to a fourth aspect is the digital analog-to-analog converter according to the first or second aspect , wherein the first impedance element includes M resistance elements (for example, the resistance elements 505-1 to 505- (M) illustrated in FIG. 10). A first resistance line (for example, resistance line 510 shown in FIG. 10) for inputting one of the pair of output signals output from the circuit including the inverter, and the i-th resistance line included in the first resistance line One end is connected between the resistance element (where i is an integer not less than 1 and not more than (M−1)) and the (i + 1) th resistance element included in the first resistance line, and a reference voltage is applied to the other end. M-1 capacitive elements (for example, the capacitive elements 507-1 to 507- (M-1) shown in FIG. 10) and M resistive elements (for example, the resistive elements 506-1 to 506 shown in FIG. 10). -(M)), the first resistance wire A second resistor line for inputting one different other output signal of said pair of output signals to be input (e.g., resistance lines 520 shown in FIG. 10) to the i-th resistor included in the second resistor line M−1 capacitive elements (for example, the capacitive element shown in FIG. 10), one end of which is connected between the element and the (i + 1) th resistive element included in the second resistance line and a reference voltage is applied to the other end. 508-1 to 508- (M-1)), and filtering the pair of signals.

請求項５に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個のインダクタンス素子（例えば図１１に示したインダクタンス素子６０５−１〜６０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路（例えば図１１に示したインダクタンス線路６１０）と、Ｍ個のインダクタンス素子（例えば図１１に示したインダクタンス素子６０６−１〜６０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２インダクタンス線路（例えば図１１に示したインダクタンス線路６２０）と、前記第１インダクタンス線路と前記第２インダクタンス線路との間に接続される（Ｍ−１）個の容量素子（例えば図１１に示した容量素子３０７−１〜３０７−（Ｍ−１））と、を含み、前記容量素子は、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に他端が接続され、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。 A digital-to-analog converter according to a fifth aspect is the digital-analog converter according to the first or second aspect , wherein the first impedance element includes M inductance elements (for example, inductance elements 605-1 to 605- (M) illustrated in FIG. 11). A first inductance line (for example, the inductance line 610 shown in FIG. 11) for inputting one of the pair of output signals output from the circuit including the inverter, and M inductance elements (for example, shown in FIG. 11). Inductance elements 606-1 to 606-(M)) and a second inductance line (for example, shown in FIG. 11) for inputting the other output signal different from one of the pair of output signals input to the first inductance line. The inductance line shown 620), the first inductance line and the second inductance line. (M−1) capacitor elements (for example, the capacitor elements 307-1 to 307- (M−1) illustrated in FIG. 11) connected between the capacitor elements, One end is connected between the i-th inductance element included in the inductance line (i is an integer not less than 1 and not greater than (M−1)) and the i + 1-th inductance element included in the first inductance line. The other end is connected between the i-th inductance element included in the second inductance line and the i + 1-th inductance element included in the second inductance line, and filtering is performed on the pair of output signals. It is characterized by performing.

請求項６に記載のディジタルアナログ変換器は、請求項１または２において、前記第１インピーダンス素子が、Ｍ個のインダクタンス素子（例えば図１２に示したインダクタンス素子７０５−１〜７０５−（Ｍ））を含み、前記インバータを含む回路から出力された前記一対の出力信号の一方を入力する第１インダクタンス線路（例えば図１２に示したインダクタンス線路７１０）と、前記第１インダクタンス線路に含まれる第ｉ番目（ｉは１以上、（Ｍ−１）以下の整数）のインダクタンス素子と、前記第１インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０７−１〜７０７（Ｍ−１））と、Ｍ個のインダクタンス素子（例えば図１２に示したインダクタンス素子７０６−１〜７０６−（Ｍ））を含み、前記第１インダクタンス線路に入力される前記一対の出力信号の一方と異なる他方の出力信号を入力する第２インダクタンス線路（例えば図１２に示したインダクタンス線路７２０）と、前記第２インダクタンス線路に含まれる第ｉ番目のインダクタンス素子と、前記第２インダクタンス線路に含まれる第ｉ＋１番目のインダクタンス素子との間に一端が接続され、他端に基準電圧が与えられるＭ−１個の容量素子（例えば図１２に示した容量素子７０８−１〜７０８（Ｍ−１））と、を含み、前記一対の出力信号に対してフィルタリングを行うことを特徴とする。 A digital-to-analog converter according to a sixth aspect is the digital analog-to-analog converter according to the first or second aspect , wherein the first impedance element includes M inductance elements (for example, inductance elements 705-1 to 705- (M) illustrated in FIG. 12). A first inductance line (for example, the inductance line 710 shown in FIG. 12) for inputting one of the pair of output signals output from the circuit including the inverter, and the i-th inductance line included in the first inductance line One end is connected between an inductance element (i is an integer not less than 1 and not more than (M−1)) and the (i + 1) th inductance element included in the first inductance line, and a reference voltage is applied to the other end. M-1 capacitive elements (for example, the capacitive elements 707-1 to 707 (M−1) shown in FIG. 12) and M inductors Scan comprises a device (e.g. 706-1～706- inductance element shown in FIG. 12 (M)), and inputs the one different from the other output signal of said pair of output signals to be input to the first inductance line first Between two inductance lines (for example, the inductance line 720 shown in FIG. 12), the i-th inductance element included in the second inductance line, and the i + 1-th inductance element included in the second inductance line. A pair of output signals including M-1 capacitors (for example, capacitors 708-1 to 708 (M−1) shown in FIG. 12) having one end connected and a reference voltage applied to the other end. It is characterized by performing filtering on.

請求項７に記載のディジタルアナログ変換器は、請求項１〜６のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子が、抵抗素子（例えば図４に示した抵抗素子４０３）と、当該抵抗素子と並列に接続された容量素子（例えば図４に示した容量素子４０４）と、を含むことを特徴とする。
請求項８に記載のディジタルアナログ変換器は、請求項１〜６のいずれか１項において、前記第２インピーダンス素子及び前記第３インピーダンス素子が、インダクタンス素子（例えば図１３に示したインダクタンス素子８０３）と、当該インダクタンス素子と並列に接続された容量素子（例えば図１３に示した容量素子４０４）と、を含むことを特徴とする。 A digital-to-analog converter according to a seventh aspect is the digital analog-to-analog converter according to any one of the first to sixth aspects, wherein the second impedance element and the third impedance element are resistance elements (for example, the resistance element 403 shown in FIG. 4). And a capacitor (for example, the capacitor 404 shown in FIG. 4) connected in parallel with the resistor.
The digital-analog converter according to claim 8 is the digital-analog converter according to any one of claims 1 to 6 , wherein the second impedance element and the third impedance element are inductance elements (for example, the inductance element 803 shown in FIG. 13). And a capacitive element (for example, the capacitive element 404 shown in FIG. 13) connected in parallel with the inductance element.

以上説明したように、請求項１のディジタルアナログ変換器によれば、１ビットレジスタと、インバータを含む回路と、２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とで構成されているので、特許文献１に記載のスイッチトキャパシタ技術によるディジタルアナログ変換器と比べると、演算増幅器の消費電力を小さくできるという効果が得られる。また、２端子対インピーダンス素子における相対ばらつきによる信号帯域内の非線形成分は、１ビットレジスタと、インバータを含む回路とによる平均化アルゴリズムにより、信号帯域外の成分へと変換されるため、素子の相対ばらつきの影響を受け難い（素子の相対ばらつきに頑健である）という効果が得られる。また、インバータを含む回路から反転信号と非反転信号とを第１出力端子及び第２出力端子よりそれぞれ出力するので、回路の小規模化に有利であるという効果が得られる。 As described above, according to the digital-analog converter of claim 1, the digital-analog converter includes a 1-bit register, a circuit including an inverter , a two-terminal pair impedance element, two impedance elements, and an operational amplifier. Therefore, as compared with the digital-analog converter based on the switched capacitor technology described in Patent Document 1, an effect that the power consumption of the operational amplifier can be reduced can be obtained. In addition, the nonlinear component in the signal band due to the relative variation in the two-terminal-pair impedance element is converted into a component outside the signal band by an averaging algorithm using a 1-bit register and a circuit including an inverter. The effect of being hardly affected by the variation (robust to the relative variation of the elements) can be obtained. Further, since the inverted signal and the non-inverted signal are output from the first output terminal and the second output terminal from the circuit including the inverter, respectively, it is advantageous in that the circuit is advantageous in downsizing.

請求項２のディジタルアナログ変換器によれば、インバータを使った比較的簡易な構成のインバータを含む回路を構成することができる。また、ここで、反転信号生成パスと、非反転信号生成パスとにそれぞれインバータを含む回路として、奇数として最小の１つのインバータと、偶数として最小の２つのインバータを設けた場合、インバータを含む回路の大きさが最小になり、インバータを含む回路、ひいてはディジタルアナログ変換器を小型化することができるという効果が得られる。 According to the digital-analog converter 請 Motomeko 2, it is possible to construct a circuit including an inverter having a relatively simple configuration using an inverter. Also, here, the inverted-signal generating path, as a circuit including a respective non-inverting signal generating path inverter, and a minimum of one inverter as odd case of providing the minimum of the two inverters as even, the circuit including an inverter Thus, the circuit including the inverter and thus the digital-analog converter can be reduced in size.

請求項３のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個（Ｍは１以上の整数）の抵抗と、Ｍ−１個の容量素子とで構成できるから、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であって、かつ、回路の小規模化に有利であるという効果が得られる。
請求項４のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個の抵抗と、２（Ｍ−１）個の容量素子とで構成できるから、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であって、かつ、回路の小規模化に有利であるという効果が得られる。 According to the digital-analog converter of claim 3 , since the first impedance element can be composed of 2M resistors (M is an integer of 1 or more) and M-1 capacitance elements, quantization noise and mirror components Can be filtered without using an operational amplifier. For this reason, the effects of low power consumption and advantageous for downsizing of the circuit are obtained.
According to the digital-analog converter of claim 4 , since the first impedance element can be composed of 2M resistors and 2 (M-1) capacitive elements, the quantization noise and the mirror component are used by the operational amplifier. Without filtering. For this reason, the effects of low power consumption and advantageous for downsizing of the circuit are obtained.

請求項５のディジタルアナログ変換器によれば、第１インピーダンス素子が２Ｍ個のインダクタンス素子と、Ｍ−１個の容量素子とで構成されており、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができる。このため、低消費電力であるという効果が得られる。さらに、抵抗素子と、容量素子とを用いたフィルタと比べて、インダクタンス素子と、容量素子とを用いたフィルタでは次数が２倍になるため、量子化ノイズ及びミラー成分をさらに抑制することができるという効果が得られる。つまり、抵抗素子と、容量素子とを用いたフィルタと同じ特性であれば、段数を半分にすることができるため、インダクタンス素子を小規模に実現できるプロセスであれば、さらに回路の小規模化を実現できるという効果も得られる。 According to the digital-analog converter of claim 5 , the first impedance element is composed of 2M inductance elements and M-1 capacitance elements, and the quantization noise and the mirror component are not used by the operational amplifier. Can be filtered. For this reason, the effect of low power consumption is obtained. Furthermore, since the order is doubled in a filter using an inductance element and a capacitive element as compared with a filter using a resistive element and a capacitive element, quantization noise and mirror components can be further suppressed. The effect is obtained. In other words, the number of stages can be halved if the characteristics are the same as those of a filter using a resistive element and a capacitive element. Therefore, if the process can realize an inductance element on a small scale, the circuit scale can be further reduced. The effect that it can be realized is also obtained.

請求項６のディジタルアナログ変換器によれば、発明１ないし３のいずれかのディジタルアナログ変換器において、第１インピーダンス素子は２Ｍ個のインダクタンス素子と、２（Ｍ−１）個の容量素子とで構成されており、量子化ノイズ及びミラー成分を演算増幅器を用いずにフィルタリングすることができるため、消費電力を低減することができるという効果が得られる。さらに、抵抗素子と、容量素子とを用いたフィルタと比べて、インダクタンス素子と、容量素子とを用いたフィルタでは次数が２倍になるため、量子化ノイズ及びミラー成分をさらに抑制することができるという効果が得られる。つまり、抵抗素子と、容量素子とを用いたフィルタと同じ特性であれば、段数を半分にすることができるため、インダクタンス素子を小規模に実現できるプロセスであれば、さらに回路の小規模化を実現できるという効果も得られる。 According to the digital-analog converter of claim 6, in the digital-analog converter according to any one of the inventions 1 to 3, the first impedance element is composed of 2M inductance elements and 2 (M-1) capacitance elements. Since it is configured and quantization noise and mirror components can be filtered without using an operational amplifier, an effect of reducing power consumption can be obtained. Furthermore, since the order is doubled in a filter using an inductance element and a capacitive element as compared with a filter using a resistive element and a capacitive element, quantization noise and mirror components can be further suppressed. The effect is obtained. In other words, the number of stages can be halved if the characteristics are the same as those of a filter using a resistive element and a capacitive element. Therefore, if the process can realize an inductance element on a small scale, the circuit scale can be further reduced. The effect that it can be realized is also obtained.

請求項７のディジタルアナログ変換器によれば、第２、第３のインピーダンス素子が抵抗素子と、容量素子とを並列接続して構成されており、演算増幅器と、２端子対インピーダンスとにより、少なくとも１次のアナログフィルタを形成するので、低消費電力、回路の小規模化に有利であり、量子化ノイズ及びミラー成分を抑制できるという効果が得られる。
請求項８のディジタルアナログ変換器によれば、第２、第３のインピーダンス素子がインダクタンス素子と、容量素子とを並列接続して構成されており、演算増幅器と、２端子対インピーダンスとにより、少なくとも２次のアナログフィルタを形成するので、低消費電力で量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、少なくとも２次のアナログフィルタ特性を、小規模な回路で実現できるという効果も得られる。 According to the digital-analog converter of claim 7 , the second and third impedance elements are configured by connecting a resistance element and a capacitance element in parallel, and at least by an operational amplifier and a two-terminal pair impedance, Since the primary analog filter is formed, it is advantageous for low power consumption and circuit scale reduction, and it is possible to suppress the quantization noise and the mirror component.
According to the digital-analog converter of claim 8 , the second and third impedance elements are configured by connecting an inductance element and a capacitance element in parallel, and at least by an operational amplifier and a two-terminal pair impedance, Since the secondary analog filter is formed, an effect of further suppressing the quantization noise and the mirror component with low power consumption can be obtained. In particular, if the process can realize an inductance element on a small scale, an effect that at least a secondary analog filter characteristic can be realized with a small circuit can be obtained.

本発明の実施形態に共通のディジタルアナログ変換器の構成を説明するための回路図である。It is a circuit diagram for demonstrating the structure of the digital analog converter common to embodiment of this invention. 図１に示したスイッチ回路の回路図である。FIG. 2 is a circuit diagram of the switch circuit shown in FIG. 1. 図１に示した２端子対インピーダンス素子の回路図である。FIG. 2 is a circuit diagram of the two-terminal pair impedance element shown in FIG. 1. 図１に示したインピーダンス素子の回路図である。FIG. 2 is a circuit diagram of the impedance element shown in FIG. 1. 図１に示したディジタルアナログ変換器の各素子を同じ階層で書き換えて簡単化した回路図である。FIG. 2 is a circuit diagram simplified by rewriting each element of the digital-analog converter shown in FIG. 1 in the same hierarchy. 本発明の実施形態１のシミュレーションに用いたディジタル移動平均フィルタの特性を説明するための図である。It is a figure for demonstrating the characteristic of the digital moving average filter used for the simulation of Embodiment 1 of this invention. 図１に示した入力端子に入力される入力信号を高速フーリエ変換した結果を示す図である。It is a figure which shows the result of having performed the fast Fourier transform of the input signal input into the input terminal shown in FIG. 本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがないときの出力信号を高速フーリエ変換した結果を示す図である。It is a figure which shows the result of having carried out the fast Fourier transform of the output signal when there is no relative variation of 2 terminal pair impedance elements of the digital analog converter of Embodiment 1 of this invention. 本発明の実施形態１のディジタルアナログ変換器の、２端子対インピーダンス素子の相対ばらつきがあるときの出力信号を高速フーリエ変換した結果を示す図である。It is a figure which shows the result of having carried out the fast Fourier transform of the output signal in case there exists relative dispersion | variation of 2 terminal pair impedance elements of the digital analog converter of Embodiment 1 of this invention. 実施形態２の２端子対インピーダンス素子を説明するための図である。6 is a diagram for explaining a two-terminal-pair impedance element according to Embodiment 2. FIG. 実施形態２の他の２端子対インピーダンス素子を説明するための図である。FIG. 10 is a diagram for explaining another two-terminal pair impedance element of the second embodiment. 実施形態２の他の２端子対インピーダンス素子を説明するための図である。FIG. 10 is a diagram for explaining another two-terminal pair impedance element of the second embodiment. 実施形態３のインピーダンス素子を説明するための図である。It is a figure for demonstrating the impedance element of Embodiment 3. FIG. 本発明の従来技術に当たるディジタルアナログ変換器を説明するための図である。It is a figure for demonstrating the digital analog converter which hits the prior art of this invention.

以下、図面を参照して本発明のディジタルアナログ変換器の実施形態１、実施形態２、実施形態３を説明する。
（実施形態１）
１構成
図１は、本発明の実施形態に共通のディジタルアナログ変換器の構成を説明するための回路図である。図示したディジタルアナログ変換器は、１ビットレジスタ１０３と、スイッチ回路１０４と、２端子対インピーダンス素子１０５、インピーダンス素子１０６、１０７と、演算増幅器１０８とを備えている。図示したディジタルアナログ変換器では、入力端子１０１に１ビットレジスタ１０３が接続され、入力端子１０１から１ビットディジタルΔΣ信号が入力信号として１ビットレジスタ１０３に入力される。また、入力端子１０１は、スイッチ回路１０４の入力端子１０４ａに接続されている。
１ビットレジスタ１０３は、所定のタイミングで順次入力されてくる１ビットディジタルΔΣ信号を保持し、出力する。このため、１ビットレジスタ１０３に１ビットディジタルΔΣ信号が入力されるタイミングにおいて、１ビットレジスタ１０３からは１サンプリング周期前の１ビットディジタルΔΣ信号が出力される。 Embodiments 1, 2, and 3 of the digital-analog converter of the present invention will be described below with reference to the drawings.
(Embodiment 1)
1 Configuration FIG. 1 is a circuit diagram for explaining a configuration of a digital-analog converter common to embodiments of the present invention. The illustrated digital-analog converter includes a 1-bit register 103, a switch circuit 104, a two-terminal pair impedance element 105, impedance elements 106 and 107, and an operational amplifier 108. In the illustrated digital-analog converter, a 1-bit register 103 is connected to the input terminal 101, and a 1-bit digital ΔΣ signal is input from the input terminal 101 to the 1-bit register 103 as an input signal. The input terminal 101 is connected to the input terminal 104 a of the switch circuit 104.
The 1-bit register 103 holds and outputs 1-bit digital ΔΣ signals that are sequentially input at a predetermined timing. For this reason, at the timing when the 1-bit digital ΔΣ signal is input to the 1-bit register 103, the 1-bit digital ΔΣ signal one sampling period before is output from the 1-bit register 103.

１ビットレジスタ１０３の出力信号は、スイッチ回路１０４の入力端子１０４ｂに入力される。また、スイッチ回路１０４の出力端子１０４ｃ及び１０４ｄは、２端子対インピーダンス素子１０５の入力端子１０５ａ及び入力端子１０５ｂに接続されている。
２端子対インピーダンス素子１０５の出力端子１０５ｃはインピーダンス素子の一端１０６ａと、演算増幅器１０８の反転入力端子１０８ａに接続され、２端子対インピーダンス素子１０５の出力端子１０５ｄはインピーダンス素子１０７の一端１０７ａと、演算増幅器１０８の非反転入力端子１０８ｂとに接続されている。さらに、インピーダンス素子１０６の他端１０６ｂと、演算増幅器１０８の出力端子１０８ｃとが出力端子１０２に接続され、インピーダンス素子１０７の他端１０７ｂは基準電圧ＡＧＮＤに接地されている。 The output signal of the 1-bit register 103 is input to the input terminal 104b of the switch circuit 104. The output terminals 104 c and 104 d of the switch circuit 104 are connected to the input terminal 105 a and the input terminal 105 b of the two-terminal pair impedance element 105.
The output terminal 105c of the two-terminal pair impedance element 105 is connected to one end 106a of the impedance element and the inverting input terminal 108a of the operational amplifier 108, and the output terminal 105d of the two-terminal pair impedance element 105 is connected to the one end 107a of the impedance element 107 The amplifier 108 is connected to the non-inverting input terminal 108b. Furthermore, the other end 106b of the impedance element 106 and the output terminal 108c of the operational amplifier 108 are connected to the output terminal 102, and the other end 107b of the impedance element 107 is grounded to the reference voltage AGND.

図２は、図１に示したスイッチ回路１０４の回路図である。なお、図２において、図１に示した構成については図１と同様の符号を付し、説明を省くものとする。
図示したスイッチ回路１０４は、インバータ２０４と、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とを備えている。ここで、ＰチャネルＭＯＳトランジスタ２０５、２０７と、ＮチャネルＭＯＳトランジスタ２０６、２０８とはオン抵抗の値がそれぞれ等しくなるように設計されている。
入力端子１０４ａは、ＰチャネルＭＯＳトランジスタ２０５のゲート端子２０５ｇと、ＮチャネルＭＯＳトランジスタ２０６のゲート端子２０６ｇとに接続されている。入力端子１０４ｂは、インバータ２０４の入力端子２０４ａに接続されている。 FIG. 2 is a circuit diagram of the switch circuit 104 shown in FIG. In FIG. 2, the components shown in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and description thereof is omitted.
The illustrated switch circuit 104 includes an inverter 204, P channel MOS transistors 205 and 207, and N channel MOS transistors 206 and 208. Here, the P-channel MOS transistors 205 and 207 and the N-channel MOS transistors 206 and 208 are designed to have the same on-resistance value.
The input terminal 104 a is connected to the gate terminal 205 g of the P channel MOS transistor 205 and the gate terminal 206 g of the N channel MOS transistor 206. The input terminal 104b is connected to the input terminal 204a of the inverter 204.

インバータ２０４の出力端子２０４ｂは、ＰチャネルＭＯＳトランジスタ２０７のゲート端子２０７ｇと、ＮチャネルＭＯＳトランジスタ２０８のゲート端子２０８ｇとに接続されている。また、ＰチャネルＭＯＳトランジスタ２０５のソース端子２０５ｓは、電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０６のソース端子２０６ｓは、グラウンドＶSSに接続されている。
ＰチャネルＭＯＳトランジスタ２０５と、ＮチャネルＭＯＳトランジスタ２０６とは、インバータ２００を構成している。さらに、ＰチャネルＭＯＳトランジスタ２０７のソース端子２０７ｓは電源ＶDDに、ＮチャネルＭＯＳトランジスタ２０８のソース端子２０８ｓはグラウンドＶSSに接続され、ＰチャネルＭＯＳトランジスタ２０７と、ＮチャネルＭＯＳトランジスタ２０８とがインバータ３００を構成している。 The output terminal 204 b of the inverter 204 is connected to the gate terminal 207 g of the P channel MOS transistor 207 and the gate terminal 208 g of the N channel MOS transistor 208. The source terminal 205s of the P-channel MOS transistor 205 is connected to the power supply VDD, and the source terminal 206s of the N-channel MOS transistor 206 is connected to the ground VSS.
P-channel MOS transistor 205 and N-channel MOS transistor 206 constitute inverter 200. Further, the source terminal 207 s of the P channel MOS transistor 207 is connected to the power supply VDD, the source terminal 208 s of the N channel MOS transistor 208 is connected to the ground VSS, and the P channel MOS transistor 207 and the N channel MOS transistor 208 constitute the inverter 300. doing.

図３は、図１に示した２端子対インピーダンス素子１０５の回路図である。図３に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図３に示した２端子対インピーダンス素子１０５は、２Ｍ個（Ｍは１以上の整数）の抵抗素子と、Ｍ−１個の容量素子とを備えている。２Ｍ個の抵抗素子のうち、Ｍ個の抵抗素子には３０５−１〜３０５−（Ｍ）の符号を付し、他のＭ個の抵抗素子には３０６−１〜３０６−（Ｍ）の符号を付した。また、Ｍ−１個の容量素子には３０７−１〜３０７−（Ｍ−１）の符号を付して示した。 FIG. 3 is a circuit diagram of the two-terminal-pair impedance element 105 shown in FIG. Among the configurations shown in FIG. 3, configurations similar to those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is partially omitted.
The two-terminal-pair impedance element 105 shown in FIG. 3 includes 2M resistance elements (M is an integer of 1 or more) and M−1 capacitance elements. Among 2M resistive elements, M resistive elements are denoted by reference numerals 305-1 to 305- (M), and the other M resistive elements are denoted by reference numerals 306-1 to 306- (M). Was attached. Further, the M-1 capacitive elements are denoted by reference numerals 307-1 to 307- (M-1).

抵抗素子３０５−１〜３０５−（Ｍ）は、直列に接続されて抵抗線路３１０を構成する。また、抵抗素子３０６−１〜３０６−（Ｍ）は、直列に接続されて抵抗線路３２０を構成する。容量素子３０７−１〜３０７−（Ｍ−１）のうち、任意の容量素子３０７−ｉ（ｉは１以上でＭ−１以下の整数）は、一端が抵抗素子３０５−ｉと抵抗素子３０５−（ｉ＋１）との間に接続され、他端が抵抗素子３０６−ｉと抵抗素子３０６−（ｉ＋１）との間に接続されている。
入力端子１０５ａは抵抗素子３０５−１に、入力端子１０５ｂは抵抗素子３０６−１に、出力端子１０５ｃは抵抗素子３０５−（Ｍ）に、出力端子１０５ｄは抵抗素子３０６−（Ｍ）にそれぞれ接続されている。 The resistance elements 305-1 to 305- (M) are connected in series to form the resistance line 310. Further, the resistance elements 306-1 to 306- (M) are connected in series to constitute the resistance line 320. Among the capacitive elements 307-1 to 307- (M-1), any one of the capacitive elements 307-i (i is an integer of 1 to M-1) has one end of the resistive element 305-i and the resistive element 305-. The other end is connected between the resistance element 306-i and the resistance element 306- (i + 1).
The input terminal 105a is connected to the resistance element 305-1, the input terminal 105b is connected to the resistance element 306-1, the output terminal 105c is connected to the resistance element 305- (M), and the output terminal 105d is connected to the resistance element 306- (M). ing.

図４は、図１に示したインピーダンス素子１０６、１０７を説明するための回路図である。インピーダンス素子１０６、１０７の回路は、いずれも図４に示したように構成されている。実施形態１では、インピーダンス素子１０７についてのみ図示して説明し、インピーダンス素子１０６の説明に代えるものとする。
図示したインピーダンス素子１０７は、抵抗素子４０３と、容量素子４０４とが並列接続されている。また、端子１０７ａ、端子１０７ｂは、図１に示したように、演算増幅器１０８の非反転入力端子１０８ｂまたは基準電圧ＡＧＮＤに接続されている FIG. 4 is a circuit diagram for explaining the impedance elements 106 and 107 shown in FIG. The circuits of the impedance elements 106 and 107 are both configured as shown in FIG. In the first embodiment, only the impedance element 107 is illustrated and described, and the description is made in place of the description of the impedance element 106.
In the illustrated impedance element 107, a resistance element 403 and a capacitive element 404 are connected in parallel. The terminals 107a and 107b are connected to the non-inverting input terminal 108b of the operational amplifier 108 or the reference voltage AGND as shown in FIG.

２動作
次に、実施形態１のディジタルアナログ変換器の連続時間信号処理回路としての動作について説明する。
実施形態１のディジタルアナログ変換器では、図１に示したスイッチ回路１０４の出力端子１０４ｃ及び出力端子１０４ｄから出力端子１０２までが連続時間信号処理が行われる回路である。実施形態１では、２端子対インピーダンス素子１０５と、インピーダンス素子１０６と、インピーダンス素子１０７と、演算増幅器１０８とで合計Ｍ次のアナログスムージングフィルタを形成し、量子化ノイズ及びミラー成分をフィルタリングしている。 2 Operation Next, the operation of the digital-analog converter of Embodiment 1 as a continuous time signal processing circuit will be described.
In the digital-analog converter according to the first embodiment, the output terminal 104c and the output terminal 104d to the output terminal 102 of the switch circuit 104 illustrated in FIG. In the first embodiment, the two-terminal pair impedance element 105, the impedance element 106, the impedance element 107, and the operational amplifier 108 form a total M-order analog smoothing filter to filter quantization noise and mirror components. .

すなわち、スイッチ回路１０４を通過したマルチレベルディジタルΔΣ信号は、２端子対インピーダンス素子１０５において量子化ノイズ及びミラー成分が抑圧される。量子化ノイズ及びミラー成分が抑圧されたマルチレベルディジタルΔΣ信号は、演算増幅器１０８の反転入力端子１０８ａ及び非反転入力端子１０８ｂにそれぞれ入力される。
さらに、演算増幅器１０８の反転入力端子１０８ａ及び非反転入力端子１０８ｂに入力された信号は、インピーダンス素子１０６と、１０７と、演算増幅器１０８とによって後述する高域シェーピングされた非線形成分と、残留量子化ノイズと、残留ミラー成分とがさらに抑制される。出力端子１０２からは、ディジタルアナログ変換された電圧信号が出力される。以上が実施形態１のディジタルアナログ変換器の入力端子１０１から出力端子１０２までの連続時間信号処理回路としての動作の説明である。 That is, the multi-level digital ΔΣ signal that has passed through the switch circuit 104 is suppressed in the quantization noise and the mirror component in the two-terminal pair impedance element 105. The multilevel digital ΔΣ signal in which the quantization noise and the mirror component are suppressed is input to the inverting input terminal 108a and the non-inverting input terminal 108b of the operational amplifier 108, respectively.
Further, the signals input to the inverting input terminal 108a and the non-inverting input terminal 108b of the operational amplifier 108 are obtained by the impedance elements 106, 107, and a high frequency shaped nonlinear component described later by the operational amplifier 108, and the residual quantization. Noise and residual mirror components are further suppressed. From the output terminal 102, a digital-analog converted voltage signal is output. The above is the description of the operation as a continuous time signal processing circuit from the input terminal 101 to the output terminal 102 of the digital-analog converter of the first embodiment.

３伝達関数
次に、実施形態１のディジタルアナログ変換器の離散時間信号処理回路としての動作を、伝達関数を使って説明する。なお、本明細書では、入力端子１０１から出力端子１０２までの１ビットディジタルΔΣ信号の離散時間信号としての伝達特性を最初に求めて、実施形態１のディジタルアナログ変換器の離散時間信号処理回路としての動作について説明するものとする。
図５は、上記の説明に用いられる回路図であって、図１に示したディジタルアナログ変換器におけるスイッチ回路１０４と、２端子対インピーダンス素子１０５と、インピーダンス素子１０６と、インピーダンス素子１０７とを同じ階層で書き換えて簡単化した回路図である。なお、図５に示した構成のうち、図１〜図４に示した構成と同様の構成には同様の符号を付し、その説明を一部略すものとする。ただし、図５では、離散時間信号処理系の解析をするため、２端子対インピーダンス素子１０５の容量素子３０７−１〜３０７−（Ｍ−１）と、インピーダンス素子１０６、１０７の容量素子４０４とは省略されている。 3 Transfer Function Next, the operation of the digital-analog converter of Embodiment 1 as a discrete time signal processing circuit will be described using a transfer function. In this specification, the transfer characteristic of the 1-bit digital ΔΣ signal from the input terminal 101 to the output terminal 102 as a discrete time signal is first obtained, and the discrete time signal processing circuit of the digital-analog converter of Embodiment 1 is obtained. The operation will be described.
FIG. 5 is a circuit diagram used for the above description. The switch circuit 104, the two-terminal pair impedance element 105, the impedance element 106, and the impedance element 107 in the digital-analog converter shown in FIG. It is the circuit diagram simplified by rewriting in a hierarchy. Note that, in the configuration illustrated in FIG. 5, configurations similar to those illustrated in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is partially omitted. However, in FIG. 5, in order to analyze the discrete-time signal processing system, the capacitive elements 307-1 to 307- (M−1) of the two-terminal pair impedance element 105 and the capacitive elements 404 of the impedance elements 106 and 107 are It is omitted.

また、図５に示したインバータ２００、３００、２０４は、いずれも図２に示したインバータである。インバータ２００の出力電圧をＶin1とし、インバータ３００の出力電圧をＶin1’とする。さらに、２端子対インピーダンス素子１０５の抵抗線路３１０の抵抗値をＲ1とし、抵抗線路３２０の抵抗値をＲ1’とする。
また、図１に示したインピーダンス素子１０６の抵抗値をＲ0、インピーダンス素子１０７の抵抗値をＲ0’とする。また、出力端子１０２の出力電圧をＶoutとし、基準電圧ＡＧＮＤの電圧値は電源電圧ＶDDの１／２、すなわちＶDD／２とする。 Further, the inverters 200, 300, and 204 shown in FIG. 5 are all inverters shown in FIG. The output voltage of the inverter 200 is Vin1, and the output voltage of the inverter 300 is Vin1 ′. Further, the resistance value of the resistance line 310 of the two-terminal pair impedance element 105 is R1, and the resistance value of the resistance line 320 is R1 ′.
Further, the resistance value of the impedance element 106 shown in FIG. 1 is R0, and the resistance value of the impedance element 107 is R0 ′. The output voltage of the output terminal 102 is Vout, and the voltage value of the reference voltage AGND is 1/2 of the power supply voltage VDD, that is, VDD / 2.

ここで、入力端子１０１より入力される１ビットディジタルΔΣ信号をｘ（ｎ）とし、１ビットレジスタ１０３の出力信号をｘ（ｎ−１）とするとき、ｘ（ｎ）はインバータ２００に入力され、インバータ２００からは反転信号が出力される。また、ｘ（ｎ−１）はインバータ２０４に入力され、反転される。インバータ２０４によって反転された出力信号は、インバータ３００に入力され、もう一度反転される。ただし、ｎは離散時間信号処理系の時刻を表す。
ここで、インバータ２００、３００の各出力から出力端子１０２までの回路構成に着目すると、差動増幅回路となっている。したがって、キルヒホッフの電流則よりインバータ２００、３００の各出力から出力端子１０２までの伝達関数は、次式で表すことができる。 Here, when the 1-bit digital ΔΣ signal input from the input terminal 101 is x (n) and the output signal of the 1-bit register 103 is x (n−1), x (n) is input to the inverter 200. The inverter 200 outputs an inverted signal. Further, x (n−1) is input to the inverter 204 and inverted. The output signal inverted by the inverter 204 is input to the inverter 300 and inverted once again. Here, n represents the time of the discrete time signal processing system.
Here, when attention is paid to the circuit configuration from each output of the inverters 200 and 300 to the output terminal 102, a differential amplifier circuit is formed. Therefore, the transfer function from each output of the inverters 200 and 300 to the output terminal 102 can be expressed by the following equation from Kirchhoff's current law.

また、インバータ２００、３００の出力電圧Ｖin1、Ｖin1’は、電源電圧ＶDDと、入力端子１０１に入力される１ビットディジタルΔΣ信号ｘ（ｎ）と、１ビットレジスタ１０３の出力信号ｘ（ｎ−１）とを用い、式（２）のように表すことができる。 The output voltages Vin1 and Vin1 ′ of the inverters 200 and 300 are the power supply voltage VDD, the 1-bit digital ΔΣ signal x (n) input to the input terminal 101, and the output signal x (n−1) of the 1-bit register 103. ) And can be expressed as in equation (2).

ここで、式（２）を式（１）に代入すると、式（３）のように表すことができる。式（３）はｘ（ｎ）と、ｘ（ｎ−１）との関数になっている。 Here, when Expression (2) is substituted into Expression (1), it can be expressed as Expression (3). Expression (3) is a function of x (n) and x (n-1).

実施形態１ではＲ1及びＲ1’はプロセス変動による相対ばらつきがないときは等しい値に設計されているものとする。また、Ｒ0及びＲ0’についてもプロセス変動による相対ばらつきがないときは、それぞれ等しい値に設計されているものとする。
ここで、出力端子１０２における電圧は、ｘ（ｎ）＝０、ｘ（ｎ−１）＝０のとき、ＤＣマイナスフルスケール相当の電圧となり、ｘ（ｎ）＝１、ｘ（ｎ−１）＝１のとき、ＤＣプラスフルスケール相当の電圧となる。さらに、プロセス変動による相対ばらつきがなければ、出力端子１０２における電圧は、ｘ（ｎ）＝０、ｘ（ｎ−１）＝１のとき及びｘ（ｎ）＝１、ｘ（ｎ−１）＝０のときに、ＤＣマイナスフルスケール相当の電圧と、ＤＣプラスフルスケール相当の電圧との丁度中間の電圧となる。
ここで、式（３）にｘ（ｎ）＝０、ｘ（ｎ−１）＝０を代入すると、式（４）が得られる。 In the first embodiment, R1 and R1 ′ are designed to be equal when there is no relative variation due to process variation. Also, R0 and R0 ′ are designed to be equal values when there is no relative variation due to process variations.
Here, when x (n) = 0 and x (n−1) = 0, the voltage at the output terminal 102 becomes a voltage equivalent to DC minus full scale, and x (n) = 1, x (n−1). When = 1, the voltage is equivalent to DC plus full scale. Further, if there is no relative variation due to process variation, the voltage at the output terminal 102 is when x (n) = 0, x (n−1) = 1, and x (n) = 1, x (n−1) =. At 0, the voltage is just an intermediate voltage between the voltage corresponding to DC minus full scale and the voltage corresponding to DC plus full scale.
Here, when substituting x (n) = 0 and x (n−1) = 0 into Expression (3), Expression (4) is obtained.

さらに、式（３）にｘ（ｎ）＝１、ｘ（ｎ−１）＝１を代入すると、式（５）を得ることができる。 Furthermore, when x (n) = 1 and x (n−1) = 1 are substituted into the equation (3), the equation (5) can be obtained.

さらに、式（３）にｘ（ｎ）＝０、ｘ（ｎ−１）＝１を代入すると、式（６）を得る。 Further, substituting x (n) = 0 and x (n−1) = 1 into equation (3) yields equation (6).

さらに、式（３）にｘ（ｎ）＝１、ｘ（ｎ−１）＝０を代入すると、式（７）を得る。 Further, substituting x (n) = 1 and x (n−1) = 0 into equation (3) yields equation (7).

ここで、式（４）及び式（５）よりＶout（０、０）と、Ｖout（１、１）との平均値は、式（８）のように求められる。 Here, the average value of Vout (0, 0) and Vout (1, 1) can be obtained from Equation (4) and Equation (5) as shown in Equation (8).

さらに、式（６）及び式（７）よりＶout（０、１）と、Ｖout（１、０）との平均値は、式（９）のように求められる。 Furthermore, the average value of Vout (0, 1) and Vout (1, 0) is obtained as in Expression (9) from Expression (6) and Expression (7).

上記した式（８）と、式（９）とを比較すると、式（１０）が得られる。 When the above equation (8) is compared with the equation (9), the equation (10) is obtained.

式（１０）は、Ｒ1及びＲ1’、Ｒ0及びＲ0’にプロセス変動による相対ばらつきがあったとしても、Ｖout（０、０）と、Ｖout（１、１）とにより作られる中間電圧と、Ｖout（０、１）と、Ｖout（１、０）との平均値とが一致していることを意味している。つまり、プロセス変動による相対ばらつきがあるとき、Ｖout（０、１）と、Ｖout（１、０）とはそれぞれ異なるが、Ｖout（０、１）と、Ｖout（１、０）との平均値と、Ｖout（０、０）と、Ｖout（１、１）との平均値とは一致する。
実施形態１において、ＤＣマイナスフルスケール相当電圧からＤＣプラスフルスケール相当電圧までのマルチレベル信号のうち、中間レベル信号が出力されるのはｘ（ｎ）＝０、ｘ（ｎ−１）＝１のときと、ｘ（ｎ）＝１、ｘ（ｎ−１）＝０のときである。ここで、中間レベル信号が出力されるとき、ｘ（ｎ）＝０、ｘ（ｎ−１）＝１、またはｘ（ｎ）＝１、ｘ（ｎ−１）＝０のいずれか１個の組み合わせに固定されると、プロセス変動による相対ばらつきがあったとき、信号帯域内に非線形成分が発生する。 Equation (10) shows that even if R1 and R1 ′, R0 and R0 ′ have relative variations due to process variations, an intermediate voltage generated by Vout (0, 0) and Vout (1, 1), and Vout This means that the average value of (0, 1) and Vout (1, 0) match. That is, when there is a relative variation due to process variation, Vout (0, 1) and Vout (1, 0) are different from each other, but the average value of Vout (0, 1) and Vout (1, 0) is , Vout (0, 0) and the average value of Vout (1, 1) match.
In the first embodiment, among the multi-level signals from the DC minus full scale equivalent voltage to the DC plus full scale equivalent voltage, the intermediate level signals are output x (n) = 0, x (n−1) = 1. And x (n) = 1 and x (n-1) = 0. Here, when the intermediate level signal is output, any one of x (n) = 0, x (n-1) = 1, or x (n) = 1, x (n-1) = 0. When the combination is fixed, a nonlinear component is generated in the signal band when there is a relative variation due to process variation.

実施形態１では、１ビットレジスタ１０３により中間レベル信号を出力するための組み合わせｘ（ｎ）＝０、ｘ（ｎ−１）＝１と、ｘ（ｎ）＝１、ｘ（ｎ−１）＝０とが交互に表れる。例えば、１ビットレジスタ１０３の初期値が０のとき、入力端子１０１に０、１、１、０、０、１、０、１と順に入力すると、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））は順に、（０、０）、（１、０）、（１、１）、（０、１）、（０、０）、（１、０）、（０、１）、（１、０）となる。
また、スイッチ回路１０４により、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））＝（０、１）は、組み合わせ（Ｖin1、Ｖin1’）＝（ＶDD、ＶDD）に変換され、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））＝（１、０）は、組み合わせ（Ｖin1、Ｖin1’）＝（０、０）に変換される。つまり、プロセス変動による相対ばらつきがあったとしても、式（６）で表される中間レベル信号と、式（７）で表される中間レベル信号とが交互に出力されるので、一定期間で式（１０）と等価な状態になり、信号帯域内の非線形成分をキャンセルし、信号帯域外の高周波成分に変換することができる。 In the first embodiment, the combination x (n) = 0, x (n−1) = 1, x (n) = 1, x (n−1) = for outputting the intermediate level signal by the 1-bit register 103. 0 and appear alternately. For example, when the initial value of the 1-bit register 103 is 0, when 0, 1, 1, 0, 0, 1, 0, 1 are sequentially input to the input terminal 101, the combination (x (n), x (n-1 )) In order (0, 0), (1, 0), (1, 1), (0, 1), (0, 0), (1, 0), (0, 1), (1, 0).
Further, the switch circuit 104 converts the combination (x (n), x (n−1)) = (0, 1) into the combination (Vin1, Vin1 ′) = (VDD, VDD), and the combination (x ( n), x (n−1)) = (1, 0) is converted into a combination (Vin1, Vin1 ′) = (0, 0). That is, even if there is a relative variation due to process variation, the intermediate level signal represented by the equation (6) and the intermediate level signal represented by the equation (7) are alternately output. It becomes a state equivalent to (10), and the nonlinear component in the signal band can be canceled and converted to a high frequency component outside the signal band.

また、実施形態１ではサンプリング周波数をｆ_ｓとしたときに、入力信号の最高周波数がｆ_ｓ／２であり、最高周波数の信号は１と、０とを交互に繰り返す信号である。最高周波数の信号が入力端子１０１より入力されると、組み合わせ（ｘ（ｎ）、ｘ（ｎ−１））は、（１、０）と（０、１）とが交互に繰り返される。つまり、プロセス変動による相対ばらつきがなければ、ＤＣマイナスフルスケール相当電圧と、ＤＣプラスフルスケール相当電圧との完全に中間の電圧が出力される。すなわち、ｆ_ｓ／２に伝送零点が形成され、ディジタル移動平均フィルタと等価な働きをする。プロセス変動による相対ばらつきがあるときは、形成された伝送零点に、高周波成分が表れる。
以上より、１ビットレジスタ１０３と、スイッチ回路１０４とが２端子対インピーダンス１０５における抵抗線路の相対ばらつきを平均化し、非線形成分に対して高域シェーピングを施す平均化ハードウェアアルゴリズムとなっている。特に、実施形態１においてはディジタル移動平均フィルタの伝送零点周波数に非線形成分が集中する。 In the first embodiment, when the sampling frequency is f _s , the highest frequency of the input signal is f _s / 2, and the highest frequency signal is a signal that repeats 1 and 0 alternately. When a signal having the highest frequency is input from the input terminal 101, (1, 0) and (0, 1) are alternately repeated in the combination (x (n), x (n-1)). That is, if there is no relative variation due to process variation, a voltage that is completely intermediate between the DC minus full scale equivalent voltage and the DC plus full scale equivalent voltage is output. That is, a transmission zero point is formed at f _s / 2, which functions equivalently to a digital moving average filter. When there is a relative variation due to process variation, a high frequency component appears at the formed transmission zero point.
As described above, the 1-bit register 103 and the switch circuit 104 are an averaging hardware algorithm that averages the relative variation of the resistance lines in the two-terminal pair impedance 105 and performs high-frequency shaping on the nonlinear component. In particular, in the first embodiment, nonlinear components concentrate on the transmission zero point frequency of the digital moving average filter.

４シミュレーション
本発明の発明者らは、以上説明した実施形態１のディジタルアナログ変換器についてマットラボ（ＭＡＴＬＡＢ：登録商標）によるシステムシミュレーションを行った。なお、このシステムシミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できることと、実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて、その有効性を確認するために行ったものである。 4 Simulations The inventors of the present invention performed a system simulation using Matlab (registered trademark) for the digital-analog converter of the first embodiment described above. This system simulation is effective in that a digital filter can be equivalently incorporated in the digital-analog converter of the first embodiment and that the digital-analog converter of the first embodiment is hardly affected by the relative variation of elements. It was done to confirm.

シミュレーション条件は、ｚ平面における零点及び極を図６に示したディジタル移動平均フィルタの特性となるように配置した。また、シミュレーションは、実施形態１のディジタルアナログ変換器にディジタルフィルタを等価的に内蔵できること、及び実施形態１のディジタルアナログ変換器が素子の相対ばらつきの影響を受け難いことについて検証を行う。このため、シミュレーションは、ディジタルアナログ変換器の離散時間信号処理回路としての離散時間伝達関数レベルで行われた。さらに、入力信号は４次の変調をかけた１ビットディジタルΔΣ信号とし、基本波成分の周波数は１ｋＨｚ、信号帯域は８ｋＨｚ、オーバーサンプリングレートは１２８倍、サンプリング周波数ｆ_ｓは２．０４８ＭＨｚとした。 The simulation conditions were such that the zeros and poles in the z plane would be the characteristics of the digital moving average filter shown in FIG. The simulation verifies that a digital filter can be equivalently incorporated in the digital-analog converter of the first embodiment and that the digital-analog converter of the first embodiment is hardly affected by the relative variation of elements. For this reason, the simulation was performed at a discrete time transfer function level as a discrete time signal processing circuit of a digital-analog converter. Further, the input signal is a 1-bit digital ΔΣ signal subjected to fourth-order modulation, the fundamental component frequency is 1 kHz, the signal band is 8 kHz, the oversampling rate is 128 times, and the sampling frequency f _s is 2.048 MHz.

図７は、図１に示した入力端子１０１に入力される入力信号を高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）した結果を示す図である。図７の横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。信号帯域内の雑音成分及び歪み成分に対する信号比（ＳＩＮＡＤ：Signal to Noise And Distortion ratio)の値は１０６．５ｄＢである。 FIG. 7 is a diagram illustrating a result of fast Fourier transform (FFT) performed on the input signal input to the input terminal 101 illustrated in FIG. The horizontal axis of FIG. 7 represents the frequency [Hz] logarithmically, and the vertical axis represents the magnitude [dB]. The value of the signal ratio (SINAD: Signal to Noise And Distortion ratio) to the noise component and distortion component in the signal band is 106.5 dB.

図８は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子の相対ばらつきがない場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果を示す図である。図８の横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。また、ＳＩＮＡＤの値は１０６．５ｄＢである。図８から、図６に示した零点に対応する周波数ｆ_ｓ／２に伝送零点を有するディジタル移動平均フィルタが形成され、量子化ノイズが抑制されていることが確認できる。なお、ＳＩＮＡＤの値は１０６．５ｄＢである。
すなわち、実施形態１によれば、２端子対インピーダンス素子の特性の相対ばらつきがない場合、ディジタルフィルタを内蔵したことと等価になる。 FIG. 8 is a diagram illustrating a result of fast Fourier transform of an output signal that is input when the digital-analog converter according to the first embodiment has no relative variation between the two-terminal-pair impedance elements. The horizontal axis of FIG. 8 represents the logarithm of frequency [Hz], and the vertical axis represents magnitude [dB]. The value of SINAD is 106.5 dB. From FIG. 8, it can be confirmed that a digital moving average filter having a transmission zero at a frequency f _s / 2 corresponding to the zero shown in FIG. 6 is formed, and quantization noise is suppressed. The value of SINAD is 106.5 dB.
That is, according to the first embodiment, when there is no relative variation in the characteristics of the two-terminal-pair impedance element, this is equivalent to incorporating a digital filter.

図９は、実施形態１のディジタルアナログ変換器において、２端子対インピーダンス素子に相対ばらつきがある場合に入力信号を入力し、出力された出力信号を高速フーリエ変換した結果を示す図である。図９においても、横軸は周波数［Ｈｚ］を対数表示し、縦軸はマグニチュード［ｄＢ］を示す。２端子対インピーダンス素子の相対ばらつきを含む検証は、２端子対インピーダンス素子における抵抗線路の基準抵抗値に対して標準偏差が５％となるように、標準正規分布に従う乱数を発生させて各抵抗線路の抵抗値を決定し、離散時間伝達関数に反映することによって行った。なお、ＳＩＮＡＤの値は１０６．５ｄＢである。 FIG. 9 is a diagram illustrating a result of fast Fourier transform of an output signal that is input when an input signal is input to the digital-analog converter according to the first embodiment when the two-terminal-pair impedance element has a relative variation. Also in FIG. 9, the horizontal axis represents the frequency [Hz] logarithmically, and the vertical axis represents the magnitude [dB]. The verification including the relative variation of the two-terminal-pair impedance element is performed by generating a random number according to the standard normal distribution so that the standard deviation is 5% with respect to the reference resistance value of the resistance line in the two-terminal-pair impedance element. The resistance value was determined and reflected in the discrete-time transfer function. The value of SINAD is 106.5 dB.

図８と、図９とを比較すると、伝送零点周波数ｆ_ｓ／２におけるマグニチュードが図９のほうが高くなっていることが確認できる。つまり、２端子対インピーダンス素子の相対ばらつきによる非線形成分が高域シェーピングされていることが確認できる。
また、図９は、２端子対インピーダンス素子の特性の相対ばらつきがあるにも関わらず、周波数が１０²〜１０⁴の範囲において図７、図８に示した特性と同様の特性を示している。すなわち、実施形態１によれば、インピーダンス素子の特性の相対ばらつきの影響を受け難いことになる。
以上のことから、実施形態１のディジタルアナログ変換器は、ディジタルフィルタを等価的に内蔵できること及び素子の相対ばらつきの影響を受け難いことについて、有効性を確認することができた。 Comparing FIG. 8 with FIG. 9, it can be confirmed that the magnitude in FIG. 9 is higher at the transmission zero-point frequency f _s / 2. That is, it can be confirmed that the non-linear component due to the relative variation of the two-terminal-pair impedance element is high-frequency shaped.
FIG. 9 shows the same characteristics as those shown in FIGS. 7 and 8 in the frequency range of 10 ² to 10 ⁴ despite the relative variation in the characteristics of the two-terminal-pair impedance element. . That is, according to the first embodiment, it is difficult to be affected by the relative variation in the characteristics of the impedance element.
From the above, it was possible to confirm the effectiveness of the digital-to-analog converter according to the first embodiment with respect to the fact that a digital filter can be equivalently incorporated and that the digital-analog converter is not easily affected by the relative variation of elements.

５効果
以上、説明したように、実施形態１のディジタルアナログ変換器は、１ビットレジスタと、スイッチ回路と、２端子対インピーダンス素子と、２個のインピーダンス素子と、演算増幅器とで構成されているので、特許文献１に記載のスイッチトキャパシタ技術によるディジタルアナログ変換器と比べると、演算増幅器の消費電力を小さくできるという効果が得られる。
この効果は、１ビットレジスタ、スイッチ回路と、２端子対インピーダンス素子及び２個のインピーダンス素子と、演算増幅器とをトランスバーサル型構成にすることで、ディジタルフィルタと、アナログフィルタとを同時に兼ね備えることができるためによって生じる。 5 Effects As described above, the digital-analog converter according to the first embodiment includes a 1-bit register, a switch circuit, a two-terminal impedance element, two impedance elements, and an operational amplifier. Therefore, as compared with the digital-analog converter based on the switched capacitor technique described in Patent Document 1, an effect that the power consumption of the operational amplifier can be reduced is obtained.
The effect is that a 1-bit register, a switch circuit, a two-terminal pair impedance element, two impedance elements, and an operational amplifier are configured to have a digital filter and an analog filter at the same time. Caused by being able to.

また、２端子対インピーダンス素子特性の相対ばらつきによる非線形成分には高域シェーピングが施される。このため、実施形態１のディジタルアナログ変換器は、素子特性の相対ばらつきによる影響を受け難いという効果が得られる。
さらに、スイッチ回路における２個の出力段のインバータがそれぞれＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとで構成されるＣＭＯＳインバータであって、各ＭＯＳトランジスタのオン抵抗の値がそれぞれ等しいため、広い論理振幅が得られ、かつ、ＭＯＳトランジスタの相対ばらつきによる非線形成分の発生を抑制できるという効果が得られる。 Further, high-frequency shaping is applied to the nonlinear component due to the relative variation in the characteristics of the two-terminal-pair impedance element. For this reason, the digital-analog converter of Embodiment 1 has the effect that it is hard to receive the influence by the relative dispersion | variation in an element characteristic.
Further, the inverters of the two output stages in the switch circuit are CMOS inverters each composed of an N-channel MOS transistor and a P-channel MOS transistor, and each MOS transistor has the same on-resistance value. It is possible to obtain an effect that amplitude can be obtained and generation of nonlinear components due to relative variation of MOS transistors can be suppressed.

（実施形態２）
また、本発明のディジタルアナログ変換器の２端子対インピーダンス素子１０５は、図３に示した構成に限定されるものではない。すなわち、２端子対インピーダンス素子１０５は、図３のように容量素子３０７−１〜容量素子３０７−（Ｍ−１）を２つの抵抗線路３１０、３２０に接続するものに限定されるものではない。
実施形態２では、２端子対インピーダンス素子１０５を、例えば、図１０に示すように構成する。図１０に示した２端子対インピーダンス素子では、抵抗素子５０５−１〜抵抗素子５０５−（Ｍ）を直列接続して抵抗線路５１０とし、抵抗素子５０６−１〜抵抗素子５０６−（Ｍ）を直列接続して抵抗線路５２０としている。また、容量素子５０７−ｉ（ｉは１以上（Ｍ−１）以下の整数）は抵抗素子５０５−ｉと、抵抗素子５０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。 (Embodiment 2)
Further, the two-terminal-pair impedance element 105 of the digital-analog converter of the present invention is not limited to the configuration shown in FIG. That is, the two-terminal-pair impedance element 105 is not limited to the one that connects the capacitive elements 307-1 to 307- (M-1) to the two resistance lines 310 and 320 as shown in FIG.
In the second embodiment, the two-terminal pair impedance element 105 is configured as shown in FIG. 10, for example. In the two-terminal-pair impedance element shown in FIG. 10, resistance elements 505-1 to 505- (M) are connected in series to form a resistance line 510, and resistance elements 506-1 to 506- (M) are connected in series. The resistance line 520 is connected. In addition, one end of the capacitor element 507-i (i is an integer of 1 to (M-1)) is connected between the resistor element 505-i and the resistor element 505- (i + 1), and the other end is connected to the ground. Grounded.

さらに、容量素子５０８−ｉは、抵抗素子５０６−ｉと、抵抗素子５０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。このような構成にすることで、実施形態２では、入力端子１０５ａより入力される信号と、１０５ｂより入力される信号とを独立にフィルタリングができる。このため、実施形態２によれば、入力端子１０５ａより入力される信号と、１０５ｂより入力される信号の２つの信号のタイミングのずれによる影響を受けないという効果が得られる。
さらに、本発明のディジタルアナログ変換器の２端子対インピーダンス素子は、図３、図１０のように抵抗線路を使うものに限定されるものではない。例えば、実施形態２では、図１１、１２のように、抵抗素子に代えてインダクタンス素子を用いることもできる。図１１に示した２端子対インピーダンス素子は、インダクタンス素子６０５−１〜６０５−（Ｍ）を直列接続してインダクタンス線路６１０とする。また、インダクタンス素子６０６−１〜６０６−（Ｍ）を直列接続してインダクタンス線路６２０とする。 Further, the capacitor element 508-i has one end connected between the resistor element 506-i and the resistor element 506- (i + 1), and the other end grounded to the ground. With this configuration, in the second embodiment, the signal input from the input terminal 105a and the signal input from the 105b can be filtered independently. For this reason, according to the second embodiment, there is an effect that the signal is not affected by the timing difference between the two signals of the signal input from the input terminal 105a and the signal input from the 105b.
Furthermore, the two-terminal-pair impedance element of the digital-analog converter of the present invention is not limited to the one using a resistance line as shown in FIGS. For example, in the second embodiment, as shown in FIGS. 11 and 12, an inductance element can be used instead of the resistance element. In the two-terminal-pair impedance element shown in FIG. 11, inductance elements 605-1 to 605- (M) are connected in series to form an inductance line 610. Inductance elements 606-1 to 606-(M) are connected in series to form an inductance line 620.

また、図１１に示した例では、容量素子３０７−ｉはインダクタンス素子６０５−ｉと、インダクタンス素子６０５−（ｉ＋１）との間に一端が、インダクタンス素子６０６−ｉと、インダクタンス素子６０６−（ｉ＋１）との間に他端がそれぞれ接続されている。このようにインダクタンス素子を用いた構成にすることで、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数を有しながら小型化に有利であるという効果も得られる。 In the example shown in FIG. 11, the capacitive element 307-i has one end between the inductance element 605-i and the inductance element 605- (i + 1), the inductance element 606-i, and the inductance element 606- (i + 1). The other end is connected to each other. By using an inductance element in this way, the order of the analog filter can be doubled compared to when a resistance element is used. For this reason, the effect that a quantization noise and a mirror component can be further suppressed is acquired. In particular, if the process can realize an inductance element on a small scale, an effect that it is advantageous for miniaturization while having a high filter order can be obtained.

また、図１２に示した２端子対インピーダンス素子は、インダクタンス素子７０５−１〜７０５−（Ｍ）を直列接続してインダクタンス線路７１０とし、インダクタンス素子７０６−１〜７０６−（Ｍ）を直列接続してインダクタンス線路７２０としている。容量素子７０７−ｉはインダクタンス素子７０５−ｉと、インダクタンス素子７０５−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。さらに、容量素子７０８−ｉはインダクタンス素子７０６−ｉと、インダクタンス素子７０６−（ｉ＋１）との間に一端が接続され、他端がグラウンドに接地されている。 In the two-terminal-pair impedance element shown in FIG. 12, inductance elements 705-1 to 705- (M) are connected in series to form an inductance line 710, and inductance elements 706-1 to 706- (M) are connected in series. The inductance line 720 is used. One end of the capacitive element 707-i is connected between the inductance element 705-i and the inductance element 705- (i + 1), and the other end is grounded. Furthermore, one end of the capacitive element 708-i is connected between the inductance element 706-i and the inductance element 706- (i + 1), and the other end is grounded.

このような構成にすることにより、実施形態２は、入力端子１０５ａより入力される信号と、入力端子１０５ｂより入力される信号とを独立にフィルタリングができるため、２つの信号のタイミングがずれた場合にも影響を受け難いという効果が得られる。また、このようにインダクタンス素子を用いた構成にすることにより、実施形態２では、抵抗素子を用いたときと比べて、アナログフィルタの次数を２倍にすることができる。このため、実施形態２は、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスであれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。 With this configuration, in the second embodiment, the signal input from the input terminal 105a and the signal input from the input terminal 105b can be filtered independently, and therefore the timing of the two signals is shifted. The effect that it is hard to be influenced is obtained. Further, by adopting the configuration using the inductance element as described above, in the second embodiment, the order of the analog filter can be doubled as compared with the case where the resistance element is used. For this reason, Embodiment 2 has the effect of being able to further suppress quantization noise and mirror components. In particular, if the process can realize the inductance element on a small scale, it is possible to achieve an effect that a digital-analog converter that is advantageous for downsizing can be realized while having a high filter order.

（実施形態３）
さらに、本発明のディジタルアナログ変換器は、インピーダンス素子１０６、１０７を、図４に示したように、抵抗素子４０３と、抵抗素子４０３に並列に接続された容量素子４０４とによる構成に限定されるものではない。例えば、実施形態３では、インピーダンス素子１０６、１０７を抵抗素子に代えてインダクタンス素子を用いて構成することができる。
図１３は、実施形態３のインピーダンス素子１０６、１０７を説明するための図である。なお、インピーダンス素子１０６、１０７は同様の構成を有しているため、インピーダンス素子１０７のみを図示してインピーダンス素子１０６の説明に代えるものとする。 (Embodiment 3)
Furthermore, the digital-analog converter of the present invention is limited to a configuration in which the impedance elements 106 and 107 are composed of the resistance element 403 and the capacitance element 404 connected in parallel to the resistance element 403 as shown in FIG. It is not a thing. For example, in the third embodiment, the impedance elements 106 and 107 can be configured using inductance elements instead of resistance elements.
FIG. 13 is a diagram for explaining the impedance elements 106 and 107 according to the third embodiment. Since the impedance elements 106 and 107 have the same configuration, only the impedance element 107 is illustrated and replaced with the description of the impedance element 106.

図示したインピーダンス素子１０７は、インダクタンス素子８０３と、インダクタンス素子８０３に並列に接続された容量素子４０４とによって構成されている。
実施形態３のインピーダンス素子１０６、１０７は、図４に示した構成を用いた場合と比べて、高いフィルタ次数をもたらすため、量子化ノイズ及びミラー成分をさらに抑制できるという効果が得られる。特に、インダクタンス素子を小規模に実現できるプロセスを用いて形成すれば、高いフィルタ次数でありながら小型化に有利なディジタルアナログ変換器を実現できるという効果も得られる。
また、実施形態１及び２では、一般的なポリ抵抗素子よりも抵抗値が高く、インプラント制御により実現される高抵抗の抵抗素子を製造できるプロセスによっても製造することができる。このような場合、実施形態１及び２は、回路規模をさらに小型化することができ、経済的なディジタルアナログ変換器を実現できるという効果も得られる。 The illustrated impedance element 107 includes an inductance element 803 and a capacitive element 404 connected in parallel to the inductance element 803.
Since the impedance elements 106 and 107 according to the third embodiment provide a higher filter order as compared with the case where the configuration shown in FIG. 4 is used, an effect that the quantization noise and the mirror component can be further suppressed is obtained. In particular, if the inductance element is formed using a process that can be realized on a small scale, an effect that a digital-analog converter that has a high filter order but is advantageous for miniaturization can be obtained.
In the first and second embodiments, the resistance value is higher than that of a general poly-resistive element, and can be manufactured by a process that can manufacture a high-resistance resistance element realized by implant control. In such a case, Embodiments 1 and 2 can further reduce the circuit scale, and can provide an effect that an economical digital-analog converter can be realized.

本発明のディジタルアナログ変換器は、通信機器、オーディオ装置一般に利用することに好適である。 The digital-analog converter of the present invention is suitable for use in communication equipment and audio equipment in general.

１０１入力端子
１０２出力端子
１０４スイッチ回路
１０５２端子対インピーダンス素子
１０６、１０７インピーダンス素子
１０８演算増幅器
２００、２０４、３００インバータ
３０５−１〜３０５−（Ｍ）、３０６−１〜３０６−（Ｍ）、４０３、５０５−１〜５０５−（Ｍ）、５０６−１〜５０６−（Ｍ）抵抗素子
３０７−１〜３０７−（Ｍ−１）、５０７−１〜５０７−（Ｍ−１）、５０８−１〜５０８−（Ｍ−１）、４０４、７０７−１〜７０７−（Ｍ−１）、７０８−１〜７０８−（Ｍ−１）容量素子
３１０、３２０、５１０、５２０抵抗線路
６０５−１〜６０５−（Ｍ）、６０６−１〜６０６−（Ｍ）、８０３、７０５−１〜７０５−（Ｍ）、７０６−１〜７０６−（Ｍ）インダクタンス素子
６１０、６２０、７１０、７２０インダクタンス線路 DESCRIPTION OF SYMBOLS 101 Input terminal 102 Output terminal 104 Switch circuit 105 2 terminal pair impedance element 106,107 Impedance element 108 Operational amplifier 200,204,300 Inverter 305-1 to 305- (M), 306-1 to 306- (M), 403 , 505-1 to 505- (M), 506-1 to 506- (M) Resistive elements 307-1 to 307- (M-1), 507-1 to 507- (M-1), 508-1 to 508- (M-1), 404, 707-1 to 707- (M-1), 708-1 to 708- (M-1) Capacitance elements 310, 320, 510, 520 Resistance lines 605-1 to 605 (M), 606-1 to 606- (M), 803, 705-1 to 705- (M), 706-1 to 706- (M) Inductance element 610, 620, 71 0,720 Inductance line

Claims

A 1-bit register,
The 1-bit digital ΔΣ signal input to the 1-bit register, a 1-bit digital ΔΣ signal outputted from及beauty before Symbol 1-bit register as a pair of input signals, the inverted signal obtained by inverting one of said pair of input signals, And a circuit including an inverter that outputs the other non-inverted signal of the pair of input signals as a pair of output signals;
A first impedance element that inputs the inverted signal and the non-inverted signal output from a circuit including the inverter, removes noise, and outputs a first output signal and a second output signal;
An inverting input terminal to which a first output signal output from the first impedance element is input, a non-inverting input terminal to which the second output signal is input, and a signal obtained by converting the 1-bit digital ΔΣ signal into an analog signal An operational amplifier having an output terminal,
A second impedance element connected between the inverting input terminal and the output terminal of the operational amplifier;
A third impedance element having one end connected to the non-inverting input terminal of the operational amplifier and a reference voltage applied to the other end;
A digital-to-analog converter comprising:

The circuit including the inverter is:
A first input terminal and a second input terminal for inputting the 1-bit digital ΔΣ signal; a first output terminal for outputting the inverted signal; and a second output terminal for outputting the non-inverted signal;
An odd number of inverters are provided in a path from the first input terminal to the first output terminal, and zero or even number of inverters are provided in a path from the second input terminal to the second output terminal. The digital-to-analog converter according to claim 1 .

The first impedance element is
It includes M resistive elements, and a first resistor line for inputting one of said pair of output signals output from the first and second output terminals of the circuit including the inverter,
It includes M resistive elements, and a second resistor path to enter the other of the pair of output signals output from the first and second output terminals of the circuit including the inverter,
(M-1) capacitive elements connected between the first resistance line and the second resistance line,
The capacitive element includes an i-th resistance element (i is an integer not less than 1 and not more than (M−1)) included in the first resistance line, and an i + 1-th resistance element included in the first resistance line. One end is connected between and the other end is connected between the i-th resistance element included in the second resistance line and the i + 1-th resistance element included in the second resistance line,
Digital-to-analog converter according to claim 1 or 2, characterized in that for filtering to the pair of output signals.

The first impedance element is
A first resistance line including M resistance elements and receiving one of the pair of output signals output from a circuit including the inverter ;
One end between the i-th resistance element (i is an integer not less than 1 and not more than (M−1)) included in the first resistance line and the (i + 1) th resistance element included in the first resistance line. Are connected, and M−1 capacitive elements to which a reference voltage is applied to the other end,
A second resistance line that includes M resistance elements, and inputs the other signal different from one of the pair of output signals input to the first resistance line;
One end is connected between the i-th resistance element included in the second resistance line and the i + 1-th resistance element included in the second resistance line, and a reference voltage is applied to the other end. Including capacitive elements,
Digital-to-analog converter according to claim 1 or 2, characterized in that for filtering to the pair of output signals.

The first impedance element is
A first inductance line that includes M inductance elements and inputs one of the pair of output signals output from a circuit including the inverter ;
A second inductance line that includes M inductance elements and that inputs the other output signal different from one of the pair of output signals input to the first inductance line;
(M-1) capacitive elements connected between the first inductance line and the second inductance line,
The capacitive element includes an i-th inductance element (i is an integer not less than 1 and not more than (M−1)) included in the first inductance line, and an i + 1-th inductance element included in the first inductance line. And one end is connected between the i-th inductance element included in the second inductance line and the i + 1-th inductance element included in the second inductance line.
Digital-to-analog converter according to claim 1 or 2, characterized in that for filtering to the pair of output signals.

The first impedance element is
A first inductance line that includes M inductance elements and inputs one of the pair of output signals output from a circuit including the inverter ;
One end between the i-th inductance element (i is an integer not less than 1 and not more than (M−1)) included in the first inductance line and the (i + 1) -th inductance element included in the first inductance line. Are connected, and M−1 capacitive elements to which a reference voltage is applied to the other end,
A second inductance line that includes M inductance elements, and that inputs a different signal from one of the pair of output signals input to the first inductance line;
One end is connected between the i-th inductance element included in the second inductance line and the i + 1-th inductance element included in the second inductance line, and a reference voltage is applied to the other end. Including capacitive elements,
Digital-to-analog converter according to claim 1 or 2, characterized in that for filtering to the pair of output signals.

The said 2nd impedance element and the said 3rd impedance element contain a resistance element and the capacitive element connected in parallel with the said resistance element, The any one of Claims 1-6 characterized by the above-mentioned. Digital-to-analog converter.

The said 2nd impedance element and the said 3rd impedance element contain an inductance element and the capacitive element connected in parallel with the said inductance element, The any one of Claims 1-6 characterized by the above-mentioned. Digital-to-analog converter.