JP5459180B2 - 論理回路、受信装置、及び論理演算方法 - Google Patents
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(付記1)
線形帰還シフトレジスタのシフト処理及び帰還データを計算する論理回路であって、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成するXOR処理部と、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する値生成処理部と
を含むことを特徴とする論理回路。
(付記2)
前記XOR処理部は更に、前記第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる前記並列n個のデータの各々と第3のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の第2の1ビットデータを並列に生成し、
前記値生成処理部は更に、前記過去のm個の帰還データと前記第3のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記第2の1ビットデータとのXORを計算することにより、前記第1のデータをmビットシフトした状態での出力データを生成する
ことを特徴とする付記1記載の論理回路。
(付記3)
前記第2のデータを格納する記憶回路と、
前記第2のデータを前記記憶回路の最上位ビット側に詰めるように前記第2のデータをシフトするシフト処理部と
を更に含むことを特徴とする付記1又は2記載の論理回路。
(付記4)
受信信号を周波数変換して周波数変換後の受信信号を生成するRF処理部と、
前記周波数変換後の受信信号をデジタル受信信号に変換するAD変換部と、
前記デジタル受信信号に対してデスクランブル処理を含む無線処理を行なうデジタル信号プロセッサと
を含み、前記デジタル信号プロセッサは、
算術論理演算ユニットと、
専用命令処理ユニットと
を含み、前記専用命令処理ユニットは、線形帰還シフトレジスタのシフト処理及び帰還データを計算するために、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成するXOR処理部と、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する値生成処理部と
を含むことを特徴とする受信装置。
(付記5)
前記XOR処理部は更に、前記第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる前記並列n個のデータの各々と第3のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の第2の1ビットデータを並列に生成し、
前記値生成処理部は更に、前記過去のm個の帰還データと前記第3のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記第2の1ビットデータとのXORを計算することにより、前記第1のデータをmビットシフトした状態での出力データを生成する
ことを特徴とする付記4記載の受信装置。
(付記6)
前記デジタル信号プロセッサは、
前記第2のデータを格納する記憶回路と、
前記第2のデータを前記記憶回路の最上位ビット側に詰めるように前記第2のデータをシフトするシフト処理部と
を更に含むことを特徴とする付記4又は5記載の受信装置。
(付記7)
前記デジタル信号プロセッサは、前記専用命令処理ユニットによりスクランブルコードを生成し、前記スクランブルコードを用いて前記デスクランブル処理を実行することを特徴とする付記4乃至6何れか一項記載の受信装置。
(付記8)
線形帰還シフトレジスタのシフト処理及び帰還データを計算する論理演算方法であって、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成し、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する
各段階を含むことを特徴とする論理演算方法。
(付記9)
前記第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる前記並列n個のデータの各々と第3のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の第2の1ビットデータを並列に生成し、
前記過去のm個の帰還データと前記第3のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記第2の1ビットデータとのXORを計算することにより、前記第1のデータをmビットシフトした状態での出力データを生成する
各段階を更に含むことを特徴とする付記8記載の論理演算方法。
31 AD変換部
32 DSP部
33 アプリケーションプロセッサ部
34 入出力部
58 ALU
60 専用命令処理ユニット
71 シフト処理部
72 マスク・XOR処理部
73 出力・フィードバック値生成処理部
Claims (5)
- 線形帰還シフトレジスタのシフト処理及び帰還データを計算する論理回路であって、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成するXOR処理部と、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する値生成処理部と
を含むことを特徴とする論理回路。 - 前記XOR処理部は更に、前記第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる前記並列n個のデータの各々と第3のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の第2の1ビットデータを並列に生成し、
前記値生成処理部は更に、前記過去のm個の帰還データと前記第3のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記第2の1ビットデータとのXORを計算することにより、前記第1のデータをmビットシフトした状態での出力データを生成する
ことを特徴とする請求項1記載の論理回路。 - 受信信号を周波数変換して周波数変換後の受信信号を生成するRF処理部と、
前記周波数変換後の受信信号をデジタル受信信号に変換するAD変換部と、
前記デジタル受信信号に対してデスクランブル処理を含む無線処理を行なうデジタル信号プロセッサと
を含み、前記デジタル信号プロセッサは、
算術論理演算ユニットと、
専用命令処理ユニットと
を含み、前記専用命令処理ユニットは、線形帰還シフトレジスタのシフト処理及び帰還データを計算するために、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成するXOR処理部と、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する値生成処理部と
を含むことを特徴とする受信装置。 - 線形帰還シフトレジスタのシフト処理及び帰還データを計算する論理演算方法であって、
第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる並列n個のデータの各々と第2のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の1ビットデータを並列に生成し、
前記第1のデータをm(0<m<n)ビットシフトした状態での帰還データを生成するために、前記第1のデータを0乃至m−1ビットシフトしたそれぞれの状態での過去のm個の帰還データと前記第2のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記1ビットデータとのXORを計算する
各段階を含むことを特徴とする論理演算方法。 - 前記第1のデータを0乃至n−1ビットシフトし且つビットシフトで空いたビットに0を挿入して得られる前記並列n個のデータの各々と第3のデータとの間でビット毎のANDを計算し、該AND計算により得られる並列n個のデータの各々について全てのビットのXORを計算することにより、n個の第2の1ビットデータを並列に生成し、
前記過去のm個の帰還データと前記第3のデータの対応ビットとの間でのビット毎のANDを計算し、該AND計算により得られる全てのビットと前記第1のデータのmビットシフト状態での前記第2の1ビットデータとのXORを計算することにより、前記第1のデータをmビットシフトした状態での出力データを生成する
各段階を更に含むことを特徴とする請求項4記載の論理演算方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2010254228A JP5459180B2 (ja) | 2010-11-12 | 2010-11-12 | 論理回路、受信装置、及び論理演算方法 |
Applications Claiming Priority (1)
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Publications (2)
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JP2012105219A JP2012105219A (ja) | 2012-05-31 |
JP5459180B2 true JP5459180B2 (ja) | 2014-04-02 |
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Family Applications (1)
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JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
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2010
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