JP5453967B2 - Epitaxial wafer and method for manufacturing the same - Google Patents
Epitaxial wafer and method for manufacturing the same Download PDFInfo
- Publication number
- JP5453967B2 JP5453967B2 JP2009161675A JP2009161675A JP5453967B2 JP 5453967 B2 JP5453967 B2 JP 5453967B2 JP 2009161675 A JP2009161675 A JP 2009161675A JP 2009161675 A JP2009161675 A JP 2009161675A JP 5453967 B2 JP5453967 B2 JP 5453967B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial
- wafer
- orientation
- growth rate
- epitaxial wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 238000000034 method Methods 0.000 title claims description 20
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 36
- 239000013078 crystal Substances 0.000 claims description 35
- 238000000137 annealing Methods 0.000 claims description 13
- 235000012431 wafers Nutrition 0.000 description 132
- 239000007789 gas Substances 0.000 description 45
- 239000002994 raw material Substances 0.000 description 15
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 15
- 239000005052 trichlorosilane Substances 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000006722 reduction reaction Methods 0.000 description 7
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000005049 silicon tetrachloride Substances 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009615 fourier-transform spectroscopy Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
Images
Landscapes
- Chemical Vapour Deposition (AREA)
Description
本発明は、エピタキシャルウェーハとその製造方法に関し、詳しくは、エピタキシャル成長速度がウェーハの結晶方位によって異なる成長速度方位依存性が低減され、また、さらに、ウェーハのエッジロールオフで表される平坦度が良好に維持されたエピタキシャルウェーハおよびその製造方法に関する。 The present invention relates to an epitaxial wafer and a method of manufacturing the same, and more specifically, the growth rate orientation dependency in which the epitaxial growth rate varies depending on the crystal orientation of the wafer is reduced, and the flatness expressed by wafer edge roll-off is good. The present invention relates to an epitaxial wafer maintained in the above and a manufacturing method thereof.
近年、半導体デバイスの高集積化に伴い、エピタキシャルウェーハの平坦度規格がいっそう厳しいものとなってきている。さらに、ウェーハ面上における平坦度の保証領域も拡大する傾向にあり、ウェーハのほぼ全面、すなわちウェーハの中心部から外周の２ｍｍ内側の位置までの保証をユーザーサイドから求められる場合が多くなってきた。 In recent years, along with the high integration of semiconductor devices, the flatness standard of epitaxial wafers has become stricter. Furthermore, the guaranteed area of flatness on the wafer surface tends to expand, and there is an increasing demand for guarantees from the user side to the entire surface of the wafer, that is, from the center of the wafer to a position 2 mm inside the outer periphery. .
エピタキシャルウェーハの平坦度に関し注目されるのは、ウェーハの結晶方位に依存したエピタキシャル層の成長速度の方位依存性である。これは、後に説明する図１に示すように、ウェーハの中心から外周へ向かう＜０１１＞結晶方位を基準にとってこれを０°とした場合、９０°、１８０°、２７０°および３６０°（つまり、０°）の方位において成長速度が大きく、エピタキシャル層の膜厚（以下、単に「エピタキシャル膜厚」ともいう）が増大する現象である（図１の破線参照）。これら４方位で（つまり、軸対称に）エピタキシャル膜厚が増大し、これら４方位のそれぞれの間ではくぼみ（谷）が形成される。したがって、この現象は「４−Ｆｏｌｄ Ｓｙｍｍｅｔｒｙ」ということもできる。以下、このエピタキシャル成長速度の方位依存性を、単に「成長速度方位依存性」ともいい、また、４−Ｆｏｌｄ Ｓｙｍｍｅｔｒｙを略して「４ＦＳ」ともいう。 What is noted about the flatness of an epitaxial wafer is the orientation dependence of the growth rate of the epitaxial layer depending on the crystal orientation of the wafer. As shown in FIG. 1 to be described later, this is 90 °, 180 °, 270 °, and 360 ° (that is, 0 ° with respect to the <011> crystal orientation from the center to the outer periphery of the wafer as a reference (that is, This is a phenomenon in which the growth rate is large in the direction of 0 ° and the film thickness of the epitaxial layer (hereinafter also simply referred to as “epitaxial film thickness”) increases (see the broken line in FIG. 1). The epitaxial film thickness increases in these four directions (that is, in axial symmetry), and a depression (valley) is formed between each of these four directions. Therefore, this phenomenon can also be called “4-Fold Symmetry”. Hereinafter, this orientation dependency of the epitaxial growth rate is also simply referred to as “growth rate orientation dependency”, and 4-Fold Symmetry is also abbreviated as “4FS”.
この場合の成長速度方位依存性（４ＦＳ）は、例えば直径３００ｍｍ以上のエピタキシャルウェーハにおいては、特に半径１４８ｍｍ位置から顕著に現れ、外周側（面取り近傍）に近づくほど強調される。 The growth rate orientation dependency (4FS) in this case, for example, appears more prominently at a radius of 148 mm in an epitaxial wafer having a diameter of 300 mm or more, and is emphasized as it approaches the outer peripheral side (near the chamfer).
エピタキシャルウェーハの平坦度については、例えば特許文献１で、エピタキシャルウェーハの平坦度を悪化させる原因として、エピタキシャル層の膜厚の不均一化によるものが圧倒的に多いという観点から、ウェーハ表面に定めた複数の膜厚測定点においてＦＴ−ＩＲ法（フーリエ変換赤外分光光度計を用いる方法）により膜厚を測定し、この膜厚測定値を用いて、サイト（ウェーハ表面を一定形状の単位領域に分割した各分割片）毎に平坦度を算出し、これを基準の平坦度情報と比較して、エピタキシャル層のサイト別の良否判定を行うエピタキシャルウェーハの測定方法が開示されている。その場合、サイト平坦度の評価の指標として、ＳＦＱＲ（基準面から見た最大高さと最低高さの差）の採用が可能であるとしている。 Regarding the flatness of the epitaxial wafer, for example, in Patent Document 1, as a cause of deteriorating the flatness of the epitaxial wafer, it was determined on the wafer surface from the viewpoint that overwhelmingly many are caused by non-uniformity of the thickness of the epitaxial layer. The film thickness is measured by the FT-IR method (a method using a Fourier transform infrared spectrophotometer) at a plurality of film thickness measurement points, and the site (wafer surface is converted into a unit area having a fixed shape) using this film thickness measurement value. A method for measuring an epitaxial wafer is disclosed in which flatness is calculated for each divided piece) and compared with reference flatness information to determine whether each epitaxial layer site is good or bad. In that case, SFQR (difference between the maximum height and the minimum height viewed from the reference plane) can be adopted as an index for evaluating the site flatness.
この特許文献１には、前記の成長速度方位依存性（４ＦＳ）についての記載はないが、４ＦＳはＳＦＱＲで表した平坦度において、その外周側のサイト（外周領域）に影響を及ぼすことは十分に予測される。 Although this Patent Document 1 does not describe the growth rate orientation dependency (4FS), 4FS is sufficient to affect the site (outer peripheral region) on the outer peripheral side in the flatness represented by SFQR. To be predicted.
また、エピタキシャルウェーハは、エッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ−ｏｆｆ）により評価される平坦度に優れていることが望ましいとされている。エッジロールオフとは、ウェーハのエッジ部が垂れ下がり、中心部よりも低くなる現象であり、この垂れ下がり現象が生じると、その部分はデバイスの素材として使用することができないので、デバイスの製造可能な領域が狭められ、デバイス製造歩留りが悪化する。なお、エッジロールオフはウェーハのエッジ部が垂れ下がる場合だけではなく、条件によってはエッジ部が中心部よりも高くなる場合もある。 In addition, it is desirable that the epitaxial wafer is excellent in flatness evaluated by edge roll-off. Edge roll-off is a phenomenon in which the edge of the wafer hangs down and becomes lower than the center, and when this sag occurs, that part cannot be used as a device material, so that the device can be manufactured. Is narrowed, and the device manufacturing yield deteriorates. Note that edge roll-off not only occurs when the edge portion of the wafer hangs down, but also depending on conditions, the edge portion may be higher than the center portion.
ところで、シリコン基板上にシリコンをエピタキシャル成長させるエピタキシャルウェーハの製造においては、エピタキシャル成長層の結晶性、量産性、装置の簡便さ等の観点から化学的気相成長（ＣＶＤ）法が主として用いられている。ＣＶＤ法では、シリコン（Ｓｉ）を含んだ原料ガスをキャリアガス（通常はＨ2）とともに反応炉内に導入し、原料ガスの熱分解または還元により生成されたＳｉを高温に加熱されたシリコン基板上にエピタキシャル層として析出させる。 By the way, in the manufacture of an epitaxial wafer in which silicon is epitaxially grown on a silicon substrate, a chemical vapor deposition (CVD) method is mainly used from the viewpoints of crystallinity of an epitaxial growth layer, mass productivity, simplicity of an apparatus, and the like. In the CVD method, a raw material gas containing silicon (Si) is introduced into a reaction furnace together with a carrier gas (usually H 2 ), and silicon produced by thermal decomposition or reduction of the raw material gas is heated to a high temperature. Deposited as an epitaxial layer on top.
Ｓｉを含んだ原料ガス（シリコンソース）としては、四塩化シリコン（ＳｉＣｌ4）、トリクロロシラン（ＳｉＨＣｌ3）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、モノシラン（ＳｉＨ4）の４種があげられる。工業的に使用されている原料ガスは主として四塩化シリコンやトリクロロシランであり、一部ジクロロシランや低温成長が可能なモノシランも使用されている。 Examples of the source gas (silicon source) containing Si include four types of silicon tetrachloride (SiCl 4 ), trichlorosilane (SiHCl 3 ), dichlorosilane (SiH 2 Cl 2 ), and monosilane (SiH 4 ). The raw material gases used industrially are mainly silicon tetrachloride and trichlorosilane, and some dichlorosilane and monosilane capable of low temperature growth are also used.
エピタキシャル成長速度は、原料ガスの種類、温度、圧力等に依存する。エピタキシャル成長が可能な温度領域（成長温度領域）は定性的に、反応律速と供給（拡散）律速の２領域に分けられる。反応律速領域は成長温度領域内の低温側にあって、温度が高いほど成長速度が速くなる領域である。一方、供給（拡散）律速領域（以下、「供給律速領域」と記す）は同領域内の高温側にあって、温度依存性が小さい領域であり、エピタキシャル成長は通常この供給律速領域で行われる。エピタキシャル成長温度は、原料ガスがトリクロロシランの場合であれば１１００℃以上、ジクロロシランの場合であればそれよりも低い１０００℃以上である。 The epitaxial growth rate depends on the type of raw material gas, temperature, pressure, and the like. The temperature region (growth temperature region) in which epitaxial growth is possible is qualitatively divided into two regions of reaction rate control and supply (diffusion) rate control. The reaction rate controlling region is on the low temperature side in the growth temperature region, and the growth rate increases as the temperature increases. On the other hand, a supply (diffusion) rate limiting region (hereinafter referred to as “supply rate limiting region”) is a region on the high temperature side in the same region and has a small temperature dependence, and epitaxial growth is usually performed in this supply rate limiting region. The epitaxial growth temperature is 1100 ° C. or higher when the source gas is trichlorosilane, and 1000 ° C. or lower when it is dichlorosilane.
現状の直径３００ｍｍのエピタキシャルウェーハの製造においては、成長速度が速いという観点から、トリクロロシランが原料ガスとして使用されており、成長温度領域として供給律則領域である１１００℃〜１１３０℃の温度領域を使用している。この場合、＜０１１＞方位を基準にとり、この基準方位におけるエピタキシャル膜厚を求めてこれを１とし、一方、基準方位から４５°の方向におけるエピタキシャル膜厚を求めて基準方位に対する相対的な膜厚に換算すると、０．９８０程度となる。すなわち、両者の差（この差を、ここでは「ギャップ強度」という）は０．０２０であり、百分率表示で２％程度である。なお、このギャップ強度は、エピタキシャル成長速度や成長温度により大きく変わることはない。
In the current production of epitaxial wafers having a diameter of 300 mm, trichlorosilane is used as a raw material gas from the viewpoint of a high growth rate, and a temperature range of 1100 ° C. to 1130 ° C., which is a supply regulation region, is used as a growth temperature region. I use it. In this case, using the <011> orientation as a reference, the epitaxial film thickness in this reference orientation is obtained and set to 1. On the other hand, the epitaxial film thickness in a
本発明は、エピタキシャル成長速度がウェーハの結晶方位によって異なる成長速度方位依存性（４ＦＳ）が低減されたエピタキシャルウェーハ、さらに望ましくは、エッジロールオフにより評価される平坦度が良好に維持されたシリコンエピタキシャルウェーハおよびその製造方法を提供することを目的としている。 The present invention relates to an epitaxial wafer in which the growth rate orientation dependency (4FS) in which the epitaxial growth rate varies depending on the crystal orientation of the wafer is reduced, and more preferably, a silicon epitaxial wafer in which the flatness evaluated by edge roll-off is well maintained. And it aims at providing the manufacturing method.
ＣＶＤ法によるエピタキシャルウェーハの製造においては、従来、原料ガスとしてトリクロロシランが使用される場合が多い。特に、直径３００ｍｍのエピタキシャルウェーハの製造においては、トリクロロシランを原料ガスとしている。 In the production of epitaxial wafers by the CVD method, conventionally, trichlorosilane is often used as a source gas. In particular, in the manufacture of an epitaxial wafer having a diameter of 300 mm, trichlorosilane is used as a source gas.
本発明者は、ＣＶＤ法によりシリコン基板上にシリコンをエピタキシャル成長させるエピタキシャルウェーハの製造において、ジクロロシランを原料ガスとして使用することを試みた。 The present inventor tried to use dichlorosilane as a source gas in the manufacture of an epitaxial wafer in which silicon is epitaxially grown on a silicon substrate by a CVD method.
その結果、ジクロロシランを原料ガスとすることによって、成長速度方位依存性が大きく低減することが判明した。トリクロロシランとジクロロシランに含まれるＣｌ基の濃度（含有率）に差があり、ジクロロシランを使用することによって、エピタキシャル成長反応と還元反応（または分解反応）のバランスが変化し、それに伴って成長速度方位依存性が低減したものと推測される。ギャップ強度としては、０．５％程度であった。これは、現状（２％程度）の１／４に相当する。 As a result, it has been found that the growth rate orientation dependency is greatly reduced by using dichlorosilane as a source gas. There is a difference in the concentration (content ratio) of Cl groups contained in trichlorosilane and dichlorosilane, and the use of dichlorosilane changes the balance between the epitaxial growth reaction and the reduction reaction (or decomposition reaction), and accordingly the growth rate. It is presumed that the orientation dependency has been reduced. The gap strength was about 0.5%. This corresponds to 1/4 of the current state (about 2%).
また、エッジロールオフにより評価される平坦度についても、現状（すなわち、トリクロロシランを使用する場合）と同等の低い範囲内もしくはそれよりも低い値に維持できることを確認した。ジクロロシランを原料ガスとして使用する場合、その供給流量の影響が大きく、流量が増すほどエッジロールオフが増大するが、この流量を適正に制御することにより、エッジロールオフを低い値に維持することができる。ここでいうエッジロールオフとは、エピタキシャル膜の厚みをフーリエ変換赤外分光法（ＦＴＩＲ法：Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定した値であって、直径３００ｍｍのエピタキシャルウェーハの場合であれば、ウェーハ中心から１４４ｍｍ位置における値と１４８ｍｍ位置における値の差である。 Further, it was confirmed that the flatness evaluated by edge roll-off can be maintained within a low range equivalent to the current state (that is, when trichlorosilane is used) or a value lower than that. When dichlorosilane is used as a source gas, the influence of the supply flow rate is large, and the edge roll-off increases as the flow rate increases. By appropriately controlling this flow rate, the edge roll-off must be maintained at a low value. Can do. The edge roll-off here is a value obtained by measuring the thickness of an epitaxial film by Fourier transform infrared spectroscopy (FTIR method: Fourier Transform Spectroscopy). In the case of an epitaxial wafer having a diameter of 300 mm, the center of the wafer is measured. Is the difference between the value at the 144 mm position and the value at the 148 mm position.
本発明はこのような知見に基づきなされたもので、下記（１）のエピタキシャルウェーハの製造方法、およびこの方法により製造することができる下記（２）のエピタキシャルウェーハを要旨とする。 The present invention has been made on the basis of such knowledge. The gist of the present invention is the following (1) epitaxial wafer production method and the following (2) epitaxial wafer that can be produced by this method.
（１）シリコンウェーハの表面にシリコン層をエピタキシャル成長させるエピタキシャルウェーハの製造方法において、原料ガスとしてジクロロシランを使用し、９００〜１１５０℃の温度範囲内でエピタキシャル成長させ、得られるウェーハのエピタキシャル成長速度の方位依存性を低減させ、前記エピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚を０．９８５以上とすることを特徴とするエピタキシャルウェーハの製造方法。
(1) In an epitaxial wafer manufacturing method in which a silicon layer is epitaxially grown on the surface of a silicon wafer, dichlorosilane is used as a source gas, epitaxial growth is performed within a temperature range of 900 to 1150 ° C., and the epitaxial growth rate of the resulting wafer is dependent on orientation. When the orientation dependence of the epitaxial growth rate is evaluated by the film thickness of the epitaxial layer in the direction of 45 ° from the reference crystal orientation, when the film thickness of the epitaxial layer in the reference crystal orientation is 1, the 45 ° A method for producing an epitaxial wafer, wherein the film thickness of the epitaxial layer in the orientation is 0.985 or more .
ここで言う「エピタキシャル成長速度の方位依存性」、または単に「成長速度方位依存性」とは、ウェーハ表面におけるエピタキシャル成長速度がウェーハの結晶方位によって異なり、＜０１１＞結晶方位を基準（０°）にとった場合、９０°、１８０°、２７０°および３６０°（つまり、０°）の４方位において成長速度が大きく、エピタキシャル膜厚が増大することをいう。以下、「４ＦＳ（４−Ｆｏｌｄ Ｓｙｍｍｅｔｒｙの略号）」とも言う。なお、エピタキシャル膜厚は、ＦＴＩＲ法により測定することができる。 As used herein, “orientation dependence of epitaxial growth rate” or simply “growth rate orientation dependence” means that the epitaxial growth rate on the wafer surface varies depending on the crystal orientation of the wafer, and the <011> crystal orientation is taken as a reference (0 °). In this case, the growth rate is high in four directions of 90 °, 180 °, 270 °, and 360 ° (that is, 0 °), and the epitaxial film thickness is increased. Hereinafter, it is also referred to as “4FS (abbreviation of 4-Fold Symmetry)”. The epitaxial film thickness can be measured by the FTIR method.
また、成長速度方位依存性を「低減させる」とは、原料ガスとしてトリクロロシランを使用した場合の成長速度方位依存性よりも低下させることをいう。 Further, “reducing” the growth rate orientation dependency means lowering than the growth rate orientation dependency when trichlorosilane is used as the source gas.
本発明のエピタキシャルウェーハの製造方法において、エピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚を０．９８５以上とするので、成長速度方位依存性を低減させ、しかも、低減の度合いを定量的に評価することができる。
In the epitaxial wafer manufacturing method of the present invention, when the orientation dependence of the epitaxial growth rate is evaluated by the thickness of the epitaxial layer in the direction of 45 ° from the reference crystal orientation, the thickness of the epitaxial layer in the reference crystal orientation is set to 1. the 45 ° in the film thickness of the epitaxial layer to 0.985 or more at an azimuth and be Runode reduces the growth rate orientation dependence, moreover, it is possible to evaluate the degree of reduction quantitatively.
本発明のエピタキシャルウェーハの製造方法において、エピタキシャル成長温度範囲を１０００〜１１５０℃とすることにより、エピタキシャル成長を、温度依存性が小さく、エピタキシャル層の膜厚制御が容易な供給律速領域で行わせることができるとともに、エッジロールオフをきわめて低く維持することができ、得られるエピタキシャルウェーハのエッジロールオフで評価される平坦度を−１４ｎｍから＋１４ｎｍの範囲に維持することが可能となる。これにより、デバイスの製造可能な領域を拡げてデバイス製造歩留りを向上させ得るので、望ましい。 In the method for producing an epitaxial wafer of the present invention, by setting the epitaxial growth temperature range to 1000 to 1150 ° C., the epitaxial growth can be performed in a supply rate-determining region where temperature dependence is small and the thickness of the epitaxial layer can be easily controlled. At the same time, the edge roll-off can be kept extremely low, and the flatness evaluated by the edge roll-off of the obtained epitaxial wafer can be maintained in the range of −14 nm to +14 nm. This is desirable because the device manufacturing yield can be improved by expanding the device manufacturing area.
前記の「エッジロールオフ」とは、ウェーハの平坦度を表す指標の一つで、エピタキシャルウェーハのエッジ部の下方または上方への“反り”をいう。例えば、シリコンウェーハのエッジ部は、研磨工程において中心部より多く研磨されること等により中心部よりも低くなりやすいが、このウェーハ上にエピタキシャル成長させたシリコン層を有するエピタキシャルウェーハにおいても同様にエッジ部が低くなりやすい。これは下方への“反り”であるが、ウェーハの研磨あるいはエピタキシャル成長の条件によっては、上方への“反り”が生じる場合もある。 The “edge roll-off” is one of indexes indicating the flatness of the wafer and refers to “warping” of the edge portion of the epitaxial wafer downward or upward. For example, the edge portion of a silicon wafer is likely to be lower than the center portion because it is polished more than the center portion in the polishing process, but the edge portion is similarly applied to an epitaxial wafer having a silicon layer epitaxially grown on this wafer. Tends to be low. This is a downward “warp”, but an upward “warp” may occur depending on conditions of wafer polishing or epitaxial growth.
本発明のエピタキシャルウェーハの製造方法において、エピタキシャル成長の前に、シリコンウェーハにプレアニール処理を施すこととすれば、エピタキシャル成長温度の低温化に伴うエピタキシャル成長層の結晶性の低下（欠陥等の生成、多結晶化等）を回避することが可能である。このプレアニール処理は、エピタキシャル成長温度よりも高い温度で行うことが望ましい。 In the epitaxial wafer manufacturing method of the present invention, if the pre-annealing process is performed on the silicon wafer before the epitaxial growth, the crystallinity of the epitaxial growth layer is lowered (generation of defects, polycrystallization) as the epitaxial growth temperature is lowered. Etc.) can be avoided. This pre-annealing process is desirably performed at a temperature higher than the epitaxial growth temperature.
（２）原料ガスとしてジクロロシランを使用し、シリコンウェーハの表面にシリコン層をエピタキシャル成長させたエピタキシャルウェーハであって、当該ウェーハの成長速度方位依存性が現状よりも低減されており、当該ウェーハのエピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚が０．９８５以上であることを特徴とするエピタキシャルウェーハ。
(2) An epitaxial wafer in which dichlorosilane is used as a source gas and a silicon layer is epitaxially grown on the surface of the silicon wafer, and the growth rate orientation dependency of the wafer is reduced as compared with the present situation, and the epitaxial growth of the wafer When evaluating the orientation dependence of the speed by the film thickness of the epitaxial layer in the 45 ° orientation from the reference crystal orientation, when the epitaxial layer thickness in the reference crystal orientation is 1, the film of the epitaxial layer in the 45 ° orientation An epitaxial wafer having a thickness of 0.985 or more .
本発明のエピタキシャルウェーハにおいて、ウェーハのエピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚が０．９８５以上であるので、当該ウェーハの成長速度方位依存性は低減されているとみることができる。
In the epitaxial wafer of the present invention, when the orientation dependence of the epitaxial growth rate of the wafer is evaluated by the film thickness of the epitaxial layer in the direction of 45 ° from the reference crystal orientation, when the film thickness of the epitaxial layer in the reference crystal orientation is 1, the 45 ° of the thickness of the epitaxial layer at an azimuth is 0.985 or more der Runode, growth rate orientation dependence of the wafer can be seen as being reduced.
本発明のエピタキシャルウェーハにおいて、さらに、前記エピタキシャルウェーハの平坦度が、エッジロールオフで−１４ｎｍから＋１４ｎｍの範囲内であれば、このエピタキシャルウェーハは、成長速度方位依存性に優れるとともに、エッジロールオフで表される平坦度にも優れており、望ましい。 In the epitaxial wafer of the present invention, if the flatness of the epitaxial wafer is within the range of −14 nm to +14 nm by edge roll-off, the epitaxial wafer is excellent in growth rate orientation dependency, and also has edge roll-off. The flatness expressed is also excellent and desirable.
本発明のエピタキシャルウェーハの製造方法（実施形態を含む）は、原料ガスとしてジクロロシランを使用し、エピタキシャル成長温度と、得られるエピタキシャルウェーハの品質特性（成長速度方位依存性、さらに望ましくは、エッジロールオフにより評価される平坦度）を規定した製造方法である。この方法によれば、成長速度方位依存性（４ＦＳ）を大幅に低減させ、さらには、ジクロロシランの供給流量等を適正に制御することによりエッジロールオフが低く維持された平坦度に優れるエピタキシャルウェーハを製造することができる。低温でのエピタキシャル成長に伴う昇温および降温時間の短縮により、生産性の向上、およびＣＶＤ反応炉等、関連装置での消費電力低減の効果も得られる。 The epitaxial wafer manufacturing method (including the embodiment) of the present invention uses dichlorosilane as a source gas, and the epitaxial growth temperature and the quality characteristics (growth rate orientation dependency, more preferably edge roll-off) of the obtained epitaxial wafer. The flatness evaluated by the manufacturing method). According to this method, the growth rate orientation dependency (4FS) is greatly reduced, and furthermore, the epitaxial wafer is excellent in flatness in which edge roll-off is kept low by properly controlling the supply flow rate of dichlorosilane and the like. Can be manufactured. By shortening the temperature rise and temperature drop time associated with epitaxial growth at a low temperature, the productivity can be improved and the power consumption can be reduced in related equipment such as a CVD reactor.
本発明のエピタキシャルウェーハ（実施形態を含む）は、特にエピタキシャルウェーハの外周領域で生じやすい成長速度方位依存性（４ＦＳ）が大きく低減されており、また、さらには、エッジロールオフを低く維持することも可能なので、ウェーハ面上における平坦度の保証領域を拡大してウェーハのほぼ全面の平坦性を保証するとともに、良好なデバイス製造歩留りを確保することができる。本発明のエピタキシャルウェーハは上記本発明の方法により製造することができる。 In the epitaxial wafer (including the embodiment) of the present invention, the growth rate orientation dependency (4FS) that is likely to occur particularly in the outer peripheral region of the epitaxial wafer is greatly reduced, and furthermore, the edge roll-off is kept low. Therefore, it is possible to expand the guaranteed area of flatness on the wafer surface to guarantee the flatness of almost the entire surface of the wafer and to secure a good device manufacturing yield. The epitaxial wafer of the present invention can be produced by the method of the present invention.
本発明のエピタキシャルウェーハの製造方法は、前記のとおり、シリコンウェーハの表面にシリコン層をエピタキシャル成長させるエピタキシャルウェーハの製造方法において、原料ガスとしてジクロロシランを使用し、９００〜１１５０℃の温度範囲内でエピタキシャル成長させ、得られるエピタキシャルウェーハの成長速度方位依存性を低減させ、前記エピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚を０．９８５以上とすることを特徴とするエピタキシャルウェーハの製造方法である。
As described above, the epitaxial wafer manufacturing method of the present invention uses dichlorosilane as a source gas in the epitaxial wafer manufacturing method in which a silicon layer is epitaxially grown on the surface of the silicon wafer, and is epitaxially grown within a temperature range of 900 to 1150 ° C. And reducing the growth rate orientation dependency of the obtained epitaxial wafer, and evaluating the orientation dependency of the epitaxial growth rate by the film thickness of the epitaxial layer at a 45 ° orientation from the reference crystal orientation, when the film thickness is 1, it is a method for producing an epitaxial wafer, comprising making the film thickness of the epitaxial layer 0.985 or more at an azimuth of the 45 °.
本発明のエピタキシャルウェーハの製造方法において、原料ガスとしてジクロロシランを使用するのは、トリクロロシランを使用する場合に比べて成長速度方位依存性を大きく低減させることができるからである。 In the epitaxial wafer manufacturing method of the present invention, dichlorosilane is used as the source gas because the growth rate orientation dependency can be greatly reduced as compared with the case of using trichlorosilane.
図１は、原料ガスとしてトリクロロシランまたはジクロロシランを使用した場合の直径３００ｍｍのエピタキシャルウェーハの成長速度方位依存性を示す図である。表１に、エピタキシャル成長において用いた主な条件を原料ガス別に示す。 FIG. 1 is a diagram showing the growth rate orientation dependency of an epitaxial wafer having a diameter of 300 mm when trichlorosilane or dichlorosilane is used as a source gas. Table 1 shows the main conditions used in the epitaxial growth for each source gas.
表１において、原料ガス流量（原料ガスのＣＶＤ炉内への供給量）およびキャリアガス流量の単位である「ｓｌｍ」は、ｓｔａｎｄａｒｄ ｌｉｔｅｒ／ｍｉｎ、すなわち、１気圧、０℃における１分間あたりの流量（リットル）を表す。また、「プレアニール温度」とは、エピタキシャル成長の前にシリコンウェーハに施すプレアニール処理（ベーク処理ともいう）の際の処理温度である。なお、アニール処理については後に説明する。 In Table 1, “slm”, which is a unit of the raw material gas flow rate (the supply amount of the raw material gas into the CVD furnace) and the carrier gas flow rate, is standard liter / min, that is, the flow rate per minute at 1 atm and 0 ° C. (Liter). Further, the “pre-annealing temperature” is a processing temperature at the time of a pre-annealing process (also referred to as a baking process) performed on a silicon wafer before epitaxial growth. The annealing process will be described later.
図１において、縦軸はエピタキシャル膜厚であり、横軸は、＜０１１＞結晶方位を基準（０°）にとり、図１の左下に示すように、エピタキシャルウェーハ１表面の基準方位から、角度を反時計回りに変えていったときの１周（３６０°）分を示している。なお、エピタキシャル膜厚の測定は、エピタキシャルウェーハ１の外周から２ｍｍ内側の部位で行った。 In FIG. 1, the vertical axis represents the epitaxial film thickness, and the horizontal axis represents the <011> crystal orientation as a reference (0 °), and the angle from the reference orientation on the surface of the epitaxial wafer 1 as shown in the lower left of FIG. The figure shows one round (360 °) when changing counterclockwise. Note that the measurement of the epitaxial film thickness was performed at a site 2 mm inside from the outer periphery of the epitaxial wafer 1.
図１に示すように、原料ガスとしてトリクロロシランを使用した場合は、９０°、１８０°、２７０°および３６０°（つまり、０°）の４方位においてエピタキシャル成長速度が大きく、エピタキシャル膜厚が増大し、これら４方位のそれぞれの間ではくぼみ（谷）が形成される。すなわち、エピタキシャル成長速度の方位依存性が大きい。これに対して、原料ガスとしてジクロロシランを使用した場合は、このような成長速度方位依存性（４ＦＳ）はほとんど認められない。 As shown in FIG. 1, when trichlorosilane is used as the source gas, the epitaxial growth rate is large and the epitaxial film thickness increases in four directions of 90 °, 180 °, 270 °, and 360 ° (that is, 0 °). A depression (valley) is formed between each of these four directions. That is, the orientation dependency of the epitaxial growth rate is large. On the other hand, when dichlorosilane is used as the source gas, such growth rate orientation dependence (4FS) is hardly recognized.
シリコンウェーハの表面へのシリコン層のエピタキシャル成長は、従来から使用されているＣＶＤ法を適用して行えばよい。 The epitaxial growth of the silicon layer on the surface of the silicon wafer may be performed by applying a conventionally used CVD method.
本発明のエピタキシャルウェーハの製造方法において、エピタキシャル成長温度を９００〜１１５０℃の温度範囲内に規定するのは、この温度範囲でシリコンをエピタキシャル成長させ、成長速度方位依存性を大きく低減させたエピタキシャルウェーハを得ることができるからである。エピタキシャル成長温度が９００℃より低い場合は、原料ガスであるジクロロシランの熱分解または還元反応の進行に支障が生じ、円滑なエピタキシャル成長が妨げられる。一方、当該成長温度が１１５０℃を超えると、ヘイズレベルが悪化するため、高集積化された半導体デバイスの基板用素材として使用できない。 In the method for producing an epitaxial wafer according to the present invention, the epitaxial growth temperature is regulated within the temperature range of 900 to 1150 ° C. The silicon is epitaxially grown in this temperature range to obtain an epitaxial wafer having greatly reduced growth rate orientation dependency. Because it can. When the epitaxial growth temperature is lower than 900 ° C., the progress of thermal decomposition or reduction reaction of dichlorosilane, which is a raw material gas, is hindered, and smooth epitaxial growth is prevented. On the other hand, when the growth temperature exceeds 1150 ° C., the haze level is deteriorated, so that it cannot be used as a substrate material for a highly integrated semiconductor device.
本発明のエピタキシャルウェーハの製造方法においては、さらに、得られるエピタキシャルウェーハの成長速度方位依存性を低減させることとする規定をおく。すなわち、得られるエピタキシャルウェーハの品質特性についての規定である。 In the method for manufacturing an epitaxial wafer of the present invention, it is further provided that the growth rate orientation dependence of the obtained epitaxial wafer is reduced. That is, it is a rule about the quality characteristics of the obtained epitaxial wafer.
成長速度方位依存性を「低減させる」とは、原料ガスとしてトリクロロシランを使用し、エピタキシャル成長温度がエピタキシャル成長に好適な供給律則領域内にはいるように制御した場合の成長速度方位依存性よりも低減させることをいう。これは、前述のように、原料ガスとしてジクロロシランを使用し、９００〜１１５０℃の温度範囲内でエピタキシャル成長させることにより確保できる。 “Reducing” the growth rate orientation dependency is more than the growth rate orientation dependency when trichlorosilane is used as the source gas and the epitaxial growth temperature is controlled to be within the supply law region suitable for epitaxial growth. It means reducing. As described above, this can be ensured by using dichlorosilane as a source gas and performing epitaxial growth within a temperature range of 900 to 1150 ° C.
本発明のエピタキシャルウェーハの製造方法において、エピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚を０．９８５以上とする。現状における成長速度方位依存性は、この相対的なエピタキシャル膜厚が０．９８５未満であり、成長速度方位依存性の低減の度合いを客観的、かつ定量的に評価することができる。
In the epitaxial wafer manufacturing method of the present invention, when the orientation dependence of the epitaxial growth rate is evaluated by the thickness of the epitaxial layer in the direction of 45 ° from the reference crystal orientation, the thickness of the epitaxial layer in the reference crystal orientation is set to 1. , the thickness of the epitaxial layer at an azimuth of the 45 ° you as 0.985 or more. The present growth rate orientation dependency is that the relative epitaxial film thickness is less than 0.985, and the degree of reduction of the growth rate orientation dependency can be objectively and quantitatively evaluated.
図２は、基準結晶方位からの角度とエピタキシャル膜厚の関係を例示する図である。この図は、前記図１に示したようなエピタキシャルウェーハの成長速度方位依存性を示す図において、基準結晶方位（０°）から４５°まで、すなわち、エピタキシャル膜厚が増大する方位（０°および９０°）の間の中間点までを横軸として示した図である。縦軸は基準結晶方位（０°）におけるエピタキシャル膜厚を１として表した相対的なエピタキシャル膜厚である。 FIG. 2 is a diagram illustrating the relationship between the angle from the reference crystal orientation and the epitaxial film thickness. This figure shows the growth rate orientation dependence of the epitaxial wafer as shown in FIG. 1 above, from the reference crystal orientation (0 °) to 45 °, that is, the orientation in which the epitaxial film thickness increases (0 ° and It is the figure which showed to the intermediate point between 90 degrees as a horizontal axis. The vertical axis represents the relative epitaxial film thickness with the epitaxial film thickness in the reference crystal orientation (0 °) as 1.
図２に示すように、原料ガスとしてトリクロロシランを使用した場合、基準結晶方位からの角度が大きくなるとともにエピタキシャル膜厚が減少し、４５°では０．９８０となる。基準結晶方位におけるエピタキシャル膜厚（１．０００）とこの４５°におけるエピタキシャル膜厚（０．９８０）との差０．０２０（百分率表示で、２．０％）を、ここでは「ギャップ強度」という。一方、原料ガスとしてジクロロシランを使用した場合は、エピタキシャル膜厚の減少は僅かであり、４５°では０．９９５程度となる。ギャップ強度は凡そ０．００５（０．５％）である（図中に白抜き矢印で表示）。すなわち、この例では、原料ガスとしてジクロロシランを使用することにより、ギャップ強度を従来の２％程度から０．５％程度まで低減させることができ、エピタキシャル成長速度の方位依存性を大幅に低減することができる。 As shown in FIG. 2, when trichlorosilane is used as the source gas, the angle from the reference crystal orientation is increased and the epitaxial film thickness is decreased to 0.980 at 45 °. The difference 0.020 (2.0% in percentage display) between the epitaxial film thickness (1.000) in the reference crystal orientation and the epitaxial film thickness (0.980) at 45 ° is referred to as “gap strength” here. . On the other hand, when dichlorosilane is used as the source gas, the decrease in the epitaxial film thickness is slight, and is about 0.995 at 45 °. The gap strength is approximately 0.005 (0.5%) (indicated by a white arrow in the figure). That is, in this example, by using dichlorosilane as the source gas, the gap strength can be reduced from about 2% to about 0.5%, and the orientation dependency of the epitaxial growth rate is greatly reduced. Can do.
このように、本発明のエピタキシャルウェーハの製造方法において、成長速度方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたときの相対的な膜厚を０．９８５以上とするので、成長速度方位依存性を現状よりも低減させ、その低減の度合いを定量的に評価することが可能となる。
Thus, in the epitaxial wafer manufacturing method of the present invention, when the growth rate orientation dependency is evaluated by the film thickness of the epitaxial layer in the direction of 45 ° from the reference crystal orientation, the film thickness of the epitaxial layer in the reference crystal orientation is set to 1. and the relative thickness of 0.985 or more and be Runode of time, the growth rate orientation dependence is reduced than the current, and it becomes possible to quantitatively evaluate the degree of reduction.
本発明のエピタキシャルウェーハの製造方法においては、エピタキシャル成長温度範囲を１０００〜１１５０℃とすることにより、エピタキシャル成長を原料ガスとしてジクロロシランを使用した場合の供給律速領域で行わせることができるので、エピタキシャル成長速度の温度依存性が小さく、エピタキシャル膜厚の制御を精度よく行うことができる。具体的には、得られるエピタキシャルウェーハのエッジロールオフで評価される平坦度を−１４ｎｍから＋１４ｎｍの範囲に維持することが可能となる。 In the method for producing an epitaxial wafer of the present invention, by setting the epitaxial growth temperature range to 1000 to 1150 ° C., the epitaxial growth can be performed in a supply rate-limiting region when dichlorosilane is used as a source gas. Temperature dependence is small and the epitaxial film thickness can be controlled with high accuracy. Specifically, the flatness evaluated by edge roll-off of the obtained epitaxial wafer can be maintained in the range of −14 nm to +14 nm.
図３は、ＣＶＤ法によるエピタキシャル成長の原料ガスとしてジクロロシランを使用した場合の原料ガス流量とエッジロールオフの関係を例示する図である。この図は、直径３００ｍｍのウェーハについて、エピタキシャル成長温度を１０００℃とし、ジクロロシランの流量を０．４〜２．８ｓｌｍの範囲内で変化させたときのエッジロールオフに及ぼす影響を調査した結果である。図３において、横軸のエッジロールオフの数値に付した「−」の符号は、エピタキシャルウェーハのエッジ部の下方への反り（エッジ部の垂れ下がり）を表し、「＋」の符号は上方への反りを意味する。 FIG. 3 is a diagram illustrating the relationship between the raw material gas flow rate and edge roll-off when dichlorosilane is used as the raw material gas for epitaxial growth by the CVD method. This figure is the result of investigating the influence on edge roll-off when the epitaxial growth temperature is 1000 ° C. and the flow rate of dichlorosilane is changed within the range of 0.4 to 2.8 slm for a wafer having a diameter of 300 mm. . In FIG. 3, the sign of “−” attached to the numerical value of the edge roll-off on the horizontal axis represents the downward warping (sagging of the edge part) of the edge portion of the epitaxial wafer, and the sign of “+” represents the upward direction. Means warping.
図３から、エピタキシャル成長温度を１０００℃とした場合、ジクロロシランの流量の増大に伴いエッジロールオフは大きくなるが、例えば、流量を１．０以下とすることにより、エッジロールオフを−１５ｎｍから＋３ｎｍの極めて低い範囲内に維持できることがわかる。後述する実施例に示すように、エピタキシャル成長温度を１０００〜１１５０℃の範囲内の適正な温度に設定することにより、得られるエピタキシャルウェーハのエッジロールオフを低減することが可能となる。 From FIG. 3, when the epitaxial growth temperature is 1000 ° C., the edge roll-off increases as the flow rate of dichlorosilane increases. For example, by setting the flow rate to 1.0 or less, the edge roll-off is changed from −15 nm to +3 nm. It can be seen that it can be maintained within a very low range. As shown in the examples described later, by setting the epitaxial growth temperature to an appropriate temperature within the range of 1000 to 1150 ° C., the edge roll-off of the obtained epitaxial wafer can be reduced.
具体的には、この実施形態において、エッジロールオフを−１４ｎｍから＋１４ｎｍ、さらに、エピタキシャル成長温度としてより適正な温度（例えば、１０５０°）を選定することにより、エッジロールオフを＋２ｎｍとすることも可能である（後述する実施例の本発明例５参照）。 Specifically, in this embodiment, the edge roll-off can be set to +2 nm by selecting the edge roll-off from −14 nm to +14 nm and further selecting a more appropriate temperature (for example, 1050 °) as the epitaxial growth temperature. (See Invention Example 5 in Examples described later).
本発明のエピタキシャルウェーハの製造方法（実施形態を含む）において、エピタキシャル成長の前に、シリコンウェーハにプレアニール（水素ガスベーク）処理を施すことが望ましい。例えばＬＰＤ（Ｌｉｇｈｔ Ｐｏｉｎｔ Ｄｅｆｅｃｔ）としてカウントされる欠陥等はエピタキシャル成長温度が低温になるほど多くなる。また、成長温度の低温化により多結晶化も起こり易くなるが、プレアニール処理を施すことにより、このようなエピタキシャル成長層の結晶性の低下（欠陥等の生成、多結晶化）を回避することが可能である。本発明においては、原料ガスとしてジクロロシランを使用してエピタキシャル成長温度領域を低温化するので、プレアニール処理は特に有効である。 In the epitaxial wafer manufacturing method (including the embodiment) of the present invention, it is desirable to perform pre-annealing (hydrogen gas baking) on the silicon wafer before epitaxial growth. For example, the number of defects counted as LPD (Light Point Defect) increases as the epitaxial growth temperature becomes lower. In addition, polycrystallization is likely to occur as the growth temperature is lowered, but pre-annealing can avoid such deterioration of crystallinity of the epitaxially grown layer (generation of defects, polycrystallization). It is. In the present invention, dichlorosilane is used as a source gas to lower the epitaxial growth temperature region, so that pre-annealing is particularly effective.
このプレアニール処理は、エピタキシャル成長温度よりも高い温度で行うことが望ましい。具体的には、エピタキシャル成長温度が１０５０℃の場合であれば、キャリアガス（Ｈ2）雰囲気中、１０８０℃でプレアニール処理を行うことにより良好な結果が得られる。前記図１に示した結果を得るために行った試験においても、１０８０℃でプレアニール処理を行った後、１０５０℃でエピタキシャル成長させている。 This pre-annealing process is desirably performed at a temperature higher than the epitaxial growth temperature. Specifically, when the epitaxial growth temperature is 1050 ° C., good results can be obtained by performing a pre-annealing treatment at 1080 ° C. in a carrier gas (H 2 ) atmosphere. Also in the test performed to obtain the result shown in FIG. 1, after pre-annealing at 1080 ° C., epitaxial growth is performed at 1050 ° C.
以上説明したように、本発明のエピタキシャルウェーハの製造方法（実施形態を含む）は、原料ガスとしてジクロロシランを使用し、所定の温度（９００〜１１５０℃、望ましくは１０００〜１１５０℃）でシリコンウェーハの表面にシリコン層をエピタキシャル成長させ、かつ、得られるエピタキシャルウェーハが所定の品質特性を具備するように（すなわち、得られるエピタキシャルウェーハの成長速度方位依存性を低減させ、また、さらに、エッジロールオフで現されるウェーハの平坦度が良好に維持されたエピタキシャルウェーハを製造する方法である。ジクロロシランを使用することによりエピタキシャル成長温度を低下させることができ、エピタキシャル成長の際の昇温および降温時間の短縮により、生産性の向上、およびＣＶＤ反応炉等、関連装置での消費電力低減の効果も得られる。 As described above, the epitaxial wafer manufacturing method (including the embodiment) of the present invention uses dichlorosilane as a raw material gas, and is a silicon wafer at a predetermined temperature (900 to 1150 ° C., preferably 1000 to 1150 ° C.). A silicon layer is epitaxially grown on the surface of the substrate, and the resulting epitaxial wafer has predetermined quality characteristics (ie, the growth rate orientation dependence of the resulting epitaxial wafer is reduced, and further, edge roll-off is performed). This is a method of manufacturing an epitaxial wafer in which the flatness of the expressed wafer is maintained well.By using dichlorosilane, the epitaxial growth temperature can be lowered, and by increasing the temperature during the epitaxial growth and shortening the temperature lowering time. , Productivity improvements, and CV Reactor or the like, reduce the power consumption of the relevant apparatus can be obtained.
本発明のエピタキシャルウェーハは、前記のとおり、原料ガスとしてジクロロシランを使用し、シリコンウェーハの表面にシリコン層をエピタキシャル成長させたエピタキシャルウェーハであって、当該ウェーハの成長速度方位依存性が低減されており、当該ウェーハのエピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚が０．９８５以上であることを特徴とするエピタキシャルウェーハである。
Epitaxial wafer of the present invention, as described above, using dichlorosilane as a raw material gas, an epitaxial wafer obtained by epitaxially growing a silicon layer on the surface of the silicon wafer, the growth rate orientation dependence of the wafer are reduced In the case where the orientation dependence of the epitaxial growth rate of the wafer is evaluated by the film thickness of the epitaxial layer at an orientation of 45 ° from the reference crystal orientation, the orientation of the 45 ° orientation when the thickness of the epitaxial layer at the reference crystal orientation is 1. The epitaxial wafer has a thickness of 0.985 or more .
本発明のエピタキシャルウェーハの望ましい形態は、本発明のエピタキシャルウェーハにおいて、ウェーハのエピタキシャル成長速度の方位依存性が前記のように０．９８５以上であることに加え、さらに、エピタキシャルウェーハの平坦度が、エッジロールオフで−１４ｎｍから＋１４ｎｍの範囲内のエピタキシャルウェーハである。
A desirable form of the epitaxial wafer of the present invention is that, in the epitaxial wafer of the present invention, the orientation dependency of the epitaxial growth rate of the wafer is 0.985 or more as described above, and further, the flatness of the epitaxial wafer has an edge. It is an epitaxial wafer in the range of −14 nm to +14 nm by roll-off.
すなわち、本発明のエピタキシャルウェーハ（実施形態を含む）は、原料ガスとしてジクロロシランを使用して得られたエピタキシャル層を有するウェーハであって、本発明のエピタキシャルウェーハの製造方法で規定する、エピタキシャルウェーハが備えるべき品質特性を構成要件として有するエピタキシャルウェーハである。したがって、本発明のエピタキシャルウェーハは、例えば前述の本発明のエピタキシャルウェーハの製造方法を適用することにより得ることができる。 That is, the epitaxial wafer (including the embodiment) of the present invention is a wafer having an epitaxial layer obtained by using dichlorosilane as a source gas, and is defined by the epitaxial wafer manufacturing method of the present invention. It is the epitaxial wafer which has the quality characteristic which should have. Therefore, the epitaxial wafer of the present invention can be obtained, for example, by applying the above-described epitaxial wafer manufacturing method of the present invention.
本発明のエピタキシャルウェーハは、前述のように、ウェーハの外周領域で生じるエピタキシャル成長速度の方位依存性が大きく低減されており、また、さらには、エッジロールオフが低く維持されたものとすることも可能である。これにより、半導体デバイスの高集積化に伴う平坦度に関する規格の強化や、ユーザーサイドからの平坦度の保証領域の拡大要求等に対応するとともに、良好なデバイス製造歩留りを確保することができる。 In the epitaxial wafer of the present invention, as described above, the orientation dependency of the epitaxial growth rate generated in the outer peripheral region of the wafer is greatly reduced, and further, the edge roll-off can be kept low. It is. As a result, it is possible to respond to the strengthening of the standard relating to the flatness accompanying the high integration of semiconductor devices, the demand for expansion of the flatness guarantee region from the user side, and the like, and to ensure a good device manufacturing yield.
原料ガスとしてジクロロシランを使用し、ＣＶＤ法により、直径３００ｍｍのシリコンウェーハの表面にシリコン層をエピタキシャル成長させた。その際、エピタキシャル成長温度を９００℃から１１４０℃の範囲内の種々の温度に設定し、それぞれの成長温度でエピタキシャル成長させて得られたエピタキシャルウェーハについて、エピタキシャル成長速度の方位依存性（４ＦＳ）を測定し、さらに、エッジロールオフを測定した。なお、ジクロロシランのＣＶＤ炉内への供給流量（原料ガス流量）は、１ｓｌｍとした。この流量は、あらかじめ行った試験により、エッジロールオフを低く維持することが可能な流量として求めた流量範囲内に含まれる流量である（図３参照）。 A dichlorosilane was used as a source gas, and a silicon layer was epitaxially grown on the surface of a silicon wafer having a diameter of 300 mm by a CVD method. At that time, the epitaxial growth temperature is set to various temperatures within the range of 900 ° C. to 1140 ° C., and the epitaxial wafers obtained by epitaxial growth at the respective growth temperatures are measured for the orientation dependency (4FS) of the epitaxial growth rate, In addition, edge roll-off was measured. The supply flow rate (source gas flow rate) of dichlorosilane into the CVD furnace was 1 slm. This flow rate is a flow rate included in a flow rate range obtained as a flow rate that can maintain the edge roll-off low by a test performed in advance (see FIG. 3).
調査結果を表２に示す。表２において、「４ＦＳ」は、エピタキシャル成長速度の方位依存性を基準結晶方位（０°）から４５°の方位におけるエピタキシャル膜厚により評価したもので、基準結晶方位から４５°の方位におけるエピタキシャル膜厚を、基準結晶方位におけるエピタキシャル膜厚を１としたときの相対的な膜厚として示している。なお、表２の「エッジロールオフ」の欄の数値に付した「−」符号はエピタキシャルウェーハのエッジ部の下方への反りを表す。また、「−」符号が付されていない場合は上方への反りを意味する。 The survey results are shown in Table 2. In Table 2, “4FS” is an evaluation of the orientation dependency of the epitaxial growth rate based on the epitaxial film thickness in the direction of 45 ° from the reference crystal orientation (0 °), and the epitaxial film thickness in the direction of 45 ° from the reference crystal orientation. Is shown as a relative film thickness when the epitaxial film thickness in the reference crystal orientation is 1. The “−” sign added to the numerical value in the “edge roll-off” column in Table 2 represents the downward warping of the edge portion of the epitaxial wafer. Further, when the “−” sign is not attached, it means warping upward.
表２に示すように、原料ガスとしてジクロロシランを使用した本発明例１〜８では、前記の相対的な膜厚はいずれも０．９８５以上であり、成長速度方位依存性（４ＦＳ）は現状（０．９８５未満）よりも大幅に低減している。 As shown in Table 2, in Examples 1 to 8 of the present invention in which dichlorosilane was used as the source gas, the relative film thicknesses were all 0.985 or more, and the growth rate orientation dependency (4FS) was present. (Less than 0.985).
本発明のエピタキシャルウェーハの製造方法の望ましい一形態では、エピタキシャル成長の望ましい温度領域を１０００〜１０５０℃（本発明例４〜８）としているが、この場合は、成長速度方位依存性（４ＦＳ）の大幅な低減に加えて、エッジロールオフを−１４ｎｍから＋１４ｎｍの低い値に維持することが可能となる。さらに、エピタキシャル成長温度として例えば１０５０℃を選定することにより、エッジロールオフを＋２ｎｍとすることも可能である。 In a desirable embodiment of the method for producing an epitaxial wafer according to the present invention, a desirable temperature range for epitaxial growth is set to 1000 to 1050 ° C. (Examples 4 to 8). In this case, the growth rate orientation dependency (4FS) is greatly increased. In addition to this reduction, the edge roll-off can be maintained at a low value of -14 nm to +14 nm. Furthermore, the edge roll-off can be set to +2 nm by selecting, for example, 1050 ° C. as the epitaxial growth temperature.
本発明例１〜８と比較例１〜８とを比べると、成長速度方位依存性（４ＦＳ）については、すべてのエピタキシャル成長温度域において本発明例が優れていることが明らかである。一方、エッジロールオフについては、本発明例５と比較例５〜７が同レベルの低い値を示すが、その時のエピタキシャル成長温度は、本発明例５においてかなり低くなっている。すなわち、エッジロールオフが低い値に維持されたエピタキシャルウェーハを製造するにあたり、エピタキシャル成長の際の昇温および降温時間を短縮することができるので、生産性を向上させることができ、また、ＣＶＤ反応炉等、関連装置での消費電力を低減することができる。 Comparing the inventive examples 1 to 8 and the comparative examples 1 to 8, it is clear that the growth rate orientation dependency (4FS) is excellent in all the epitaxial growth temperature regions. On the other hand, as for edge roll-off, Example 5 of the present invention and Comparative Examples 5 to 7 show low values of the same level, but the epitaxial growth temperature at that time is considerably low in Example 5 of the present invention. That is, when manufacturing an epitaxial wafer in which the edge roll-off is maintained at a low value, the temperature rise and temperature drop times during the epitaxial growth can be shortened, so that the productivity can be improved and the CVD reactor can be improved. Thus, it is possible to reduce power consumption in related devices.
表２の結果から、原料ガスとしてジクロロシランを使用し、９００〜１１５０℃、望ましくは１０００〜１１５０℃の温度範囲内でシリコンウェーハの表面にシリコン層をエピタキシャル成長させることにより、エピタキシャル成長速度の方位依存性を現状よりも低減させたエピタキシャルウェーハを製造することができ、また、原料ガス流量等を適正に調整することにより、さらにエッジロールオフが低く維持されたエピタキシャルウェーハの製造が可能であることが確認できた。 From the results of Table 2, the orientation dependence of the epitaxial growth rate is obtained by epitaxially growing a silicon layer on the surface of the silicon wafer within a temperature range of 900 to 1150 ° C., preferably 1000 to 1150 ° C., using dichlorosilane as a source gas. Confirmed that it is possible to manufacture epitaxial wafers with reduced edge roll-off by properly adjusting the raw material gas flow rate etc. did it.
本発明のエピタキシャルウェーハの製造方法によれば、成長速度方位依存性（４ＦＳ）を大幅に低減させ、さらには、ジクロロシランの供給流量等を適正に制御することによりエッジロールオフが低く維持された平坦度に優れるエピタキシャルウェーハを製造することができる。生産性の向上、およびＣＶＤ反応炉等、関連装置での消費電力低減の効果も得られる。 According to the epitaxial wafer manufacturing method of the present invention, the growth rate orientation dependency (4FS) is greatly reduced, and the edge roll-off is kept low by appropriately controlling the supply flow rate of dichlorosilane and the like. An epitaxial wafer having excellent flatness can be manufactured. The effect of improving productivity and reducing power consumption in related apparatuses such as a CVD reactor can also be obtained.
本発明のエピタキシャルウェーハは上記本発明の方法により製造することができ、エピタキシャル成長速度の方位依存性が大きく低減されており、また、さらには、エッジロールオフが低く維持されたものとすることも可能である。これにより、半導体デバイスの高集積化に伴う平坦度に関する規格の強化や、平坦度の保証領域の拡大要求等に対応するとともに、良好なデバイス製造歩留りを確保することができる。 The epitaxial wafer of the present invention can be manufactured by the above-described method of the present invention, the orientation dependency of the epitaxial growth rate is greatly reduced, and the edge roll-off can be kept low. It is. As a result, it is possible to respond to the strengthening of the standard relating to flatness accompanying the high integration of semiconductor devices, the demand for expansion of the flatness guarantee region, and the like, and to ensure a good device manufacturing yield.
したがって、本発明は、シリコンウェーハならびに半導体デバイスの製造において広く利用することができる。 Therefore, the present invention can be widely used in the manufacture of silicon wafers and semiconductor devices.
１：エピタキシャルウェーハ 1: Epitaxial wafer
Claims (6)
原料ガスとしてジクロロシランを使用し、９００〜１１５０℃の温度範囲内でエピタキシャル成長させ、
得られるウェーハのエピタキシャル成長速度の方位依存性を低減させ、
前記エピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚を０．９８５以上とすることを特徴とするエピタキシャルウェーハの製造方法。 In an epitaxial wafer manufacturing method for epitaxially growing a silicon layer on the surface of a silicon wafer,
Using dichlorosilane as a source gas, epitaxial growth is performed within a temperature range of 900 to 1150 ° C.,
Reduce the orientation dependence of the epitaxial growth rate of the resulting wafer ,
When the orientation dependence of the epitaxial growth rate is evaluated by the film thickness of the epitaxial layer in the 45 ° orientation from the reference crystal orientation, the epitaxial layer in the 45 ° orientation is 1 when the film thickness of the epitaxial layer in the reference crystal orientation is 1. The manufacturing method of the epitaxial wafer characterized by making film thickness of 0.985 or more into .
かつ、得られるエピタキシャルウェーハの平坦度を、エッジロールオフで−１４ｎｍから＋１４ｎｍの範囲内とすることを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。 The epitaxial growth temperature range is 1000-1150 ° C.
And the flatness of the obtained epitaxial wafer is made into the range of -14nm to + 14nm by edge roll-off, The manufacturing method of the epitaxial wafer of Claim 1 characterized by the above-mentioned.
当該ウェーハの成長速度方位依存性が低減されており、
当該ウェーハのエピタキシャル成長速度の方位依存性を基準結晶方位から４５°の方位におけるエピタキシャル層の膜厚により評価する場合、基準結晶方位におけるエピタキシャル層の膜厚を１としたとき、前記４５°の方位におけるエピタキシャル層の膜厚が０．９８５以上であることを特徴とするエピタキシャルウェーハ。 An epitaxial wafer in which dichlorosilane is used as a source gas and a silicon layer is epitaxially grown on the surface of the silicon wafer,
The growth rate orientation dependence of the wafer has been reduced ,
When the orientation dependence of the epitaxial growth rate of the wafer is evaluated by the thickness of the epitaxial layer at an angle of 45 ° from the reference crystal orientation, when the thickness of the epitaxial layer at the reference crystal orientation is 1, the orientation at the 45 ° orientation is An epitaxial wafer , wherein the thickness of the epitaxial layer is 0.985 or more .
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009161675A JP5453967B2 (en) | 2009-07-08 | 2009-07-08 | Epitaxial wafer and method for manufacturing the same |
| US13/380,982 US8753962B2 (en) | 2009-07-08 | 2010-07-08 | Method for producing epitaxial wafer |
| PCT/JP2010/004446 WO2011004602A1 (en) | 2009-07-08 | 2010-07-08 | Epitaxial wafer and method of producing same |
| DE112010004362T DE112010004362T5 (en) | 2009-07-08 | 2010-07-08 | EPITAXIAL WAFERS AND METHOD FOR THE PRODUCTION THEREOF |
| KR1020127001399A KR101408913B1 (en) | 2009-07-08 | 2010-07-08 | Epitaxial wafer and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009161675A JP5453967B2 (en) | 2009-07-08 | 2009-07-08 | Epitaxial wafer and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011018739A JP2011018739A (en) | 2011-01-27 |
| JP5453967B2 true JP5453967B2 (en) | 2014-03-26 |
Family
ID=43596319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009161675A Active JP5453967B2 (en) | 2009-07-08 | 2009-07-08 | Epitaxial wafer and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5453967B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6287778B2 (en) * | 2014-11-21 | 2018-03-07 | 信越半導体株式会社 | Epitaxial wafer manufacturing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6042654A (en) * | 1998-01-13 | 2000-03-28 | Applied Materials, Inc. | Method of cleaning CVD cold-wall chamber and exhaust lines |
| DE10025871A1 (en) * | 2000-05-25 | 2001-12-06 | Wacker Siltronic Halbleitermat | Epitaxial semiconductor wafer and method for its production |
| JP2005019898A (en) * | 2003-06-27 | 2005-01-20 | Denso Corp | Semiconductor substrate and its manufacturing method |
| JP4894390B2 (en) * | 2006-07-25 | 2012-03-14 | 信越半導体株式会社 | Manufacturing method of semiconductor substrate |
| JP5444607B2 (en) * | 2007-10-31 | 2014-03-19 | 株式会社Ｓｕｍｃｏ | Epitaxial film forming apparatus susceptor, epitaxial film forming apparatus, and epitaxial wafer manufacturing method |
-
2009
- 2009-07-08 JP JP2009161675A patent/JP5453967B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011018739A (en) | 2011-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5152435B2 (en) | Epitaxial silicon carbide single crystal substrate manufacturing method | |
| US8067297B2 (en) | Process for deposition of semiconductor films | |
| US10096470B2 (en) | Method of producing a silicon carbide single-crystal substrate by epitaxial growth of a SiC epitaxial film on a SiC substrate | |
| JP6035982B2 (en) | Epitaxial silicon wafer manufacturing method and epitaxial silicon wafer | |
| US20180209064A1 (en) | Epitaxial wafer and method for manufacturing same | |
| JP6149931B2 (en) | Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device | |
| US10774444B2 (en) | Method for producing SiC epitaxial wafer including forming epitaxial layer under different conditions | |
| JP5029340B2 (en) | Epitaxial growth method | |
| WO2011004602A1 (en) | Epitaxial wafer and method of producing same | |
| JP5151674B2 (en) | Epitaxial wafer manufacturing method | |
| JP5516158B2 (en) | Epitaxial wafer manufacturing method | |
| JP5453967B2 (en) | Epitaxial wafer and method for manufacturing the same | |
| JP7273267B2 (en) | Method for manufacturing polycrystalline silicon carbide substrate | |
| JP5316487B2 (en) | Manufacturing method of silicon epitaxial wafer | |
| JP5434317B2 (en) | Epitaxial wafer manufacturing method | |
| JP6924593B2 (en) | Manufacturing method of epitaxial wafer | |
| JP2021034410A (en) | Epitaxial growth susceptor, manufacturing device of epitaxial wafer, and manufacturing method of epitaxial wafer | |
| US9269572B2 (en) | Method for manufacturing silicon carbide semiconductor substrate | |
| JP5942939B2 (en) | Epitaxial wafer manufacturing method | |
| JP5877500B2 (en) | Manufacturing method of silicon epitaxial wafer | |
| TW202234481A (en) | Setup method for adjusting the temperature conditions of an epitaxy process | |
| KR20130000303A (en) | Method of fabrication wafer | |
| JP2021082641A (en) | Manufacturing method for epitaxial wafer and epitaxial wafer | |
| KR20130000302A (en) | Method of fabrication wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131029 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131121 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131223 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5453967 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |