JP5451512B2

JP5451512B2 - Arithmetic unit

Info

Publication number: JP5451512B2
Application number: JP2010104961A
Authority: JP
Inventors: 浩司山口; イムランマブーブ; 創岡本; エマニュエルフルーラン
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2014-03-26
Anticipated expiration: 2030-04-30
Also published as: JP2011234271A

Description

本発明は、論理情報の処理に用いられる演算装置に関するものである。 The present invention relates to an arithmetic unit used for processing logical information.

情報処理装置において、ビット情報を記憶させる記憶装置、また、この記憶装置のビット情報を用いて演算を行う演算装置は、民政機器用，通信用装置として広く用いられている。現在、主流となっている演算装置は、半導体により作製されたトランジスタを用いるものである。一般に、１つの演算装置（論理ゲート）を構成するためには、複数のトランジスタが用いられる。 2. Description of the Related Art In an information processing apparatus, a storage device that stores bit information and an arithmetic device that performs an operation using the bit information of the storage device are widely used as civilian appliances and communication devices. Currently, the mainstream computing devices use transistors made of semiconductors. In general, a plurality of transistors are used to constitute one arithmetic unit (logic gate).

例えば、図５に示すように、４つのＭＯＳトランジスタを備えるＣＭＯＳ回路により構成された論理ゲート（ＮＡＮＤ）がある。この論理ゲートは、ＮＭＯＳ型のトランジスタＱ₁，Ｑ₂、およびＰＭＯＳ型のトランジスタＱ_3,Ｑ₄から構成されている。この論理ゲートでは、入力Ａに電圧が与えられると、トランジスタＱ₁はオフ状態となり、トランジスタＱ₃はオン状態となる。同様に、入力Ｂに電圧が与えられると、トランジスタＱ₂はオフ状態となり、トランジスタＱ₄はオン状態となる。これにより、入力Ａおよび入力Ｂの両方に電圧が与えられたとき以外のみ、出力Ｙには電圧が現れない。このように、図５に示す論理ゲートにより、ＮＡＮＤ動作が得られることになる。 For example, as shown in FIG. 5, there is a logic gate (NAND) configured by a CMOS circuit having four MOS transistors. This logic gate is composed of NMOS type transistors Q ₁ and Q ₂ and PMOS type transistors Q _{3 and} Q ₄ . In this logic gate, when a voltage is applied to the input A, the transistor Q ₁ is turned off and the transistor Q ₃ is turned on. Similarly, when a voltage is applied to the input B, the transistor Q ₂ is turned off and the transistor Q ₄ is turned on. As a result, no voltage appears at the output Y except when a voltage is applied to both the input A and the input B. In this manner, the NAND operation is obtained by the logic gate shown in FIG.

特開２００９−１３５２７０号公報JP 2009-135270 A

I. MAHBOOB AND H. YAMAGUCHI, "Bit storage and bit flip operations in an electromechanical oscillator", Nature Nanotechnology, VOL 3, pp.275-279, 2008.I. MAHBOOB AND H. YAMAGUCHI, "Bit storage and bit flip operations in an electromechanical oscillator", Nature Nanotechnology, VOL 3, pp.275-279, 2008. I. Mahbooba and H. Yamaguchi, "Piezoelectrically pumped parametric amplification and Q enhancement in an electromechanical oscillator", APPLIED PHYSICS LETTERS, vol.92, 173109, 2008.I. Mahbooba and H. Yamaguchi, "Piezoelectrically pumped parametric amplification and Q enhancement in an electromechanical oscillator", APPLIED PHYSICS LETTERS, vol.92, 173109, 2008. A. Dana, et al. , "Mechanical parametric amplification in piezoresistive gallium arsenide microcantilevers", APPLIED PHYSICS LETTERS, vol.72, No.10, pp.1152-1154,1998A. Dana, et al., "Mechanical parametric amplification in piezoresistive gallium arsenide microcantilevers", APPLIED PHYSICS LETTERS, vol.72, No.10, pp.1152-1154,1998 Jean-Pierre Raskin, et al., "A Novel Parametric-Effect MEMS Amplifier", JOURNAL OF MICROELECTROMECHANICAL SYSTEMS, Vol.9, No.4, pp.528-537, 2000.Jean-Pierre Raskin, et al., "A Novel Parametric-Effect MEMS Amplifier", JOURNAL OF MICROELECTROMECHANICAL SYSTEMS, Vol.9, No.4, pp.528-537, 2000.

以上に説明したように、ＮＡＮＤという１つの論理ゲートを構成するためには、４つのトランジスタを用いることになる。他の論理ゲートを構成する場合にも、同数あるいはこれ以上のトランジスタを用いることになり、これらの論理ゲートを組み合わせた複合論理回路を構成するためには、基本となる論理ゲートの数倍のトランジスタを用いることになる。 As described above, four transistors are used to form one logic gate called NAND. When configuring other logic gates, the same or more transistors are used, and in order to configure a composite logic circuit combining these logic gates, transistors several times the number of the basic logic gates are used. Will be used.

このように、現在主流となっているトランジスタを基本素子として用いた演算装置（論理素子）においては、論理ゲート数の数倍のトランジスタ数が必要となる。論理ゲートの高度化に伴い必要なトランジスタ数は増大するため、同じ素子サイズで構成するためには、トランジスタのさらなる微細化が必要である。しかしながら、現在、微細化技術は限界に近づいており、近い将来、集積化が進まなくなることが予想されている。このように、従来のトランジスタを基本素子とした演算装置においては、１つの論理ゲートに要する素子数が複数であることにより、集積度に限界が生じるという問題がある。 As described above, an arithmetic unit (logic element) using a current mainstream transistor as a basic element requires a transistor number several times the number of logic gates. As the number of transistors required increases with the advancement of logic gates, further miniaturization of transistors is necessary in order to construct the same element size. However, at present, miniaturization technology is approaching its limit, and it is expected that integration will not advance in the near future. As described above, in the arithmetic device using a conventional transistor as a basic element, there is a problem that the degree of integration is limited because the number of elements required for one logic gate is plural.

本発明は、以上のような問題点を解消するためになされたものであり、より小さな規模で論理ゲートが構成できるようにすることを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to make it possible to configure a logic gate on a smaller scale.

本発明に係る演算装置は、第１周波数に第１差分周波数を加えた第１入力周波数の第１振動および第１周波数から第１差分周波数を減じた第２入力周波数の第２振動が入力される第１入力部と、第１周波数と異なる周波数の第２周波数に第１差分周波数を加えた第３入力周波数の第３振動および第２周波数から第１差分周波数を減じた第４入力周波数の第４振動が選択的に入力される第２入力部と、第１入力部の振動と第２入力部の振動との差を出力する周波数変換手段と、設定された少なくとも第１設定周波数を検出して対応する第１出力を出力する周波数検出手段とを少なくとも備え、第１設定周波数は、第１周波数と第２周波数との差であり、周波数検出手段は、第１振動と第２振動とが第１入力部に入力された状態で、少なくとも第３振動ないしは第４振動のいずれかが第２入力部に入力されたときに、第１出力を出力する。 The arithmetic device according to the present invention receives the first vibration of the first input frequency obtained by adding the first differential frequency to the first frequency and the second vibration of the second input frequency obtained by subtracting the first differential frequency from the first frequency. The first input section, the third vibration of the third input frequency obtained by adding the first differential frequency to the second frequency different from the first frequency, and the fourth input frequency obtained by subtracting the first differential frequency from the second frequency. A second input unit to which the fourth vibration is selectively inputted, a frequency converting means for outputting a difference between the vibration of the first input unit and the vibration of the second input unit, and detecting at least the set first set frequency Frequency detection means for outputting a corresponding first output , wherein the first set frequency is a difference between the first frequency and the second frequency, and the frequency detection means includes the first vibration and the second vibration. Is input to the first input unit, and at least the first When any vibration or fourth oscillation is input to the second input section, you output the first output.

上記演算装置において、周波数検出手段は、設定された第１設定周波数および第２設定周波数を検出して各々対応する第１出力および第２出力を出力し、第２設定周波数は、第１入力周波数および第２入力周波数のいずれかと第３入力周波数および第４入力周波数のいずれかとの差と、第３入力周波数および第４入力周波数のいずれかとの差により得られる周波数のなかより選択される１の周波数であり、周波数検出手段は、第１振動と第２振動とが第１入力部に入力された状態で、第３振動および第４振動が第２入力部に入力されたときに、第２出力を出力するようにしてもよい。 In the above arithmetic device, the frequency detecting means detects the set first set frequency and second set frequency and outputs the corresponding first output and second output, respectively , and the second set frequency is the first input frequency. And one of the second input frequencies and one of the frequencies obtained by the difference between the third input frequency and the fourth input frequency and the difference between the third input frequency and the fourth input frequency. The frequency detection means is configured to output the second vibration when the third vibration and the fourth vibration are input to the second input unit in a state where the first vibration and the second vibration are input to the first input unit. An output may be output .

上記演算装置において、第２入力部は、第３振動，第４振動，および第２周波数と第１差分周波数の整数倍との和もしくは差の第５入力周波数の第５振動が選択的に入力され、周波数検出手段は、第１設定周波数および第２設定周波数に加え、設定された第３設定周波数および第４設定周波数を検出し、各々対応する第１出力，第２出力，第３出力，および第４出力を出力し、第２設定周波数は、第１設定周波数から第１差分周波数の３倍の周波数を減じた周波数であり、第３設定周波数は、第１設定周波数に第１差分周波数の２倍の周波数を加えた周波数であり、第４設定周波数は、第１設定周波数から第１差分周波数の２倍の周波数を減じた周波数であり、周波数検出手段は、第１振動と第２振動とが第１入力部に入力された状態で、第５振動が第２入力部に入力されたとき、ないしは第３振動と第４振動とが第２入力部に入力されたときの、少なくともいずれか一方の条件を満たす場合に、第２出力を出力するようにしてもよい。 In the arithmetic device, the second input unit selectively inputs the third vibration, the fourth vibration, and the fifth vibration of the fifth input frequency that is the sum or difference of the second frequency and an integral multiple of the first difference frequency. The frequency detection means detects the set third set frequency and the fourth set frequency in addition to the first set frequency and the second set frequency, and each of the corresponding first output, second output, third output, And the fourth output , the second set frequency is a frequency obtained by subtracting a frequency that is three times the first difference frequency from the first set frequency, and the third set frequency is the first difference frequency to the first set frequency. The fourth set frequency is a frequency obtained by subtracting twice the first differential frequency from the first set frequency, and the frequency detection means includes the first vibration and the second frequency. In a state where vibration is input to the first input unit, When the vibration is input to the second input section, or when the third vibration and a fourth vibration is input to the second input unit, when at least one condition is satisfied, and outputs a second output You may do it.

上記演算装置において、第１入力部，第２入力部および周波数変換手段は、パラメトリック振動子より構成されていればよい。また、パラメトリック振動子は、機械的に振動するものであればよい。また、パラメトリック振動子は、ＬＣ共振器であってもよい。また、第１入力部，第２入力部および周波数変換手段は、非線形振動子より構成されていてもよい。 In the above arithmetic device, the first input unit, the second input unit, and the frequency conversion unit may be configured by a parametric vibrator. Further, the parametric vibrator may be any one that mechanically vibrates. Further, the parametric vibrator may be an LC resonator. Further, the first input unit, the second input unit, and the frequency conversion means may be composed of a nonlinear vibrator.

以上説明したように、本発明によれば、振動を用いるようにしたので、より小さな規模で論理ゲートが構成できるようになるという優れた効果が得られる。 As described above, according to the present invention, since vibration is used, an excellent effect that a logic gate can be configured on a smaller scale can be obtained.

図１は、本発明の実施の形態１における演算装置の構成を示す構成図である。FIG. 1 is a configuration diagram showing the configuration of the arithmetic device according to the first embodiment of the present invention. 図２は、本発明の実施の形態２における演算装置の構成を示す構成図である。FIG. 2 is a configuration diagram showing the configuration of the arithmetic device according to the second embodiment of the present invention. 図３は、実施の形態２における演算装置の動作例を説明する説明図である。FIG. 3 is an explanatory diagram illustrating an operation example of the arithmetic device according to the second embodiment. 図４は、本発明の実施の形態３における演算装置の構成を示す構成図である。FIG. 4 is a configuration diagram showing the configuration of the arithmetic device according to the third embodiment of the present invention. 図５は、ＭＯＳトランジスタによる論理ゲート（ＮＡＮＤ）の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a logic gate (NAND) made up of MOS transistors.

以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における演算装置の構成を示す構成図である。この演算装置は、第１周波数ｆに差分周波数Δを加えた第１入力周波数ｆ＋Δの第１振動および第１周波数ｆから差分周波数Δを減じた第２入力周波数ｆ−Δの第２振動が入力される第１入力部１０１と、第１周波数ｆと異なる周波数の第２周波数ｆ’に差分周波数Δを加えた第３入力周波数ｆ’＋Δの第３振動および第２周波数ｆ’から差分周波数Δを減じた第４入力周波数ｆ’−Δの第４振動が選択的に入力される第２入力部１０２とを備える。 [Embodiment 1]
First, Embodiment 1 of the present invention will be described. FIG. 1 is a configuration diagram showing the configuration of the arithmetic device according to the first embodiment of the present invention. The arithmetic device receives the first vibration of the first input frequency f + Δ obtained by adding the difference frequency Δ to the first frequency f and the second vibration of the second input frequency f−Δ obtained by subtracting the difference frequency Δ from the first frequency f. The first input unit 101, the third vibration of the third input frequency f ′ + Δ obtained by adding the difference frequency Δ to the second frequency f ′ having a frequency different from the first frequency f, and the difference frequency Δ from the second frequency f ′. And a second input unit 102 for selectively inputting a fourth vibration having a fourth input frequency f′−Δ.

また、この演算装置は、第１入力部１０１の振動と第２入力部１０２の振動との差を出力する周波数変換部１０３と、設定された第１設定周波数および第２設定周波数を検出して各々対応する第１出力および第２出力を出力する周波数検出部１０４とを少なくとも備える。 In addition, the arithmetic device detects a frequency conversion unit 103 that outputs a difference between the vibration of the first input unit 101 and the vibration of the second input unit 102, and the set first set frequency and second set frequency. And a frequency detector 104 that outputs a first output and a second output respectively corresponding to each other.

ここで、周波数検出部１０４に設定されている第１設定周波数は、上述した第１周波数ｆと第２周波数ｆ’の差であればよい。また、第２設定周波数は、第１入力周波数および第２入力周波数のいずれかと第３入力周波数および第４入力周波数のいずれかとの差と、第３入力周波数および第４入力周波数のいずれかとの差により得られる周波数のなかより選択されたものであればよい。 Here, the first set frequency set in the frequency detection unit 104 may be a difference between the first frequency f and the second frequency f ′ described above. Further, the second set frequency is a difference between any one of the first input frequency and the second input frequency and any one of the third input frequency and the fourth input frequency, and any difference between any one of the third input frequency and the fourth input frequency. As long as it is selected from the frequencies obtained by the above.

上述した本実施の形態における演算装置の論理動作について説明する。初期の状態では、第２入力部１０２に、第３入力周波数ｆ’＋Δの第３振動、および第４入力周波数ｆ’−Δの第４振動のいずれも入力されていない状態とする。 A logical operation of the arithmetic device in the above-described embodiment will be described. In the initial state, neither the third vibration of the third input frequency f ′ + Δ nor the fourth vibration of the fourth input frequency f′−Δ is input to the second input unit 102.

この場合、第１入力部１０１より、第１入力周波数ｆ＋Δの第１振動、および第２入力周波数ｆ−Δの第２振動が入力されているので、周波数変換部１０３では、第１振動および第２振動の加算および減算を行い、第１入力周波数ｆ＋Δと第２入力周波数ｆ−Δとの和に等しい周波数２ｆの変換振動、および第１入力周波数と第２入力周波数との差に等しい周波数２Δの変換振動を出力する。また、周波数変換部１０３からは、第１入力部１０１に入力されるｆ＋Δおよびｆ−Δの周波数の変換振動も出力される。 In this case, since the first vibration of the first input frequency f + Δ and the second vibration of the second input frequency f−Δ are input from the first input unit 101, the frequency conversion unit 103 receives the first vibration and the first vibration. Two vibrations are added and subtracted, the converted vibration of frequency 2f equal to the sum of the first input frequency f + Δ and the second input frequency f−Δ, and the frequency 2Δ equal to the difference between the first input frequency and the second input frequency. The conversion vibration of is output. Further, the frequency conversion unit 103 also outputs converted vibrations having the frequencies of f + Δ and f−Δ input to the first input unit 101.

しかしながら、周波数検出部１０４では、検出対象の周波数として、まず、第１周波数と第２周波数との差（ｆ−ｆ’orｆ’−ｆ）が、第１設定周波数として設定されている。また、第１入力周波数ｆ＋Δおよび第２入力周波数ｆ−Δのいずれかと第３入力周波数ｆ’＋Δおよび第４入力周波数ｆ’−Δのいずれかとの差と、第３入力周波数ｆ’＋Δおよび第４入力周波数ｆ’−Δのいずれかとの差の中で、第１設定周波数とは異なる周波数が、第２設定周波数として設定されている。なお、「差」は、「差の絶対値」としてもよい。 However, in the frequency detection unit 104, as a detection target frequency, first, a difference (f−f′orf′−f) between the first frequency and the second frequency is set as the first set frequency. The difference between any one of the first input frequency f + Δ and the second input frequency f−Δ and any one of the third input frequency f ′ + Δ and the fourth input frequency f′−Δ, and the third input frequency f ′ + Δ and the Among the differences from any of the four input frequencies f′−Δ, a frequency different from the first set frequency is set as the second set frequency. The “difference” may be “absolute value of difference”.

上述した第２設定周波数として設定可能な組み合わせについて以下に示す。
（ｆ’＋Δ）−｛（ｆ’＋Δ）−（ｆ＋Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’＋Δ）−（ｆ＋Δ）｝＝ｆ−Δ
（ｆ’＋Δ）−｛（ｆ’−Δ）−（ｆ＋Δ）｝＝ｆ＋３Δ
（ｆ’＋Δ）−｛（ｆ’＋Δ）−（ｆ−Δ）｝＝ｆ−Δ
（ｆ’＋Δ）−｛（ｆ’−Δ）−（ｆ−Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’−Δ）−（ｆ＋Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’＋Δ）−（ｆ−Δ）｝＝ｆ−３Δ
（ｆ’−Δ）−｛（ｆ’−Δ）−（ｆ−Δ）｝＝ｆ−Δ The combinations that can be set as the second set frequency described above will be described below.
(F ′ + Δ) − {(f ′ + Δ) − (f + Δ)} = f + Δ
(F′−Δ) − {(f ′ + Δ) − (f + Δ)} = f−Δ
(F ′ + Δ) − {(f′−Δ) − (f + Δ)} = f + 3Δ
(F ′ + Δ) − {(f ′ + Δ) − (f−Δ)} = f−Δ
(F ′ + Δ) − {(f′−Δ) − (f−Δ)} = f + Δ
(F′−Δ) − {(f′−Δ) − (f + Δ)} = f + Δ
(F′−Δ) − {(f ′ + Δ) − (f−Δ)} = f−3Δ
(F′−Δ) − {(f′−Δ) − (f−Δ)} = f−Δ

上述のことから明らかなように、第２設定周波数には、ｆ＋Δ，ｆ−Δ，ｆ＋３Δ，ｆ−３Δのいずれかが設定可能である。この中で、第１入力部１０１にはｆ＋Δおよびｆ−Δが入力され、これが周波数検出部１０４にも入力されるので、第２設定周波数としては、ｆ＋３Δおよびｆ−３Δのいずれかを選択すればよいことになる。 As is apparent from the above, any one of f + Δ, f−Δ, f + 3Δ, and f−3Δ can be set as the second set frequency. Among these, since f + Δ and f−Δ are input to the first input unit 101 and input to the frequency detection unit 104, either f + 3Δ or f−3Δ is selected as the second set frequency. It will be good.

以上のように設定されている場合、第２入力部１０２に入力がなければ、周波数変換部１０３からは２ｆ，２Δ，ｆ＋Δ，ｆ−Δが出力されるので、これらの周波数は、周波数検出部１０４には検出されない。 In the case of the above setting, if there is no input to the second input unit 102, 2f, 2Δ, f + Δ, and f−Δ are output from the frequency conversion unit 103. 104 is not detected.

次に、第２入力部１０２に、第３振動のみを加えた場合について説明する。この場合、周波数変換部１０３では、第１入力部１０１から入力されているｆ＋Δの第１振動、ｆ−Δの第２振動、また、第２入力部１０２から入力されているｆ’＋Δの第３振動に加え、これらの差の周波数の振動の出力が行われる。この結果、周波数変換部１０３から、ｆ＋Δ、ｆ−Δ、ｆ’＋Δに加え、ｆ’＋Δ−（ｆ＋Δ）＝ｆ’−ｆ，ｆ’＋Δ−（ｆ−Δ）＝ｆ’−ｆ＋２Δの各変換周波数が出力される。 Next, a case where only the third vibration is applied to the second input unit 102 will be described. In this case, in the frequency conversion unit 103, the first vibration of f + Δ input from the first input unit 101, the second vibration of f−Δ, and the f ′ + Δth input of f ′ + Δ input from the second input unit 102. In addition to the three vibrations, vibrations with frequencies of these differences are output. As a result, in addition to f + Δ, f−Δ, and f ′ + Δ, each of f ′ + Δ− (f + Δ) = f′−f and f ′ + Δ− (f−Δ) = f′−f + 2Δ is obtained from the frequency conversion unit 103. The conversion frequency is output.

ここで、前述したように、周波数検出部１０４では、第１設定周波数としてｆ’−ｆが設定されており、周波数ｆ’−ｆを検出すると、対応する第１出力を出力する。従って、第２入力部１０２に第３振動のみを加えた場合、ｆ’−ｆの変換周波数が出力されるので、これが周波数検出部１０４に検出され、第１出力が出力されることになる。一方、上述の場合、ｆ＋３Δおよびｆ−３Δのいずれの周波数も発生しないので、周波数検出部１０４からは、第２出力は出力されない。また、これらのことは、第２入力部１０２に第４振動のみを加えた場合においても同様である。 Here, as described above, in the frequency detection unit 104, f'-f is set as the first set frequency, and when the frequency f'-f is detected, a corresponding first output is output. Therefore, when only the third vibration is applied to the second input unit 102, the conversion frequency of f'-f is output, so that this is detected by the frequency detection unit 104 and the first output is output. On the other hand, in the above-described case, neither frequency f + 3Δ nor f-3Δ is generated, and therefore the second output is not output from the frequency detection unit 104. The same applies to the case where only the fourth vibration is applied to the second input unit 102.

従って、第２入力部１０２に、第３振動のみもしくは第４振動のみが入力されると、周波数検出部１０４からは、第１出力のみが出力される。これは、第３振動の入力∨第４振動の入力の論理ゲートが構成されたことに相当する。 Accordingly, when only the third vibration or only the fourth vibration is input to the second input unit 102, only the first output is output from the frequency detection unit 104. This corresponds to the configuration of the logic gate of the input of the third vibration and the input of the fourth vibration.

次に、第２入力部１０２に、第３振動および第４振動の両方の振動が入力される場合について説明する。この場合、上述同様の仕組みにより、ｆ＋Δ，ｆ−Δ，ｆ’＋Δ，ｆ’−Δの信号に加え、これらの差の周波数の振動の出力が行われる。この結果、周波数変換部１０３から、ｆ＋Δ、ｆ−Δ、ｆ’＋Δ，ｆ’−Δに加え、ｆ’＋Δ−（ｆ＋Δ）＝ｆ’−ｆ，ｆ’＋Δ−（ｆ−Δ）＝ｆ’−ｆ＋２Δ，ｆ’−Δ−（ｆ＋Δ）＝ｆ’−ｆ−２Δ，ｆ’−Δ−（ｆ−Δ）＝ｆ’−ｆの各変換周波数が出力される。 Next, a case where both the third vibration and the fourth vibration are input to the second input unit 102 will be described. In this case, in addition to the signals of f + Δ, f−Δ, f ′ + Δ, and f′−Δ, the vibration of the frequency of these differences is output by the same mechanism as described above. As a result, in addition to f + Δ, f−Δ, f ′ + Δ, f′−Δ, f ′ + Δ− (f + Δ) = f′−f, f ′ + Δ− (f−Δ) = f The conversion frequencies of “−f + 2Δ, f′−Δ− (f + Δ) = f′−f−2Δ and f′−Δ− (f−Δ) = f′−f are output.

また、周波数変換部１０３では、以下に示すように、一度減算した周波数の値を、再度第２入力部１０２に入力される振動の周波数より減じる処理も行う。
（ｆ’＋Δ）−｛（ｆ’＋Δ）−（ｆ＋Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’＋Δ）−（ｆ＋Δ）｝＝ｆ−Δ
（ｆ’＋Δ）−｛（ｆ’−Δ）−（ｆ＋Δ）｝＝ｆ＋３Δ
（ｆ’＋Δ）−｛（ｆ’＋Δ）−（ｆ−Δ）｝＝ｆ−Δ
（ｆ’＋Δ）−｛（ｆ’−Δ）−（ｆ−Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’−Δ）−（ｆ＋Δ）｝＝ｆ＋Δ
（ｆ’−Δ）−｛（ｆ’＋Δ）−（ｆ−Δ）｝＝ｆ−３Δ
（ｆ’−Δ）−｛（ｆ’−Δ）−（ｆ−Δ）｝＝ｆ−Δ In addition, the frequency conversion unit 103 also performs a process of subtracting the frequency value once subtracted from the vibration frequency input to the second input unit 102 as described below.
(F ′ + Δ) − {(f ′ + Δ) − (f + Δ)} = f + Δ
(F′−Δ) − {(f ′ + Δ) − (f + Δ)} = f−Δ
(F ′ + Δ) − {(f′−Δ) − (f + Δ)} = f + 3Δ
(F ′ + Δ) − {(f ′ + Δ) − (f−Δ)} = f−Δ
(F ′ + Δ) − {(f′−Δ) − (f−Δ)} = f + Δ
(F′−Δ) − {(f′−Δ) − (f + Δ)} = f + Δ
(F′−Δ) − {(f ′ + Δ) − (f−Δ)} = f−3Δ
(F′−Δ) − {(f′−Δ) − (f−Δ)} = f−Δ

以上のことにより、第２入力部１０２に、第３振動および第４振動の両方の振動が入力されると、周波数変換部１０３より、ｆ＋Δ、ｆ−Δ、ｆ’＋Δ，ｆ’−ｆ，ｆ’−ｆ＋２Δ，ｆ’−ｆ−２Δ，ｆ＋３Δ，およびｆ−３Δの各信号が出力される。ここで、前述したように、周波数検出部１０４では、第１設定周波数としてｆ’−ｆが設定されており、第２設定周波数としてｆ＋３Δおよびｆ−３Δのいずれかが設定されている。 As described above, when both the third vibration and the fourth vibration are input to the second input unit 102, the frequency conversion unit 103 outputs f + Δ, f−Δ, f ′ + Δ, f′−f, The signals f′−f + 2Δ, f′−f−2Δ, f + 3Δ, and f−3Δ are output. Here, as described above, in the frequency detection unit 104, f′−f is set as the first set frequency, and either f + 3Δ or f−3Δ is set as the second set frequency.

このため、第２入力部１０２に第３振動および第４振動の両方が加えられると、ｆ’−ｆ，ｆ＋３Δ，およびｆ−３Δの変換周波数が出力されるので、これらが周波数検出部１０４に検出され、第１出力および第２出力の両方が出力されることになる。これは、第３振動の入力∧第４振動の入力の論理ゲートが構成されたことに相当する。 For this reason, when both the third vibration and the fourth vibration are applied to the second input unit 102, the conversion frequencies f′−f, f + 3Δ, and f−3Δ are output, and these are output to the frequency detection unit 104. As a result, both the first output and the second output are output. This corresponds to the configuration of the logic gate of the input of the third vibration and the input of the fourth vibration.

このように、本実施の形態によれば、複数の素子を用いることなく、「第３振動の入力∨第４振動の入力」と、「第３振動の入力∧第４振動の入力」との両方の機能を同時に持った論理ゲートを構成することができ、より小さな規模で論理ゲートが構成できるようになる。 Thus, according to the present embodiment, without using a plurality of elements, “input of third vibration３input of fourth vibration” and “input of third vibration∧input of fourth vibration” A logic gate having both functions at the same time can be configured, and a logic gate can be configured on a smaller scale.

［実施の形態２］
次に、本発明の実施の形態２について図２，３を用いて説明する。図２は、本発明の実施の形態２における演算装置の構成を示す構成図であり、一部を斜視図で示している。また、図３は、実施の形態２における演算装置の動作例を説明する説明図である。 [Embodiment 2]
Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a configuration diagram showing the configuration of the arithmetic device according to the second embodiment of the present invention, and a part thereof is shown in a perspective view. FIG. 3 is an explanatory diagram illustrating an operation example of the arithmetic device according to the second embodiment.

本実施の形態における演算装置２００は、例えば面方位が（００１）のＧａＡｓからなる基板２０１の上に、まず、単結晶の絶縁性Ａｌ_0.7Ｇａ_0.3Ａｓからなる絶縁層２０２，シリコンがドープされた単結晶の導電性ＧａＡｓからなる導電層２０３，および単結晶の絶縁性Ａｌ_0.3Ｇａ_0.7Ａｓからなる絶縁層２０４からなる積層構造体が形成されている。 In the arithmetic device 200 according to the present embodiment, for example, an insulating layer 202 made of single-crystal insulating Al _0.7 Ga _0.3 As and silicon are first doped on a substrate 201 made of GaAs having a plane orientation of (001). A laminated structure including a conductive layer 203 made of single-crystal conductive GaAs and an insulating layer 204 made of single-crystal insulating Al _0.3 Ga _0.7 As is formed.

また、演算装置２００は、上述した積層構造体により、支持部２０５，支持部２０６およびこれらに両端が支持された梁２０７が形成されている。梁２０７は、この下面が基板２０１の表面より離間し、梁２０７と基板２０１との対向面の間に空間を形成している。この構造は、絶縁層２０２を犠牲層として用いることで形成可能である。 Further, the arithmetic device 200 is formed with the support portion 205, the support portion 206, and the beam 207 whose both ends are supported by the laminated structure described above. The lower surface of the beam 207 is separated from the surface of the substrate 201, and a space is formed between the opposed surfaces of the beam 207 and the substrate 201. This structure can be formed by using the insulating layer 202 as a sacrificial layer.

また、支持部２０６の上には、第１電極２０８および第２電極２０９が形成され、支持部２０５の上には、第３電極２１０が形成されている。これら電極は、半導体よりなる絶縁層２０４に対してショットキー接合を形成する金属材料から構成され、例えば、Ｔｉ層とこの上に形成されたＡｕ層との積層構造体である。また、支持部２０５の一部の絶縁層２０４を除去することで露出された導電層２０３の上には、共通電極２１１が形成されている。共通電極２１１は、導電層２０３にオーミック接続する金属材料から構成され、例えば、ＡｕＧｅＮｉ合金から構成されている。 A first electrode 208 and a second electrode 209 are formed on the support portion 206, and a third electrode 210 is formed on the support portion 205. These electrodes are made of a metal material that forms a Schottky junction with the insulating layer 204 made of a semiconductor, and are, for example, a laminated structure of a Ti layer and an Au layer formed thereon. A common electrode 211 is formed on the conductive layer 203 exposed by removing a part of the insulating layer 204 of the support portion 205. The common electrode 211 is made of a metal material that is ohmically connected to the conductive layer 203, and is made of, for example, an AuGeNi alloy.

また、第１電極２０８には、第１周波数ｆ_rに差分周波数Δを加えた第１入力周波数ｆ_r＋Δの交流電圧を発生する発生器２２１，および第１周波数ｆ_rから差分周波数Δを減じた第２入力周波数ｆ_r−Δの交流電圧を発生する発生器２２２が接続されている。また、第３電極２１０には、第２周波数２ｆ_rに差分周波数Δを加えた第３入力周波数２ｆ_r＋Δの交流電圧を発生する発生器２２３がスイッチＡ２３１を介して接続し、加えて、第２周波数２ｆ_rから差分周波数Δを減じた第４入力周波数２ｆ_r−Δの交流電圧を発生する発生器２２４が、スイッチＢ２３２を介して接続している。 Further, the first electrode 208 reduces the difference frequency delta from the first input frequency f _r + generator 221 generates an AC voltage of delta, and the first frequency f _r plus the difference frequency delta to the first frequency f _r A generator 222 that generates an AC voltage having a second input frequency f _r −Δ is connected. Further, the third electrode 210, generator 223 for generating an AC voltage of the third input frequency 2f _r + delta plus the difference frequency delta to the second frequency 2f _r is connected via a switch A231, in addition, the fourth input frequency 2f _r - [delta generator 224 for generating an AC voltage from the second frequency 2f _r minus the difference frequency Δ is connected via a switch B232.

また、第２電極２０９には、第１設定周波数として設定されているｆ_r、および第２設定周波数として設定されている周波数ｆ_r＋３Δを検出し、各々対応する第１出力および第２出力を出力する周波数検出部２３３が接続している。本実施の形態では、第１周波数がｆ_rとし、第２周波数が２ｆ_rとしているので、これらの差のｆ_rが第１設定周波数として設定されている。なお、演算装置２００では、導電層２０３が、絶縁層２０４を挟んで第１電極２０８，第２電極２０９，および第３電極２１０に対向する共通の電極として機能する。 The second electrode 209, f _r which is set as a first set frequency, and the second set to detect a frequency f _r + 3Δ that is set as a frequency, a first output and second output respectively corresponding An output frequency detector 233 is connected. In this embodiment, the first frequency and f _r, since the second frequency is set to 2f _r, f _r of these differences are set as the first set frequency. Note that in the arithmetic device 200, the conductive layer 203 functions as a common electrode facing the first electrode 208, the second electrode 209, and the third electrode 210 with the insulating layer 204 interposed therebetween.

ここで、上述した支持部２０５，支持部２０６，および梁２０７の構造の作製について簡単に説明する。例えば、基板２０１の上に、絶縁性Ａｌ_0.7Ｇａ_0.3Ａｓ層を結晶成長させる。引き続いて、この絶縁性Ａｌ_0.7Ｇａ_0.3Ａｓ層の上にシリコンがドープされた単結晶の導電性ＧａＡｓを結晶成長させ、また、導電性ＧａＡｓ層に上に絶縁性Ａｌ_0.3Ｇａ_0.7Ａｓを結晶成長させる。これらはヘテロエピタキシャル成長により作製すればよい。 Here, the fabrication of the structure of the support part 205, the support part 206, and the beam 207 described above will be briefly described. For example, an insulating Al _0.7 Ga _0.3 As layer is crystal-grown on the substrate 201. Subsequently, a single crystal conductive GaAs doped with silicon is grown on the insulating Al _0.7 Ga _0.3 As layer, and an insulating Al _0.3 Ga _0.7 As crystal is grown on the conductive GaAs layer. Let These may be produced by heteroepitaxial growth.

この後、これらの積層膜を、公知のリソグラフィー技術とエッチング技術とにより、支持部２０５，梁２０７，支持部２０６の平面形状に微細加工する。この状態で、他の層に対して絶縁層２０２を選択的に除去することで、梁２０７の領域においては、梁２０７と基板２０１との対向面の間に空間が形成された状態とする。本例では、他の層よりＡｌが多い比率の組成とした絶縁層２０２を用いているので、絶縁層２０２を選択的にエッチング除去することができる。 Thereafter, these laminated films are finely processed into a planar shape of the support portion 205, the beam 207, and the support portion 206 by a known lithography technique and etching technique. In this state, the insulating layer 202 is selectively removed from the other layers, so that a space is formed between the opposed surfaces of the beam 207 and the substrate 201 in the region of the beam 207. In this example, since the insulating layer 202 having a composition with a higher Al content than the other layers is used, the insulating layer 202 can be selectively removed by etching.

ところで、梁２０７以外の支持部においても、絶縁層２０２は側面よりエッチング除去される。しかしながら、梁２０７となる部分は、支持部となる他の領域に比較して、幅が狭く形成されているため、梁２０７の領域の絶縁層２０２が除去された状態としても、他の領域の絶縁層２０２は残すことが可能である。例えば、梁２０７の領域の絶縁層２０２が除去されたら、上記エッチングを停止することで、支持部２０５および支持部２０６の領域の絶縁層２０２は残すことができる。従って、実際には上述した処理により、支持部２０５および支持部２０６の領域においては、他の層に比較して絶縁層２０２が内側に入り込んだ形状となる（図２では簡略して示している）。なお、上述した製造方法に限るものではなく、他の方法により、梁の部分を形成するようにしても良いことは、言うまでもない。 Incidentally, the insulating layer 202 is also etched away from the side surfaces in the support portions other than the beams 207. However, since the portion to be the beam 207 is formed to be narrower than the other region to be the support portion, even if the insulating layer 202 in the region of the beam 207 is removed, The insulating layer 202 can be left. For example, when the insulating layer 202 in the region of the beam 207 is removed, the insulating layer 202 in the region of the support portion 205 and the support portion 206 can be left by stopping the etching. Therefore, in practice, in the region of the support portion 205 and the support portion 206, the insulating layer 202 is formed so as to enter the inside as compared with other layers by the above-described processing (shown in a simplified manner in FIG. 2). ). Needless to say, the present invention is not limited to the manufacturing method described above, and the beam portion may be formed by other methods.

また、共通電極２１１を形成する領域においては、支持部２０５を構成している一部の絶縁性Ａｌ_0.3Ｇａ_0.7Ａｓ層（絶縁層２０４）を除去し、この箇所において、導電性ＧａＡｓ層（導電層２０３）が露出した状態とする。この後、よく知られたリフトオフ法などを用いることで、第１電極２０８，第２電極２０９，第３電極２１０，および共通電極２１１を形成すればよい。 In the region where the common electrode 211 is formed, a part of the insulating Al _0.3 Ga _0.7 As layer (insulating layer 204) constituting the support portion 205 is removed, and a conductive GaAs layer (conductive layer) is removed at this position. Layer 203) is exposed. Thereafter, the first electrode 208, the second electrode 209, the third electrode 210, and the common electrode 211 may be formed by using a well-known lift-off method or the like.

上述した本実施の形態における演算装置２００の支持部２０５，支持部２０６，および梁２０７は、パラメトリック振動子（周波数変換手段）として機能する（特許文献１，非特許文献１，２参照）。例えば、第１電極２０８に梁２０７の共振周波数に近い周波数の交流電圧を印加すると、梁２０７の機械的な振動が引き起こされる。また、梁２０７の共振周波数は、第３電極２１０に印加する電圧によって変調することができる。また、梁２０７に発生している機械的な振動は、第２電極２０９に発生する電圧を測定することにより検出できる。 The support part 205, the support part 206, and the beam 207 of the arithmetic device 200 in the present embodiment described above function as a parametric vibrator (frequency conversion means) (see Patent Document 1, Non-Patent Documents 1 and 2). For example, when an AC voltage having a frequency close to the resonance frequency of the beam 207 is applied to the first electrode 208, mechanical vibration of the beam 207 is caused. Further, the resonance frequency of the beam 207 can be modulated by a voltage applied to the third electrode 210. Further, the mechanical vibration generated in the beam 207 can be detected by measuring the voltage generated in the second electrode 209.

ここで、パラメトリック振動子の一般的な性質として、次に示すことが知られている。前提として、第１電極２０８に加えた交流の振動数をｆ_b、第３電極２１０に加えた交流の振動数をｆ_aとする。また、第３電極２１０に加えた交流の振幅がパラメトリック励振のしきい値に近く、かつｆ_rを梁２０７の共振周波数とし、Ｑを共振のＱ値としたとき、「｜ｆ_b−ｆ_r｜≦ｆ_r／Ｑ，｜ｆ_a／２−ｆ_r｜≦ｆ_r／Ｑ」の条件が満たされるものとする。この場合、第２電極２０９にはｆ_a-ｆ_bの周波数が出力される。このように、本実施の形態における支持部２０５，支持部２０６，および梁２０７からなるパラメトリック振動子は、入力された周波数を変換する機能を持っている（非特許文献３，４参照）。 Here, the following are known as general properties of the parametric vibrator. Given the frequency f _b of alternating current applied to the first electrode 208, the frequency of the AC adding the third electrode 210 and f _a. When the amplitude of the alternating current applied to the third electrode 210 is close to the threshold of parametric excitation, f _r is the resonance frequency of the beam 207, and Q is the Q value of resonance, “| f _b −f _r | ≦ f _r / Q, | f _a / 2−f _r | ≦ f _r / Q ”. In this case, the frequency of f _a -f _b is output to the second electrode 209. As described above, the parametric vibrator including the support unit 205, the support unit 206, and the beam 207 in the present embodiment has a function of converting the input frequency (see Non-Patent Documents 3 and 4).

このような特徴を有する本実施の形態における演算装置２００において、第２入力部となる支持部２０５の第３電極２１０に２ｆ_r＋Δと２ｆ_r−Δの２つの周波数の交流を入力し、これらの振幅をスイッチＡ２３１ならびにスイッチＢ２３２でオン・オフすることを考える。ここで、差分周波数Δの大きさは、第１周波数ｆ_r／Ｑよりも、２桁以上に十分小さいものとする。なお、同時に、第１入力部となる支持部２０６の第１電極２０８には、ｆ_r＋Δおよびｆ_r−Δの交流電圧が加えられている。 In the arithmetic device 200 according to the present embodiment having such characteristics, alternating currents having two frequencies of 2f _r + Δ and 2f _r −Δ are input to the third electrode 210 of the support unit 205 serving as the second input unit. Is turned on / off by the switch A231 and the switch B232. Here, the magnitude of the difference frequency Δ is sufficiently smaller than the first frequency f _r / Q by two digits or more. Incidentally, at the same time, the first electrode 208 of the support portion 206 as a first input portion, an AC voltage of f _r + delta and f _r - [delta is added.

上述したように交流電圧が印加される状態で、演算装置２００では、第２電極２０９に表れた交流電圧は、周波数検出部２３３により最終的に、ｆ_rおよびｆ_r＋３Δの周波数成分の交流のみが分離されて出力される。 In a state where an AC voltage as described above is applied, the arithmetic unit 200, an AC voltage appearing on the second electrode 209, finally by the frequency detecting unit 233, only the AC frequency components of f _r and f _r + 3Deruta Are separated and output.

上述した本実施の形態における演算装置２００の論理動作について説明する。初期の状態では、スイッチＡ２３１およびスイッチＢ２３２ともにオフ状態とする。この場合、梁２０７に加えられる交流の周波数は、ｆ_r＋Δおよびｆ_r−Δのみであるため、第２電極２０９にも同様の周波数しか出力されず、周波数検出部２３３の出力はどちらもオフである。 A logical operation of the arithmetic device 200 in the present embodiment described above will be described. In the initial state, both the switch A231 and the switch B232 are turned off. In this case, since the only AC frequencies applied to the beam 207 are f _r + Δ and f _r −Δ, only the same frequency is output to the second electrode 209, and the output of the frequency detector 233 is both off. It is.

次に、スイッチＡ２３１のみをオン状態とした場合について説明する。この場合、第２電極２０９には、外部から入力される周波数であるｆ_r＋Δ、ｆ_r−Δ、および２ｆ_r＋Δに加え、上述した周波数変換の機能により、(２ｆ_r＋Δ）−（ｆ_r＋Δ）＝ｆ_rおよび(２ｆ_r＋Δ）−（ｆ_r−２Δ）＝ｆ_r＋２Δが出力される。従って、周波数検出部２３３からは、第１設定周波数ｆ_rに対応する第１出力のみ出力される。スイッチＢ２３２のみをオン状態したときも同様であり、やはり周波数検出部２３３からは、第１出力のみが出力される。 Next, a case where only the switch A231 is turned on will be described. In this case, the second electrode 209 has (2f _r + Δ) − (f) by the function of frequency conversion described above in addition to the externally input frequencies f _r + Δ, f _r −Δ, and 2f _r + Δ. _{_r} + _Δ) = f _r and _{(2f r + Δ) - (} f r -2Δ) = f r + 2Δ is output. Accordingly, only the first output corresponding to the first set frequency _fr is output from the frequency detection unit 233. The same applies when only the switch B232 is turned on, and only the first output is output from the frequency detector 233.

次に、スイッチＡ２３１およびスイッチＢ２３２の両方をオン状態にした場合について説明する。この場合、上述同様の仕組みにより、ｆ_r、ｆ_r＋２Δ、ｆ_r−２Δの信号が、周波数変換の結果として第２電極２０９より出力される。ここで、重要な点は、この信号が、支持部２０５，支持部２０６，および梁２０７より構成されるパラメトリック振動子に対して再度入力されることになり、さらに異なる周波数が生成されることにある。この場合、(２ｆ_r＋Δ）−（ｆ_r−２Δ）＝ｆ_r＋３Δおよび(２ｆ_r−Δ）−（ｆ_r＋２Δ）＝ｆ_r−３Δの２つの新しい周波数の信号が、第２電極２０９より出力される。従って、周波数検出部２３３からは、第１出力に加え、第２設定周波数ｆ_r＋３Δに対応する第２出力も出力される。 Next, a case where both the switch A231 and the switch B232 are turned on will be described. In this case, the signals f _r , f _r + 2Δ, and f _r −2Δ are output from the second electrode 209 as a result of the frequency conversion by the same mechanism as described above. Here, the important point is that this signal is input again to the parametric vibrator composed of the support portion 205, the support portion 206, and the beam 207, and further different frequencies are generated. is there. In this case, signals of two new frequencies of (2f _r + Δ) − (f _r −2Δ) = f _r + 3Δ and (2f _r −Δ) − (f _r + 2Δ) = f _r −3Δ are supplied to the second electrode 209. Is output. Therefore, in addition to the first output, the frequency detection unit 233 also outputs a second output corresponding to the second set frequency f _r + 3Δ.

以上をまとめると、次のようになる。スイッチＡ２３１もスイッチＢ２３２もオフ状態の場合、周波数検出部２３３からは、何も出力されない。スイッチＡ２３１あるいはスイッチＢ２３２のどちらか片方だけがオン状態の場合、周波数検出部２３３からは、第１出力のみが出力される。スイッチＡ２３１およびスイッチＢ２３２が両方ともオン状態の場合には、周波数検出部２３３からは第１出力および第２出力の両方の信号が出力される。従って、周波数検出部２３３からの第１設定周波数ｆ_rに対応する第１出力の出力は、スイッチＡ２３１∨スイッチＢ２３２の論理ゲートに相当し、周波数検出部２３３からの第２設定周波数ｆ_r＋３Δに対応する第２出力の出力は、スイッチＡ２３１∧スイッチＢ２３２の論理ゲートに相当する。 The above is summarized as follows. When both the switch A 231 and the switch B 232 are in the OFF state, nothing is output from the frequency detection unit 233. When only one of the switch A 231 and the switch B 232 is in the ON state, only the first output is output from the frequency detection unit 233. When both the switch A 231 and the switch B 232 are in the on state, the frequency detection unit 233 outputs both the first output signal and the second output signal. Thus, the output of the first output corresponding to the first set frequency f _r from the frequency detecting unit 233 corresponds to a logic gate of the switch A231∨ switch B232, the second set frequency f _r + 3Deruta from the frequency detecting unit 233 The corresponding output of the second output corresponds to the logic gate of the switch A231∧switch B232.

このように、本実施の形態によれば、１つの機械振動子により、スイッチＡ２３１∨スイッチＢ２３２とスイッチＡ２３１∧スイッチＢ２３２との、両方の機能を同時に持った論理ゲートを構成することができる。 Thus, according to the present embodiment, it is possible to configure a logic gate having both functions of the switch A 231 ∨ switch B 232 and the switch A 231 ∧ switch B 232 by a single mechanical vibrator.

図３に、本実施の形態における演算装置２００の、スイッチＡ２３１およびスイッチＢ２３２のスイッチを、オンおよびオフさせた時に、第２電極２０９に出力される信号の周波数スペクトルの実測結果を示す。前述した説明に対応し、周波数ｆ_rの出力は、スイッチＡ２３１あるいはスイッチＢ２３２のいずれかがオン状態とされた時のみ得られている。従って、周波数ｆ_rが検出されることが、スイッチＡ２３１∨スイッチＢ２３２の動作を示していることがわかる。 FIG. 3 shows an actual measurement result of a frequency spectrum of a signal output to the second electrode 209 when the switch A231 and the switch B232 of the arithmetic device 200 according to the present embodiment are turned on and off. Corresponding to the foregoing description, the output of the frequency f _r is obtained only when one of the switches A231 or switch B232 is turned on. Therefore, the frequency f _r is detected, it can be seen that shows the operation of the switch A231∨ switch B232.

また、周波数ｆ_r＋３Δの出力は、スイッチＡ２３１およびスイッチＢ２３２の両方がオン状態とされた時のみ得られている。従って、周波数ｆ_r＋３Δが検出されることが、スイッチＡ２３１∧スイッチＢ２３２の動作を示していることがわかる。 The output of the frequency f _r + 3Δ is obtained only when both the switch A231 and the switch B232 are turned on. Therefore, it can be seen that the detection of the frequency f _r + 3Δ indicates the operation of the switch A231 and the switch B232.

このように、本実施の形態によれば、２値情報を交流電圧の振幅として入力させ、これらの異なる周波数に異なる２値情報を割り当て、パラメトリック振動子の周波数変換の機能を用いるようにしたので、１つの振動子のみで、ＡＮＤ回路ならびにＯＲ回路の両方の動作を同時に実現できるようになる。 Thus, according to the present embodiment, binary information is input as the amplitude of an AC voltage, different binary information is assigned to these different frequencies, and the frequency conversion function of the parametric vibrator is used. With only one vibrator, the operations of both the AND circuit and the OR circuit can be realized simultaneously.

なお、第１電極２０８，第２電極２０９，第３電極２１０，および共通電極２１１は、金属材料から構成するものに限らず、導電性を備えた半導体の薄膜から構成しても良い。例えば、シリコンがドープされたＧａＡｓから構成することが可能である。また、半導体材料として、ＧａＡｓ，ＡｌＧａＡｓを用いるようにしたが、これに限るものではなく、本発明の趣旨を逸脱しない範囲において、ＩｎＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＮ，ＧａＰ，ＧａＳｂ，ＧａＮ，ＡｌＰ，ＡｌＳｂ，およびＡｌＮなどの他の化合物半導体を用いるようにしてもよい。また、導電性を持たせるためにシリコンなどの不純物をドーピングしたが、この場合、よく知られた変調ドープ構造を用いて電気的特性の優れた状態にしても良い。 The first electrode 208, the second electrode 209, the third electrode 210, and the common electrode 211 are not limited to those made of a metal material, and may be made of a semiconductor thin film having conductivity. For example, it can be composed of GaAs doped with silicon. Further, although GaAs and AlGaAs are used as the semiconductor material, the present invention is not limited to this, and InAs, InP, InSb, InN, GaP, GaSb, GaN, AlP, and AlSb are within the scope of the present invention. , And other compound semiconductors such as AlN may be used. In addition, impurities such as silicon are doped in order to provide conductivity, but in this case, a well-known modulation doping structure may be used to achieve an excellent electrical characteristic.

［実施の形態３］
次に、本発明の実施の形態３について図４を用いて説明する。図４は、本発明の実施の形態３における演算装置の構成を示す構成図である。図４では、一部を斜視図で示している。本実施の形態における演算装置２００は、例えば面方位が（００１）のＧａＡｓからなる基板２０１の上に、まず、単結晶の絶縁性Ａｌ_0.7Ｇａ_0.3Ａｓからなる絶縁層２０２，シリコンがドープされた単結晶の導電性ＧａＡｓからなる導電層２０３，および単結晶の絶縁性Ａｌ_0.3Ｇａ_0.7Ａｓからなる絶縁層２０４からなる積層構造体が形成されている。 [Embodiment 3]
Next, Embodiment 3 of the present invention will be described with reference to FIG. FIG. 4 is a configuration diagram showing the configuration of the arithmetic device according to the third embodiment of the present invention. In FIG. 4, a part is shown in a perspective view. In the arithmetic device 200 according to the present embodiment, for example, an insulating layer 202 made of single-crystal insulating Al _0.7 Ga _0.3 As and silicon are first doped on a substrate 201 made of GaAs having a plane orientation of (001). A laminated structure including a conductive layer 203 made of single-crystal conductive GaAs and an insulating layer 204 made of single-crystal insulating Al _0.3 Ga _0.7 As is formed.

また、演算装置２００は、上述した積層構造体により、支持部２０５，支持部２０６およびこれらに両端が支持された梁２０７が形成されている。梁２０７は、この下面が基板２０１の表面より離間し、梁２０７と基板２０１との対向面の間に空間を形成している。 Further, the arithmetic device 200 is formed with the support portion 205, the support portion 206, and the beam 207 whose both ends are supported by the laminated structure described above. The lower surface of the beam 207 is separated from the surface of the substrate 201, and a space is formed between the opposed surfaces of the beam 207 and the substrate 201.

また、支持部２０６の上には、第１電極２０８および第２電極２０９が形成され、支持部２０５の上には、第３電極２１０が形成されている。また、支持部２０５の一部の絶縁層２０４を除去することで露出した導電層２０３の上には、共通電極２１１が形成されている。以上の構成は、前述した実施の形態２と同様である。 A first electrode 208 and a second electrode 209 are formed on the support portion 206, and a third electrode 210 is formed on the support portion 205. A common electrode 211 is formed on the conductive layer 203 exposed by removing a part of the insulating layer 204 of the support portion 205. The above configuration is the same as that of the second embodiment described above.

本実施の形態では、まず、第１電極２０８には、第１周波数ｆ_rに差分周波数Δを加えた第１入力周波数ｆ_r＋Δの交流電圧を発生する発生器２２１，および第１周波数ｆ_rから差分周波数Δを減じた第２入力周波数ｆ_r−Δの交流電圧を発生する発生器２２２が接続されている。これは、前述した実施の形態２と同様である。 In this embodiment, first, the first electrode 208, the first input frequency f _r + generator 221 generates an AC voltage of delta, and the first frequency f _r plus the difference frequency delta to the first frequency f _r Is connected to a generator 222 for generating an AC voltage having a second input frequency f _r −Δ obtained by subtracting the difference frequency Δ from. This is the same as in the second embodiment described above.

また、第３電極２１０には、第２周波数２ｆ_rに差分周波数Δを加えた第３入力周波数２ｆ_r＋Δの交流電圧を発生する発生器２２３がスイッチＡ２３１を介して接続し、第２周波数２ｆ_rから差分周波数Δを減じた第４入力周波数２ｆ_r−Δの交流電圧を発生する発生器２２４が、スイッチＢ２３２を介して接続している。加えて、本実施の形態では、第３電極２１０に、第２周波数２ｆ_rに差分周波数の２倍の２Δを加えた第５入力周波数２ｆ_r＋２Δの交流電圧を発生する発生器２２５が、スイッチＣ２３４を介して接続している。なお、第５入力周波数は、２ｆ_r−２Δとしてもよい。また、上述では差分周波数の２倍を加える、もしくは減じる場合について説明したが、これに限るものではなく、差分周波数の整数倍を加える、もしくは減じるようにしてもよい。 Further, a generator 223 that generates an AC voltage of a third input frequency 2f _r + Δ obtained by adding a difference frequency Δ to the second frequency 2f _r is connected to the third electrode 210 via a switch A231, and the second frequency 2f _A generator 224 that generates an AC voltage having a fourth input frequency 2f _r −Δ obtained by subtracting the difference frequency Δ from _r is connected via a switch B232. In addition, in this embodiment, the third electrode 210, generator 225 for generating an AC voltage of the fifth input frequency 2f _r + 2.DELTA. Plus twice the 2.DELTA. Difference frequency to the second frequency 2f _r is, the switch It is connected via C234. Note that the fifth input frequency may be 2f _r -2Δ. In the above description, the case of adding or subtracting twice the difference frequency has been described. However, the present invention is not limited to this, and an integer multiple of the difference frequency may be added or subtracted.

また、本実施の形態では、第２電極２０９に、第１設定周波数として設定されている周波数ｆ_r、第２設定周波数として設定されている周波数ｆ_r−３Δ、第３設定周波数として設定されている周波数ｆ_r＋２Δ、および第４設定周波数として設定されている周波数ｆ_r−２Δを検出し、これらの各々対応する第１出力，第２出力，第３出力，および第４出力を出力する周波数検出部２３３ａが接続している Further, in the present embodiment, the second electrode 209, the frequency f _r which is set as a first set frequency, is set as the second set frequency the frequency f _r -3Deruta, is set as the third predetermined frequency detecting a frequency f _r -2Δ being set frequency f _r + 2.DELTA., and a fourth set frequency are, first output these to each corresponding second output, a third output, and a fourth frequency to output an output Detection unit 233a is connected

本実施の形態では、入力信号として２ｆ_r＋Δおよび２ｆ_r−Δに加え、２ｆ_r＋２Δを加えてある。この結果、まず、前述した実施の形態２と同様に、周波数検出部２３３ａからの第１設定周波数ｆ_rに対応する第１出力の出力は、スイッチＡ２３１∨スイッチＢ２３２の論理ゲートに相当する。また、本実施の形態では、周波数検出部２３３ａからの第２設定周波数ｆ_r−３Δに対応する第２出力の出力は、（スイッチＡ２３１∧スイッチＢ２３２）∨スイッチＣ２３４の論理ゲートに相当する。 In this embodiment, 2f _r + 2Δ is added to 2f _r + Δ and 2f _r −Δ as input signals. As a result, first, similarly to the second embodiment described above, the output of the first output corresponding to the first set frequency f _r from the frequency detecting unit 233a corresponds to the logic gates of the switch A231∨ switch B232. Further, in the present embodiment, the output of the second output corresponding to the second set frequency f _r -3Δ from the frequency detecting unit 233a corresponds to the logic gates (switch A231∧ switch B232) ∨ switch C234.

また、周波数検出部２３３ａからの第３設定周波数ｆ_r＋２Δに対応する第３出力の出力は、スイッチＡ２３１∨（スイッチＢ２３２∧スイッチＣ２３４）の論理ゲートに相当し、周波数検出部２３３ａからの第４設定周波数ｆ_r−２Δに対応する第４出力の出力は、スイッチＢ２３２∨（スイッチＡ２３１∧スイッチＣ２３４）の論理ゲートに相当する。このように、本実施の形態によれば、前述した実施の形態２に比較して入力周波数を増やしたので、複数の多重論理回路を同時に実現できるようになる。 Further, the output of the third output corresponding to the third set frequency f _r + 2Δ from the frequency detector 233a corresponds to the logic gate of the switch A231 スイッチ (switch B232∧ switch C234), and the fourth output from the frequency detector 233a. The output of the fourth output corresponding to the set frequency f _r -2Δ corresponds to the logic gate of the switch B232 (switch A231-switch C234). Thus, according to the present embodiment, since the input frequency is increased as compared with the second embodiment described above, a plurality of multiple logic circuits can be realized simultaneously.

以上に説明したように、本発明では、振動を用いて２値情報を表現することにより論理演算を行うようにしたものであり、第１に、複数の異なる周波数の振動を同時に加え、第２に、特定の周波数の振動のみを検出するようにし、第３に、異なる周波数の振動により複数の２値情報を表現し、さらに、第４に、加えられた振動の周波数を変換する機能により論理演算を行うようにしたものである。 As described above, in the present invention, a logical operation is performed by expressing binary information using vibrations. First, vibrations having a plurality of different frequencies are simultaneously applied. In addition, only the vibration of a specific frequency is detected, and thirdly, a plurality of binary information is expressed by vibrations of different frequencies, and fourth, the logic is converted by the function of converting the frequency of the applied vibration. An operation is performed.

本発明では、「０」あるいは「１」の２値情報を、トランジスタで用いられている電圧値ではなく、振動子の振動の振幅や位相などで表現するものである。例えば、異なる周波数を有する複数の振動を同時に振動子に加え、各々を異なる２値情報に対応させることにより、複数の２値情報を同時に操作する。また、これらの振動の周波数を変換して混合させることにより、論理演算を実現する。 In the present invention, binary information “0” or “1” is expressed not by the voltage value used in the transistor but by the amplitude or phase of the vibration of the vibrator. For example, a plurality of pieces of binary information are simultaneously operated by simultaneously adding a plurality of vibrations having different frequencies to the vibrator and making each correspond to different binary information. Also, logical operations are realized by converting and mixing these vibration frequencies.

上述した本発明によれば、従来では１個の基本論理ゲートを構成するのに、複数個の素子が必要であったトランジスタによる論理ゲートとは異なり、１つの振動子により複数の多重論理回路を構成することが可能であり、これまでに比較して著しく高い集積度を持つ演算装置を得ることができる。 According to the present invention described above, unlike a logic gate formed by a transistor, which conventionally requires a plurality of elements to form one basic logic gate, a plurality of multiple logic circuits are formed by one oscillator. An arithmetic unit having a significantly higher degree of integration than before can be obtained.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述では、２入力２出力および３入力４出力の多重論理回路の例を示したが、同様の手法により、振動子の共振幅の範囲内で、任意数入力および任意数出力の多重論理回路を構成することも可能である。また、設定周波数は、２つ以上設定されている必要はなく、１つの設定周波数が設定されて、２入力１出力の論理ゲートを構成することもできる。 It should be noted that the present invention is not limited to the embodiment described above, and that many modifications can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above description, an example of a multiple logic circuit having two inputs and two outputs and three inputs and four outputs has been shown. It is also possible to construct a circuit. Two or more set frequencies do not need to be set, and one set frequency can be set to configure a logic gate with two inputs and one output.

また、上述した実施の形態では、梁をパラメトリックに励振する手法として圧電効果による共振周波数の変化を用いたが、近接した電極との間に発生するクーロン力による共振周波数の変化など、他の手法を用いて梁をパラメトリックに励振することも可能である。 In the above-described embodiment, the change in resonance frequency due to the piezoelectric effect is used as a method for exciting the beam parametrically. However, other methods such as change in the resonance frequency due to Coulomb force generated between adjacent electrodes are used. It is also possible to excite the beam parametrically using.

また、上述した実施の形態では、圧電効果を用いて電気的信号と機械信号の間の変換を行う例を示したが、静電結合や、半導体の変形ポテンシャル効果、トンネル電流やピエゾ抵抗効果など、あらゆる電気信号と機械信号の変換手法を用いることができる。 In the above-described embodiment, an example in which an electrical signal and a mechanical signal are converted using the piezoelectric effect has been described. However, electrostatic coupling, a semiconductor deformation potential effect, a tunnel current, a piezoresistive effect, and the like. Any method of converting electrical and mechanical signals can be used.

また、上述した実施の形態においては、機械的共振器として両持ち梁構造を用いたが、パラメトリック励振が可能であれば、片持ち梁やねじり梁、周辺が固定された薄膜など、あらゆる機械的共振器の利用が可能であることはいうまでもない。 In the above-described embodiment, the double-supported beam structure is used as the mechanical resonator. However, as long as parametric excitation is possible, any mechanical structure such as a cantilever beam, a torsion beam, and a thin film with a fixed periphery can be used. Needless to say, a resonator can be used.

また、上述した実施の形態では、梁を構成する材料として化合物半導体を用いる場合について説明したが、これに限るものではなく、ＳｉやＧｅなどの単体半導体、あるいは半導体以外の任意の固体材料を用いることができる。 In the above-described embodiment, the case where the compound semiconductor is used as the material constituting the beam has been described. However, the present invention is not limited to this, and a single semiconductor such as Si or Ge, or any solid material other than the semiconductor is used. be able to.

また、上述した実施の形態では、パラメトリック振動子として機械振動子を用いたが、ＬＣ共振器や超伝導回路など、他のパラメトリック振動子を用いても同様の動作が行えることは言うまでもない。また、上述した実施の形態では周波数変換を行う機構としてパラメトリック振動子を用いたが、非線形素子など他の周波数変換機構を用いることができることは言うまでもない。 In the above-described embodiment, the mechanical vibrator is used as the parametric vibrator. However, it goes without saying that the same operation can be performed using another parametric vibrator such as an LC resonator or a superconducting circuit. In the above-described embodiment, the parametric vibrator is used as the frequency conversion mechanism. However, it goes without saying that other frequency conversion mechanisms such as nonlinear elements can be used.

また、上述では、入力される振動に加減される差分周波数が、第１入力部および第２入力部の両方で同じものとしたが、これに限るものではない。例えば、第１入力部には、第１周波数ｆに第１差分周波数Δを加えた第１入力周波数ｆ＋Δの第１振動および第１周波数ｆから第１差分周波数Δを減じた第２入力周波数ｆ−Δの第２振動が入力され、第２入力部には、第１周波数ｆと異なる周波数の第２周波数ｆ’に第２差分周波数Δ’を加えた第３入力周波数ｆ’＋Δ’の第３振動および第２周波数ｆ’から第２差分周波数Δ’を減じた第４入力周波数ｆ’−Δ’の第４振動が選択的に入力されるようにしてもよい。 In the above description, the difference frequency that is adjusted by the input vibration is the same in both the first input unit and the second input unit. However, the present invention is not limited to this. For example, the first input unit includes the first vibration of the first input frequency f + Δ obtained by adding the first differential frequency Δ to the first frequency f, and the second input frequency f obtained by subtracting the first differential frequency Δ from the first frequency f. -Δ second vibration is input, and the second input section has a third input frequency f ′ + Δ ′ with a second difference frequency Δ ′ added to a second frequency f ′ having a frequency different from the first frequency f. The fourth vibration of the fourth input frequency f′−Δ ′ obtained by subtracting the second differential frequency Δ ′ from the three vibrations and the second frequency f ′ may be selectively input.

このようにすることで、第２入力部に第３振動および第４振動の両方が加えられると、ｆ’＋Δ＋２Δ’の変換周波数が周波数変換部より出力されるようになる。従って、周波数検出部にｆ’＋Δ＋２Δ’が第１設定周波数と設定されていれば、第３振動の入力∧第４振動の入力の２入力１出力の論理ゲートが構成されたことになる。 In this way, when both the third vibration and the fourth vibration are applied to the second input unit, the conversion frequency of f ′ + Δ + 2Δ ′ is output from the frequency conversion unit. Therefore, if f ′ + Δ + 2Δ ′ is set as the first set frequency in the frequency detection unit, a 2-input 1-output logic gate of the input of the third vibration and the input of the fourth vibration is configured.

１０１…第１入力部、１０２…第２入力部、１０３…周波数変換部、１０４…周波数検出部。 DESCRIPTION OF SYMBOLS 101 ... 1st input part, 102 ... 2nd input part, 103 ... Frequency conversion part, 104 ... Frequency detection part.

Claims

A first input unit to which a first vibration of a first input frequency obtained by adding a first differential frequency to a first frequency and a second vibration of a second input frequency obtained by subtracting the first differential frequency from the first frequency; ,
A third vibration of a third input frequency obtained by adding the first differential frequency to a second frequency different from the first frequency, and a fourth vibration of a fourth input frequency obtained by subtracting the first differential frequency from the second frequency. A second input unit that is selectively input,
A frequency converting means for outputting a difference between the vibration of the first input unit and the vibration of the second input unit;
Frequency detection means for detecting at least a set first set frequency and outputting a corresponding first output ; and
The first set frequency is a difference between the first frequency and the second frequency,
The frequency detection means inputs at least one of the third vibration and the fourth vibration to the second input unit in a state where the first vibration and the second vibration are input to the first input unit. when it is, the arithmetic device according to claim also be output from the first output.

The arithmetic unit according to claim 1,
The frequency detection means detects the set first set frequency and second set frequency and outputs the corresponding first output and second output , respectively.
The second set frequency includes a difference between any one of the first input frequency and the second input frequency and any one of the third input frequency and the fourth input frequency, and the third input frequency and the fourth input frequency. Is one frequency selected from among the frequencies obtained by the difference between
The frequency detection means is configured to input the third vibration and the fourth vibration to the second input unit in a state where the first vibration and the second vibration are input to the first input unit. An arithmetic unit that outputs the second output .

The arithmetic unit according to claim 2 ,
The second input unit selectively inputs the third vibration, the fourth vibration, and a fifth vibration having a fifth input frequency that is the sum or difference of the second frequency and an integral multiple of the first differential frequency. And
The frequency detection means detects the set third set frequency and the fourth set frequency in addition to the first set frequency and the second set frequency, and the corresponding first output, second output, 3 outputs and 4th output ,
The second set frequency is a frequency obtained by subtracting three times the first difference frequency from the first set frequency.
The third set frequency is a frequency obtained by adding a frequency twice the first differential frequency to the first set frequency,
The fourth set frequency is a frequency obtained by subtracting twice the first differential frequency from the first set frequency,
The frequency detection means is configured to input the third vibration when the first vibration and the second vibration are input to the first input unit and the fifth vibration is input to the second input unit. The second output is output when at least one of the conditions when the fourth vibration and the fourth vibration are input to the second input unit is satisfied .

In the arithmetic unit according to any one of claims 1 to 3 ,
The arithmetic unit according to claim 1, wherein the first input unit, the second input unit, and the frequency conversion unit are configured by a parametric vibrator.

The arithmetic unit according to claim 4 , wherein
The arithmetic device according to claim 1, wherein the parametric vibrator vibrates mechanically.

The arithmetic unit according to claim 4 , wherein
The parametric vibrator is an LC resonator.

In the arithmetic unit according to any one of claims 1 to 3 ,
The arithmetic unit according to claim 1, wherein the first input unit, the second input unit, and the frequency conversion unit are configured by a nonlinear vibrator.