JP5436997B2 - Integrated circuit - Google Patents
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Description
本発明は、積層実装されるIC(Integrated Circuit)ベアチップなどのチップ間の通信を好適に行うことができる集積回路に関する。 The present invention relates to an integrated circuit capable of suitably performing communication between chips such as IC (Integrated Circuit) bare chips that are stacked and mounted.
本発明者らは、LSI(Large Scale Integration)チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している(特許文献1〜12、非特許文献1〜8参照。)。 The present inventors have proposed an electronic circuit that performs communication by inductive coupling between chips that are stacked and mounted via a coil formed by wiring on a chip of an LSI (Large Scale Integration) chip (Patent Document 1). -12, a nonpatent literature 1-8 reference.).
図17は、従来の集積回路の送信側回路の構成を示す図である。図17(a)は第1の従来例の送信側回路の回路図、図17(b)は第1の従来例の送信コイルのレイアウト図、図17(c)は第2の従来例の送信側回路の回路図、図17(d)は第2の従来例の送信コイルのレイアウト図である。コイルの図はチップ上の配線により形成されるコイルをチップの上から見た上面図を示すものであり、実線はチップ表面の配線、破線は下層の配線を示す。第1の従来例は、トランジスタT11〜T14から成るHブリッジ回路を送信データTxdata及びその反転信号によって駆動して送信コイルL11に流れる電流iを変化させるものである。図には送信コイルL11の寄生抵抗も示した。典型的な設計値としては、送信コイルのインダクタンスL=10nH、送信コイルの寄生抵抗R=200Ω、NMOSやPMOSのオン抵抗RM=50Ω、電源電圧が1.2Vである。送信電流経路にある抵抗値の総和が200Ω+2*50Ω=300Ωになるので、1.2V/300Ω=4mAの最大電流iが流れる。例えば送信データTxdataが0から1に変化すると、コイルを流れる電流iは、−4mAから+4mAに8mA変化する。送信電流パルス幅(電流変化の時間)を100psにすると、di/dtは、簡単化のため電流が直線的に変化するとして、8mA/100ps=80[mA/ns]になる。 FIG. 17 is a diagram showing a configuration of a transmission side circuit of a conventional integrated circuit. FIG. 17A is a circuit diagram of the transmission side circuit of the first conventional example, FIG. 17B is a layout diagram of the transmission coil of the first conventional example, and FIG. 17C is a transmission of the second conventional example. FIG. 17D is a layout diagram of the transmission coil of the second conventional example. The coil diagram shows a top view of the coil formed by the wiring on the chip as viewed from above the chip. The solid line indicates the wiring on the chip surface, and the broken line indicates the wiring on the lower layer. In the first conventional example, an H bridge circuit composed of transistors T11 to T14 is driven by transmission data Txdata and its inverted signal to change the current i flowing through the transmission coil L11. The figure also shows the parasitic resistance of the transmission coil L11. Typical design values are a transmission coil inductance L = 10 nH, a transmission coil parasitic resistance R = 200Ω, an NMOS or PMOS on-resistance RM = 50Ω, and a power supply voltage of 1.2V. Since the sum of the resistance values in the transmission current path is 200Ω + 2 * 50Ω = 300Ω, a maximum current i of 1.2 V / 300Ω = 4 mA flows. For example, when the transmission data Txdata changes from 0 to 1, the current i flowing through the coil changes by 8 mA from -4 mA to +4 mA. When the transmission current pulse width (current change time) is set to 100 ps, di / dt becomes 8 mA / 100 ps = 80 [mA / ns] assuming that the current changes linearly for simplification.
第2の従来例は、トランジスタT15、T16から成るインバータを送信データTxdataによって駆動して、他端が電源電圧VDDに接続される送信コイルL12に流れる電流iを変化させるものである(特許文献1図6参照)。この場合、送信電流経路にある抵抗値の総和が200Ω+50Ω=250Ωになるので、1.2V/250Ω=4.8mAの最大電流iが流れる。例えば送信データTxdataが0から1に変化すると、コイルを流れる電流iは、0mAから+4.8mAに4.8mA変化する。送信電流パルス幅(電流変化の時間)を100psにすると、di/dtは、簡単化のため電流が直線的に変化するとして、4.8mA/100ps=48[mA/ns]になる。 In the second conventional example, an inverter composed of transistors T15 and T16 is driven by transmission data Txdata, and the current i flowing through the transmission coil L12 whose other end is connected to the power supply voltage VDD is changed (Patent Document 1). (See FIG. 6). In this case, since the sum of the resistance values in the transmission current path is 200Ω + 50Ω = 250Ω, a maximum current i of 1.2 V / 250Ω = 4.8 mA flows. For example, when the transmission data Txdata changes from 0 to 1, the current i flowing through the coil changes by 4.8 mA from 0 mA to +4.8 mA. When the transmission current pulse width (current change time) is set to 100 ps, di / dt becomes 4.8 mA / 100 ps = 48 [mA / ns] assuming that the current changes linearly for simplification.
このように、インバータ駆動は、Hブリッジ駆動に比べて、送信出力は48/80=60%に低下する。一方、回路素子が少ないので送信回路のレイアウト面積が小さくなる。また、送信データTxdataが0の間は送信電流が流れないので、送信回路の消費電力がHブリッジ駆動に比べておよそ半減する。 As described above, the transmission output of the inverter drive is reduced to 48/80 = 60% compared to the H bridge drive. On the other hand, since there are few circuit elements, the layout area of a transmission circuit becomes small. In addition, since the transmission current does not flow while the transmission data Txdata is 0, the power consumption of the transmission circuit is approximately halved compared to the H bridge drive.
本発明は、上記従来の送信回路よりも、低電圧・低消費電力で動作し、小面積でレイアウトできる送信回路を備える集積回路を提供することを目的とする。 An object of the present invention is to provide an integrated circuit including a transmission circuit that operates with a lower voltage and lower power consumption than the conventional transmission circuit and can be laid out with a small area.
請求項1記載の本発明の集積回路は、基板上の配線により形成される第1及び第2送信コイルと、該第1及び第2送信コイルに送信信号に応じた単極性の電流を流す送信回路とを有する第1基板と、基板上の配線により形成され、前記単極性の電流が流れる前記第1及び第2送信コイルが互いに逆極性に誘導結合する受信コイルと、該受信コイルに接続され、前記送信信号に応じた受信信号を得る受信回路とを有する第2基板とを備えることを特徴とする。 An integrated circuit according to a first aspect of the present invention includes first and second transmission coils formed by wiring on a substrate, and transmission in which a unipolar current corresponding to a transmission signal is passed through the first and second transmission coils. A first substrate having a circuit; a receiving coil formed by wiring on the substrate, wherein the first and second transmitting coils through which the unipolar current flows are inductively coupled to each other in opposite polarities; and connected to the receiving coil And a second substrate having a reception circuit for obtaining a reception signal corresponding to the transmission signal.
また、請求項2記載の本発明の集積回路は、前記第1及び第2送信コイルは、それぞれ第1及び第2NMOSのドレインに接続されていることを特徴とする。 According to a second aspect of the present invention, in the integrated circuit of the present invention, the first and second transmission coils are connected to drains of first and second NMOSs, respectively.
また、請求項3記載の本発明の集積回路は、前記第1及び第2送信コイルの内、一方はNMOSのドレインに接続されており、他方はPMOSのドレインに接続されていることを特徴とする。 The integrated circuit according to claim 3 is characterized in that one of the first and second transmitter coils is connected to the drain of the NMOS and the other is connected to the drain of the PMOS. To do.
また、請求項4記載の本発明の集積回路は、前記第1及び第2送信コイルは、それぞれ第1及び第2CMOSの相補のトランジスタ間に接続されていて、該CMOSの貫通電流が流れることを特徴とする。
Further, in the integrated circuit of the present invention according to
また、請求項5記載の本発明の集積回路は、前記送信回路は、前記単極性の電流を、前記第1及び第2送信コイルにおいて互いに相補的に時間変化するように流すことを特徴とする。
In the integrated circuit of the present invention according to
また、請求項6記載の本発明の集積回路は、前記送信回路は、前記単極性の電流を、前記第1又は第2送信コイルの内、前記送信信号に応じたいずれか一方に流すことを特徴とする。 Further, in the integrated circuit of the present invention according to claim 6, the transmission circuit allows the unipolar current to flow to either one of the first or second transmission coils according to the transmission signal. Features.
また、請求項7記載の本発明の集積回路は、前記送信回路は、通信を休止するスタンバイ時に、前記第1及び第2送信コイルのいずれにも前記単極性の電流を流さないことを特徴とする。 The integrated circuit of the present invention according to claim 7 is characterized in that the transmission circuit does not flow the unipolar current through any of the first and second transmission coils during standby in which communication is suspended. To do.
本発明によれば、従来の送信回路よりも、低電圧・低消費電力で動作し、小面積でレイアウトできる送信回路を備える集積回路を提供することができる。 According to the present invention, it is possible to provide an integrated circuit including a transmission circuit that operates with a lower voltage and lower power consumption than a conventional transmission circuit and can be laid out with a small area.
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明の実施例1による集積回路の送信側の構成を示す図である。図1(a)は回路図、図1(b)は送信コイルのレイアウト図、図1(c)は等価回路図、図1(d)はその送信コイルのレイアウト図である。図2に動作波形を示す。まず、送信コイルL1、L2を2つにして、同心かつ電源VDDに接続される端子から他端への巻き方向が互いに逆になるように配置する。これは、図1(c)、図1(d)に示すように、1つの送信コイルの中央を電源VDDに接続したことにも相当する。この送信コイルL1、L2にそれぞれ、ソースが接地されるNMOST1、T2のドレインを接続して、送信データTxdata及びその反転信号によって駆動する。この場合、送信コイルL1、L2に流れる電流IT+、IT-によって受信コイル(後に詳述する)に互いに逆極性の誘導電圧を発生する。すなわち、送信コイルL1、L2は互いに逆極性に受信コイルと誘導結合する。そして、巻き数が半分になった各送信コイルL1、L2の抵抗は従来例の1/2の100Ωになり、インダクタンスは、巻き数の2乗に比例するので1/4の2.5nHになる。送信電流経路にある抵抗値の総和が100Ω+50Ω=150Ωになるので、1.2V/150Ω=8mAの最大電流iが流れる。例えば送信データTxdataが0から1に変化すると、送信コイルL1を流れる電流iT+は、0mAから+8mAに+8mA変化する。同時に送信コイルL2を流れる電流iT-は、+8mAから0mAに−8mA変化する。電流の極性も考え合わせると、2つの送信コイルL1、L2全体に流れる電流が0mAから+8mAに8mA変化する。送信電流が変化する時間を100psにすると、di/dtは、簡単化のため電流が直線的に変化するとして、8mA/100ps=80[mA/ns]になる。送信コイルL1、L2全体に流れる電流が変化するので、送信コイルL1、L2全体の等価的なインダクタンスは10nHであり従来例と変わらない。 FIG. 1 is a diagram illustrating a configuration of a transmission side of an integrated circuit according to a first embodiment of the present invention. 1A is a circuit diagram, FIG. 1B is a layout diagram of a transmission coil, FIG. 1C is an equivalent circuit diagram, and FIG. 1D is a layout diagram of the transmission coil. FIG. 2 shows operation waveforms. First, the two transmission coils L1 and L2 are arranged so that the winding directions from the terminal connected to the power source VDD to the other end are opposite to each other. This corresponds to connecting the center of one transmission coil to the power source VDD as shown in FIGS. 1 (c) and 1 (d). The transmission coils L1 and L2 are connected to the drains of NMOS T1 and T2 whose sources are grounded, respectively, and are driven by the transmission data Txdata and its inverted signal. In this case, induced voltages having opposite polarities are generated in the receiving coil (which will be described in detail later) by currents IT + and IT− flowing in the transmitting coils L1 and L2. That is, the transmission coils L1 and L2 are inductively coupled to the reception coil in opposite polarities . Then, the resistance of each of the transmission coils L1 and L2 with the number of turns halved becomes 100Ω, which is ½ of the conventional example, and the inductance is proportional to the square of the number of turns, and becomes ¼ 2.5 nH. . Since the sum of the resistance values in the transmission current path is 100Ω + 50Ω = 150Ω, a maximum current i of 1.2 V / 150Ω = 8 mA flows. For example, when the transmission data Txdata changes from 0 to 1, the current iT + flowing through the transmission coil L1 changes by +8 mA from 0 mA to +8 mA. At the same time, the current iT- flowing through the transmission coil L2 changes by -8 mA from +8 mA to 0 mA. Considering the polarity of the current, the current flowing through the two transmission coils L1 and L2 changes by 8 mA from 0 mA to +8 mA. If the time when the transmission current changes is set to 100 ps, di / dt becomes 8 mA / 100 ps = 80 [mA / ns] assuming that the current changes linearly for simplification. Since the current flowing through the entire transmission coils L1 and L2 changes, the equivalent inductance of the entire transmission coils L1 and L2 is 10 nH, which is the same as the conventional example.
本実施例は、従来のHブリッジ駆動(図17(a))に比べて、送信コイルのインダクタンスも送信電流の時間変化も変わらないので、最大受信信号電圧は変わらない。しかし、送信電流経路に存在するMOSトランジスタが、従来のHブリッジ駆動ではPMOSとNMOSの2つ必要であったが、本実施例ではNMOSの1つに減っている。その結果、より低い電源電圧で動作できる。例えば、Hブリッジ駆動では、電源電圧を1.2Vとして、送信コイルの両端電圧は0.8Vになり、PMOSとNMOSのVDS(ドレインとソースの間の電圧)はそれぞれ0.2Vであった。一方、本実施例では、送信コイルの両端電圧は同じく0.8Vだが、NMOSのVDSが0.4Vになる。したがって、NMOSのVDSが0.2Vになるまで飽和領域で動作するようにそのチャネル幅を十分に大きく設計してあれば、本実施例で電源電圧を0.2V下げてNMOSのVDSが0.2Vになっても、Hブリッジ駆動と同じ出力電流を流すことができる。ただし、電流量は4mAから8mAに2倍になっているので、トランジスタのチャネル幅は2倍大きくする必要がある。送信回路のレイアウト面積は、NMOSが2倍大きくなるが、NMOSよりも電流駆動力の低いPMOSが不要になるので、Hブリッジ駆動と比べても小さくなる。例えば典型的にはNMOSのチャネル幅25μm、チャネル長0.06μm程度に対して、PMOSのチャネル幅75μm、チャネル長0.06μm程度であるので、2倍チャネル幅NMOSのレイアウト面積はPMOS+NMOSのレイアウト面積よりも小さい。また、Hブリッジ駆動では、送信コイルの駆動電流がPMOSとNMOSの両デバイスによって決まるのに対して、本実施例では送信コイルの駆動電流はNMOSだけで決まるので、しきい値電圧の製造ばらつきに対して設計マージンを小さくすることができる。その結果、より低い電源電圧で動作することができて、低消費電力化できる。 In this embodiment, compared with the conventional H-bridge drive (FIG. 17 (a)), the inductance of the transmission coil and the change over time of the transmission current do not change, so the maximum received signal voltage does not change. However, two MOS transistors existing in the transmission current path, PMOS and NMOS, are necessary in the conventional H-bridge drive, but in this embodiment, the number is reduced to one NMOS. As a result, it is possible to operate with a lower power supply voltage. For example, in the H-bridge driving, the power supply voltage is 1.2 V, the voltage across the transmission coil is 0.8 V, and the VDS (voltage between the drain and source) of the PMOS and NMOS is 0.2 V, respectively. On the other hand, in this embodiment, the voltage across the transmission coil is also 0.8V, but the VDS of NMOS is 0.4V. Therefore, if the channel width is designed to be sufficiently large so that it operates in the saturation region until the NMOS VDS becomes 0.2 V, in this embodiment, the power supply voltage is lowered by 0.2 V and the NMOS VDS is reduced to 0. Even if it becomes 2V, the same output current as H bridge drive can be sent. However, since the amount of current is doubled from 4 mA to 8 mA, the channel width of the transistor needs to be doubled. Although the layout area of the transmission circuit is twice as large as that of the NMOS, a PMOS having a current driving capability lower than that of the NMOS is not required, so that it is smaller than that of the H-bridge driving. For example, the NMOS channel width is typically 25 μm and the channel length is approximately 0.06 μm, whereas the PMOS channel width is approximately 75 μm and the channel length is approximately 0.06 μm. Therefore, the double channel width NMOS layout area is the PMOS + NMOS layout area. Smaller than. In the H-bridge drive, the drive current of the transmission coil is determined by both the PMOS and NMOS devices, whereas in this embodiment, the drive current of the transmission coil is determined only by the NMOS, which causes manufacturing variations in threshold voltage. On the other hand, the design margin can be reduced. As a result, it is possible to operate with a lower power supply voltage and to reduce power consumption.
図2は、本発明の実施例1による集積回路各部の動作波形を示す図である。送信データTxdataが01100と変化するときの論理遷移時に、送信コイルL1、L2に流れる電流IT+、IT-が互いに逆極性に変化する。そして、送信コイルL1、L2は、互いに逆極性に受信コイルと誘導結合しているので、結局受信コイルには誘導電圧VRが誘起される。その際に、受信回路がノイズで誤動作しないように、受信回路の差動入力しきい値に、図2に点線で示すようなヒステリシス特性を持たせている。これにより安定的に受信データRxdataを復元することができる。 FIG. 2 is a diagram showing operation waveforms of each part of the integrated circuit according to the first embodiment of the present invention. At the time of logical transition when the transmission data Txdata changes to 01100, the currents IT + and IT− flowing through the transmission coils L1 and L2 change to opposite polarities. Since the transmission coils L1 and L2 are inductively coupled to the reception coil in opposite polarities, an induction voltage VR is eventually induced in the reception coil. At this time, the differential input threshold value of the receiving circuit has a hysteresis characteristic as shown by a dotted line in FIG. 2 so that the receiving circuit does not malfunction due to noise. Thereby, the reception data Rxdata can be stably restored.
図3は、本発明の実施例1による集積回路の他の部分の構成を示す図である。図3(a)は送信データTxdataを正確に位相反転(180°回転)させる回路を示す。インバータ11によって送信データTxdataを正確に位相反転させるとができる。
FIG. 3 is a diagram showing a configuration of another part of the integrated circuit according to the first embodiment of the present invention. FIG. 3A shows a circuit for accurately inverting the phase of transmission data Txdata (rotating 180 °). The phase of the transmission data Txdata can be accurately inverted by the
図3(b)は、本発明の実施例1による集積回路の受信回路の構成を示す図である。トランジスタ対15、18に入力する差動受信信号に応じて、電流源14が流す電流の抵抗19、20への分岐量が変化し、出力Rxdataの電圧信号が変化する。例えば、トランジスタ15にトランジスタ18よりも高い電圧信号が入力すると、抵抗19に流れる電流は抵抗20に流れる電流よりも大きくなり、出力Rxdataの電位は出力Rxdata(-)の電位よりも高くなる。
FIG. 3B is a diagram illustrating the configuration of the receiving circuit of the integrated circuit according to the first embodiment of the present invention. The amount of branching of the current flowing through the
その場合、トランジスタ16のゲート電位はトランジスタ17のゲート電位よりも高くなり、トランジスタ16を介して抵抗19に流れる電流は、トランジスタ17を介して抵抗20に流れる電流よりも大きくなる。その結果、出力Rxdataの電位は出力Rxdata(-)の電位よりも更に高くなる。その状態から次に先ほどと逆の受信信号がコイル12に誘起された場合、すなわちトランジスタ18にトランジスタ15よりも高い電圧信号が入力すると、抵抗20に流れる電流は抵抗19に流れる電流よりも大きくなるが、先ほどトランジスタ16を介して抵抗19に流れる電流はトランジスタ17を介して抵抗20に流れる電流よりも大きくなっていたので、出力Rxdataの電圧信号が大きく変化しない限り、入力に対する出力の変化は鈍くなったと言える。つまり、ノイズで誤動作しないように、入力しきい値が期待される信号の方向に高くなったと言える。このことにより、受信回路の差動入力しきい値に、図2に点線で示すようなヒステリシス特性を持たせている。
In that case, the gate potential of the
図4は、本発明の実施例2による集積回路の送信側の構成を示す図である。実施例1の送信回路は、送信データTxdataに応じて必ずどちらか一方の送信コイルに電流が流れ続ける。そこで、送信機能を使わないとき(スタンバイ時)は電流が流れないようにしたのが本実施例である。NOR回路21、22にstandby信号及び送信データTxdata又はその反転信号を入力することにより、standby信号がオンのときにNMOST1、T2の両方をオフにする。これにより、データを一気にバースト転送した後にスタンバイ状態にすれば、送信回路の消費電力を有効に低下できる。
FIG. 4 is a diagram showing the configuration of the transmission side of the integrated circuit according to the second embodiment of the present invention. In the transmission circuit of the first embodiment, a current always flows through one of the transmission coils according to the transmission data Txdata. Therefore, in the present embodiment, no current flows when the transmission function is not used (during standby). By inputting the standby signal and transmission data Txdata or its inverted signal to the NOR
図5は、本発明の実施例3による集積回路の送信側の構成を示す図である。図5(a)は回路図であり、図5(b)は動作波形を示す。本実施例は、実施例1を同期方式にしたものである。同期か非同期かの違いを除いて、送信回路の動作原理と効果は、実施例1と等しい。回路はフリップフロップ26によって送信データTxdataに対して送信クロックTxclkに同期した信号Qを出力するものである。
FIG. 5 is a diagram showing the configuration of the transmission side of the integrated circuit according to the third embodiment of the present invention. FIG. 5A is a circuit diagram, and FIG. 5B shows operation waveforms. In this embodiment, the first embodiment is a synchronous method. Except for the difference between synchronous and asynchronous, the operation principle and effect of the transmission circuit are the same as in the first embodiment. The circuit outputs a signal Q synchronized with the transmission clock Txclk with respect to the transmission data Txdata by the flip-
図6は、本発明の実施例3による集積回路の受信回路の構成を示す図である。受信回路は、受信コイル31、抵抗32、33、トランジスタ34〜46、NAND回路47、48、及びインバータ49、50から成り、全体としてラッチつき比較器を構成している。外部から受信クロック(同期信号)Rxclkをとり、受信データRxdataを出力する。トランジスタ36、37が差動アンプの差動対をなし、受信コイル31からの信号VRを受ける。NAND回路47、48はラッチを形成している。差動アンプで受信したデータはトランジスタ34、43、46へ入力される受信クロックRxclkに同期してサンプリングされ、NAND回路47、48によりラッチされ、受信信号Rxdataが復元される。トランジスタ35、38、39は、図3(b)のトランジスタ13、16、17と同じに機能し、差動入力しきい値に、図5(b)に点線で示すようなヒステリシス特性を持たせて、同じ送信データが続くとき、送信パルス電流が変化せず、受信パルス信号が誘起されないので、そのときに同期受信器が誤動作をしないようにしている。
FIG. 6 is a diagram showing a configuration of a receiving circuit of an integrated circuit according to the third embodiment of the present invention. The receiving circuit includes a receiving
図7は、本発明の実施例4による集積回路の送信側の構成を示す図である。図7(a)は回路図であり、図7(b)は動作波形を示す。回路は、実施例1に加えて、インバータ遅延線51、NAND回路52、及びインバータ53から成り、送信クロックTxclkの立ち上がりエッジに同期して、インバータ遅延線51の伝播遅延で決定されるパルス幅のパルスTxpを発生するパルス発生回路、送信クロックTxclkに同期して送信データTxdataに応じたデータ信号Q及びその反転信号を出力するフリップフロップ54、NAND回路55、56、及びインバータ57、58を備える。本実施例は、送信コイルに流れる電流をパルス状にしている。直流電流が流れた実施例1〜実施例3と比べると、送信回路の消費電力を大幅に低減できる。同じ送信データTxdataが続いて送信される場合も、毎回送信パルスを送信するので、そのタイミングに同期してデータを受信すれば、雑音に強くなり、受信器にヒステリシスを持たせる必要がなくなる。
FIG. 7 is a diagram showing the configuration of the transmission side of the integrated circuit according to the fourth embodiment of the present invention. FIG. 7A is a circuit diagram, and FIG. 7B shows operation waveforms. The circuit includes an
図8は、本発明の実施例4による集積回路の受信回路の構成を示す図である。受信回路は、受信コイル61、抵抗62、63、トランジスタ64〜73、NAND回路74、76、及びインバータ76、77から成り、全体としてラッチつき比較器を構成している。外部から受信クロック(同期信号)Rxclkをとり、受信データRxdataを出力する。トランジスタ65、66が差動アンプの差動対をなし、受信コイル61からの信号VRを受ける。NAND回路74、75はラッチを形成している。差動アンプで受信したデータはトランジスタ64、70、73へ入力される受信クロックRxclkに同期してサンプリングされ、NAND回路74、75によりラッチされ、受信信号Rxdataが復元される。送信データが0のときの受信パルスのタイミングと、送信データが1のときの受信パルスのタイミングを揃える必要がある。すなわち、送信クロックTxclkの信号立ち上がりから、VX+及びVX-の信号立ち上がりまでの経路の信号遅延を揃える必要がある。図7の回路では、両信号経路が同じ回路で構成されているので、信号を揃えることが容易にできる。また、この回路では、iT+とiT-が相補でない。したがって、コイルのインダクタンスは1/4の2.5nHにしか見えない。その結果、受信信号電圧は実施例1〜実施例3に対して半分になる。しかし、送信電流を2倍にすれば、受信信号電圧を等しくすることができる。その場合でも、実施例1や実施例2に比べて送信電力を小さくすることができる可能性がある。
FIG. 8 is a diagram showing a configuration of a receiving circuit of an integrated circuit according to the fourth embodiment of the present invention. The reception circuit includes a
図9は、本発明の実施例5による集積回路の送信側の構成を示す図である。本実施例は、実施例4と同じ動作をより簡素に実現するものであり、インバータ遅延線81、NAND回路82、及びインバータ83から成るパルス発生回路が発生するパルスTxpをトランジスタ85のゲートに入力する。これにより、実施例4と比べて、周辺回路をより簡単にすることができる。
FIG. 9 is a diagram showing the configuration of the transmission side of the integrated circuit according to the fifth embodiment of the present invention. In the present embodiment, the same operation as that of the fourth embodiment is realized more simply, and the pulse Txp generated by the pulse generation circuit including the
図10は、本発明の実施例6による集積回路の送信側の構成を示す図である。図10(a)は回路図、図10(b)は送信コイルのレイアウト図である。図11に動作波形を示す。回路は、送信コイルL3とNMOST3を電源とアースの間に直列に接続し、送信コイルL4とPMOST4とを電源とアースの間に直列に接続し、送信データをNMOST3とPMOST4のゲートに入力するものである。本実施例は、機能的には、実施例1と同じであるが、図3(a)に示したような位相反転回路が不要であり、その分、レイアウト面積が小さくなり、回路の消費電力も低くなる。 FIG. 10 is a diagram illustrating the configuration of the transmission side of the integrated circuit according to the sixth embodiment of the present invention. FIG. 10A is a circuit diagram, and FIG. 10B is a layout diagram of the transmission coil. FIG. 11 shows operation waveforms. The circuit connects the transmission coil L3 and NMOST3 in series between the power supply and ground, connects the transmission coil L4 and PMOST4 in series between the power supply and ground, and inputs transmission data to the gates of NMOST3 and PMOST4. It is. Although this embodiment is functionally the same as the embodiment 1, the phase inversion circuit as shown in FIG. 3A is unnecessary, and the layout area is reduced accordingly, and the power consumption of the circuit is reduced. Also lower.
図12は、本発明の実施例7による集積回路の送信側の構成を示す図である。本実施例は、実施例6に対して、実施例2と同じ趣旨で、送信機能を使わないとき(スタンバイ時)は電流が流れないようにしたものである。NOR回路87、88に送信データTxdata及びstandby信号又はその反転信号を入力することにより、standby信号がオンのときにNMOST3とPMOST4の両方をオフにする。これにより、データを一気にバースト転送した後にスタンバイ状態にすれば、送信回路の消費電力を有効に低下できる。
FIG. 12 is a diagram illustrating the configuration of the transmission side of the integrated circuit according to the seventh embodiment of the present invention. The present embodiment is the same as the second embodiment with respect to the sixth embodiment, and prevents the current from flowing when the transmission function is not used (in standby mode). By inputting the transmission data Txdata and the standby signal or its inverted signal to the NOR
図13は、本発明の実施例8による集積回路の送信側の構成を示す図である。図14に動作波形を示す。本実施例は、送信コイルにCMOSの貫通電流を流すものである。回路は、送信コイルL1、L2、フリップフロップ91、トランジスタ92〜96、T5〜T8、インバータ97〜99を備える。その動作は、まずreset信号がオフになることで動作が始まり、送信データTxdataに対して送信クロックTxclkに同期した信号Qが0から1になると、Aが0から1になり、Vx+が1から0になる。つぎに、信号Qが1から0になると、Bが1から0になり、Cが1から0になり、Vx-が0から1になる。以下、信号Qが0から1に変化する度に、Vx+の電位を交互に反転させ、信号Qが1から0に変化する度に、Vx-の電位を交互に反転させる。Vx+の電位が反転する度に、貫通電流IT+が流れ、Vx-の電位が反転する度に、貫通電流IT-が流れる。この貫通電流は短いパルス状になるので、送信電流の消費を小さくできる。これにより受信コイルでは信号Qの論理遷移に対して交互に位相が反転する双極性のパルスが誘起され、受信信号Rxdataが復元される。一方、信号Qが0から1になるときには、Vx-の電位が接地からVDDになる場合とVDDから接地になる場合があるが、いずれの場合もその結果生じる受信パルスのタイミングが等しくなるように送信回路の信号伝播を設計する必要がある。同様に信号Qが1から0になるときも、0から1になるときと等しいタイミングで受信パルスが得られるように設計する必要がある。
FIG. 13 is a diagram illustrating the configuration of the transmission side of the integrated circuit according to the eighth embodiment of the present invention. FIG. 14 shows operation waveforms. In this embodiment, a CMOS through current is passed through the transmission coil. The circuit includes transmission coils L1 and L2, a flip-
図15は、本発明の実施例8による集積回路の送信側の構成を示す図である。図16に動作波形を示す。本実施例は、フリップフロップ101、NAND回路102、及びNOR回路103を用いて、実施例7の周辺回路をより簡素にしたものである。本実施例は、貫通電流IT+、IT-が頻繁に発生するが、送信クロックTxclkからVx+及びVx-への信号伝播を等しく設計し易いという利点もある。
なお、本発明は上記実施例に限定されるものではない。
FIG. 15 is a diagram illustrating the configuration of the transmission side of the integrated circuit according to the eighth embodiment of the present invention. FIG. 16 shows operation waveforms. In this embodiment, the flip-
In addition, this invention is not limited to the said Example.
L1〜L4、L11、L12 送信コイル
T1〜T8、T11〜T16 トランジスタ
26、54、84、91、101 フリップフロップ
31、61 受信コイル
19、20、32、33、62、63 抵抗
34〜46、64〜73、85、92〜96 トランジスタ
51、81 インバータ遅延線
L1-L4, L11, L12 Transmitting coils T1-T8, T11-
Claims (7)
該第1及び第2送信コイルに送信信号に応じた単極性の電流を流す送信回路と
を有する第1基板と、
基板上の配線により形成され、前記単極性の電流が流れる前記第1及び第2送信コイルが互いに逆極性に誘導結合する受信コイルと、
該受信コイルに接続され、前記送信信号に応じた受信信号を得る受信回路と
を有する第2基板と
を備えることを特徴とする集積回路。
First and second transmission coils formed by wiring on a substrate;
A first substrate having a transmission circuit for passing a unipolar current corresponding to a transmission signal to the first and second transmission coils;
A receiving coil formed by wiring on a substrate, wherein the first and second transmitting coils through which the unipolar current flows are inductively coupled to each other in opposite polarities ;
An integrated circuit comprising: a second substrate having a reception circuit connected to the reception coil and obtaining a reception signal corresponding to the transmission signal.
The integrated circuit according to claim 1, wherein the transmission circuit does not allow the unipolar current to flow through any of the first and second transmission coils during standby in which communication is suspended.
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