JP5362658B2 - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of enhancing the heat dissipation characteristics of a semiconductor chip mounted on an inner lead. <P>SOLUTION: The semiconductor device includes: a semiconductor chip 5; a chip-mounting inner lead 1 for mounting the semiconductor chip 5; a chip-connecting inner lead 2 electrically directly connected to the upper surface of the semiconductor chip 5; and a resin package 7 enclosing the semiconductor chip 5 and each inner lead 1, 2 and being made rectangular in plan view. The chip-mounting inner lead 1 contains an end part formed in a long-rectangular shape, extending along a longitudinal direction of the resin package 7, or formed substantially in a long-rectangular shape. The resin package 7 has a pair of side surfaces separated longitudinally mutually. The end part of the chip-mounting inner lead 1 has a pair of end edges separated in the longitudinal direction of the resin package 7. The end edges more approaches the corresponding side surface of the resin package 7 than the semiconductor chip 5, and an area of the chip-mounting inner lead 1 in a plan view is made to be about 50% or above with respect to a bottom area of the resin package 7. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本願発明は、ダイオードやトランジスタ等として用いられる面実装型の半導体装置に関する。   The present invention relates to a surface-mount type semiconductor device used as a diode, a transistor, or the like.

従来より、ダイオードやトランジスタ等として用いられ、面実装可能な半導体装置が提案されている。図１６ないし図１８は、上記半導体装置の一例を示す図である。この半導体装置Ｓは、たとえばトランジスタとして機能するものであり、ベース端子に相当する内部リード９１と、コレクタ端子に相当する内部リード９２と、エミッタ端子に相当する内部リード９３とを備えている。   2. Description of the Related Art Conventionally, semiconductor devices that can be surface-mounted and used as diodes, transistors, and the like have been proposed. 16 to 18 are diagrams illustrating an example of the semiconductor device. The semiconductor device S functions as a transistor, for example, and includes an internal lead 91 corresponding to a base terminal, an internal lead 92 corresponding to a collector terminal, and an internal lead 93 corresponding to an emitter terminal.

各内部リード９１，９２，９３は、各表面がほぼ同一平面上になるように並設されており、内部リード９１の端部に形成された略直方形状のアイランド９４には、半導体チップ９５（「ペレット」ともいう）がダイボンディングされて搭載されている。半導体チップ９５は、金線Ｗ等によってワイヤボンディングされて各チップ接続用内部リード９２，９３に電気的に接続されている。そして、半導体チップ９５、金線Ｗ、各内部リード９１，９２，９３は、エポキシ樹脂等の熱硬化性樹脂によりパッケージングされて樹脂パッケージ９７が形成されている。各内部リード９１，９２，９３は折り曲げられ、樹脂パッケージ９７の外部において、外部リード１１，１２，１３とそれぞれ連続させられている。   The internal leads 91, 92, and 93 are arranged side by side so that their surfaces are substantially on the same plane, and a substantially rectangular island 94 formed at the end of the internal lead 91 has a semiconductor chip 95 ( (Also called “pellet”) is die-bonded and mounted. The semiconductor chip 95 is wire-bonded by a gold wire W or the like and electrically connected to the chip connecting internal leads 92 and 93. The semiconductor chip 95, the gold wire W, and the internal leads 91, 92, and 93 are packaged by a thermosetting resin such as an epoxy resin to form a resin package 97. The internal leads 91, 92, and 93 are bent and are continuous with the external leads 11, 12, and 13, respectively, outside the resin package 97.

この半導体装置Ｓがたとえばパワートランジスタ等として用いられた場合、半導体チップ９５から発せられる熱を、樹脂パッケージ９７の外部に効率的に放出させる必要がある。上記構成の半導体装置Ｓでは、半導体チップ９５はアイランド９４に搭載されているため、このアイランド９４が放熱体として機能し、内部リード９１を通じて、あるいは内部リード９１に接する樹脂パッケージ９７を通じて熱が放出される。この場合、放熱効果を上げるためには、アイランド９４の表面積が大きいことが望ましい。また、半導体チップ９５内に集積されている電子回路の機能向上を図るため、半導体チップ９５の大きさを大きくしたいとの要請があり、このことからも、アイランド９４の表面積が大きいことが所望されている。   When this semiconductor device S is used as, for example, a power transistor or the like, it is necessary to efficiently release the heat generated from the semiconductor chip 95 to the outside of the resin package 97. In the semiconductor device S configured as described above, since the semiconductor chip 95 is mounted on the island 94, the island 94 functions as a heat radiator, and heat is released through the internal lead 91 or the resin package 97 in contact with the internal lead 91. The In this case, it is desirable that the surface area of the island 94 is large in order to increase the heat dissipation effect. In addition, in order to improve the function of the electronic circuit integrated in the semiconductor chip 95, there is a demand for increasing the size of the semiconductor chip 95. From this reason, it is desired that the surface area of the island 94 is large. ing.

上記構成において、アイランド９４の表面積を大きくするためには、各内部リード９２，９３を小さく形成することが考えられる。しかしながら、アイランド９４と、各内部リード９２，９３とは、金線Ｗ等によって接続される関係上、ほぼ同一平面上に配置されるため、アイランド９４の表面積を大きくするには、おのずと限界がある。現状では、平面視における内部リード９１の面積の、樹脂パッケージ９７の底面積に対する割合が、せいぜい４０％程度であり、放熱性を向上させる上で上記割合の値を上げることが望まれていた。   In the above configuration, in order to increase the surface area of the island 94, it is conceivable to form the internal leads 92 and 93 small. However, since the island 94 and the internal leads 92 and 93 are disposed on substantially the same plane because they are connected by the gold wire W or the like, there is a natural limit to increasing the surface area of the island 94. . At present, the ratio of the area of the internal lead 91 in plan view to the bottom area of the resin package 97 is at most about 40%, and it has been desired to increase the ratio in order to improve heat dissipation.

本願発明は、上記した事情のもとで考え出されたものであって、内部リードに搭載された半導体チップの放熱性を向上させることができる半導体装置を提供することを、その課題とする。   The present invention has been conceived under the above circumstances, and an object thereof is to provide a semiconductor device capable of improving the heat dissipation of a semiconductor chip mounted on an internal lead.

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。   In order to solve the above problems, the present invention takes the following technical means.

本願発明により提供される半導体装置によれば、第１および第２半導体チップと、上記各半導体チップをそれぞれ搭載する第１および第２チップ搭載用内部リードと、上記各半導体チップの上面に電気的にそれぞれ接続された複数のチップ接続用内部リードと、上記各半導体チップおよび上記各内部リードを包み込むとともに平面視長矩形状とした樹脂パッケージとを備え、上記各チップ搭載用内部リードの端部は、全体として平面視において上記樹脂パッケージの長手方向に沿って延びる長矩形状ないし略長矩形状になるように形成されており、上記チップ搭載用内部リードの端部は、全体として平面視において上記樹脂パッケージの底面積全体に対して約５０％以上を占有し、かつ、上記各半導体チップは、その上下面が互に逆となるように上記樹脂パッケージ内に配され、上記第１チップ搭載用内部リードの端部は、上記樹脂パッケージの下面近傍に配され、上記第２チップ搭載用内部リードの端部は、上記樹脂パッケージの上面近傍に配されていることを特徴とする。 According to the semiconductor device further is provided herein onset bright, and the first and second semiconductor chips, and the first and second inner lead chip mounting for mounting each said respective semiconductor chips, on the upper surface of each semiconductor chip comprising electrically plurality of inner leads chip connections, each connected, and a resin package in plan view elongated rectangular shape with wrap each of the above semiconductor chips and the respective inner lead, an end portion of each chip mounting internal lead Is formed in a long rectangular shape or a substantially long rectangular shape extending along the longitudinal direction of the resin package in plan view as a whole, and the end portion of the chip mounting internal lead is in the plan view as a whole. The semiconductor chip occupies about 50% or more of the entire bottom area of the package, and the upper and lower surfaces of the semiconductor chips are opposite to each other. Disposed in the resin package, the end of the first chip mounting internal lead is disposed near the lower surface of the resin package, and the end of the second chip mounting internal lead is the upper surface of the resin package. characterized in that it is distribution in the vicinity.

本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。   Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本願発明の第１実施形態に係る半導体装置の上面から見た内部構成図である。It is an internal block diagram seen from the upper surface of the semiconductor device which concerns on 1st Embodiment of this invention. 図１に示す半導体装置の側面から見た内部構成図である。It is an internal block diagram seen from the side of the semiconductor device shown in FIG. 平面視におけるチップ搭載用内部リードの、樹脂パッケージの底面積に対する割合を説明するための図である。It is a figure for demonstrating the ratio with respect to the bottom area of a resin package of the chip | tip internal lead in planar view. 半導体装置の変形例を示す上面から見た内部構成図である。It is an internal block diagram seen from the upper surface which shows the modification of a semiconductor device. 半導体装置の他の変形例を示す上面から見た内部構成図である。It is an internal block diagram seen from the upper surface which shows the other modification of a semiconductor device. 半導体装置の他の変形例を示す側面から見た内部構成図である。It is an internal block diagram seen from the side which shows the other modification of a semiconductor device. 本願発明の第２実施形態に係る半導体装置の斜視図である。It is a perspective view of the semiconductor device which concerns on 2nd Embodiment of this invention. 図７に示す半導体装置の上面から見た内部構成図である。It is an internal block diagram seen from the upper surface of the semiconductor device shown in FIG. 図７に示す半導体装置のＸ１−Ｘ１から見た断面図である。It is sectional drawing seen from X1-X1 of the semiconductor device shown in FIG. 半導体装置の変形例を示す上面から見た内部構成図である。It is an internal block diagram seen from the upper surface which shows the modification of a semiconductor device. 図１０の変形例のＸ２−Ｘ２から見た断面図である。It is sectional drawing seen from X2-X2 of the modification of FIG. 半導体装置の他の変形例を示す上面から見た内部構成図である。It is an internal block diagram seen from the upper surface which shows the other modification of a semiconductor device. 図１２の変形例のＸ３−Ｘ３から見た断面図である。It is sectional drawing seen from X3-X3 of the modification of FIG. 第２実施形態に係る半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 従来の半導体装置の斜視図である。It is a perspective view of the conventional semiconductor device. 従来の半導体装置の上面から見た内部構成図である。It is an internal block diagram seen from the upper surface of the conventional semiconductor device. 従来の半導体装置の正面から見た内部構成図である。It is an internal block diagram seen from the front of the conventional semiconductor device.

以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。なお、以下の説明においては、従来の技術の欄で説明した図１６を再び参照する。   Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the accompanying drawings. In the following description, reference is again made to FIG. 16 described in the section of the prior art.

＜第１実施形態＞
図１および図２は、本願発明の第１実施形態に係る半導体装置Ｓの内部構成を示す図である。この半導体装置Ｓは、半導体チップ５を搭載するチップ搭載用内部リード１と、半導体チップ５の上面に電気的に接続された一方のチップ接続用内部リード２および他方のチップ接続用内部リード３とを備えている。この半導体装置Ｓは、たとえばトランジスタとして用いられる場合、チップ搭載用内部リード１がたとえばベース端子（あるいはゲート端子）に相当し、一方のチップ接続用内部リード２がたとえばコレクタ端子（あるいはドレイン端子）に相当し、他方のチップ接続用内部リード３がたとえばエミッタ端子（あるいはソース端子）に相当する。 <First Embodiment>
1 and 2 are diagrams showing an internal configuration of the semiconductor device S according to the first embodiment of the present invention. The semiconductor device S includes a chip mounting internal lead 1 for mounting the semiconductor chip 5, one chip connecting internal lead 2 and the other chip connecting internal lead 3 electrically connected to the upper surface of the semiconductor chip 5. It has. When this semiconductor device S is used as a transistor, for example, the chip mounting internal lead 1 corresponds to, for example, a base terminal (or gate terminal), and one chip connecting internal lead 2 serves as, for example, a collector terminal (or drain terminal). The other chip connecting internal lead 3 corresponds to, for example, an emitter terminal (or source terminal).

チップ搭載用内部リード１の一端には、半導体チップ５が搭載されるアイランド４が形成されている。そして、半導体チップ５および各内部リード１，２，３がエポキシ樹脂等の熱硬化性樹脂により所定の金型等を用いて封止されて、平面視長矩形状の樹脂パッケージ７が形成されている。樹脂パッケージ７の外部には、各内部リード１，２，３と連続させられた外部リード１１，１２，１３がそれぞれ設けられている。なお、半導体装置Ｓの外形は、図１６に示す半導体装置Ｓと同様である。   An island 4 on which the semiconductor chip 5 is mounted is formed at one end of the chip mounting internal lead 1. Then, the semiconductor chip 5 and the internal leads 1, 2, and 3 are sealed with a predetermined mold or the like by a thermosetting resin such as an epoxy resin to form a resin package 7 having a rectangular shape in plan view. . Outside the resin package 7, external leads 11, 12, 13 connected to the internal leads 1, 2, 3 are respectively provided. The external shape of the semiconductor device S is the same as that of the semiconductor device S shown in FIG.

チップ搭載用内部リード１は、他端側が折り曲げられ、樹脂パッケージ７の外部に露出された外部リード１１と連続させられている。チップ搭載用内部リード１および外部リード１１は、良好な熱伝導性を有する銅等からなる。チップ搭載用内部リード１の一端に形成されたアイランド４は、放熱効果を高めるために樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状にされ、その表面積が大きく形成されている。半導体チップ５は、樹脂パッケージ７の長手方向に延びた上記アイランド４の中間部に搭載されている。   The other end of the chip mounting internal lead 1 is bent, and is continued to the external lead 11 exposed to the outside of the resin package 7. The chip mounting internal lead 1 and the external lead 11 are made of copper or the like having good thermal conductivity. The island 4 formed at one end of the chip mounting internal lead 1 has a long rectangular shape or a substantially long rectangular shape extending along the longitudinal direction of the resin package 7 in order to enhance the heat dissipation effect, and has a large surface area. The semiconductor chip 5 is mounted on an intermediate portion of the island 4 extending in the longitudinal direction of the resin package 7.

各チップ接続用内部リード２，３は、その一端に各チップ接続用内部リード２，３に対してやや幅広の平坦部２ａ，３ａがそれぞれ形成され、他端に外部リード１２および外部リード１３とそれぞれ連続させられている。各チップ接続用内部リード２，３および各外部リード１２，１３は、チップ搭載用内部リード１および外部リード１１と同様に、良好な熱伝導性を有する銅等からなる。   Each of the chip connecting internal leads 2 and 3 is formed with flat portions 2a and 3a that are slightly wider than the chip connecting internal leads 2 and 3 at one end, and the external lead 12 and the external lead 13 at the other end. Each is made continuous. Each of the chip connecting internal leads 2 and 3 and each of the external leads 12 and 13 is made of copper or the like having good thermal conductivity, like the chip mounting internal lead 1 and the external lead 11.

各チップ接続用内部リード２，３の平坦部２ａ，３ａは、アイランド４に搭載された半導体チップ５の上方から臨むように配され、半導体チップ５の上面とバンプ６を介して電気的に接続されている。すなわち、本実施形態では、半導体チップ５と、各チップ接続用内部リード２，３との接続が、従来の構成のようにワイヤを用いるものではなく、いわゆるワイヤレス構造とされている。換言すれば、半導体チップ５がチップ搭載用内部リード１に搭載され、半導体チップ５の上面に各チップ接続用内部リード２，３が接続されていることにより、各内部リード１，２，３によって半導体チップ５の上下から挟み込む立体的な構成とされている。   The flat portions 2a and 3a of the chip connecting internal leads 2 and 3 are arranged so as to face from above the semiconductor chip 5 mounted on the island 4, and are electrically connected to the upper surface of the semiconductor chip 5 via the bumps 6. Has been. That is, in the present embodiment, the connection between the semiconductor chip 5 and each of the chip connecting internal leads 2 and 3 does not use a wire as in the conventional configuration, but has a so-called wireless structure. In other words, the semiconductor chip 5 is mounted on the chip mounting internal lead 1, and each chip connecting internal lead 2, 3 is connected to the upper surface of the semiconductor chip 5. The three-dimensional structure is sandwiched from above and below the semiconductor chip 5.

上記のようなワイヤレス構造を採用することにより、チップ搭載用内部リード１の表面積を可能な限り大きくしてチップ搭載用内部リード１を配置することができる。たとえば、上記したようにアイランド４の形状を、樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状に形成することができ、たとえば、平面視におけるチップ搭載用内部リード１の面積を、樹脂パッケージ７の底面積に対して５０％以上（詳細は後述）とすることができる。そのため、面積を大きくされたチップ搭載用内部リード１を通じて、あるいはチップ搭載用内部リード１に接する樹脂パッケージ７を通じて、半導体チップ５から発せられる熱を外部に効果的に放出することができ、この半導体装置Ｓの放熱性を向上させることができる。   By adopting the wireless structure as described above, the chip mounting internal lead 1 can be arranged with the surface area of the chip mounting internal lead 1 as large as possible. For example, as described above, the shape of the island 4 can be formed in a long rectangular shape or a substantially long rectangular shape extending along the longitudinal direction of the resin package 7. For example, the area of the chip mounting internal lead 1 in a plan view is It can be 50% or more with respect to the bottom area of the resin package 7 (details will be described later). Therefore, heat generated from the semiconductor chip 5 can be effectively released to the outside through the chip mounting internal lead 1 whose area has been increased or through the resin package 7 in contact with the chip mounting internal lead 1. The heat dissipation of the device S can be improved.

また、半導体チップ５は、樹脂パッケージ７の長手方向に延びたチップ搭載用内部リード１の中間部に搭載されているので、半導体チップ５から発せられる熱がチップ搭載用内部リード１を通じて樹脂パッケージ７の長手方向に広がるように伝達される。そのため、半導体チップ５がチップ搭載用内部リード１の偏った部位に搭載される場合に比べ、放熱性の効率を上げることができる。   Further, since the semiconductor chip 5 is mounted on the middle portion of the chip mounting internal lead 1 extending in the longitudinal direction of the resin package 7, the heat generated from the semiconductor chip 5 passes through the chip mounting internal lead 1. It is transmitted so as to spread in the longitudinal direction. Therefore, compared with the case where the semiconductor chip 5 is mounted on an uneven part of the chip mounting internal lead 1, the efficiency of heat dissipation can be increased.

さらに、各チップ接続用内部リード２，３は、直接、半導体チップ５に接して繋がれているので、この各内部リード２，３を通じても半導体チップ５から発せられる熱を外部に放出することができる。そのため、半導体チップ５における放熱性を、主にチップ搭載用内部リード１に依存していた従来の構成に比べ、高めることができる。   Further, since each of the chip connecting internal leads 2 and 3 is directly connected to and connected to the semiconductor chip 5, the heat generated from the semiconductor chip 5 can be released to the outside through the internal leads 2 and 3. it can. Therefore, the heat dissipation in the semiconductor chip 5 can be enhanced as compared with the conventional configuration mainly depending on the chip mounting internal leads 1.

ここで、上記した本実施形態における効果を、より具体的な数値を示して説明する。詳細には、平面視におけるチップ搭載用内部リード１の面積と、樹脂パッケージ７の底面積とを比較することにより、放熱性の度合いを評価することにする。なお、以下の説明では、チップ搭載用内部リード１の面積の値を、アイランド４の面積と、アイランド４に接続され、半導体装置Ｓ内で延びている部分（以下「接続リード１４」という）の面積とを加えた値としている。また、以下では、チップ搭載用内部リード１は折り曲げられているため、厳密には、実際の面積と異なるが、ここでは折り曲げられていないものとして評価する。   Here, the effects of the above-described embodiment will be described with more specific numerical values. Specifically, the degree of heat dissipation is evaluated by comparing the area of the chip mounting internal lead 1 in plan view with the bottom area of the resin package 7. In the following description, the area value of the chip mounting internal lead 1 is the area of the island 4 and the portion connected to the island 4 and extending in the semiconductor device S (hereinafter referred to as “connection lead 14”). The value is obtained by adding the area. In the following description, since the chip mounting internal lead 1 is bent, strictly speaking, it is different from the actual area, but here it is evaluated as not bent.

図３は、平面視におけるチップ搭載用内部リード１の、樹脂パッケージ７の底面積に対する割合を説明するための図であり、同図によれば、樹脂パッケージ７の底面積は、樹脂パッケージ７の奥行きＡ×幅Ｂで求められる。一方、平面視におけるチップ搭載用内部リード１の面積は、アイランド４の面積と接続リード１４の面積とを加えることにより求められる。すなわち、アイランド４の面積は、アイランド４の奥行きＣ×幅Ｄで求められ、接続リード１４の面積は、接続リード１４の奥行きＥ×幅Ｆでそれぞれ求められる。   FIG. 3 is a view for explaining the ratio of the chip mounting internal leads 1 to the bottom area of the resin package 7 in a plan view. According to FIG. It is obtained by depth A × width B. On the other hand, the area of the chip mounting internal lead 1 in a plan view is obtained by adding the area of the island 4 and the area of the connection lead 14. That is, the area of the island 4 is obtained by the depth C × width D of the island 4, and the area of the connection lead 14 is obtained by depth E × width F of the connection lead 14.

表１に、各辺の長さＡ〜Ｆの具体的な数値を示す。表１によれば、樹脂パッケージ７の底面積Ｓ１は、４．５６ｍｍ2 である。また、接続リード１４の幅Ｆが０．４ｍｍであるので、チップ搭載用内部リード１の面積Ｓ２は２．３８ｍｍ2 である。したがって、チップ搭載用内部リード１の面積Ｓ２の、樹脂パッケージ７の底面積Ｓ１に対する割合Ｓ２／Ｓ１は、５１．９％である。このように、チップ搭載用内部リード１の面積Ｓ２は、４０％程度であった従来の構成における面積の割合に比べ、約１０％も大きくなっており、このことから放熱性の向上が図られたことがわかる。また、実験により、本実施形態における構成の半導体装置Ｓでは、長矩形状に形成されたアイランド４によって、チップ搭載用内部リード１がワイヤで接続された従来の構成に比べ、放熱量（放熱のパワー）が約２倍になったことが求められており、放熱特性が約２倍に向上されたことが立証されている。 Table 1 shows specific numerical values of the lengths A to F of each side. According to Table 1, the bottom area S1 of the resin package 7 is 4.56 mm 2 . Further, since the width F of the connection lead 14 is 0.4 mm, the area S2 of the chip mounting internal lead 1 is 2.38 mm 2 . Therefore, the ratio S2 / S1 of the area S2 of the chip mounting internal lead 1 to the bottom area S1 of the resin package 7 is 51.9%. Thus, the area S2 of the chip mounting internal lead 1 is about 10% larger than the ratio of the area in the conventional configuration which was about 40%, and this improves the heat dissipation. I understand that. In addition, as a result of experiments, in the semiconductor device S having the configuration according to the present embodiment, the heat dissipation amount (heat dissipation power) is larger than that in the conventional configuration in which the chip mounting internal leads 1 are connected by wires by the islands 4 formed in a long rectangular shape. ) Is required to be approximately doubled, and it has been proved that the heat dissipation characteristics have been improved approximately twice.

Figure 0005362658
Figure 0005362658

図４は、半導体装置Ｓの変形例（以下「変形例１」という）を示す内部構成図である。同図によれば、アイランド４に繋がれている接続リード１４の幅Ｆが、図１に示す半導体装置Ｓの接続リード１４の幅に比べて大きくなって、チップ搭載用内部リード１が形成されている。   FIG. 4 is an internal configuration diagram showing a modified example of the semiconductor device S (hereinafter referred to as “modified example 1”). According to the figure, the width F of the connection lead 14 connected to the island 4 is larger than the width of the connection lead 14 of the semiconductor device S shown in FIG. 1, and the chip mounting internal lead 1 is formed. ing.

すなわち、この変形例１では、表１によると、接続リード１４の幅Ｆが１．２ｍｍであり、チップ搭載用内部リード１の面積Ｓ２は２．５７ｍｍ2 である。したがって、チップ搭載用内部リード１の面積Ｓ２の、樹脂パッケージ７の底面積Ｓ１に対する割合Ｓ２／Ｓ１は５６．４％になっており、図１に示す半導体装置Ｓに比べ、チップ搭載用内部リード１の面積がさらに大きくなっている。 That is, according to Table 1, according to Table 1, the width F of the connection lead 14 is 1.2 mm, and the area S2 of the chip mounting internal lead 1 is 2.57 mm 2 . Therefore, the ratio S2 / S1 of the area S2 of the chip mounting internal lead 1 to the bottom area S1 of the resin package 7 is 56.4%, which is compared with the semiconductor device S shown in FIG. The area of 1 is further increased.

図５は、半導体装置Ｓの他の変形例（以下「変形例２」という）を示す内部構成図である。同図によれば、接続リード１４の幅Ｆが、図１および図４に示す半導体装置Ｓの接続リード１４の幅に比べてさらに幅広になって、アイランド４の幅と同等になるように、チップ搭載用内部リード１が形成されている。   FIG. 5 is an internal configuration diagram illustrating another modified example of the semiconductor device S (hereinafter referred to as “modified example 2”). According to the figure, the width F of the connection lead 14 is wider than the width of the connection lead 14 of the semiconductor device S shown in FIGS. 1 and 4 so as to be equal to the width of the island 4. A chip mounting internal lead 1 is formed.

すなわち、この変形例２では、表１によれば、アイランド４の幅Ｆがチップ搭載用内部リード１の横幅Ｄと同じ２．４５ｍｍであり、チップ搭載用内部リード１の面積Ｓ２は２．８９ｍｍ2 である。したがって、チップ搭載用内部リード１の面積Ｓ２の、樹脂パッケージ７の底面積Ｓ１に対する割合Ｓ２／Ｓ１は６３．４％になっており、図１および図４に示す半導体装置Ｓに比べ、チップ搭載用内部リード１の面積がさらに大きくなっている。このように、アイランド４の幅と接続リード１４との幅を同等にすれば、上記割合Ｓ２を大きくすることができるとともに、外部に露出する外部リード１１の部分をより一層大きくすることができ、放熱性の大幅な向上を図ることができる。 That is, in this modification 2, according to Table 1, the width F of the island 4 is 2.45 mm, which is the same as the lateral width D of the chip mounting internal lead 1, and the area S2 of the chip mounting internal lead 1 is 2.89 mm. 2 . Therefore, the ratio S2 / S1 of the area S2 of the chip mounting internal lead 1 to the bottom area S1 of the resin package 7 is 63.4%, which is compared with the semiconductor device S shown in FIGS. The area of the internal lead 1 is further increased. Thus, if the width of the island 4 and the width of the connection lead 14 are made equal, the ratio S2 can be increased, and the portion of the external lead 11 exposed to the outside can be further increased. A significant improvement in heat dissipation can be achieved.

また、このように、面積が大きなアイランド４、各チップ接続用内部リード２，３が半導体装置Ｓ内に備えられることにより、これらは、いわゆる補強材として機能する。そのため、半導体装置Ｓの曲げ強度が向上し、たとえば、外部のプリント基板に実装する際の機械的な強度を高めることができるといった利点がある。   In addition, since the island 4 having a large area and the internal leads 2 and 3 for chip connection are provided in the semiconductor device S, they function as a so-called reinforcing material. Therefore, there is an advantage that the bending strength of the semiconductor device S is improved and, for example, the mechanical strength when mounted on an external printed board can be increased.

また、以下に示すような各内部リード１，２，３に構造的な変形を施すことによっても、放熱性を向上させることができる。すなわち、上述した半導体装置Ｓによれば、各外部リード１１，１２，１３は、樹脂パッケージ７の底面の外縁付近から外部に延びている。そのため、チップ搭載用内部リード１のアイランド４を、その面積を広げるために各チップ接続用内部リード２，３側に延ばそうとしても、各チップ接続用内部リード２，３が障害になり延ばすことが困難となる。   Moreover, heat dissipation can also be improved by structurally deforming the internal leads 1, 2, and 3 as described below. That is, according to the semiconductor device S described above, the external leads 11, 12, 13 extend to the outside from the vicinity of the outer edge of the bottom surface of the resin package 7. Therefore, even if the island 4 of the chip mounting internal lead 1 is extended to the chip connecting internal leads 2 and 3 in order to increase the area, the chip connecting internal leads 2 and 3 are obstructed. It becomes difficult.

これに対し、図６に示す半導体装置Ｓによれば、外部リード１２，１３は、樹脂パッケージ７の側面の上部から外部に露出するようにされている。これにより、チップ搭載用内部リード１のアイランド４を樹脂パッケージ７内の範囲で水平方向に延ばすことができ、上述した実施形態に比べ、平面視におけるチップ搭載用内部リード１の面積Ｓ２の、樹脂パッケージ７の底面積Ｓ１に対する割合を上げることができる。   On the other hand, according to the semiconductor device S shown in FIG. 6, the external leads 12 and 13 are exposed to the outside from the upper part of the side surface of the resin package 7. As a result, the island 4 of the chip mounting internal lead 1 can be extended in the horizontal direction within the range of the resin package 7, and compared with the above-described embodiment, the resin of the area S2 of the chip mounting internal lead 1 in plan view The ratio with respect to the bottom area S1 of the package 7 can be increased.

さらに、図６に示す半導体装置Ｓでは、半導体チップ５が樹脂パッケージ７内の上部に位置する構成とされるので、樹脂パッケージ７内にある接続リード１４が、上記実施形態の半導体装置Ｓに比べ長く形成される。これにより、折り曲げられた接続リード１４の長さが上述した実施形態に比べ、充分長くなり、その分、チップ搭載用内部リード１の表面積が大きくなり、放熱性の向上に寄与することができる。   Furthermore, in the semiconductor device S shown in FIG. 6, the semiconductor chip 5 is positioned at the upper part in the resin package 7, so that the connection leads 14 in the resin package 7 are compared with the semiconductor device S of the above embodiment. Long formed. Thereby, the length of the bent connection lead 14 is sufficiently longer than that of the above-described embodiment, and the surface area of the chip mounting internal lead 1 is increased correspondingly, which can contribute to improvement of heat dissipation.

次に、この半導体装置の製造方法について簡単に説明する。まず、チップ搭載用内部リード１を、銅製の薄板に打ち抜きプレス加工を施した後、所定のフォーミング加工を施すことにより作製する。この場合、チップ搭載用内部リード１は、端部に矩形状のアイランド４を備えるように形成する。この状態では、チップ搭載用内部リード１は、タイバーにより複数連なって一定方向に延びた長尺状の構成とされる。また、一方のチップ接続用内部リード２および他方のチップ接続用内部リード３も、チップ搭載用内部リード１と同様に、銅製の薄板に打ち抜きプレス加工を施した後、所定のフォーミング加工を施すことにより作製する。この場合、各内部リード２，３の端部には、平坦部２ａ，３ａを備えるように形成する。   Next, a method for manufacturing this semiconductor device will be briefly described. First, the chip mounting internal lead 1 is manufactured by punching a thin copper plate and performing a predetermined forming process. In this case, the chip mounting internal lead 1 is formed so as to have a rectangular island 4 at the end. In this state, the chip mounting internal lead 1 has a long configuration extending in a certain direction by a plurality of tie bars. In addition, the chip connecting internal lead 2 and the other chip connecting internal lead 3 are also subjected to a predetermined forming process after punching and pressing a copper thin plate in the same manner as the chip mounting internal lead 1. To make. In this case, the end portions of the internal leads 2 and 3 are formed to have flat portions 2a and 3a.

次いで、チップ搭載用内部リード１のアイランド４の上面に半導体チップ５を、たとえば接着剤を用いて接続する。そして、半導体チップ５の上面に一方のチップ接続用内部リード２および他方のチップ接続用内部リード３を接続する。具体的には、半導体チップ５の上面に電解メッキによりＡｇからなるバンプ６を形成し成長させる。バンプ６は、半導体チップ５の上面において、長手方向の端部の対称となる位置に２つ形成する。その後、一方のバンプ６に、ハンダペーストを溶融させることによって一方のチップ接続用内部リード２の平坦部２ａを接続し、他方のバンプ６に、同様にハンダペーストを溶融させることによって他方のチップ接続用内部リード３の平坦部３ａを接続する。   Next, the semiconductor chip 5 is connected to the upper surface of the island 4 of the chip mounting internal lead 1 using, for example, an adhesive. Then, one chip connecting internal lead 2 and the other chip connecting internal lead 3 are connected to the upper surface of the semiconductor chip 5. Specifically, bumps 6 made of Ag are formed on the upper surface of the semiconductor chip 5 by electrolytic plating and grown. Two bumps 6 are formed on the upper surface of the semiconductor chip 5 at positions symmetrical to the end portions in the longitudinal direction. Thereafter, the solder paste is melted to one bump 6 to connect the flat portion 2a of one chip connecting internal lead 2, and the solder paste is similarly melted to the other bump 6 to connect the other chip. The flat portion 3a of the internal lead 3 is connected.

半導体チップ５に上記第２、他方のチップ接続用内部リード２，３の接続が終了した後、半導体チップ５、各内部リード１，２，３を所定の金型を用いてエポキシ樹脂等の熱硬化性樹脂によりパッケージングを行い、樹脂パッケージ７を形成する。そして、外部に露出している各外部リード１１，１２，１３をハンダメッキし、タイバー等の不要な部位を除去する等の工程を経て、図１、図２および図１６に示すような半導体装置Ｓを得る。   After the connection of the second and other chip connecting internal leads 2 and 3 to the semiconductor chip 5 is completed, the semiconductor chip 5 and each of the internal leads 1, 2 and 3 are bonded to heat such as epoxy resin using a predetermined mold. Packaging is performed with a curable resin to form a resin package 7. Then, the semiconductor devices as shown in FIGS. 1, 2 and 16 are subjected to processes such as solder plating of the external leads 11, 12, 13 exposed to the outside and removing unnecessary parts such as tie bars. Get S.

＜第２実施形態＞
図７は、本願発明の第２実施形態に係る半導体装置の斜視図である。図８は、図７に示す半導体装置の内部構成を示す図である。また、図９は、図８のＸ１−Ｘ１から見た断面図である。 Second Embodiment
FIG. 7 is a perspective view of a semiconductor device according to the second embodiment of the present invention. FIG. 8 is a diagram showing an internal configuration of the semiconductor device shown in FIG. FIG. 9 is a cross-sectional view as viewed from X1-X1 in FIG.

この第２実施形態に係る半導体装置Ｓは、たとえばダイオードからなる第１半導体チップ２１と、トランジスタからなる第２半導体チップ２２とを備えている。第１半導体チップ２１は、第１チップ搭載用内部リード２４上に搭載されている。詳細には、第１チップ搭載用内部リード２４の一端には、略矩形状のアイランド３４が形成され、このアイランド３４上に第１半導体チップ２１が搭載されている。   The semiconductor device S according to the second embodiment includes a first semiconductor chip 21 made of, for example, a diode and a second semiconductor chip 22 made of a transistor. The first semiconductor chip 21 is mounted on the first chip mounting internal lead 24. Specifically, a substantially rectangular island 34 is formed at one end of the first chip mounting internal lead 24, and the first semiconductor chip 21 is mounted on the island 34.

また、第１半導体チップ２１の上面には、第１チップ接続用内部リード２５が接続されている。詳細には、第１チップ接続用内部リード２５の一端には、略矩形状の平坦部２５ａが形成され、平坦部２５ａは、第１半導体チップ２１を上方から臨むように配されるとともに、第１半導体チップ２１の上面とバンプ３５を介して電気的に接続されている。   A first chip connecting internal lead 25 is connected to the upper surface of the first semiconductor chip 21. Specifically, a substantially rectangular flat portion 25a is formed at one end of the first chip connecting internal lead 25, and the flat portion 25a is arranged so as to face the first semiconductor chip 21 from above, and 1 It is electrically connected to the upper surface of the semiconductor chip 21 via bumps 35.

一方、第２半導体チップ２２は、第２チップ搭載用内部リード２６上に搭載されている。詳細には、第２チップ搭載用内部リード２６の一端には、樹脂パッケージ７の長手方向に沿って延びる長矩形状ないしは略長矩形状のアイランド３６が形成されている。このアイランド３６上に、第２半導体チップ２２が搭載されている。   On the other hand, the second semiconductor chip 22 is mounted on the second chip mounting internal lead 26. Specifically, a long rectangular or substantially rectangular island 36 extending along the longitudinal direction of the resin package 7 is formed at one end of the second chip mounting internal lead 26. On the island 36, the second semiconductor chip 22 is mounted.

また、第２半導体チップ２２の上面には、第２チップ接続用内部リード２７および第３チップ接続用内部リード２８が接続されている。詳細には、第２チップ接続用内部リード２７の一端には、略矩形状の平坦部２７ａが形成され、平坦部２７ａは、第２半導体チップ２２の上面においてほぼ半分の領域に対して上方から臨むように配されるとともに、第２半導体チップ２２の上面とバンプ３７を介して電気的に接続されている。また、第３チップ接続用内部リード２８の一端には、平坦部２８ａが形成され、平坦部２８ａは、第２半導体チップ２２の上面において上記領域と異なるほぼ半分の領域に対して上方から臨むように配されるとともに、第２半導体チップ２２の上面とバンプ３８を介して電気的に接続されている。   Further, the second chip connecting internal lead 27 and the third chip connecting internal lead 28 are connected to the upper surface of the second semiconductor chip 22. Specifically, a substantially rectangular flat portion 27 a is formed at one end of the second chip connecting internal lead 27, and the flat portion 27 a is viewed from above with respect to a substantially half region on the upper surface of the second semiconductor chip 22. It is arranged so as to face, and is electrically connected to the upper surface of the second semiconductor chip 22 via the bumps 37. Further, a flat portion 28a is formed at one end of the third chip connecting internal lead 28, and the flat portion 28a faces from above the substantially half of the upper surface of the second semiconductor chip 22 which is different from the above region. And is electrically connected to the upper surface of the second semiconductor chip 22 via the bumps 38.

なお、上記第１チップ搭載用内部リード２４は、ダイオードの、たとえばアノード端子に相当し、第１チップ接続用内部リード２５は、ダイオードのカソード端子に相当する。また、第２チップ搭載用内部リード２６は、トランジスタのコレクタ端子に相当し、第２チップ接続用内部リード２７は、トランジスタのベース端子に相当し、第３チップ接続用内部リード２８は、トランジスタのエミッタ端子にそれぞれ相当する。   The first chip mounting internal lead 24 corresponds to, for example, an anode terminal of a diode, and the first chip connecting internal lead 25 corresponds to a cathode terminal of the diode. The second chip mounting internal lead 26 corresponds to the collector terminal of the transistor, the second chip connecting internal lead 27 corresponds to the base terminal of the transistor, and the third chip connecting internal lead 28 corresponds to the transistor terminal. Each corresponds to an emitter terminal.

そして、各半導体チップ２１，２２および各内部リード２４〜２８は、エポキシ樹脂等により封止されて平面視略長矩形状の樹脂パッケージ７が形成されている。   The semiconductor chips 21 and 22 and the internal leads 24 to 28 are sealed with an epoxy resin or the like to form a resin package 7 having a substantially long rectangular shape in plan view.

各内部リード２４〜２８は、他端側が折り曲げられ、樹脂パッケージ７から外部に露出された外部リード２９〜３３にそれぞれ連続させられている。上記第１チップ搭載用内部リード２４および第１チップ接続用内部リード２５は、樹脂パッケージ７の長手方向一端部Ｓａ近傍の両側面Ｓｃから外部に露出された外部リード２９，３０に連続させられている。また、第２チップ搭載用内部リード２６および第２チップ接続用内部リード２７は、樹脂パッケージ７の長手方向他端部Ｓｂ近傍の両側面Ｓｃから露出された外部リード３１，３２にそれぞれ連続させられている。外部リード３３は、外部リード３０および外部リード３２の間の側面Ｓｃから外部に露出されている。   Each of the internal leads 24 to 28 is bent at the other end, and is continuous with the external leads 29 to 33 exposed to the outside from the resin package 7. The first chip mounting internal lead 24 and the first chip connecting internal lead 25 are connected to the external leads 29 and 30 exposed to the outside from both side surfaces Sc in the vicinity of one end Sa of the resin package 7 in the longitudinal direction. Yes. The second chip mounting internal lead 26 and the second chip connecting internal lead 27 are respectively connected to the external leads 31 and 32 exposed from both side surfaces Sc near the other end Sb in the longitudinal direction of the resin package 7. ing. The external lead 33 is exposed to the outside from the side surface Sc between the external lead 30 and the external lead 32.

各チップ搭載用内部リード２４，２６のアイランド３４，３６は、樹脂パッケージ７内で同一平面上に配置されている。そのため、第１および第２半導体チップ２１，２２も、同一平面上に並設される。   The islands 34 and 36 of the chip mounting internal leads 24 and 26 are arranged on the same plane in the resin package 7. Therefore, the first and second semiconductor chips 21 and 22 are also arranged on the same plane.

上記半導体装置Ｓによれば、各半導体チップ２１，２２が各チップ搭載用内部リード２４，２６のアイランド３４，３６に搭載され、各半導体チップ２１，２２の上面に各チップ接続用内部リード２５，２７，２８を接続するといった、ワイヤレス構造が採用されている。また、第１チップ搭載用内部リード２４のアイランド３４は、第１半導体チップ２１を搭載できる充分な面積を有し、一方、第２チップ搭載用内部リード２５のアイランド３６は、略長矩形状に形成されている。そのため、両アイランド３４，３６は、全体として平面視において樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状になるように形成される。より具体的には、両アイランド３４，３６は、全体として平面視において樹脂パッケージ７の底面積全体に対して約５０％以上を占有するよう形成される。したがって、両アイランド３４，３６において面積の拡大化が図られ、各内部リード２４〜２８を通じて、あるいは各内部リード２４〜２８に接する樹脂パッケージ７を通じて、第１および第２半導体チップ２１，２２から発せられる熱を外部に効果的に放出することができる。   According to the semiconductor device S, the semiconductor chips 21 and 22 are mounted on the islands 34 and 36 of the chip mounting internal leads 24 and 26, and the chip connecting internal leads 25 and 26 are formed on the upper surfaces of the semiconductor chips 21 and 22, respectively. A wireless structure such as connecting 27 and 28 is employed. The island 34 of the first chip mounting internal lead 24 has a sufficient area for mounting the first semiconductor chip 21, while the island 36 of the second chip mounting internal lead 25 is formed in a substantially long rectangular shape. Has been. Therefore, both islands 34 and 36 are formed to have a long rectangular shape or a substantially long rectangular shape that extends along the longitudinal direction of the resin package 7 as a whole in plan view. More specifically, both islands 34 and 36 are formed so as to occupy about 50% or more of the entire bottom area of the resin package 7 in plan view. Therefore, the area of each of the islands 34 and 36 is increased, and the first and second semiconductor chips 21 and 22 emit light through the internal leads 24 to 28 or through the resin package 7 in contact with the internal leads 24 to 28. The generated heat can be effectively released to the outside.

また、従来の構成のように、各内部リードをほぼ同一平面上に配すれば、半導体チップを複数設けた場合、半導体装置Ｓの大きさが平面方向に沿って広がることになる。しかし、上記のように、第１および第２半導体チップ２１，２２は同一平面上に配されているが、上記のようにワイヤレス構造を適用すれば、装置の平面方向への広がりを抑えつつ、樹脂パッケージ７内において複数の第１半導体チップ２１，２２を配置することが可能となる。そのため、半導体装置Ｓ自体の大きさを実質的に小型化することができる。   If each internal lead is arranged on substantially the same plane as in the conventional configuration, when a plurality of semiconductor chips are provided, the size of the semiconductor device S spreads in the plane direction. However, as described above, the first and second semiconductor chips 21 and 22 are arranged on the same plane, but if the wireless structure is applied as described above, the spread in the plane direction of the device is suppressed, A plurality of first semiconductor chips 21 and 22 can be arranged in the resin package 7. Therefore, the size of the semiconductor device S itself can be substantially reduced.

図１０は、図８に示す半導体装置の変形例（以下、「変形例３」という。）を示す内部構成図である。図１１は、図１０のＸ２−Ｘ２から見た断面図である。この変形例３の半導体装置では、２つのトランジスタからなる第１および第２半導体チップ４１，４２がそれぞれ備えられ、２つのトランジスタのエミッタ端子が１つの端子で共通とされている。   FIG. 10 is an internal configuration diagram illustrating a modified example (hereinafter referred to as “modified example 3”) of the semiconductor device illustrated in FIG. 8. 11 is a cross-sectional view as viewed from X2-X2 in FIG. In the semiconductor device of Modification 3, the first and second semiconductor chips 41 and 42 each including two transistors are provided, and the emitter terminals of the two transistors are shared by one terminal.

第１半導体チップ４１は、第１チップ搭載用内部リード４３上に搭載されている。詳細には、第１チップ搭載用内部リード４３の一端には、樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状のアイランド５１が形成され、アイランド５１上には、第１半導体チップ４１が搭載されている。第１半導体チップ４１の上面には、第１チップ接続用内部リード４４が接続されている。詳細には、第１チップ接続用内部リード４４の一端には、平坦部４４ａが形成され、平坦部４４ａは、第１半導体チップ４１を上方から臨むように配されるとともに、第１半導体チップ４１の上面とバンプ５３を介して電気的にそれぞれ接続されている。   The first semiconductor chip 41 is mounted on the first chip mounting internal lead 43. Specifically, an elongated rectangular or substantially rectangular island 51 extending along the longitudinal direction of the resin package 7 is formed at one end of the first chip mounting internal lead 43, and the first semiconductor chip is formed on the island 51. 41 is mounted. A first chip connecting internal lead 44 is connected to the upper surface of the first semiconductor chip 41. Specifically, a flat portion 44 a is formed at one end of the first chip connecting internal lead 44, and the flat portion 44 a is arranged so as to face the first semiconductor chip 41 from above, and the first semiconductor chip 41. Are electrically connected to each other via bumps 53.

同様に、第２半導体チップ４２は、第２チップ搭載用内部リード４５上に搭載されている。詳細には、第２チップ搭載用内部リード４５の一端には、樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状のアイランド５２が形成され、アイランド５２上には、第２半導体チップ４２が搭載されている。第２半導体チップ４２の上面には、第２チップ接続用内部リード４５が接続されている。詳細には、第２チップ接続用内部リード４５の一端には、平坦部４５ａが形成され、平坦部４５ａは、第２半導体チップ４２を上方から臨むように配されるとともに、第２半導体チップ４２の上面とバンプ５４を介して電気的に接続されている。   Similarly, the second semiconductor chip 42 is mounted on the second chip mounting internal lead 45. Specifically, an elongated rectangular or substantially rectangular island 52 extending along the longitudinal direction of the resin package 7 is formed at one end of the second chip mounting internal lead 45, and the second semiconductor chip is formed on the island 52. 42 is mounted. A second chip connecting internal lead 45 is connected to the upper surface of the second semiconductor chip 42. Specifically, a flat portion 45 a is formed at one end of the second chip connecting internal lead 45, and the flat portion 45 a is arranged so as to face the second semiconductor chip 42 from above, and the second semiconductor chip 42. Are electrically connected to each other via bumps 54.

各チップ搭載用内部リード４３，４５のアイランド５１，５２は、樹脂パッケージ７内で同一平面上に配置され、かつアイランド５１，５２の互いの端部が接近して並設されている。これにより、第１および第２半導体チップ４１，４２も、同一平面上に並設される。   The islands 51 and 52 of the chip mounting internal leads 43 and 45 are arranged on the same plane in the resin package 7, and the ends of the islands 51 and 52 are arranged close to each other. Thereby, the first and second semiconductor chips 41 and 42 are also arranged on the same plane.

両半導体チップ４１，４２の上面には、第３チップ接続用内部リード４７が接続されている。詳細には、第３チップ接続用内部リード４７の一端には、略矩形状の平坦部４７ａが形成され、平坦部４７ａは、各半導体チップ４１，４２を上方から臨むように配されるとともに、各半導体チップ４１，４２の上面とそれらを跨ぐようにしてバンプ５５，５６を介して電気的に接続されている。すなわち、上記したように、アイランド５１，５２は、樹脂パッケージ７内で同一平面上に配置されるため、第１および第２半導体チップ４１，４２も、同一平面上に並設される結果、それらの上面に第３チップ接続用内部リード４７を接続することが可能となる。   A third chip connecting internal lead 47 is connected to the upper surfaces of both the semiconductor chips 41, 42. Specifically, a substantially rectangular flat portion 47a is formed at one end of the third chip connecting internal lead 47, and the flat portion 47a is arranged so as to face the semiconductor chips 41 and 42 from above, The semiconductor chips 41 and 42 are electrically connected to the upper surfaces of the semiconductor chips 41 and 42 via bumps 55 and 56 so as to straddle them. That is, as described above, since the islands 51 and 52 are arranged on the same plane in the resin package 7, the first and second semiconductor chips 41 and 42 are also arranged on the same plane. It is possible to connect the third chip connecting internal lead 47 to the upper surface of the first chip.

なお、第１チップ搭載用内部リード４３は、一方のトランジスタの、たとえばコレクタ端子に相当し、第１チップ接続用内部リード４４は、ベース端子に相当し、第２チップ搭載用内部リード４５は、他方のトランジスタのコレクタ端子に相当し、第２チップ接続用内部リード４６は、ベース端子に相当し、第３チップ接続用内部リード４７は、一方および他方のトランジスタのエミッタ端子に相当する。すなわち、本変形例３では、第３チップ接続用内部リード４７によって両トランジスタのエミッタ端子を共通化して用いている。   The first chip mounting internal lead 43 corresponds to, for example, a collector terminal of one transistor, the first chip connecting internal lead 44 corresponds to a base terminal, and the second chip mounting internal lead 45 is The second chip connecting internal lead 46 corresponds to the base terminal, and the third chip connecting internal lead 47 corresponds to the emitter terminal of one and the other transistors. That is, in the third modification, the emitter terminals of both transistors are shared by the third chip connecting internal lead 47.

上記構成によれば、各搭載用内部リード４３，４５のアイランド５１，５２は、略長矩形状に形成されるため、全体として平面視において樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状になるように形成される。したがって、上記実施形態と同様に、両アイランド５１，５２において面積の拡大化が図られ、半導体チップ４１，４２から発せられる熱を外部に効果的に放出することができる。また、上記のようなワイヤレス構造を適用するようにすれば、たとえば□約０．９ｍｍの半導体チップからなる２つのトランジスタを収納することができる。   According to the above configuration, since the islands 51 and 52 of the mounting internal leads 43 and 45 are formed in a substantially long rectangular shape, as a whole, the long rectangular shape or the substantially rectangular shape extending along the longitudinal direction of the resin package 7 in a plan view. It is formed to have a shape. Accordingly, as in the above embodiment, the area of both islands 51 and 52 is increased, and the heat generated from the semiconductor chips 41 and 42 can be effectively released to the outside. Further, if the wireless structure as described above is applied, for example, two transistors made of a semiconductor chip of about 0.9 mm can be accommodated.

さらに、トランジスタのエミッタ端子を共通化することにより、半導体装置Ｓの外部に露出する端子数を減らすことができるので、部品コストの削減を図ることができる。なお、上記半導体装置Ｓにおいては、２つのトランジスタの共通となる端子は、エミッタ端子に限らず、コレクタ端子やベース端子でもよい。   Further, by sharing the emitter terminal of the transistor, the number of terminals exposed to the outside of the semiconductor device S can be reduced, so that the component cost can be reduced. In the semiconductor device S, the common terminal of the two transistors is not limited to the emitter terminal, but may be a collector terminal or a base terminal.

図１２は、図８に示す半導体装置Ｓの他の変形例（以下、「変形例４」という。）を示す内部構成図である。図１３は、図１２のＸ３−Ｘ３から見た断面図である。この変形例４の半導体装置では、上記変形例３の半導体装置と同様に、２つのトランジスタからなる第１および第２半導体チップ６１，６２をそれぞれ備えられているが、第１および第２半導体チップ６１，６２は、その上下面が互に逆となるように樹脂パッケージ７内に配されている。   FIG. 12 is an internal configuration diagram illustrating another modified example (hereinafter, referred to as “modified example 4”) of the semiconductor device S illustrated in FIG. 8. 13 is a cross-sectional view as seen from X3-X3 in FIG. Similar to the semiconductor device of Modification Example 3, the semiconductor device of Modification Example 4 includes first and second semiconductor chips 61 and 62 each including two transistors, but the first and second semiconductor chips are provided. 61 and 62 are arranged in the resin package 7 so that their upper and lower surfaces are opposite to each other.

すなわち、第１半導体チップ６１は、第１チップ搭載用内部リード６４の一端に形成された、樹脂パッケージ７の長手方向に延びる長矩形状のアイランド７１上に搭載されている。第１半導体チップ６１の上面には、第１チップ接続用内部リード６５および第２チップ接続用内部リード６６の一端にそれぞれ形成された平坦部６５ａ，６６ａが、半導体チップ６１を上方から臨むように配されるとともに、半導体チップ６１の上面とバンプ７３，７４を介して電気的にそれぞれ接続されている。   That is, the first semiconductor chip 61 is mounted on a long rectangular island 71 formed at one end of the first chip mounting internal lead 64 and extending in the longitudinal direction of the resin package 7. On the upper surface of the first semiconductor chip 61, flat portions 65a and 66a formed at one ends of the first chip connecting internal lead 65 and the second chip connecting internal lead 66 respectively face the semiconductor chip 61 from above. In addition, the upper surface of the semiconductor chip 61 and the bumps 73 and 74 are electrically connected to each other.

一方、第２半導体チップ６２は、第２チップ搭載用内部リード６７に搭載されているが、本変形例４では、半導体チップ６２のアイランド７２に対する搭載方向が、半導体チップ６１のそれと異なっている。すなわち、半導体チップ６１は、アイランド７１の上面にダイボンディング等で接続されているが、半導体チップ６２は、アイランド７２の下面にダイボンディング等で接続されている。   On the other hand, the second semiconductor chip 62 is mounted on the second chip mounting internal lead 67, but in the fourth modification, the mounting direction of the semiconductor chip 62 with respect to the island 72 is different from that of the semiconductor chip 61. That is, the semiconductor chip 61 is connected to the upper surface of the island 71 by die bonding or the like, while the semiconductor chip 62 is connected to the lower surface of the island 72 by die bonding or the like.

また、第２半導体チップ６２の下面に第３チップ接続用内部リード６８および第４チップ接続用内部リード６９が電気的に接続されている。すなわち、チップ接続用内部リード６８，６９の一端には、平坦部６８ａ，６９ａが形成され、平坦部６８ａ，６９ａは、半導体チップ６２の下面を下方から見上げるように配されるとともに、半導体チップ６２の下面にバンプ７５，７６を介して電気的にそれぞれ接続されている。   The third chip connecting internal lead 68 and the fourth chip connecting internal lead 69 are electrically connected to the lower surface of the second semiconductor chip 62. That is, flat portions 68a and 69a are formed at one ends of the chip connecting internal leads 68 and 69, and the flat portions 68a and 69a are arranged so that the lower surface of the semiconductor chip 62 is looked up from below, and the semiconductor chip 62 is provided. Are electrically connected via bumps 75 and 76, respectively.

すなわち、各半導体チップ６１，６２は、その上下面が互に逆となるように樹脂パッケージ７内に配され、第１チップ搭載用内部リード６４のアイランド７１は、樹脂パッケージ７の下面近傍に配され、第２チップ搭載用内部リード６７のアイランド７２は、樹脂パッケージ７の上面近傍に配されている。   That is, the semiconductor chips 61 and 62 are arranged in the resin package 7 so that their upper and lower surfaces are opposite to each other, and the island 71 of the first chip mounting internal lead 64 is arranged near the lower surface of the resin package 7. The island 72 of the second chip mounting internal lead 67 is disposed in the vicinity of the upper surface of the resin package 7.

なお、第１チップ搭載用内部リード６４は、一方のトランジスタのたとえばコレクタ端子に相当し、第１チップ接続用内部リード６５は、ベース端子に相当し、第２チップ接続用内部リード６６は、エミッタ端子に相当し、第２チップ搭載用内部リード６７は、他方のトランジスタのコレクタ端子に相当し、第３チップ接続用内部リード６８は、ベース端子に相当し、第４チップ接続用内部リード６９は、エミッタ端子に相当する。   The first chip mounting internal lead 64 corresponds to, for example, a collector terminal of one transistor, the first chip connecting internal lead 65 corresponds to a base terminal, and the second chip connecting internal lead 66 is an emitter. The second chip mounting internal lead 67 corresponds to the terminal, the third chip connecting internal lead 68 corresponds to the base terminal, and the fourth chip connecting internal lead 69 corresponds to the collector terminal of the other transistor. Corresponds to the emitter terminal.

各内部リード６４〜６８は、樹脂パッケージ７の外部に露出された外部リード２９〜３３にそれぞれ連続させられ、また、第４チップ接続用内部リード６９は、外部リード２９と外部リード３１との間の側面Ｓｃから外部に延びた外部リード７０に連続させられている。   The internal leads 64 to 68 are respectively connected to the external leads 29 to 33 exposed to the outside of the resin package 7, and the fourth chip connecting internal lead 69 is between the external lead 29 and the external lead 31. It is made to continue with the external lead 70 extended outside from the side surface Sc.

この変形例４においては、各半導体チップ６１，６２は、その上下面が互に逆となるように樹脂パッケージ７内に配されている。しかし、各搭載用内部リード６４，６７のアイランド７１，７２は、全体として平面視において樹脂パッケージ７の長手方向に沿って延びる長矩形状ないし略長矩形状になるように形成される。したがって、上記実施形態と同様に、両アイランド７１，７２において面積の拡大化が図られ、各半導体チップ６１，６２から発せられる熱を外部に効果的に放出することができる。   In the fourth modification, the semiconductor chips 61 and 62 are arranged in the resin package 7 so that their upper and lower surfaces are opposite to each other. However, the islands 71 and 72 of the mounting internal leads 64 and 67 are formed so as to have a long rectangular shape or a substantially long rectangular shape extending along the longitudinal direction of the resin package 7 as a whole in plan view. Therefore, as in the above embodiment, the area of both islands 71 and 72 is increased, and the heat generated from each semiconductor chip 61 and 62 can be effectively released to the outside.

しかも、この変形例４によれば、第１チップ搭載用内部リード６４のアイランド７１は、樹脂パッケージ７の下面近傍に配され、第２チップ搭載用内部リード６７のアイランド７２は、樹脂パッケージ７の上面近傍に配されているため、各半導体チップ６１，６２が樹脂パッケージ７内で上下に離れて配されることになる。そのため、内部リード６４〜６９が偏って樹脂パッケージ７内に配される構成に比べ、半導体チップ６１，６２の各チップ搭載用内部リード６４，６７による放熱性をより高めることができる。   Moreover, according to the fourth modification, the island 71 of the first chip mounting internal lead 64 is arranged near the lower surface of the resin package 7, and the island 72 of the second chip mounting internal lead 67 is connected to the resin package 7. Since the semiconductor chips 61 and 62 are arranged in the vicinity of the upper surface, the semiconductor chips 61 and 62 are arranged apart from each other in the resin package 7. Therefore, the heat dissipation by the chip mounting internal leads 64 and 67 of the semiconductor chips 61 and 62 can be further improved as compared with the configuration in which the internal leads 64 to 69 are biased and arranged in the resin package 7.

以上のように、本第２実施形態においては、内部リードによって半導体チップを上下方向から挟み込む立体的な構成とすることにより、放熱性に優れ、かつ半導体チップを複数備えることが可能な半導体装置Ｓを提供することができる。なお、樹脂パッケージ７内に設けられる半導体チップの数は、上記２個に限らず、それ以上の数の半導体チップを備えるようにしてもよい。また、それに応じて半導体装置Ｓから外部に露出する端子数は、２端子あるいは７端子以上の端子を有するようにしてもよい。   As described above, in the second embodiment, the semiconductor device S is excellent in heat dissipation and can include a plurality of semiconductor chips by adopting a three-dimensional configuration in which the semiconductor chip is sandwiched from above and below by the internal leads. Can be provided. The number of semiconductor chips provided in the resin package 7 is not limited to the above two, and a larger number of semiconductor chips may be provided. Further, the number of terminals exposed from the semiconductor device S to the outside may have two terminals or seven or more terminals.

次に、上記第２実施形態に係る半導体装置の製造方法を、変形例４の半導体装置に基づいて簡単に説明する。上記半導体装置の製作には、たとえば、図１４に示すように、一定方向に延びた長尺状の、たとえば銅からなる薄板８１に対して打ち抜きプレス加工を施した後、所定のフォーミング加工を施すことにより、各内部リード６４〜６９および外部リード２９〜３３，７０の原型となる部分を形成する。この場合、各チップ搭載用内部リード６４，６７は、その端部に矩形状のアイランド７１，７２を備えるように形成する。なお、図中、８２は送り穴を示す。   Next, a method for manufacturing the semiconductor device according to the second embodiment will be briefly described based on the semiconductor device of Modification 4. In the manufacture of the semiconductor device, for example, as shown in FIG. 14, a long thin plate 81 made of copper, for example, extending in a certain direction is punched and subjected to a predetermined forming process. As a result, the original portions of the internal leads 64 to 69 and the external leads 29 to 33 and 70 are formed. In this case, the chip mounting internal leads 64 and 67 are formed so as to have rectangular islands 71 and 72 at their ends. In the figure, 82 indicates a feed hole.

次いで、各チップ搭載用内部リード６４，６７のアイランド７１，７２の上面に半導体チップ６１，６２を、たとえば接着剤を用いて接続する。そして、半導体チップ６１，６２の上面に、たとえば、Ａｇからなるバンプ７３〜７６を形成し成長させる。   Next, the semiconductor chips 61 and 62 are connected to the upper surfaces of the islands 71 and 72 of the chip mounting internal leads 64 and 67 using, for example, an adhesive. Then, bumps 73 to 76 made of, for example, Ag are formed and grown on the upper surfaces of the semiconductor chips 61 and 62.

その後、薄板８１の長手方向に延びる一点破線で示す折り返しラインＬ１に沿って、図１５に示すように、薄板８１の個片８３を反転軸Ｃを中心にして反転させる。これにより、半導体チップ６２のバンプ７５，７６は、チップ接続用内部リード６８，６９の各平坦部６８ａ，６９ａに接続される。同様に、半導体チップ６１のバンプ７３，７４も、チップ接続用内部リード６５，６６の各平坦部６５ａ，６６ａに接続される。なお、上記個片８３の大きさは、個片８を折り返したときに各半導体チップ６１，６２が各バンプ７３〜７６を介して適切に各平坦部６５ａ，６６ａ，６８ａ，６９ａに接続されるように、予め設定されて形成されている。   Thereafter, the individual piece 83 of the thin plate 81 is reversed about the reversal axis C as shown in FIG. 15 along a folding line L1 indicated by a one-dot broken line extending in the longitudinal direction of the thin plate 81. Thereby, the bumps 75 and 76 of the semiconductor chip 62 are connected to the flat portions 68a and 69a of the chip connecting internal leads 68 and 69, respectively. Similarly, the bumps 73 and 74 of the semiconductor chip 61 are also connected to the flat portions 65a and 66a of the chip connecting internal leads 65 and 66, respectively. The size of the piece 83 is such that when the piece 8 is folded, the semiconductor chips 61 and 62 are appropriately connected to the flat portions 65a, 66a, 68a, and 69a via the bumps 73 to 76, respectively. In this way, it is preset and formed.

次に、各半導体チップ６１，６２、各内部リード６４〜６９を所定の金型を用いて熱硬化性樹脂によりパッケージングを行い、樹脂パッケージ７を形成する。そして、外部に露出している各外部リード２９〜３３，７０をハンダメッキし、タイバー等の不要な部位を除去する等の工程を経て、図１２および図１３に示すような半導体装置Ｓを得る。   Next, the semiconductor chips 61 and 62 and the internal leads 64 to 69 are packaged with a thermosetting resin using a predetermined mold, and the resin package 7 is formed. Then, the semiconductor leads S as shown in FIGS. 12 and 13 are obtained through processes such as solder plating of the external leads 29 to 33 and 70 exposed to the outside and removing unnecessary parts such as tie bars. .

このように、薄板８１の個片８３を折り返すことにより、半導体チップ６１，６２を各内部リード６５，６６，６８，６９の平坦部６５ａ，６６ａ，６８ａ，６９ａに対して精度よく接続することができる。なお、上記方法は、上述した第１および第２実施形態に示した半導体装置Ｓに適用することが可能である。   In this way, by folding back the individual piece 83 of the thin plate 81, the semiconductor chips 61, 62 can be accurately connected to the flat portions 65a, 66a, 68a, 69a of the internal leads 65, 66, 68, 69. it can. The method can be applied to the semiconductor device S shown in the first and second embodiments described above.

もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。たとえば、半導体チップとしては、上記したダイオードやトランジスタに限らない。また、ダイオードの種類としては、たとえばスイッチングダイオードやショットキーバリアダイオード等を適用することができるが、これらに限定されるものではない。また、トランジスタとしては、たとえばＭＯＳ ＦＥＴやバイポーラトランジスタ等が適用できるが、同様に、これらに限定されるものではない。   Of course, the scope of the present invention is not limited to the embodiment described above. For example, the semiconductor chip is not limited to the above-described diode or transistor. Moreover, as a kind of diode, although a switching diode, a Schottky barrier diode, etc. can be applied, for example, it is not limited to these. Further, as the transistor, for example, a MOS FET or a bipolar transistor can be applied, but it is not limited to these as well.

１ チップ搭載用内部リード
２ 一方のチップ接続用内部リード
３ 他方のチップ接続用内部リード
４ アイランド
５ 半導体チップ
７ 樹脂パッケージ
Ｓ 半導体装置 DESCRIPTION OF SYMBOLS 1 Internal lead for chip mounting 2 Internal lead for one chip connection 3 Internal lead for the other chip connection 4 Island 5 Semiconductor chip 7 Resin package S Semiconductor device

Claims (2)

第１および第２半導体チップと、上記各半導体チップをそれぞれ搭載する第１および第２チップ搭載用内部リードと、上記各半導体チップの上面に電気的にそれぞれ接続された複数のチップ接続用内部リードと、上記各半導体チップおよび上記各内部リードを包み込むとともに平面視長矩形状とした樹脂パッケージとを備え、
上記各チップ搭載用内部リードの端部は、全体として平面視において上記樹脂パッケージの長手方向に沿って延びる長矩形状ないし略長矩形状になるように形成されており、
上記チップ搭載用内部リードの端部は、全体として平面視において上記樹脂パッケージの底面積全体に対して約５０％以上を占有し、かつ、
上記各半導体チップは、その上下面が互に逆となるように上記樹脂パッケージ内に配され、
上記第１チップ搭載用内部リードの端部は、上記樹脂パッケージの下面近傍に配され、
上記第２チップ搭載用内部リードの端部は、上記樹脂パッケージの上面近傍に配されていることを特徴とする、半導体装置。 First and second semiconductor chips, first and second chip mounting internal leads for mounting each of the semiconductor chips, and a plurality of chip connecting internal leads electrically connected to the top surfaces of the semiconductor chips, respectively. And a resin package enclosing each semiconductor chip and each internal lead and having a rectangular shape in plan view,
The end of each chip mounting internal lead is formed in a long rectangular shape or a substantially long rectangular shape extending along the longitudinal direction of the resin package as a whole in plan view,
The end of the chip mounting internal lead occupies about 50% or more of the entire bottom area of the resin package in plan view as a whole, and
Each of the semiconductor chips is arranged in the resin package so that the upper and lower surfaces thereof are opposite to each other,
The end of the first chip mounting internal lead is disposed near the lower surface of the resin package,
An end of the second chip mounting internal lead is disposed in the vicinity of the upper surface of the resin package. 半導体チップと、この半導体チップを搭載するチップ搭載用内部リードと、上記半導体チップの上面に電気的に直接接続されたチップ接続用内部リードと、上記半導体チップおよび上記各内部リードを包み込むとともに平面視長矩形状とした樹脂パッケージとを備え、
上記チップ搭載用内部リードは、上記樹脂パッケージの長手方向に沿って延びる長矩形状ないし略長矩形状に形成された端部を含んでおり、
上記チップ搭載用内部リードには、上記樹脂パッケージの短手方向に向けて上記樹脂パッケージの外部に延出する外部リードが連続しており、
平面視における上記チップ搭載用内部リードの面積は、上記樹脂パッケージの底面積に対して約５０％以上とされており、かつ、
上記外部リードの上記樹脂パッケージの長手方向に沿う幅は、上記チップ搭載用内部リードの上記樹脂パッケージの長手方向に沿う幅と同等であることを特徴とする、半導体装置。 A semiconductor chip, a chip mounting internal lead for mounting the semiconductor chip, a chip connecting internal lead electrically connected directly to the upper surface of the semiconductor chip, and enveloping the semiconductor chip and each internal lead and in plan view A long rectangular resin package,
The chip mounting internal lead includes an end portion formed in a long rectangular shape or a substantially long rectangular shape extending along a longitudinal direction of the resin package,
The lead for mounting the chip is continuous with an external lead extending outside the resin package in the short direction of the resin package.
The area of the chip mounting internal lead in plan view is about 50% or more with respect to the bottom area of the resin package, and
The width of the external lead along the longitudinal direction of the resin package is equal to the width of the internal lead for chip mounting along the longitudinal direction of the resin package.
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