JP5329497B2 - Switching transistor control circuit - Google Patents

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本発明はスイッチングトランジスタの制御回路に関する。   The present invention relates to a switching transistor control circuit.

図１（ａ）に、負荷１４への電力供給をオンオフするためのスイッチングトランジスタＭ１とその制御回路１１とを示す。従来、図１（ｂ）に示すようなイネーブル信号を直接スイッチングトランジスタＭ１に入力する制御方法が知られている。しかし、イネーブル信号を直接入力すると、スイッチングトランジスタＭ１が急激にオンするため、電源ＶDDから負荷１４に突入電流が流れて、負荷１４の素子を破壊する恐れがあるため好ましくない。 FIG. 1A shows a switching transistor M1 for turning on / off the power supply to the load 14 and its control circuit 11. Conventionally, a control method is known in which an enable signal as shown in FIG. 1B is directly input to the switching transistor M1. However, if the enable signal is directly input, the switching transistor M1 is suddenly turned on, which may cause an inrush current to flow from the power source V DD to the load 14 and destroy the elements of the load 14.

そこで、この様な突入電流を防止する、図２（ａ）に示すような制御回路２１が知られている。制御回路２１は、スイッチングトランジスタＭ１のソース端にソースが接続され、スイッチングトランジスタＭ１のゲート端にドレインが接続され、イネーブル信号入力端子にゲートが接続される制御トランジスタＭ２と、スイッチングトランジスタＭ１のゲート端に接続される定電流回路２２を具備する。トランジスタＭ５のゲートには、トランジスタＭ２に入力されるイネーブル信号の反転信号が入力される。   Therefore, a control circuit 21 as shown in FIG. 2A that prevents such an inrush current is known. The control circuit 21 includes a control transistor M2 having a source connected to the source terminal of the switching transistor M1, a drain connected to the gate terminal of the switching transistor M1, and a gate connected to the enable signal input terminal, and a gate terminal of the switching transistor M1. A constant current circuit 22 connected to An inverted signal of the enable signal input to the transistor M2 is input to the gate of the transistor M5.

イネーブル信号がＬＯＷの場合は、制御トランジスタＭ２はオンとなり、スイッチングトランジスタＭ１のゲート電位は電源ＶDD程度になるためオフとなる。 When the enable signal is LOW, the control transistor M2 is turned on, and the switching transistor M1 is turned off because the gate potential of the switching transistor M1 is about the power supply VDD .

イネーブル信号がＬＯＷからＨＩＧＨになると、図２（ｂ）に示すように、制御トランジスタＭ２はオフとなり、定電流回路２２のトランジスタＭ５もオフとなり、定電流回路２２はトランジスタＭ３の性能で定まるゲートドライブ電流ＩGDを流し始める。その結果、スイッチングトランジスタＭ１のゲート電位がゲート容量とＩGDで決まる速度で緩やかに下降し、一定期間経過後ゲート電圧がＶDD−ＶTHとなると、スイッチングトランジスタＭ１がオンし、出力電流ＩOUTを緩やかに流し始め突入電流の発生を抑制することが可能になる。この仕組みは一般にソフトスタートと称されている。 When the enable signal changes from LOW to HIGH, as shown in FIG. 2B, the control transistor M2 is turned off, the transistor M5 of the constant current circuit 22 is also turned off, and the constant current circuit 22 is gate drive determined by the performance of the transistor M3. The current I GD starts to flow. As a result, the gate potential of the switching transistor M1 gradually drops at a speed determined by the gate capacitance and I GD , and when the gate voltage becomes V DD −V TH after a certain period of time, the switching transistor M1 is turned on and the output current I OUT It is possible to suppress the occurrence of inrush current. This mechanism is generally called soft start.

しかし、図２（ａ）に示したソフトスタート可能な制御回路２１では、スイッチングトランジスタＭ１のゲート電圧がＶDD−ＶTHとなるまでの一定期間が経過しなければスイッチングトランジスタＭ１がオンしないという問題がある。そのため、ゲートドライブ電流ＩGDの設定値にもよるが、一般に数百μｓｅｃ〜数ｍｓｅｃの時間を要し、イネーブル信号をＨＩＧＨにしてから所定の出力電圧になるまでのタイムラグが発生する。 However, in the control circuit 21 capable of soft start shown in FIG. 2A, the switching transistor M1 is not turned on unless a certain period of time elapses until the gate voltage of the switching transistor M1 becomes V DD -V TH. There is. Therefore, although it depends on the set value of the gate drive current I GD , generally, it takes a time of several hundred μsec to several msec, and a time lag from when the enable signal is set to HIGH until a predetermined output voltage is reached occurs.

本発明は、このような課題に鑑みてなされたもので、その目的とするところは、イネーブル信号をＨＩＧＨにしてから急速にスイッチングトランジスタをオンし、かつ突入電流を防止することが可能なスイッチングトランジスタの制御回路を提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to provide a switching transistor capable of rapidly turning on the switching transistor and preventing an inrush current after setting the enable signal to HIGH. It is to provide a control circuit.

上記の課題を解決するために、請求項１に記載の発明は、負荷への電力供給のオンオフをするスイッチングトランジスタの制御回路であって、前記スイッチングトランジスタに電流が流れたことを検出する電流検出回路と、前記スイッチングトランジスタのゲートに接続され、イネーブル信号の反転信号に応答して前記スイッチングトランジスタのゲート電位を低下させるように所定の電流を流す定電流回路と、前記スイッチングトランジスタのソース端にソースが接続され、前記スイッチングトランジスタのゲート端にドレインが接続され、イネーブル信号入力端子にゲートが接続される制御トランジスタと、を備え、前記反転信号に応答して前記定電流回路が第１の電流を流し、前記電流検出回路が前記スイッチングトランジスタに電流が流れたことを検出すると、前記定電流回路が前記第１の電流よりも小さい第２の電流を流すように自己制御し、前記定電流回路は、カレントミラー回路であり、前記カレントミラー回路のダイオード接続されていない側のトランジスタ回路が、ゲートとソースを共通とする小電流発生用トランジスタと大電流発生用トランジスタと、を含み、前記電流検出回路は、前記スイッチングトランジスタのソース端にソースが接続され、前記制御トランジスタのドレイン端にゲートが接続される電流検出トランジスタと、前記電流検出トランジスタのドレイン端と接地の間に接続される電流検出容量素子と、前記電流検出トランジスタのドレイン端にドレインが接続され、接地にソース端が接続され、前記イネーブル信号の反転信号がゲートに入力されるトランジスタと、前記電流検出トランジスタのドレイン端の信号が入力される反転器と、前記小電流発生用トランジスタのドレイン端にドレインが接続され、前記反転器の出力がゲートに入力され、前記大電流発生用トランジスタのドレイン端にソースが接続されるゲートドライブ電流制御トランジスタと、を含むことを特徴とする。 In order to solve the above-mentioned problem, the invention according to claim 1 is a switching transistor control circuit for turning on / off power supply to a load, and detects current flowing through the switching transistor. A circuit, a constant current circuit connected to the gate of the switching transistor and flowing a predetermined current so as to lower the gate potential of the switching transistor in response to an inverted signal of the enable signal, and a source at the source terminal of the switching transistor A control transistor having a drain connected to a gate terminal of the switching transistor and a gate connected to an enable signal input terminal, and the constant current circuit generates a first current in response to the inverted signal. The current detection circuit supplies current to the switching transistor. When it is detected that the flow, the self-controlled to a constant current circuit supplying a second current smaller than the first current, the constant current circuit is a current mirror circuit, a diode of the current mirror circuit The transistor circuit on the unconnected side includes a small current generating transistor and a large current generating transistor having a common gate and source, and the source is connected to the source terminal of the switching transistor. A current detection transistor having a gate connected to the drain end of the control transistor; a current detection capacitor connected between the drain end of the current detection transistor and ground; and a drain connected to the drain end of the current detection transistor The source terminal is connected to ground, and the inverted signal of the enable signal is input to the gate. A drain connected to the drain terminal of the small current generating transistor, the output of the inverter is input to the gate, and the large current And a gate drive current control transistor having a source connected to the drain end of the generation transistor .

本発明によれば、イネーブル信号をＨＩＧＨにしてから急速にスイッチングトランジスタをオンし、かつ突入電流を防止することを可能にする。   According to the present invention, it is possible to quickly turn on the switching transistor and prevent an inrush current after setting the enable signal to HIGH.

（ａ）は従来のスイッチングトランジスタの制御回路を示し、（ｂ）はイネーブル信号がＬＯＷからＨＩＧＨになったときのスイッチングトランジスタ、制御回路、負荷の電流および電圧の変化を示す図である。(A) shows the control circuit of the conventional switching transistor, (b) is a figure which shows the change of the current and voltage of a switching transistor, a control circuit, and load when an enable signal changes from LOW to HIGH. （ａ）は従来のソフトスタートを行うスイッチングトランジスタの制御回路を示し、（ｂ）はイネーブル信号がＬＯＷからＨＩＧＨになったときのスイッチングトランジスタ、制御回路、負荷の電流および電圧の変化を示す図である。(A) shows the control circuit of the conventional switching transistor which performs soft start, (b) is a figure which shows the change of the switching transistor, control circuit, load current and voltage when the enable signal changes from LOW to HIGH. is there. （ａ）は本発明の実施例に係るスイッチングトランジスタの制御回路を示し、（ｂ）はイネーブル信号がＬＯＷからＨＩＧＨになったときのスイッチングトランジスタ、制御回路、負荷の電流および電圧の変化を示す図である。(A) shows the control circuit of the switching transistor according to the embodiment of the present invention, (b) is a diagram showing changes in the switching transistor, control circuit, load current and voltage when the enable signal changes from LOW to HIGH. It is.

以下、本発明の実施の形態について、詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail.

図３（ａ）に、本発明の実施形態に係るスイッチングトランジスタの制御回路１を示す。制御回路１は、制御トランジスタＭ２、定電流回路２、および電流検出回路３で構成される。   FIG. 3A shows a switching transistor control circuit 1 according to an embodiment of the present invention. The control circuit 1 includes a control transistor M2, a constant current circuit 2, and a current detection circuit 3.

制御トランジスタＭ２は、スイッチングトランジスタＭ１のソース端にソースが接続され、スイッチングトランジスタＭ１のゲート端にドレインが接続され、イネーブル信号入力端子にゲートが接続されている。   The control transistor M2 has a source connected to the source terminal of the switching transistor M1, a drain connected to the gate terminal of the switching transistor M1, and a gate connected to the enable signal input terminal.

定電流回路２は、ソースとゲートを共通とするトランジスタＭ３およびトランジスタＭ６とダイオード接続されたトランジスタＭ４とのゲート同士が接続されたカレントミラー回路である。トランジスタＭ６は、トランジスタＭ３よりも大きい電流を流すことができ、例えば、トランジスタＭ３に対して１６倍の電流容量を有することが好ましい。トランジスタＭ３のドレインは、制御トランジスタＭ２のドレインに接続されている。トランジスタＭ５は、ドレインとソースがトランジスタＭ３、Ｍ４のゲートとソースとにそれぞれ接続され、ゲートがイネーブル信号の反転信号入力端子に接続されている。   The constant current circuit 2 is a current mirror circuit in which the gates of the transistor M3 having a common source and gate and the transistor M6 and the diode-connected transistor M4 are connected to each other. The transistor M6 can flow a current larger than that of the transistor M3. For example, the transistor M6 preferably has a current capacity 16 times that of the transistor M3. The drain of the transistor M3 is connected to the drain of the control transistor M2. The transistor M5 has a drain and a source connected to the gates and sources of the transistors M3 and M4, respectively, and a gate connected to the inverted signal input terminal of the enable signal.

電流検出回路３は、スイッチングトランジスタＭ１に電流が流れたことを検出する。トランジスタＭ７は、ソースがスイッチングトランジスタＭ１のソースに、ゲートが制御トランジスタＭ２のドレインに、ドレインがドランジスタＭ８のドレイン、一方がグラウンドに接続されたコンデンサＣDET、反転器の入力端子にそれぞれ接続されている。トランジスタＭ８は、ゲートがイネーブル信号の反転信号入力端子に、ソースがグラウンドにそれぞれ接続されている。トランジスタＭ９は、ゲートが反転器の出力端子に、ドレインがトランジスタＭ３のドレインに、ソースがトランジスタＭ６のドレインにそれぞれ接続されている。 The current detection circuit 3 detects that a current has flowed through the switching transistor M1. Transistor M7 has a source to the source of the switching transistor M1, the drain of the gate control transistors M2, the drain of drain Doranjisuta M8, one capacitor C DET connected to ground, is connected to the input terminal of the inverter Yes. The transistor M8 has a gate connected to the inverted signal input terminal of the enable signal and a source connected to the ground. The transistor M9 has a gate connected to the output terminal of the inverter, a drain connected to the drain of the transistor M3, and a source connected to the drain of the transistor M6.

次に、制御回路１の動作について説明する。
（１）イネーブル信号がＬＯＷの場合
・イネーブル信号の反転信号によりトランジスタＭ８はオンし、コンデンサＣDETの上のノードＣTの電位はグラウンドと等電位になり、反転器の出力ＡＣＴはＨＩＧＨとなり、トランジスタＭ９はオンする。
・イネーブル信号の反転信号によりトランジスタＭ５はオンし、トランジスタＭ３、Ｍ４、Ｍ６のゲート電位はグラウンドと等電位になり、トランジスタＭ３、Ｍ４、Ｍ６はオフし、定電流回路２に流入する電流ＩGDはゼロになる。
・イネーブル信号によりトランジスタＭ２はオンし、トランジスタＭ１、Ｍ７のゲート電位はＶDDからＭ２のドレイン−ソース電圧ＶDSを引いた大きさになり、スイッチングトランジスタＭ１、トランジスタＭ７はオフし、負荷４に流入する電流ＩOUTはゼロとなる。
（２）イネーブル信号がＨＩＧＨになった直後
図３（ｂ）に、イネーブル信号がＬＯＷからＨＩＧＨになったときのスイッチングトランジスタＭ１、制御回路１、負荷４の電流および電圧の変化を示す。
・イネーブル信号によりトランジスタＭ２はオフする。
・トランジスタＭ８はオフし、ノードＣTの電位はグラウンドと等電位になり、反転器の出力ＡＣＴはＨＩＧＨとなり、トランジスタＭ９はオンする。
・イネーブル信号の反転信号によりトランジスタＭ５はオフし、トランジスタＭ３、Ｍ４、Ｍ６のゲート電位はＭ４とＩBIASで決まる電位ＶBIASと等電位となってトランジスタＭ３、Ｍ４、Ｍ６はオンとなり、並列接続されたトランジスタＭ３、Ｍ６の能力に応じたＩGD（大）が流れる。
・トランジスタＭ１、Ｍ７は、電流ＩGD（大）によって急速にゲート容量へ電荷が蓄えられて急速にオンになり、電流ＩOUT、ＩDETが流れる。
（３）ＩOUT、ＩDETが流れた後
・電流ＩDETによりコンデンサＣDETに電荷が蓄えられ、ノードＣTの電位が上がり、反転器の出力ＡＣＴはＬＯＷになり、トランジスタＭ９はオフし、トランジスタＭ６に電流が流れなくなる。そのため、電流ＩGDは、トランジスタＭ３のみの能力に応じたＩGD（小）に切り替わる。
・トランジスタＭ１、Ｍ７のゲート電位は、トランジスタＭ３の能力に応じたＩGD（小）によって緩やかに上昇する。
・スイッチングトランジスタＭ１のゲート電位がスイッチングトランジスタＭ１を完全にオンする電位となり、負荷４に対する所望の電流ＩOUT、電圧ＶOUTが得られる。 Next, the operation of the control circuit 1 will be described.
(1) transistor M8 by an inverted signal when the enable signal is LOW · enable signal turns on, the potential of the node C T on the capacitor C DET becomes ground and equipotential output ACT inverters becomes HIGH, The transistor M9 is turned on.
The transistor M5 is turned on by the inverted signal of the enable signal, the gate potentials of the transistors M3, M4, and M6 are equal to the ground, the transistors M3, M4, and M6 are turned off, and the current I GD that flows into the constant current circuit 2 Becomes zero.
Transistor M2 by the enable signal is turned on, the gate potential of the transistor M1, M7 drain of M2 from V DD - be as large minus the source voltage V DS, the switching transistor M1, the transistor M7 is turned off, the load 4 The flowing current I OUT becomes zero.
(2) Immediately after the enable signal becomes HIGH FIG. 3B shows changes in the current and voltage of the switching transistor M1, the control circuit 1, and the load 4 when the enable signal changes from LOW to HIGH.
The transistor M2 is turned off by the enable signal.
Transistor M8 is turned off, the potential of the node C T becomes equipotential with ground, the output ACT inverters becomes HIGH, transistor M9 is turned on.
The transistor M5 is turned off by the inverted signal of the enable signal, the gate potentials of the transistors M3, M4, and M6 become equal to the potential V BIAS determined by M4 and I BIAS , and the transistors M3, M4, and M6 are turned on and connected in parallel I GD (large) corresponding to the capabilities of the transistors M3 and M6 thus made flows.
The transistors M1 and M7 are rapidly turned on because the charge is rapidly stored in the gate capacitance by the current I GD (large), and the currents I OUT and I DET flow.
(3) I OUT, the charge in the capacitor C DET by-current I DET After I DET flows is stored, raises the potential of the node C T, the output ACT inverters becomes to LOW, the transistor M9 is turned off, No current flows through the transistor M6. Therefore, the current I GD is switched to I GD (small) corresponding to the capability of only the transistor M3.
The gate potentials of the transistors M1 and M7 rise gently due to I GD (small) corresponding to the capability of the transistor M3.
The gate potential of the switching transistor M1 becomes a potential at which the switching transistor M1 is completely turned on, and a desired current I OUT and voltage V OUT for the load 4 are obtained.

このように、本発明のスイッチングトランジスタの制御回路１では、突入電流を防止しながら、イネーブル信号をＨＩＧＨにしてから所望の電流ＩOUT、電圧ＶOUTになるまでのタイムラグをより小さくすることができる。 As described above, in the switching transistor control circuit 1 of the present invention, the time lag from when the enable signal is changed to HIGH to the desired current I OUT and voltage V OUT can be further reduced while preventing inrush current. .

本発明は、トランジスタを使用したスイッチのゲート駆動回路として好適である。   The present invention is suitable as a gate drive circuit for a switch using a transistor.

１、１１、２１ 制御回路
２、２２ 定電流回路
３ 電流検出回路
４、１４、２４ 負荷 1, 11, 21 Control circuit 2, 22 Constant current circuit 3 Current detection circuit 4, 14, 24 Load

Claims (1)

負荷への電力供給のオンオフをするスイッチングトランジスタの制御回路であって、
前記スイッチングトランジスタに電流が流れたことを検出する電流検出回路と、
前記スイッチングトランジスタのゲートに接続され、イネーブル信号の反転信号に応答して前記スイッチングトランジスタのゲート電位を低下させるように所定の電流を流す定電流回路と、
前記スイッチングトランジスタのソース端にソースが接続され、前記スイッチングトランジスタのゲート端にドレインが接続され、イネーブル信号入力端子にゲートが接続される制御トランジスタと、
を備え、前記反転信号に応答して前記定電流回路が第１の電流を流し、前記電流検出回路が前記スイッチングトランジスタに電流が流れたことを検出すると、前記定電流回路が前記第１の電流よりも小さい第２の電流を流すように自己制御し、
前記定電流回路は、カレントミラー回路であり、
前記カレントミラー回路のダイオード接続されていない側のトランジスタ回路が、ゲートとソースを共通とする小電流発生用トランジスタと大電流発生用トランジスタと、
を含み、
前記電流検出回路は、
前記スイッチングトランジスタのソース端にソースが接続され、前記制御トランジスタのドレイン端にゲートが接続される電流検出トランジスタと、
前記電流検出トランジスタのドレイン端と接地の間に接続される電流検出容量素子と、
前記電流検出トランジスタのドレイン端にドレインが接続され、接地にソース端が接続され、前記イネーブル信号の反転信号がゲートに入力されるトランジスタと、
前記電流検出トランジスタのドレイン端の信号が入力される反転器と、
前記小電流発生用トランジスタのドレイン端にドレインが接続され、前記反転器の出力がゲートに入力され、前記大電流発生用トランジスタのドレイン端にソースが接続されるゲートドライブ電流制御トランジスタと、
を含むことを特徴とするスイッチングトランジスタの制御回路。 A switching transistor control circuit for turning on and off power supply to a load,
A current detection circuit for detecting that a current flows through the switching transistor;
A constant current circuit that is connected to the gate of the switching transistor and flows a predetermined current so as to lower the gate potential of the switching transistor in response to an inverted signal of the enable signal;
A control transistor having a source connected to a source terminal of the switching transistor, a drain connected to a gate terminal of the switching transistor, and a gate connected to an enable signal input terminal;
And the constant current circuit passes a first current in response to the inverted signal, and the constant current circuit detects that the current has flowed through the switching transistor, the constant current circuit detects the first current. Self-control to flow a smaller second current ,
The constant current circuit is a current mirror circuit;
The transistor circuit on the non-diode-connected side of the current mirror circuit has a small current generating transistor and a large current generating transistor having a common gate and source,
Including
The current detection circuit includes:
A current detection transistor having a source connected to a source terminal of the switching transistor and a gate connected to a drain terminal of the control transistor;
A current detection capacitive element connected between the drain end of the current detection transistor and the ground;
A transistor having a drain connected to a drain terminal of the current detection transistor, a source terminal connected to the ground, and an inverted signal of the enable signal input to a gate;
An inverter to which a signal at the drain end of the current detection transistor is input;
A gate drive current control transistor having a drain connected to a drain terminal of the small current generating transistor, an output of the inverter input to a gate, and a source connected to a drain terminal of the large current generating transistor;
A control circuit for a switching transistor , comprising:
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