JP5298143B2 - Judgment feedback type automatic equalizer evaluation apparatus and judgment feedback type automatic equalizer evaluation method - Google Patents
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Abstract
Description
本発明は、判定帰還型自動等化器を評価する装置及び判定帰還型自動等化器を評価する方法に関する。 The present invention relates to an apparatus for evaluating a decision feedback type automatic equalizer and a method for evaluating a decision feedback type automatic equalizer.
デジタル信号は伝送路による様々な影響を受けて歪んでしまう。このようなデジタル信号の歪みに対処するための技術としてよく知られているものに、プリエンファシスや判定帰還型自動等化がある。プリエンファシスは、伝送路の影響による信号の歪みを見越して、信号が受信側に届いたときに最適な信号波形となるようにあらかじめ送信側で伝送路による信号の歪とは逆方向に積極的に信号を歪ませておく技術である。プリエンファシスは伝送路による信号への影響が既知であるときには有効な技術であるが、伝送路の影響が未知の場合や時間的に変動する場合には適用が困難である。 Digital signals are distorted due to various influences of the transmission path. Well-known techniques for dealing with such digital signal distortion include pre-emphasis and decision feedback automatic equalization. In pre-emphasis, in anticipation of signal distortion due to the influence of the transmission path, the transmission side is proactive in the opposite direction to the signal distortion on the transmission path in advance so that an optimal signal waveform is obtained when the signal reaches the reception side This is a technique for distorting the signal. Pre-emphasis is an effective technique when the influence of the transmission path on the signal is known, but it is difficult to apply when the influence of the transmission path is unknown or changes over time.
一方、判定帰還型自動等化は、信号の受信側における技術であって、受信した信号をフィードバックして重み付け合成することにより伝送路による信号の歪みを除去しようとするものである。このような判定帰還型自動等化に特化した、判定帰還型自動等化器（Decision Feedback Equalizer、以下ＤＦＥ）と呼ばれる専用回路がデジタル信号の受信側に組み込まれていることが多い。 On the other hand, decision feedback type automatic equalization is a technique on the signal receiving side, and attempts to remove signal distortion caused by a transmission path by feeding back a received signal and performing weighted synthesis. In many cases, a dedicated circuit called a decision feedback type equalizer (hereinafter referred to as DFE) specialized for such decision feedback type automatic equalization is incorporated on the digital signal receiving side.
ＤＦＥの典型的な回路構成を図４に示す。図４のＤＦＥ回路は３個の遅延器と４個のタップによる４段のフィードバック回路によって構成されている。なお、遅延器やタップの個数は図４のものに限られず、様々な個数が利用可能である。各タップには可変増幅器が設けられ、これによって各タップを経由する信号が重み付け合成される。このとき各タップの重み付け係数をタップ係数と呼ぶ。このタップ係数を最適な値に調節することにより、ＤＦＥに入力される信号の歪みを除去して元の信号波形を復元する、すなわち等化することができる。 A typical circuit configuration of the DFE is shown in FIG. The DFE circuit shown in FIG. 4 is constituted by a four-stage feedback circuit having three delay elements and four taps. Note that the number of delay units and taps is not limited to that shown in FIG. 4, and various numbers can be used. Each tap is provided with a variable amplifier, whereby signals passing through the taps are weighted and synthesized. At this time, the weighting coefficient of each tap is called a tap coefficient. By adjusting the tap coefficient to an optimal value, it is possible to remove the distortion of the signal input to the DFE and restore the original signal waveform, that is, equalize.
ＤＦＥは例えば、コンピュータのインタフェース用のシリアル／パラレル変換回路（Serializer/Deserializer、以下ＳｅｒＤｅｓ）に組み込まれている。近年、インタフェースの伝送速度がますます高速化するにつれ、ＳｅｒＤｅｓの高速動作性能に対する要求も厳しくなってきたが、その中でもＤＦＥの等化性能がボトルネックとなることがある。そのため、インタフェースの開発者等は、ＳｅｒＤｅｓに組み込まれたＤＦＥが実装状態で適切に動作しているのかを検証することや、ＤＦＥがどれくらいの信号歪みまで等化できるのかの余裕度を評価する必要があった。 The DFE is incorporated in, for example, a serial / parallel conversion circuit (Serializer / Deserializer, hereinafter SerDes) for a computer interface. In recent years, as the transmission speed of the interface has been further increased, the demand for the high-speed operation performance of SerDes has become strict, and among them, the equalization performance of DFE may become a bottleneck. Therefore, interface developers need to verify that the DFE built into SerDes is operating properly in the mounted state, and to evaluate the margin of how much signal distortion the DFE can equalize. was there.
ＤＦＥの等化性能を評価するための装置として、例えば、特許文献１に記載されているような装置が知られている。特許文献１に記載されている装置では、ＤＦＥの等化誤差を時間平均することによりＤＦＥの等化性能の余裕度を算出している。 As an apparatus for evaluating the equalization performance of DFE, for example, an apparatus described in Patent Document 1 is known. In the apparatus described in Patent Document 1, the DFE equalization performance margin is calculated by averaging the DFE equalization errors over time.
しかしながら、従来のＤＦＥの評価装置では、ＤＦＥの回路全体としての等化性能は評価可能であるものの、各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することはできなかった。 However, with the conventional DFE evaluation apparatus, although the equalization performance of the entire DFE circuit can be evaluated, it is necessary to objectively evaluate whether each tap coefficient is actually determined to an optimum value. I couldn't.
本発明はこのような状況に鑑みて成されたものであり、ＤＦＥの各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することを目的としている。 The present invention has been made in view of such a situation, and an object thereof is to individually and objectively evaluate whether or not each tap coefficient of the DFE is actually determined to an optimum value.
上記の目的のため、本発明に係る判定帰還型自動等化器評価装置は、各タップ毎のビット誤り率を測定する第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部と、判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を前記第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部に送る信号サンプリング部とを備え、前記第１〜第ｋタップビット誤り率測定部は、信号サンプリング部によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する。 For the above purpose, the decision feedback automatic equalizer evaluation apparatus according to the present invention is a first to kth (k is an integer of 2 or more) tap bit error rate measuring unit for measuring a bit error rate for each tap. When the nth bit of the digital signal output from the decision feedback automatic equalizer is sampled, the same value continues from the (n−m + 1) th bit to the nth bit in the known digital input signal. If the values from the (n−m + 1) th bit to the nth bit are inverted from the value of the (n−m) th bit, the output signal of the nth bit is converted to the mth (m is An integer of 1 or more and k or less) and a signal sampling unit to be sent to the tap bit error rate measuring unit, wherein the first to k-th tap bit error rate measuring units have the digital signal sampled by the signal sampling unit as the known Desi It determines whether or not to match the corresponding bit value of the Le input signal to measure the bit error rate.
また、上記の目的のため、本発明に係る判定帰還型自動等化器評価方法は、
判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）に送る段階と、前記各第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部が、前記段階によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する段階とを含んでいる。
In addition, for the above purpose, the decision feedback automatic equalizer evaluation method according to the present invention is:
When the nth bit of the digital signal output from the decision feedback automatic equalizer is sampled, the same value is continuous from the (n−m + 1) th bit to the nth bit in the known digital input signal, and If the values from the (n−m + 1) th bit to the nth bit are inverted from the value of the (n−m) th bit, the output signal of the nth bit is converted to the mth (m is 1 or more k). The following integer) tap bit error rate measurement unit (3a, 3b, 3c, 3d) and each of the first to k-th (k is an integer of 2 or more) tap bit error rate measurement units, Determining whether the sampled digital signal matches a corresponding bit value of the known digital input signal and measuring a bit error rate.
本発明の判定帰還型自動等化器評価装置または判定帰還型自動等化器評価方法によれば、ＤＦＥの各タップ係数が実際に最適な値に決定されているのかを個別に客観的に評価することができる。 According to the decision feedback type automatic equalizer evaluation apparatus or the decision feedback type automatic equalizer evaluation method of the present invention, whether each tap coefficient of the DFE is actually determined to an optimal value is objectively evaluated individually. can do.
以下、本発明の実施の形態を図１から図３に基いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to FIGS.
図１は本発明の一実施形態である判定帰還型自動等化器評価装置の構成図である。
本発明の一実施形態である判定帰還型自動等化器評価装置（１）は、信号サンプリング部（２）、ビット誤り率測定部（３）および表示手段（４）から構成されている。
FIG. 1 is a configuration diagram of a decision feedback automatic equalizer evaluation apparatus according to an embodiment of the present invention.
A decision feedback automatic equalizer evaluation device (1) according to an embodiment of the present invention includes a signal sampling unit (2), a bit error rate measuring unit (3), and a display means (4).
信号サンプリング部（２）には、既知のデジタル入力信号を入力されたＤＦＥからの出力信号が入力される。既知のデジタル入力信号は、例えば、信号発生器によって発生されたデジタル信号を用いることができる。 An output signal from the DFE to which a known digital input signal is input is input to the signal sampling unit (2). The known digital input signal can be, for example, a digital signal generated by a signal generator.
ＤＦＥが例えばＳｅｒＤｅｓに実装された状態では、ＤＦＥの出力信号を直接に信号サンプリング部（２）に導くことは困難である場合が多い。この場合には例えば、ＳｅｒＤｅｓが受信した信号をＳｅｒＤｅｓ内部でループバックさせて出力した信号を信号サンプリング部（２）に導けばよい。又は、ＳｅｒＤｅｓが受信した信号をＳｅｒＤｅｓの外部でループバックさせてもよい。 In a state where the DFE is mounted on, for example, SerDes, it is often difficult to guide the output signal of the DFE directly to the signal sampling unit (2). In this case, for example, a signal output by looping back a signal received by SerDes inside SerDes may be guided to the signal sampling unit (2). Alternatively, the signal received by SerDes may be looped back outside of SerDes.
信号サンプリング部（２）は、上記のようにして入力されたＤＦＥの出力信号を、ＤＦＥの各タップの遅延時間に対応する信号タイミングでサンプリングする。この各タップの遅延時間に対応する信号タイミングでサンプリングするとは、本実施形態では以下のとおりである。既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第ｍタップビット誤り率測定部に送る。 The signal sampling unit (2) samples the DFE output signal input as described above at a signal timing corresponding to the delay time of each tap of the DFE. Sampling at the signal timing corresponding to the delay time of each tap is as follows in this embodiment. In a known digital input signal, the same value continues from the (n−m + 1) th bit to the nth bit, and the value from the (n−m + 1) th bit to the nth bit is the (n−m) th value. If the bit value is inverted, the signal sampling unit (2) samples the DFE output signal corresponding to the nth bit and sends it to the mth tap bit error rate measuring unit.
ここでｍ＝１の場合とは、既知のデジタル入力信号の第ｎビットの値が第（ｎ−１）ビットの値から反転している場合であり、このような場合には信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第１タップビット誤り率測定部（３ａ）に送る。 Here, the case of m = 1 is a case where the value of the nth bit of the known digital input signal is inverted from the value of the (n−1) th bit. In such a case, the signal sampling unit ( In 2), the DFE output signal corresponding to the nth bit is sampled and sent to the first tap bit error rate measuring unit (3a).
ｍ＝２の場合、すなわち既知のデジタル入力信号の第（ｎ−１）ビットと第ｎビットの値が同じであり、かつ、第（ｎ−２）ビットの値から反転している場合は、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第２タップビット誤り率測定部（３ｂ）に送る。 When m = 2, that is, when the values of the (n-1) th bit and the nth bit of the known digital input signal are the same and are inverted from the value of the (n-2) th bit, The signal sampling unit (2) samples the DFE output signal corresponding to the nth bit and sends it to the second tap bit error rate measuring unit (3b).
ｍ＝３の場合、すなわち既知のデジタル入力信号の第（ｎ−２）ビットから第ｎビットまでの連続３ビットの値が同じであり、かつ、第（ｎ−３）ビットの値から反転している場合は、信号サンプリング部（２）はこの第ｎビットに対応するＤＦＥの出力信号をサンプリングして第３タップビット誤り率測定部（３ｃ）に送る。
既知のデジタル入力信号の第（ｎ−３）ビットから第ｎビットまでの連続４ビットの値が同じである場合は、信号サンプリング部（２）はこのｎビット目のＤＦＥの出力信号Ｄ（ｎ）をサンプリングして第４タップビット誤り率測定部（３ｄ）に送る。
In the case of m = 3, that is, the values of 3 consecutive bits from the (n-2) th bit to the nth bit of the known digital input signal are the same, and are inverted from the value of the (n-3) th bit If so, the signal sampling unit (2) samples the DFE output signal corresponding to the nth bit and sends it to the third tap bit error rate measuring unit (3c).
When the values of consecutive 4 bits from the (n-3) th bit to the nth bit of the known digital input signal are the same, the signal sampling unit (2) outputs the output signal D (n of the nth bit DFE ) Is sampled and sent to the fourth tap bit error rate measurement unit (3d).
ここで、本来ならば連続４ビットが同じ値であっても連続５ビット以上同じ値である場合には第４タップビット誤り率測定部（３ｄ）でなく第５やそれ以上のビット誤り率測定部にサンプリング結果が送られるべきであるが、本実施形態ではビット誤り率測定部（３）には第１ビット誤り率測定部（３ａ）から第４ビット誤り率測定部（３ｄ）までの４個しか設けられていないので、既知のデジタル入力信号の連続する５ビット以上が同じ値である場合にもサンプリング結果は第４タップビット誤り率測定部（３ｄ）に送られている。実運用状態の一般的なＤＦＥにおいて５ビット以上前の信号状態が現在の信号に及ぼす影響は非常に小さいと考えられるので、このような処理方法で十分である。もちろん、第５ビット誤り率測定部やそれ以上のビット誤り率測定部を持つように判定帰還型自動等化器評価装置を構成しても良い。 Here, even if the continuous 4 bits are the same value, if the continuous 5 bits or more are the same value, the fifth or higher bit error rate measurement is performed instead of the fourth tap bit error rate measurement unit (3d). In this embodiment, the bit error rate measurement unit (3) includes 4 bits from the first bit error rate measurement unit (3a) to the fourth bit error rate measurement unit (3d). since only provided number, also the sampling results when more than 5 bits of consecutive known digital input signals have the same value is transmitted to the fourth tap bit error rate measurement section (3d). Since it is considered that the influence of the signal state of 5 bits or more before on the current signal in a general DFE in an actual operation state is very small, such a processing method is sufficient. Of course, the decision feedback type automatic equalizer evaluation apparatus may be configured to have a fifth bit error rate measurement unit or a bit error rate measurement unit higher than that.
以上のようなサンプリング方法の具体例を図２に示す。図２には例として、既知のデジタル入力信号が１ビット目から順に０、１、１、１、１、０、０、０、１、１である場合が示されている。 A specific example of the sampling method as described above is shown in FIG. As an example, FIG. 2 shows a case where known digital input signals are 0, 1, 1, 1, 1, 0, 0, 0, 1, 1 in order from the first bit.
ＤＦＥの出力信号の第１ビットは直前のビット値が不明であるため、サンプリングされない。あるいは、信号サンプリング部（２）はこのようなビットの出力信号をサンプリングするが、そのサンプリング結果をどのビット誤り率測定部にも送らずに廃棄するようにしてもよい。 The first bit of the output signal of the DFE is not sampled because the previous bit value is unknown. Alternatively, the signal sampling unit (2) samples the output signal of such bits, but the sampling result may be discarded without being sent to any bit error rate measuring unit.
第２ビットの出力信号は、既知のデジタル入力信号の第２ビットの値１が第１ビットの値０に対して反転しているため、サンプリングされて第１タップビット誤り率測定部（３ａ）に送られる。 The output signal of the second bit is sampled because the value 1 of the second bit of the known digital input signal is inverted with respect to the value 0 of the first bit, so that the first tap bit error rate measuring unit (3a) is sampled. Sent to.
第３ビットの出力信号は、既知のデジタル入力信号の第３ビットの値１が第２ビットの値１と同じであり、かつ、第１ビットの値０からは反転しているため、サンプリングされて第２タップビット誤り率測定部（３ｂ）に送られる。 The output signal of the third bit is sampled because the value 1 of the third bit of the known digital input signal is the same as the value 1 of the second bit and is inverted from the value 0 of the first bit. To the second tap bit error rate measurement unit (3b).
第４ビットの出力信号は、既知のデジタル入力信号の第４ビットの値１が第２ビット及び第３ビットの値１と同じであるが、第１ビットの値０からは反転しているため、サンプリングされて第３タップビット誤り率測定部（３ｃ）に送られる。 In the output signal of the fourth bit, the value 1 of the fourth bit of the known digital input signal is the same as the value 1 of the second bit and the third bit, but is inverted from the value 0 of the first bit. , Sampled and sent to the third tap bit error rate measurement unit (3c).
第５ビットの出力信号は、既知のデジタル入力信号の第５ビットの値１が第２〜４第ビットの値１と同じであるため、サンプリングされて第４タップビット誤り率測定部（３ｄ）に送られる。 The output signal of the fifth bit is sampled and the fourth tap bit error rate measuring unit (3d) because the value 1 of the fifth bit of the known digital input signal is the same as the value 1 of the second to fourth bits. Sent to.
第６ビットの出力信号は、第５ビットの値から反転しているため、サンプリングされて第１タップビット誤り率（３ａ）測定部に送られる。以下同様にして、第７ビットの出力信号は第２タップビット誤り率測定部（３ｂ）に、第８ビットの出力信号は第３タップビット誤り率測定部（３ｃ）に、第９ビットの出力信号は第１タップビット誤り率測定部（３ａ）に、第１０ビットの出力信号は第２タップビット誤り率測定部（３ｂ）に、それぞれ送られる。 Since the output signal of the sixth bit is inverted from the value of the fifth bit, it is sampled and sent to the first tap bit error rate (3a) measurement unit. Similarly, the seventh bit output signal is output to the second tap bit error rate measuring unit (3b), and the eighth bit output signal is output to the third tap bit error rate measuring unit (3c). The signal is sent to the first tap bit error rate measuring unit (3a), and the 10th bit output signal is sent to the second tap bit error rate measuring unit (3b).
なお、信号サンプリング部（２）がサンプリングした結果をどのビット誤り率測定部に送るかを決定するためには、以上の説明のように既知のデジタル入力信号に基いて判断すべきである。ＤＦＥの出力信号のサンプリング結果に基いてサンプリング結果の送り先を判断すると、ＤＦＥの等化機能が適切に発揮されている限りはＤＦＥの出力信号のサンプリング結果は既知のデジタル入力信号に一致するから問題ないが、ＤＦＥの入力信号がＤＦＥの等化性能を上回る程の強い歪みを受けている場合等では誤ったビット誤り率測定部にサンプリング結果を送ってしまうことがあるからである。 In order to determine which bit error rate measurement unit the result of sampling by the signal sampling unit (2) is to be sent, determination should be made based on a known digital input signal as described above. When the destination of the sampling result is determined based on the sampling result of the DFE output signal, the sampling result of the DFE output signal matches the known digital input signal as long as the DFE equalization function is properly performed. This is because the sampling result may be sent to an erroneous bit error rate measurement unit when the input signal of the DFE is subjected to a strong distortion that exceeds the equalization performance of the DFE.
以上のようにサンプリングされたサンプリング信号（１３）はビット誤り率測定部（３）に入力される。図１に示されているように、本発明の一実施形態である判定帰還型自動等化器評価装置（１）のビット誤り測定部（３）は、第１タップビット誤り率測定部（３ａ）、第２タップビット誤り率測定部（３ｂ）、第３タップビット誤り率測定部（３ｃ）、第４タップビット誤り率測定部（３ｄ）から構成されている。なお、本発明における各タップのビット誤り率測定部の総数は４に限定されるものではなく、評価対象となるＤＦＥのタップ数にあわせて適切に構成すれば良い。 The sampling signal (13) sampled as described above is input to the bit error rate measuring unit (3). As shown in FIG. 1, the bit error measurement unit (3) of the decision feedback automatic equalizer evaluation device (1) according to the embodiment of the present invention includes a first tap bit error rate measurement unit (3a). ), A second tap bit error rate measurement unit (3b), a third tap bit error rate measurement unit (3c), and a fourth tap bit error rate measurement unit (3d). The total number of bit error rate measurement units for each tap in the present invention is not limited to four, and may be appropriately configured according to the number of taps of the DFE to be evaluated.
各ビット誤り率測定部（３ａ〜３ｄ）では、信号サンプリング部（２）から送られたサンプリング値を判定し、その判定結果が既知の入力信号の該当ビット値と一致するか否かを更に判定し、これを所定の時間繰り返してその第１タップのビット誤り率を測定する。このように本発明の一実施形態では複数のビット誤り率測定部が並列的に使用されているが、一つのビット誤り率測定部のみを用いてソフト的にそれぞれのタップ毎のサンプリング値を分離して判定し、各タップ毎のビット誤り率を測定しても良い。 Each bit error rate measurement unit (3a to 3d) determines the sampling value sent from the signal sampling unit (2), and further determines whether or not the determination result matches the corresponding bit value of the known input signal. This is repeated for a predetermined time, and the bit error rate of the first tap is measured. As described above, in the embodiment of the present invention, a plurality of bit error rate measurement units are used in parallel. However, the sampling value for each tap is separated by software using only one bit error rate measurement unit. Thus, the bit error rate for each tap may be measured.
このようにして測定された各タップ毎のビット誤り率は表示手段（４）に渡され、例えばＣＲＴなどの表示装置に表示される。ビット誤り率測定部（３）によるビット誤り率の測定を所定時間毎に繰り返し、その測定結果を表示手段（４）が随時更新しながら表示するようにしても良い。また、ビット誤り率でなく、ビット誤りの個数を表示するようにしても良いし、ビット誤り率とビット誤りの個数の両方を表示するようにしても良い。 The bit error rate for each tap thus measured is transferred to the display means (4) and displayed on a display device such as a CRT. The measurement of the bit error rate by the bit error rate measurement unit (3) may be repeated every predetermined time, and the measurement result may be displayed while being updated by the display means (4). In addition, the number of bit errors may be displayed instead of the bit error rate, or both the bit error rate and the number of bit errors may be displayed.
図３は本発明の一実施形態である判定帰還型自動等化器評価装置の画面表示の例である。図３の例では、タップ数を１０として、第１タップから第１０タップそれぞれに対応するビット誤り率（ＥＲ）とビット誤りの個数（ＥＣ）を表示している。なお、第１０タップに対応するビット誤りは検出されなかったため、ＥＲとＥＣはそれぞれ０となっている。 FIG. 3 is an example of a screen display of a decision feedback automatic equalizer evaluation apparatus according to an embodiment of the present invention. In the example of FIG. 3, the number of taps is 10, and the bit error rate (ER) and the number of bit errors (EC) corresponding to the first to tenth taps are displayed. Since no bit error corresponding to the 10th tap was detected, ER and EC are 0 respectively.
このようにして測定された各タップ毎のビット誤り率は、それ自体でＤＦＥの等化性能を定量的に示す指標となるが、更に様々な目的に利用可能である。例えば、ＤＦＥの各タップ係数が外部から制御可能であれば、各タップ係数を適当に変更しつつそれぞれのビット誤り率を測定することにより、ＤＦＥの各タップ係数が本当に最適値に決定されているのかを検証することが可能である。また、ＤＦＥに入力させる既知の入力信号の信号レベル、雑音レベル等を変更しつつ各タップ毎のビット誤り率を測定することにより、ＤＦＥの各タップの余裕度を測定することができる。 The bit error rate for each tap measured in this way is an index that quantitatively shows the DFE equalization performance by itself, but can be used for various purposes. For example, if each tap coefficient of the DFE is controllable from the outside, each tap coefficient of the DFE is really determined to an optimum value by measuring each bit error rate while appropriately changing each tap coefficient. It is possible to verify whether Further, the margin of each tap of the DFE can be measured by measuring the bit error rate for each tap while changing the signal level, noise level, and the like of a known input signal input to the DFE.
１…判定帰還型自動等化器評価装置
２…信号サンプリング部
３…ビット誤り率測定部
３ａ…第１タップビット誤り率測定部
３ｂ…第２タップビット誤り率測定部
３ｃ…第３タップビット誤り率測定部
３ｄ…第４タップビット誤り率測定部
４…表示手段
DESCRIPTION OF SYMBOLS 1 ... Decision feedback type | mold automatic equalizer evaluation apparatus 2 ... Signal sampling part 3 ... Bit error rate measurement part 3a ... 1st tap bit error rate measurement part 3b ... 2nd tap bit error rate measurement part 3c ... 3rd tap bit error Rate measuring unit 3d ... 4th tap bit error rate measuring unit 4 ... Display means
Claims (2)
前記各タップ毎のビット誤り率を測定する第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）と、
前記判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を前記第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部に送る信号サンプリング部（２）とを備え、
前記第１〜第ｋタップビット誤り率測定部は、前記信号サンプリング部によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する、
ことを特徴とする判定帰還型自動等化器評価装置。 In order to evaluate the equalization performance of a decision feedback type automatic equalizer composed of a plurality of delay units and taps corresponding to each of them, a known digital input signal is received and output from the decision feedback type automatic equalizer A decision feedback type automatic equalizer evaluation apparatus that performs the evaluation by measuring a bit error rate of a digital signal to be performed,
First to k-th (k is an integer of 2 or more) tap bit error rate measuring units (3a, 3b, 3c, 3d) for measuring the bit error rate for each tap;
When the nth bit of the digital signal output from the decision feedback automatic equalizer is sampled, the same value is continuous from the (n−m + 1) th bit to the nth bit in the known digital input signal, If the values from the (n−m + 1) th bit to the nth bit are inverted from the value of the (n−m) th bit, the output signal of the nth bit is changed to the mth (m is 1). with k an integer) signal sampling unit for sending the tap bit error rate measuring unit (2) or more,
The first to k-th tap bit error rate measuring units determine whether or not the digital signal sampled by the signal sampling unit matches a corresponding bit value of the known digital input signal and determine a bit error rate. To measure ,
A decision feedback automatic equalizer evaluation apparatus characterized by the above.
前記判定帰還型自動等化器から出力されたデジタル信号の第ｎビットをサンプリングしたとき、既知のデジタル入力信号において、第（ｎ−ｍ＋１）ビットから第ｎビットまで同じ値が連続しており、かつ、その第（ｎ−ｍ＋１）ビットから第ｎビットまでの値は第（ｎ−ｍ）ビットの値から反転していれば、前記第第ｎビットの出力信号を第ｍ（ｍは１以上ｋ以下の整数）タップビット誤り率測定部（３ａ、３ｂ、３ｃ、３ｄ）に送る段階と、
前記各第１〜第ｋ（ｋは２以上の整数）タップビット誤り率測定部が、前記段階によってサンプリングされた前記デジタル信号が前記既知のデジタル入力信号の該当ビット値と一致するか否かを判定してビット誤り率を測定する段階と
を含むことを特徴とする判定帰還型自動等化器評価方法。 In order to evaluate the equalization performance of a decision feedback type automatic equalizer composed of a plurality of delay units and taps corresponding to each of them, a known digital input signal is received and output from the decision feedback type automatic equalizer A decision feedback automatic equalizer evaluation method for performing the evaluation by measuring a bit error rate of a digital signal to be performed,
When the nth bit of the digital signal output from the decision feedback automatic equalizer is sampled, the same value is continuous from the (n−m + 1) th bit to the nth bit in the known digital input signal, If the value from the (n−m + 1) th bit to the nth bit is inverted from the value of the (n−m) th bit, the output signal of the nth bit is converted to the mth (m is 1 or more). an integer less than or equal to k) sending to the tap bit error rate measurement unit (3a, 3b, 3c, 3d) ;
Each of the first to k-th (k is an integer greater than or equal to 2) tap bit error rate measurement units determines whether the digital signal sampled in the step matches a corresponding bit value of the known digital input signal. decision feedback automatic equalizer evaluation method characterized by including the steps of measuring a determination to bit error rate.
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