JP5237626B2 - ESD protection circuit - Google Patents

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Description

本発明は、静電保護回路に係り、特に静電気放電から被保護回路を保護する静電保護回路に関する。   The present invention relates to an electrostatic protection circuit, and more particularly to an electrostatic protection circuit that protects a protected circuit from electrostatic discharge.

近年の回路の低電圧化に伴い、回路内部の電源によって供給される電圧（以降、動作電圧ともいう）以上の電圧値を持つ信号が回路に入力される場合がある。例えば、＋１．８Ｖの電源電圧によって動作する回路に３Ｖpp（ｐｅａｋ ｔｏ ｐｅａｋ）の信号が入力された場合、この信号はグラウンドに接続されている端子ＧＮＤの電位（０Ｖ）を基準として、−１．５Ｖ〜＋１．５Ｖの値を持つ。
通常、半導体集積回路は、入力端子からの静電気放電（ＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）サージ等)から回路(被保護回路)を保護するための静電保護回路を備えている。図５は、一般的な静電保護回路を例示するための図であって、電圧ＶDDを供給する電源の端子とグラウンドに接続される端子ＧＮＤとの間に保護ダイオード１、２が挿入された状態を示している。 Along with the recent reduction in the voltage of a circuit, a signal having a voltage value equal to or higher than a voltage (hereinafter also referred to as an operating voltage) supplied by a power source inside the circuit may be input to the circuit. For example, when a 3 Vpp (peak to peak) signal is input to a circuit that operates with a power supply voltage of +1.8 V, this signal is based on the potential (0 V) of the terminal GND connected to the ground. It has a value of 5V to + 1.5V.
In general, a semiconductor integrated circuit includes an electrostatic protection circuit for protecting a circuit (a circuit to be protected) from electrostatic discharge (such as an ESD (electro-static discharge) surge) from an input terminal. FIG. 5 is a diagram for illustrating a general electrostatic protection circuit, in which protection diodes 1 and 2 are inserted between a terminal of a power supply for supplying voltage VDD and a terminal GND connected to the ground. Indicates the state.

なお、本明細書では、以降、電圧ＶDDを供給する電源の端子を図中に電源電圧端子ＶDDとも記し、グラウンドに接続されている端子を図中にグラウンド端子ＧＮＤとも記すものとする。保護ダイオード１、２は、ＥＳＤサージ電流を、電源電圧端子ＶDD及びグラウンド端子ＧＮＤにバイパスさせている。
しかし、図５に示した構成では、−１．５Ｖの電圧値を有する信号が入力された場合に保護ダイオード２に順方向電流が流れる。このとき、信号の歪みが増加して被保護回路に入力される信号の品質を劣化させてしまうという不具合がある。 In the present specification, hereinafter, a power supply terminal for supplying the voltage VDD is also referred to as a power supply voltage terminal VDD in the figure, and a terminal connected to the ground is also referred to as a ground terminal GND in the figure. The protection diodes 1 and 2 bypass the ESD surge current to the power supply voltage terminal VDD and the ground terminal GND.
However, in the configuration shown in FIG. 5, a forward current flows through the protection diode 2 when a signal having a voltage value of −1.5 V is input. At this time, there is a problem that the distortion of the signal increases and the quality of the signal input to the protected circuit is deteriorated.

動作電圧以上の電圧値の信号が入力された回路をＥＳＤサージから保護するための従来の静電保護回路としては、例えば、特許文献１の静電保護回路が挙げられる。図６は、このような静電保護回路を説明するための図である。図６（ａ）は静電保護回路の構成を示し、図６（ｂ）は図６（ａ）に示した静電保護回路の内部構造を示す断面図である。
図６（ａ）に示した静電保護回路は、保護の対象となる被保護回路６０を保護する静電保護回路である。図６（ａ）に示した構成は、静電保護回路が形成される領域Ａと、被保護回路６０が形成される領域Ｂとが１つの基板上に設けられている。 As a conventional electrostatic protection circuit for protecting a circuit to which a signal having a voltage value equal to or higher than the operating voltage is input from an ESD surge, for example, an electrostatic protection circuit disclosed in Patent Document 1 can be cited. FIG. 6 is a diagram for explaining such an electrostatic protection circuit. FIG. 6A shows the configuration of the electrostatic protection circuit, and FIG. 6B is a cross-sectional view showing the internal structure of the electrostatic protection circuit shown in FIG.
The electrostatic protection circuit shown in FIG. 6A is an electrostatic protection circuit that protects the protected circuit 60 to be protected. In the configuration shown in FIG. 6A, a region A where an electrostatic protection circuit is formed and a region B where a protected circuit 60 is formed are provided on one substrate.

静電保護回路は、ゲート６４、ソース６３間がショートされたＰＭＯＳトランジスタ（図中にＰＭＯＳと記す）６１と、アノード６６、カソード６７を有するダイオード６２とを有している。ＰＭＯＳトランジスタ６１とダイオード６２とは、電源電圧端子ＶDDと入力端子６９との間に直列に接続されている。
ここで、ＰＭＯＳトランジスタ６１及びダイオード６２の内部構造について、図６（ｂ）を参照しながら説明する。ＰＭＯＳトランジスタ６１では、図６（ｂ）に示したように、Ｐ型シリコン半導体の基板（Ｐｓｕｂ）内の上層にＮ型ウェル（Ｄｅｅｐ Ｎｗｅｌｌ）２１が形成されている。Ｎ型ウェル２１の表面には絶縁膜２２が形成され、絶縁膜２２の上部にゲート電極２３が取付けられている。ゲート電極２３の下部がＰＭＯＳトランジスタ６１の図６（ａ）に示したゲート６４になる。 The electrostatic protection circuit includes a PMOS transistor (denoted as PMOS in the drawing) 61 in which a gate 64 and a source 63 are short-circuited, and a diode 62 having an anode 66 and a cathode 67. The PMOS transistor 61 and the diode 62 are connected in series between the power supply voltage terminal VDD and the input terminal 69.
Here, the internal structure of the PMOS transistor 61 and the diode 62 will be described with reference to FIG. In the PMOS transistor 61, as shown in FIG. 6B, an N-type well (Deep Nwell) 21 is formed in an upper layer in a P-type silicon semiconductor substrate (Psub). An insulating film 22 is formed on the surface of the N-type well 21, and a gate electrode 23 is attached on the insulating film 22. The lower portion of the gate electrode 23 becomes the gate 64 of the PMOS transistor 61 shown in FIG.

ゲート電極２３の図中左右の位置には、ソース６３となるＰ＋型領域２４、ドレイン６５となるＰ＋型領域２５とが形成されている。ソース６３及びゲート６４には電源から電圧ＶDDが供給されている。
Ｎ型ウェル２１内の表面の一部には、Ｎ＋型領域からなる接続部２６が設けられ、Ｎ型ウェル２１が接続部２６を介して電源電圧端子ＶDDに接続されている。また、基板Ｐｓｕｂの上面側の一部にＰ＋型領域からなる接続部２７が設けられ、接続部２７はグラウンド端子ＧＮＤに接続されている。 A P + -type region 24 to be a source 63 and a P + -type region 25 to be a drain 65 are formed at the left and right positions of the gate electrode 23 in the drawing. A voltage VDD is supplied to the source 63 and the gate 64 from a power source.
A part of the surface in the N-type well 21 is provided with a connection part 26 made of an N + -type region, and the N-type well 21 is connected to the power supply voltage terminal VDD via the connection part 26. Further, a connection portion 27 made of a P + type region is provided on a part of the upper surface side of the substrate Psub, and the connection portion 27 is connected to the ground terminal GND.

一方、ダイオード６２では、図６（ｂ）に示したように、Ｎ型ウェル内２１の上部側にＰ型ウェル（Ｐｗｅｌｌ）２８が形成されている。Ｐ型ウェル２８は、アノード６６となる。Ｐ型ウェル２８内の上面側には、Ｎ＋型領域２９が形成されていて、Ｎ＋型領域２９はカソード６７となる。カソード６７は、入力端子６９に接続されている。Ｐ型ウェル２８内の表面には、Ｐ＋型領域からなる接続部３０が設けられ、アノード６６であるＰ型ウェル２８がこの接続部３０を介してＰＭＯＳトランジスタ１のＰ＋型領域２５に接続されている。ここで、Ｃ１はダイオード２の拡散容量、Ｃ２はＰＭＯＳトランジスタ１の拡散容量を示している。 On the other hand, in the diode 62, as shown in FIG. 6B, a P-type well (Pwell) 28 is formed on the upper side of the N-type well 21. The P-type well 28 becomes the anode 66. An N + type region 29 is formed on the upper surface side in the P type well 28, and the N + type region 29 becomes a cathode 67. The cathode 67 is connected to the input terminal 69. A connection portion 30 made of a P + -type region is provided on the surface inside the P-type well 28, and the P-type well 28 serving as the anode 66 is connected to the P + -type region 25 of the PMOS transistor 1 through this connection portion 30. Has been. Here, C1 indicates the diffusion capacitance of the diode 2, and C2 indicates the diffusion capacitance of the PMOS transistor 1.

次に、図６に示した静電保護回路の動作について説明する。図６（ａ）に示したＰＭＯＳトランジスタ６１は、ゲート６４、ソース６３間がショートされているから、通常ではＯＦＦ状態になっている。ソース６３、ドレイン６５間の電圧がスナップバック開始電圧以上の値になると、寄生のバイポーラトランジスタが動作する (スナップバック動作する) ことによってＰＭＯＳトランジスタ６１がオン状態になる。電源電圧が＋１．８ＶのシリコンＣＭＯＳプロセスの例では、スナップバック開始電圧は＋６Ｖ程度になる。   Next, the operation of the electrostatic protection circuit shown in FIG. 6 will be described. The PMOS transistor 61 shown in FIG. 6A is normally OFF because the gate 64 and the source 63 are short-circuited. When the voltage between the source 63 and the drain 65 becomes equal to or higher than the snapback start voltage, the parasitic bipolar transistor operates (snapback operation), so that the PMOS transistor 61 is turned on. In an example of a silicon CMOS process with a power supply voltage of + 1.8V, the snapback start voltage is about + 6V.

図６（ａ）の回路によれば、＋１．６Ｖ程度の電圧値の信号が入力されてもＰＭＯＳトランジスタ１のソース６３、ドレイン６５間にかかる電圧がスナップバック電圧以上の値になることはない。このため、ＰＭＯＳトランジスタ６１がオンすることがなく、信号品質が劣化することがない。そして、スナップバック開始電圧以上のＥＳＤサージ電圧が入力された場合にのみＰＭＯＳトランジスタ６１がオンし、ＥＳＤサージ電流を電源電圧端子ＶDDへバイパスさせることができる。   According to the circuit of FIG. 6A, even when a signal having a voltage value of about +1.6 V is input, the voltage applied between the source 63 and the drain 65 of the PMOS transistor 1 does not exceed the snapback voltage. . For this reason, the PMOS transistor 61 is not turned on, and the signal quality is not deteriorated. The PMOS transistor 61 is turned on only when an ESD surge voltage equal to or higher than the snapback start voltage is input, and the ESD surge current can be bypassed to the power supply voltage terminal VDD.

また、図６（ａ）、（ｂ）に示した回路では、ダイオード６２とＰＭＯＳトランジスタ６１が直列接続されており、ダイオード６２とＰＭＯＳトランジスタ６１の拡散容量Ｃ１、Ｃ２が直列に接続されることになる。このため、入力端子に付加される寄生容量Ｃを小さくすることができ、数１００ＭＨｚ以上の高速な回路動作が可能となる。
特開２００５−３１０９９３号公報 In the circuits shown in FIGS. 6A and 6B, the diode 62 and the PMOS transistor 61 are connected in series, and the diffusion capacitors C1 and C2 of the diode 62 and the PMOS transistor 61 are connected in series. Become. For this reason, the parasitic capacitance C added to the input terminal can be reduced, and high-speed circuit operation of several hundred MHz or more is possible.
JP 2005-310993 A

しかしながら、図６で説明した静電保護回路の構成では、より大きなＥＳＤサージ電流をバイパスする、つまり、ＥＳＤサージ電圧耐力をより高めるために、ＰＭＯＳトランジスタ６１の幅方向のサイズＷを長くする必要がある。サイズＷを長くすると、トランジスタの集積エリアが増大する上、製造コストが増大するという問題点が生じる。また、寄生容量Ｃが大きくなり、高速に回路動作ができなくなるという問題点が生じる。   However, in the configuration of the electrostatic protection circuit described with reference to FIG. 6, it is necessary to increase the size W in the width direction of the PMOS transistor 61 in order to bypass a larger ESD surge current, that is, to further increase the ESD surge voltage resistance. is there. When the size W is increased, the transistor integration area increases and the manufacturing cost increases. In addition, the parasitic capacitance C increases, causing a problem that circuit operation cannot be performed at high speed.

さらに、図６（ａ）の回路構成では、ＥＳＤサージ電流をバイパスさせる経路が電源電圧端子ＶDDへバイパスさせるものしかない。このため、電源電圧端子がフローティングまたは高インピーダンスで、かつグラウンド端子ＧＮＤが低インピーダンスの状態である場合、つまりグラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合には低インピーダンスであるグラウンド端子ＧＮＤへのバイパス経路が無い。したがって、このような場合のＥＳＤ耐力が低くなるという問題点がある。   Further, in the circuit configuration of FIG. 6A, there is only a path for bypassing the ESD surge current to the power supply voltage terminal VDD. For this reason, when the power supply voltage terminal is in a floating or high impedance state and the ground terminal GND is in a low impedance state, that is, when an ESD surge voltage with respect to the ground terminal GND is input, the ground terminal GND is in a low impedance state. There is no bypass route to Therefore, there is a problem that the ESD resistance in such a case is lowered.

図７は、グラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合のＥＳＤ耐力を高めるための一般的な構成を説明するための図である。このような構成は、電源電圧端子ＶDDとグラウンド端子ＧＮＤ間にＥＳＤ保護回路７０を挿入することによって実現することができる。図７に示した回路構成では、ＥＳＤサージ電流は図６（ａ）、（ｂ）で説明した静電保護回路７１によっていったん電源電圧端子ＶDDにバイパスされる。その後、図７に示したＥＳＤ保護回路７０を介して低インピーダンスであるグラウンド端子ＧＮＤへとバイパスされる。   FIG. 7 is a diagram for explaining a general configuration for increasing the ESD tolerance when an ESD surge voltage with reference to the ground terminal GND is input. Such a configuration can be realized by inserting the ESD protection circuit 70 between the power supply voltage terminal VDD and the ground terminal GND. In the circuit configuration shown in FIG. 7, the ESD surge current is once bypassed to the power supply voltage terminal VDD by the electrostatic protection circuit 71 described in FIGS. 6 (a) and 6 (b). Thereafter, the signal is bypassed to the ground terminal GND having a low impedance through the ESD protection circuit 70 shown in FIG.

ただし、ＥＳＤ保護回路７０を挿入した場合であっても、ＥＳＤサージ電流が静電保護回路７１とＥＳＤ保護回路７０の２つの回路を経由してバイパスされるため、ＥＳＤ耐力を充分に高めることができないという問題がある。
本発明は、ＥＳＤサージ等によって動作電源の電圧以上の電圧値を持つ信号が入力される場合であっても、被保護回路に入力される信号の品質を損なうことなく、低寄生容量で、かつ、入力されたＥＳＤサージによる電圧信号が電源電圧端子基準であるか、グラウンド端子基準であるかに関係なく高いＥＳＤ耐力を持ち、さらに集積エリアが有効に利用できて構成が簡易な静電保護回路を提供することを目的とする。 However, even when the ESD protection circuit 70 is inserted, the ESD surge current is bypassed via the two circuits of the electrostatic protection circuit 71 and the ESD protection circuit 70, so that the ESD tolerance can be sufficiently increased. There is a problem that you can not.
Even when a signal having a voltage value equal to or higher than that of the operating power supply is input due to an ESD surge or the like, the present invention has a low parasitic capacitance without impairing the quality of the signal input to the protected circuit, and An electrostatic protection circuit that has a high ESD resistance regardless of whether the input voltage signal due to the ESD surge is based on the power supply voltage terminal or the ground terminal, and that the integrated area can be used effectively and has a simple configuration The purpose is to provide.

以上の課題を解決するため、本発明の請求項１にかかる静電保護回路は、サージ電流から被保護回路を保護する静電保護回路であって、前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、前記バイポーラトランジスタがＮＰＮ型バイポーラトランジスタであり、前記制御素子がＰＭＯＳトランジスタであり、前記ＮＰＮ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＮＰＮ型バイポーラトランジスタのエミッタはグラウンドに接続され、前記ＮＰＮ型バイポーラトランジスタのベースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＰＭＯＳトランジスタのソースは、前記被保護回路の電源に接続された電源端子及び該ＰＭＯＳトランジスタのゲートに接続されており、前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする。 In order to solve the above problems, an electrostatic protection circuit according to a first aspect of the present invention is an electrostatic protection circuit that protects a protected circuit from a surge current, and an input for inputting a power signal to the protected circuit. A bipolar transistor connected to a terminal, and a control element for forming a first bypass path for bypassing the surge current by conducting between the collector and base of the bipolar transistor , the bipolar transistor being an NPN type A bipolar transistor, the control element is a PMOS transistor, the collector of the NPN bipolar transistor is connected to the input terminal, the emitter of the NPN bipolar transistor is connected to ground, and the base of the NPN bipolar transistor is Of the PMOS transistor Is connected to the rain, the source of the PMOS transistor, the is connected to the gate of the power supply terminal and the PMOS transistor connected to the power supply of the protected circuit, formed by the emitter-base of the bipolar transistor becomes conductive The protected circuit is protected from the surge current by the second bypass path of the surge current and the first bypass path.

以上の課題を解決するため、本発明の請求項２にかかる静電保護回路は、サージ電流から被保護回路を保護する静電保護回路であって、前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、前記バイポーラトランジスタがＰＮＰ型バイポーラトランジスタであり、前記制御素子がＮＭＯＳトランジスタであり、前記ＰＮＰ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＰＮＰ型バイポーラトランジスタのエミッタは前記被保護回路の電源に接続された電源端子に接続され、前記ＰＮＰ型バイポーラトランジスタのベースは前記ＮＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのソースは、グラウンド及び該NＭＯＳトランジスタのゲートに接続されており、前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする。 In order to solve the above problems, an electrostatic protection circuit according to a second aspect of the present invention is an electrostatic protection circuit for protecting a protected circuit from a surge current, and an input for inputting a power signal to the protected circuit. A bipolar transistor connected to the terminal, and a control element for forming a first bypass path for bypassing the surge current by conducting between the collector and base of the bipolar transistor , the bipolar transistor being a PNP type A bipolar transistor; the control element is an NMOS transistor; a collector of the PNP bipolar transistor is connected to the input terminal; and an emitter of the PNP bipolar transistor is connected to a power supply terminal connected to a power supply of the protected circuit. Connected to the base of the PNP-type bipolar transistor. Is the connection to the drain of the NMOS transistor, the source of the NMOS transistor, the ground and is connected to the gate of the NMOS transistor, the surge current between the emitter and the base of the previous SL bipolar transistor is formed by conducting the second bypass passage and is characterized that you protect the circuit to be protected from the surge current by the first bypass path.

本発明によれば、被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタからサージ電流をバイパスする第１バイパス経路を形成するための制御素子を備えているので第１バイパス経路を形成することができる。また、バイポーラトランジスタをオンさせてサージ電流の第２バイパス経路を形成することができる。そして、第１バイパス経路、第２バイパス経路の両方を使ってサージ電流から被保護回路を保護することができる。
このため、ＭＯＳトランジスタ等の制御素子だけを使ってサージ電流をバイパスさせる静電保護回路よりも大きいサージ電流から被保護回路を保護することに有利であり、ＥＳＤ耐力の大きい静電保護回路を提供することができる。 According to the present invention, since the control element for forming the first bypass path for bypassing the surge current from the bipolar transistor connected to the input terminal for inputting the power signal to the protected circuit is provided, the first bypass path is Can be formed. Also, the bipolar transistor can be turned on to form a second bypass path for surge current. Then, the protected circuit can be protected from the surge current using both the first bypass path and the second bypass path.
For this reason, it is advantageous to protect a protected circuit from a surge current larger than an electrostatic protection circuit that bypasses the surge current using only a control element such as a MOS transistor, and provides an ESD protection circuit with a high ESD resistance. can do.

そして、請求項１に記載の発明によれば、スナップバック用のＰＭＯＳトランジスタのソースを電源に接続し、ドレインをＮＰＮバイポーラトランジスタのベースと接続することができる。また、ＮＰＮバイポーラトランジスタのエミッタをグラウンドに接続し、コレクタを入力端子に接続して静電保護回路を構成することができる。このため、静電保護回路の寄生容量を比較的小さく抑え、かつ集積回路のエリアが大きくなることを防ぐことができる。また、ＮＰＮバイポーラトランジスタのコレクタとエミッタとの間の寄生ダイオードとＰＭＯＳトランジスタとによってサージ電流を電源にバイパスさせることができる。また、入力端子、グラウンド間に接続されたＮＰＮバイポーラトランジスタによってサージ電流をグラウンドにバイパスさせることができる。
このため、ＮＰＮバイポーラトランジスタを設けてサージ電流をバイパスさせた分だけ大きいサージ電流をバイパスさせることができ、ＥＳＤ耐力がより高い静電保護回路を提供することができる。 Then, according to the invention described in claim 1, to connect the source of the PMOS transistor for snap back to the power supply, the drain can be connected to the base of the NPN bipolar transistor. Further, the electrostatic protection circuit can be configured by connecting the emitter of the NPN bipolar transistor to the ground and connecting the collector to the input terminal. For this reason, the parasitic capacitance of the electrostatic protection circuit can be kept relatively small, and the area of the integrated circuit can be prevented from becoming large. Further, the surge current can be bypassed to the power supply by the parasitic diode and the PMOS transistor between the collector and the emitter of the NPN bipolar transistor. Further, the surge current can be bypassed to the ground by the NPN bipolar transistor connected between the input terminal and the ground.
For this reason, it is possible to bypass a surge current that is as large as the NPN bipolar transistor is provided to bypass the surge current, and it is possible to provide an electrostatic protection circuit with higher ESD resistance.

一方、請求項２に記載の発明によれば、スナップバック用のＮＭＯＳトランジスタのソースをグラウンドに接続し、ドレインをＰＮＰ型バイポーラトランジスタのベースと接続することができる。さらに、ＰＮＰ型バイポーラトランジスタのエミッタを電源に接続し、コレクタを入力端子に接続して静電保護回路を構成することができる。このため、静電保護回路の寄生容量を比較的小さく抑え、かつ集積回路のエリアが大きくなることを防ぐことができる。また、ＰＮＰ型バイポーラトランジスタのコレクタとエミッタとの間の寄生ダイオードとＮＭＯＳトランジスタによりサージ電流をグラウンドにバイパスさせることができる。また、入力端子、グラウンド間に接続されたＰＮＰ型バイポーラトランジスタによってサージ電流をグラウンドにバイパスさせるよう静電保護回路を構成することができる。 On the other hand, according to the second aspect of the present invention, the source of the snapback NMOS transistor can be connected to the ground, and the drain can be connected to the base of the PNP bipolar transistor. Furthermore, an electrostatic protection circuit can be configured by connecting the emitter of a PNP type bipolar transistor to a power source and connecting the collector to an input terminal. For this reason, the parasitic capacitance of the electrostatic protection circuit can be kept relatively small, and the area of the integrated circuit can be prevented from becoming large. Further, the surge current can be bypassed to the ground by the parasitic diode and the NMOS transistor between the collector and the emitter of the PNP type bipolar transistor. In addition, the electrostatic protection circuit can be configured to bypass the surge current to the ground by a PNP bipolar transistor connected between the input terminal and the ground.

このため、ＰＮＰ型バイポーラトランジスタを設けてサージ電流をバイパスさせた分だけ大きい電流値を有するサージ電流をバイパスさせることができ、ＥＳＤ耐力がより高い静電保護回路を提供することができる。
以上述べた本発明によれば、内部電源の電圧を超える値の電圧信号が入力された場合であっても信号の品質を損なうことなく、低寄生容量で、かつ、入力されたサージ等による電圧が電源電圧基準もしくはグラウンド基準かによらず高いＥＳＤ耐力を持ち、集積エリアの有効利用が行えて、かつ構成が簡易な静電保護回路を提供することができる。 For this reason, it is possible to bypass a surge current having a larger current value by providing a PNP bipolar transistor to bypass the surge current, and to provide an electrostatic protection circuit with higher ESD resistance.
According to the present invention described above, even when a voltage signal having a value exceeding the voltage of the internal power supply is input, the voltage due to the input surge or the like has a low parasitic capacitance without impairing the signal quality. Therefore, it is possible to provide an electrostatic protection circuit having a high ESD tolerance regardless of whether the power supply voltage reference or the ground reference is applied, the effective use of the integrated area, and a simple configuration.

・実施形態１
（回路構成）
図１は、本発明の実施形態１の静電保護回路を説明するための図である。図１（ａ）は、実施形態１の静電保護回路の回路構成を説明するための図であって、破線を境にして静電保護回路を構成する静電保護素子が設けられる領域Ａと、保護の対象となる被保護回路の素子９０の形成領域Ｂとに分けられる。静電保護回路は、外部から電圧信号を入力できる入力端子１０９と、被保護回路に動作電圧を供給する内部電源（以下、電源といい、電源が電圧ＶDDを供給する端子を図中にＶDDで示す）とを有する静電保護回路である。 Embodiment 1
(Circuit configuration)
FIG. 1 is a diagram for explaining an electrostatic protection circuit according to a first embodiment of the present invention. FIG. 1A is a diagram for explaining a circuit configuration of the electrostatic protection circuit according to the first embodiment, and includes a region A in which an electrostatic protection element constituting the electrostatic protection circuit is provided with a broken line as a boundary. And the formation region B of the element 90 of the protected circuit to be protected. The electrostatic protection circuit has an input terminal 109 through which a voltage signal can be input from the outside, and an internal power supply for supplying an operating voltage to the protected circuit (hereinafter referred to as a power supply. An electrostatic protection circuit.

図１（ｂ）は、図１（ａ）に示した静電保護回路を構成するトランジスタ素子の内部構造を説明するための断面図である。図２は、図１（ａ）、（ｂ）に示した実施形態１の静電保護回路の上面図である。
実施形態１の静電保護回路は、図１（ａ）に示したように、ＰＭＯＳトランジスタ１０１と、ＮＰＮバイポーラトランジスタ１０２とを有している。ＰＭＯＳトランジスタ１０１は、ゲート１０３とソース１０４とがショートされていて、ゲート１０３とソース１０４とは電源電圧端子ＶDDに接続されている。また、ＰＭＯＳトランジスタ１０１のドレイン１０５は、ＮＰＮバイポーラトランジスタ１０２のベース１０６に接続されている。 FIG. 1B is a cross-sectional view for explaining the internal structure of the transistor element constituting the electrostatic protection circuit shown in FIG. FIG. 2 is a top view of the electrostatic protection circuit of Embodiment 1 shown in FIGS. 1 (a) and 1 (b).
The electrostatic protection circuit according to the first embodiment includes a PMOS transistor 101 and an NPN bipolar transistor 102 as shown in FIG. In the PMOS transistor 101, the gate 103 and the source 104 are short-circuited, and the gate 103 and the source 104 are connected to the power supply voltage terminal VDD. The drain 105 of the PMOS transistor 101 is connected to the base 106 of the NPN bipolar transistor 102.

一方、ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８は、グラウンドに接続されている端子（以下、グラウンド端子と記し、グラウンド端子を図中にＧＮＤで示す）に接続されている。ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７は、被保護回路の素子９０に電圧信号を入力するための入力端子１０９に接続されている。
ここで、図１（ａ）に示したＰＭＯＳトランジスタ１０１、ＮＰＮバイポーラトランジスタ１０２の内部構造を図１（ｂ）を参照しながら説明する。ＰＭＯＳトランジスタ１０１は、図１（ｂ）、図２に示したように、Ｐ−型シリコン半導体からなる基板（Ｐｓｕｂ）１００上に形成されている。Ｐｓｕｂ１００の表面にはＮ−型ウェル（Ｎｗｅｌｌ）１１０が形成され、Ｎ−型ウェル１１０の上面には絶縁膜１１１が形成されている。絶縁膜１１１の上面には、ゲート電極１１２が設けられていて、ゲート電極１１２下の部分がゲート１０３になる。 On the other hand, the emitter 108 of the NPN bipolar transistor 102 is connected to a terminal (hereinafter referred to as a ground terminal, which is indicated by GND in the drawing) connected to the ground. The collector 107 of the NPN bipolar transistor 102 is connected to an input terminal 109 for inputting a voltage signal to the element 90 of the protected circuit.
Here, the internal structure of the PMOS transistor 101 and the NPN bipolar transistor 102 shown in FIG. 1A will be described with reference to FIG. As shown in FIGS. 1B and 2, the PMOS transistor 101 is formed on a substrate (Psub) 100 made of a P − -type silicon semiconductor. An N − type well (Nwell) 110 is formed on the surface of the Psub 100, and an insulating film 111 is formed on the upper surface of the N − type well 110. A gate electrode 112 is provided on the upper surface of the insulating film 111, and a portion under the gate electrode 112 becomes the gate 103.

図１（ｂ）におけるゲート電極１１２の左右にはソース１０４となるＰ＋型領域１１３とドレイン１０５となるＰ＋型領域１１４とが形成されている。ソース１０４及びゲート１０３には電源から電圧ＶDDが供給されている。Ｎ−型ウェル１１０の一部には、Ｎ＋型領域からなる接続部１１５が設けられている。Ｎ−型ウェル１１０は、接続部１１５を介して電源電圧端子ＶDDに接続されている。また、Ｐｓｕｂ１００の表面の一部にＰ＋型領域からなる接続部１１６が設けられている。接続部１１６は、グラウンド端子ＧＮＤに接続されている。 And the P + -type region 114 of the P + -type region 113 and the drain 105 serving as a source 104 are formed on the left and right of the gate electrode 112 in FIG. 1 (b). A voltage VDD is supplied to the source 104 and the gate 103 from a power source. A part of the N − type well 110 is provided with a connection portion 115 made of an N + type region. The N − type well 110 is connected to the power supply voltage terminal VDD via the connection portion 115. Further, a connection part 116 made of a P + type region is provided on a part of the surface of the Psub 100. The connection unit 116 is connected to the ground terminal GND.

一方、ＮＰＮバイポーラトランジスタ１０２は、図１（ｂ）、図２に示したように、Ｐｓｕｂ１００に形成されたＮ−型ウェル（Ｄｅｅｐ Ｎｗｅｌｌ）１２０上に形成されている。Ｎ−型ウェル１２０は、ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７を構成する。Ｎ−型ウェル１２０の上層にはＰ−型ウェル（Ｐｗｅｌｌ）１２１が形成され、Ｐ−型ウェル１２１はベース１０６となる。Ｐ−型ウェル１２１の表面にはＮ＋型領域１２２からなるエミッタ１０８が形成されている。エミッタ１０８は入力端子１０９に接続されている。 On the other hand, as shown in FIGS. 1B and 2, the NPN bipolar transistor 102 is formed on an N − type well (Deep Nwell) 120 formed in the Psub 100. The N − type well 120 constitutes the collector 107 of the NPN bipolar transistor 102. A P − type well (Pwell) 121 is formed in an upper layer of the N − type well 120, and the P − type well 121 serves as a base 106. On the surface of the P − type well 121, an emitter 108 made of an N + type region 122 is formed. The emitter 108 is connected to the input terminal 109.

Ｐ−型ウェル１２１の表面にはＰ＋型領域でなる接続部１２３が設けられている。ベース１０６は、接続部１２３を介してＰＭＯＳトランジスタ１０１のドレイン１０５に接続されている。Ｎ−型ウェル１２０の表面の一部には、Ｎ＋型領域でなる接続部１２４が設けられている。コレクタ１０７を構成するＮ−型ウェル１２０は、接続部１２４を介してグラウンド端子ＧＮＤに接続されている。 On the surface of the P − type well 121, a connection portion 123 made of a P + type region is provided. The base 106 is connected to the drain 105 of the PMOS transistor 101 via the connection portion 123. A part of the surface of the N − type well 120 is provided with a connection portion 124 made of an N + type region. The N − type well 120 constituting the collector 107 is connected to the ground terminal GND via the connection portion 124.

図中に示したＣ１は、ＮＰＮバイポーラトランジスタ１０２の拡散容量、Ｃ２はＰＭＯＳトランジスタ１０１の拡散容量を示す。なお、拡散容量Ｃ１、Ｃ２は、いずれも静電保護回路においてトランジスタの寄生容量として作用する。
すなわち、実施形態１は、図６（ａ）に示した入力端子６９とＰＭＯＳトランジスタ６１のドレイン６５間に接続されているダイオード６２に代えて、図１（ａ）に示したＮＰＮバイポーラ１０２のコレクタ１０７及びベース１０６を接続した構成となっている。ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８は、グラウンド端子ＧＮＤに接続されている。 In the figure, C1 indicates the diffusion capacitance of the NPN bipolar transistor 102, and C2 indicates the diffusion capacitance of the PMOS transistor 101. Note that the diffusion capacitors C1 and C2 both act as parasitic capacitances of the transistors in the electrostatic protection circuit.
That is, in the first embodiment, the collector of the NPN bipolar 102 shown in FIG. 1A is used instead of the diode 62 connected between the input terminal 69 and the drain 65 of the PMOS transistor 61 shown in FIG. 107 and the base 106 are connected. The emitter 108 of the NPN bipolar transistor 102 is connected to the ground terminal GND.

また、実施形態１は、図１（ｂ）に示したように、図６（ｂ）で示したダイオード２とＰＭＯＳＭトランジスタ１との両方にかるＮ型ウェル２１を、ＰＭＯＳトランジスタ１０１を含むＮ−型ウェル１１０と、ＮＰＮバイポーラトランジスタ１０２を含むＮ−型ウェル１２０とに分離した。Ｎ−型ウェル１２０は、グラウンド端子ＧＮＤに接続されている。このように構成すれば、ＰＭＯＳトランジスタ１０１のサイズを大きくすることなくＥＳＤサージ電圧耐力を高めることができ、集積エリアを増大させることがない。 Further, the first embodiment, as shown in FIG. 1 (b), including the N-type well 21 mow in both the diode 2 and the PMOSM transistor 1 shown in FIG. 6 (b), the PMOS transistor 101 N - The mold well 110 and the N − well 120 including the NPN bipolar transistor 102 were separated. The N − type well 120 is connected to the ground terminal GND. With this configuration, the ESD surge voltage resistance can be increased without increasing the size of the PMOS transistor 101, and the integration area is not increased.

また、図１（ｂ）に示したようにＰＭＯＳトランジスタ１０１とＮＰＮバイポーラトランジスタ１０２を接続することにより、入力端子１０９にかかる寄生容量Ｃは、ＮＰＮバイポーラ１０２のコレクタ１０７、ベース１０６間の拡散容量Ｃ１とＰＭＯＳトランジスタ１０１の拡散容量Ｃ２とを直列に接続した値になる。
実施形態１の入力端子１０９の寄生容量Ｃは、ＰＭＯＳトランジスタ１０１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２よりも拡散容量Ｃ１があることによって小さくなる。すなわち、寄生容量Ｃは、拡散容量Ｃ１とＣ２を用いて以下の式（１）によって表される。
Ｃ＝Ｃ１・Ｃ２／（Ｃ１十Ｃ２） …式（１） Further, by connecting the PMOS transistor 101 and the NPN bipolar transistor 102 as shown in FIG. 1B, the parasitic capacitance C applied to the input terminal 109 is the diffusion capacitance C1 between the collector 107 and the base 106 of the NPN bipolar 102. And the diffusion capacitance C2 of the PMOS transistor 101 are connected in series.
The parasitic capacitance C of the input terminal 109 according to the first embodiment becomes smaller due to the presence of the diffusion capacitance C1 than the diffusion capacitance C2 when the drain 105 of the PMOS transistor 101 is directly connected to the input terminal 109. That is, the parasitic capacitance C is expressed by the following equation (1) using the diffusion capacitors C1 and C2.
C = C1 / C2 / (C1 + C2) Formula (1)

式（１）によれば、寄生容量Ｃは、ＰＭＯＳトランジスタ１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２よりも、直列接続された拡散容量Ｃ１があることによって小さくなる。例えば拡散容量Ｃ１を拡散容量Ｃ２と同等の容量値（Ｃ１＝Ｃ２）とすると、寄生容量Ｃは、Ｃ２／２となる。すなわち、実施形態１の静電保護回路は、寄生容量Ｃを、ＰＭＯＳトランジスタ１０１のドレイン１０５を直接入力端子１０９に接続した場合の拡散容量Ｃ２の半分程度にすることができることがわかる。このため、実施形態１の静電保護回路は、数１００ＭＨｚ以上の高速な回路動作が可能となっている。   According to equation (1), the parasitic capacitance C is smaller than the diffusion capacitance C2 when the drain 105 of the PMOS transistor 1 is directly connected to the input terminal 109 due to the presence of the diffusion capacitance C1 connected in series. For example, if the diffusion capacitor C1 has a capacitance value equivalent to the diffusion capacitor C2 (C1 = C2), the parasitic capacitance C is C2 / 2. That is, it can be seen that the electrostatic protection circuit of the first embodiment can reduce the parasitic capacitance C to about half of the diffusion capacitance C2 when the drain 105 of the PMOS transistor 101 is directly connected to the input terminal 109. For this reason, the electrostatic protection circuit of Embodiment 1 can operate at a high speed of several hundred MHz or more.

さらに、実施形態１の静電保護回路では、−１．５Ｖ程度の電圧値の信号が入力された場合、ＰＭＯＳトランジスタ１０１のゲート１０３とソース１０４間がショートされているため、ＰＭＯＳトランジスタ１０１はオフ状態になる。、さらにＮＰＮバイポーラトランジスタ１０２は、ベース１０６がフローティング状態になるのでオンすることはない。このため、入力した信号に歪みが生じることをなくして信号品質が損なわれることをなくすことができる。   Further, in the electrostatic protection circuit of the first embodiment, when a signal having a voltage value of about −1.5 V is input, the PMOS transistor 101 is turned off because the gate 103 and the source 104 of the PMOS transistor 101 are short-circuited. It becomes a state. Further, the NPN bipolar transistor 102 is not turned on because the base 106 is in a floating state. For this reason, it is possible to prevent the input signal from being distorted and the signal quality from being impaired.

（回路の動作）
次に、実施形態１の静電保護回路の動作について説明する。
ＥＳＤサージによって過大なマイナス電圧が入力されると、ＮＰＮバイポーラトランジスタ１０２のコレクタ１０７とベース１０６の間が順方向にバイアスされる。このとき、ＥＳＤサージ電流はコレクタ１０７の側からベース１０６の側にバイパスされ、ベース１０６の電位がマイナス電位となる。 (Circuit operation)
Next, the operation of the electrostatic protection circuit of Embodiment 1 will be described.
When an excessive negative voltage is input due to the ESD surge, the collector 107 and the base 106 of the NPN bipolar transistor 102 are biased in the forward direction. At this time, the ESD surge current is bypassed from the collector 107 side to the base 106 side, and the potential of the base 106 becomes a negative potential.

ＮＰＮバイポーラトランジスタ１０２のベース１０６はＰＭＯＳトランジスタ１０１のドレイン１０５に接続されている。このため、電源電圧端子ＶDDが低インピーダンスである場合、つまり電源電圧端子ＶDDを基準にしてＥＳＤサージ電圧が入力されている場合、ＰＭＯＳトランジスタ１０１のドレイン１０５とソース１０４間の電圧がスナップバック開始電圧以上になると、ＰＭＯＳトランジスタ１０１がスナップバック動作を開始してオン状態になる。ＰＭＯＳトランジスタ１０１のオンによって第１バイパス経路が形成される。ＥＳＤサージ電流は、第１バイパス経路によって電源電圧端子ＶDDの側へとバイパスされる。   The base 106 of the NPN bipolar transistor 102 is connected to the drain 105 of the PMOS transistor 101. Therefore, when the power supply voltage terminal VDD has a low impedance, that is, when an ESD surge voltage is input with reference to the power supply voltage terminal VDD, the voltage between the drain 105 and the source 104 of the PMOS transistor 101 is the snapback start voltage. When the above is reached, the PMOS transistor 101 starts a snapback operation and is turned on. A first bypass path is formed by turning on the PMOS transistor 101. The ESD surge current is bypassed to the power supply voltage terminal VDD side by the first bypass path.

さらに、グラウンド端子ＧＮＤが低インピーダンスである場合、つまり、ＥＳＤサージによる電圧がグラウンド端子ＧＮＤを基準に入力されている場合、ＮＰＮバイポーラトランジスタ１０２では、ベース１０６の電位がマイナス電位となることによってエミッタ１０８、ベース１０６間のブレークダウンが起こる。ブレークダウン後、ＮＰＮバイポーラトランジスタ１０２ではベース１０６の電位がオン電圧に達するまで上昇する。ベース１０６の電位上昇によってＮＰＮバイポーラトランジスタ１０２は、スナップバック動作を開始する。   Further, when the ground terminal GND has a low impedance, that is, when a voltage due to an ESD surge is input with reference to the ground terminal GND, in the NPN bipolar transistor 102, the potential of the base 106 becomes negative and the emitter 108 A breakdown between the bases 106 occurs. After breakdown, in the NPN bipolar transistor 102, the potential of the base 106 rises until it reaches the ON voltage. The NPN bipolar transistor 102 starts a snapback operation due to the potential increase of the base 106.

スナップバック動作をすることにより、ＮＰＮバイポーラトランジスタ１０２のエミッタ１０８、ベース１０６間が導通し、サージ電流の第２バイパス経路が形成される。ＥＳＤサージ電流は、第２バイパス経路によってグラウンド端子ＧＮＤの側へとバイパスされる。
また、電源電圧端子ＶDD及びグラウンド端子ＧＮＤが共に低インピーダンス、つまり電圧の供給を受けて通常動作するときは、ＰＭＯＳトランジスタ１０１のスナップバック動作によって形成される第１の経路と、ＮＰＮバイポーラトランジスタ１０２のスナップバック動作によって形成される第２の経路によるＥＳＤサージ電流のバイパスが並列に行われる。 By performing the snapback operation, the emitter 108 and the base 106 of the NPN bipolar transistor 102 are conducted, and a second bypass path for surge current is formed. The ESD surge current is bypassed to the ground terminal GND side by the second bypass path.
When the power supply voltage terminal VDD and the ground terminal GND are both in a low impedance state, that is, in a normal operation when supplied with a voltage, the first path formed by the snapback operation of the PMOS transistor 101 and the NPN bipolar transistor 102 The ESD surge current is bypassed in parallel by the second path formed by the snapback operation.

以上説明したように、実施形態１の静電保護回路は、入力端子１０９に印加されるマイナス電圧によって生じるＥＳＤサージ電流を、電源電圧端子ＶDDにバイパスさせる第１の経路とグラウンド端子ＧＮＤにバイパスさせる第２の経路の２つの経路を持つ。なお、第１の経路は、ＮＰＮバイポーラトランジスタ１０２において発生する寄生ダイオードとＰＭＯＳトランジスタ１０１を直列に接続して形成される経路である。また、第２の経路は、ＮＰＮバイポーラトランジスタ１０２によって形成される経路である。
このような本実施形態によれば、より大きなＥＳＤサージ電流をバイパスさせることができる。また、ＥＳＤサージによって入力された電圧が電源電圧端子ＶDD基準、またはグラウンド端子ＧＮＤ基準のどちらであっても高いＥＳＤ耐力を持つ静電保護回路を実現することができる。 As described above, the electrostatic protection circuit according to the first embodiment bypasses the ESD surge current generated by the negative voltage applied to the input terminal 109 to the power supply voltage terminal VDD and the ground terminal GND. It has two routes, the second route. The first path is a path formed by connecting a parasitic diode generated in the NPN bipolar transistor 102 and the PMOS transistor 101 in series. The second path is a path formed by the NPN bipolar transistor 102.
According to this embodiment, a larger ESD surge current can be bypassed. In addition, an electrostatic protection circuit having a high ESD resistance can be realized regardless of whether the voltage input by the ESD surge is based on the power supply voltage terminal VDD or the ground terminal GND.

・実施形態２
（回路構成）
次に、本発明の実施形態２の静電保護回路を説明する。図３（ａ）、（ｂ）及び図４は、実施形態２の静電保護回路を説明するための図である。図３（ａ）は、実施形態２の静電保護回路の回路構成を説明するための図であって、破線を境にして静電保護回路を構成する静電保護素子が設けられる領域Ａと、保護の対象となる被保護回路の領域Ｂとに分けられる。
図３（ｂ）は、図３（ａ）に示した静電保護回路を構成するトランジスタ素子の内部構造を説明するための断面図である。図４は、図３（ａ）、（ｂ）に示した実施形態２の静電保護回路の上面図である。なお、図３、図４中に示した構成のうち、図１、図２に示した構成と同様の構成については同様の符号を付して説明の一部を略すものとする。 Embodiment 2
(Circuit configuration)
Next, an electrostatic protection circuit according to the second embodiment of the present invention will be described. FIGS. 3A, 3B, and 4 are diagrams for explaining the electrostatic protection circuit of the second embodiment. FIG. 3A is a diagram for explaining the circuit configuration of the electrostatic protection circuit according to the second embodiment, and includes a region A in which an electrostatic protection element constituting the electrostatic protection circuit is provided with a broken line as a boundary. , And a region B of a protected circuit to be protected.
FIG. 3B is a cross-sectional view for explaining the internal structure of the transistor element constituting the electrostatic protection circuit shown in FIG. FIG. 4 is a top view of the electrostatic protection circuit of the second embodiment shown in FIGS. 3 (a) and 3 (b). 3 and 4, components similar to those illustrated in FIGS. 1 and 2 are denoted by the same reference numerals, and a part of the description is omitted.

実施形態２の静電保護回路は、図３（ａ）に示したように、ＮＭＯＳトランジスタ３０１と、ＰＮＰバイポーラトランジスタ３０２とを有している。ＮＭＯＳトランジスタ３０１は、ゲート３０３とソース３０４とがショートされていて、ゲート３０３とソース３０４とはグラウンド端子ＧＮＤに接続されている。また、ＮＭＯＳトランジスタ３０１のドレイン３０５は、ＰＮＰバイポーラトランジスタ３０２のベース３０６に接続されている。   The electrostatic protection circuit according to the second embodiment includes an NMOS transistor 301 and a PNP bipolar transistor 302 as shown in FIG. In the NMOS transistor 301, the gate 303 and the source 304 are short-circuited, and the gate 303 and the source 304 are connected to the ground terminal GND. The drain 305 of the NMOS transistor 301 is connected to the base 306 of the PNP bipolar transistor 302.

一方、ＰＮＰバイポーラトランジスタ３０２のエミッタ３０８は、電源電圧端子ＶDDに接続されている。ＰＮＰバイポーラトランジスタ３０２のコレクタ３０７は、入力端子１０９に接続されている。
ここで、図３（ａ）に示したNＭＯＳトランジスタ３０１、ＰＮＰバイポーラトランジスタ３０２の内部構造を、図３（ｂ）を参照しながら説明する。 On the other hand, the emitter 308 of the PNP bipolar transistor 302 is connected to the power supply voltage terminal VDD. The collector 307 of the PNP bipolar transistor 302 is connected to the input terminal 109.
Here, the internal structures of the NMOS transistor 301 and the PNP bipolar transistor 302 shown in FIG. 3A will be described with reference to FIG.

ＮＭＯＳトランジスタ３０１は、図３（ｂ）、図４に示したように、Ｐｓｕｂ１００上に形成されている。Ｐｓｕｂ１００の表面には絶縁膜１１１が形成され、絶縁膜１１１上にゲート電極１１２が形成されていて、ゲート電極１１２下の部分がゲート３０３になる。図３（ｂ）におけるゲート電極１１２の左右には、ソース３０４となるＮ＋領域３１３とドレイン３０５となるＮ＋領域３１４が形成されている。
ソース３０４及びゲート３０３はグラウンド端子ＧＮＤに接続されている。また、Ｐｓｕｂ１００の表面の一部にＰ＋型領域からなる接続部３１６が設けられている。接続部３１６は、グラウンド端子ＧＮＤに接続されている。 The NMOS transistor 301 is formed on the Psub 100 as shown in FIGS. 3B and 4. An insulating film 111 is formed on the surface of the Psub 100, a gate electrode 112 is formed on the insulating film 111, and a portion below the gate electrode 112 becomes the gate 303. An N + region 313 to be a source 304 and an N + region 314 to be a drain 305 are formed on the left and right sides of the gate electrode 112 in FIG.
The source 304 and the gate 303 are connected to the ground terminal GND. Further, a connection portion 316 made of a P + type region is provided on a part of the surface of the Psub 100. The connection unit 316 is connected to the ground terminal GND.

一方、ＰＮＰバイポーラトランジスタ３０２は、図３（ｂ）、図４に示したように、Ｐｓｕｂ１００に形成されたＮ−型ウェル（Ｎｗｅｌｌ）３２１上に形成されている。Ｎ−型ウェル３２１は、ＰＮＰバイポーラトランジスタ３０２のベース３０６を構成する。Ｎ−型ウェル３２１の表面にはコレクタ３０７となるＰ＋型領域３２３、エミッタ３０８となるＰ＋型領域３２２が形成されている。コレクタは入力端子１０９に接続され、エミッタ３０８は電源電圧端子ＶDDに接続されている。
Ｎ−型ウェル３２１の表面にはＮ＋型領域でなる接続部３２４が設けられている。ベース３０６は、接続部３２４を介してＮＭＯＳトランジスタ３０１のドレイン３０５に接続されている。
図中に示したＣ１は、ＰＮＰバイポーラトランジスタ３０２の拡散容量、Ｃ２はＮＭＯＳトランジスタ３０１の拡散容量を示す。なお、拡散容量Ｃ１、Ｃ２は、いずれも静電保護回路においてトランジスタの寄生容量として作用する。 On the other hand, as shown in FIGS. 3B and 4, the PNP bipolar transistor 302 is formed on an N − type well (Nwell) 321 formed in the Psub 100. The N − type well 321 constitutes the base 306 of the PNP bipolar transistor 302. On the surface of the N − type well 321, a P + type region 323 to be a collector 307 and a P + type region 322 to be an emitter 308 are formed. The collector is connected to the input terminal 109, and the emitter 308 is connected to the power supply voltage terminal VDD.
A connection portion 324 made of an N + type region is provided on the surface of the N − type well 321. The base 306 is connected to the drain 305 of the NMOS transistor 301 via the connection portion 324.
In the figure, C1 indicates the diffusion capacitance of the PNP bipolar transistor 302, and C2 indicates the diffusion capacitance of the NMOS transistor 301. Note that the diffusion capacitors C1 and C2 both act as parasitic capacitances of the transistors in the electrostatic protection circuit.

（回路の動作）
次に、本発明の実施形態２の静電保護回路の動作について説明する。
ＥＳＤサージによって過大なプラス電圧が入力されると、ＰＮＰバイポーラトランジスタ３０２のコレクタ３０７とベース３０６との間が順方向にバイアスされる。このとき、ＥＳＤサージ電流はコレクタ３０７の側からベース３０６の側にバイパスされ、ベース３０６の電位がプラス電位となる。 (Circuit operation)
Next, the operation of the electrostatic protection circuit according to the second embodiment of the present invention will be described.
When an excessive positive voltage is input due to the ESD surge, the collector 307 and the base 306 of the PNP bipolar transistor 302 are forward-biased. At this time, the ESD surge current is bypassed from the collector 307 side to the base 306 side, and the potential of the base 306 becomes a positive potential.

ＰＮＰバイポーラトランジスタ３０２のベース３０６はＮＭＯＳトランジスタ３０１のドレイン３０５に接続されている。このため、グラウンド端子ＧＮＤが低インピーダンスである場合、つまりグラウンド端子ＧＮＤを基準にしてＥＳＤサージによる電圧が入力されている場合、ＮＭＯＳトランジスタ３０１のドレイン３０５とソース３０４間の電圧がスナップバック開始電圧以上になると、ＮＭＯＳトランジスタ３０１がスナップバック動作を開始してオン状態になる。ＮＭＯＳトランジスタ３０１のオンによって第１バイパス経路が形成され、ＥＳＤサージ電流は、グラウンド端子ＧＮＤの側へとバイパスされる。   The base 306 of the PNP bipolar transistor 302 is connected to the drain 305 of the NMOS transistor 301. Therefore, when the ground terminal GND has a low impedance, that is, when a voltage due to an ESD surge is input with reference to the ground terminal GND, the voltage between the drain 305 and the source 304 of the NMOS transistor 301 is equal to or higher than the snapback start voltage. Then, the NMOS transistor 301 starts a snapback operation and is turned on. When the NMOS transistor 301 is turned on, a first bypass path is formed, and the ESD surge current is bypassed to the ground terminal GND side.

さらに、電源電圧端子ＶDDが低インピーダンスである場合、つまり、ＥＳＤサージによる電圧が電源電圧端子を基準にして入力されている場合、ＰＮＰバイポーラトランジスタ３０２では、ベース３０６の電位がプラス電位となることによってエミッタ３０８、ベース３０６間のブレ−クダウンが起こる。ブレークダウン後、ＰＮＰバイポーラトランジスタ３０２ではベース３０６の電位がオン電圧に達するまで上昇する。ベース３０６の電位上昇によってＮＰＮバイポーラトランジスタ３０２は、スナップバック動作を開始する。スナップバック動作をすることにより、ＮＰＮバイポーラトランジスタ３０２のエミッタ３０８、ベース３０６間が導通し、サージ電流の第２バイパス経路が形成される。ＥＳＤサージ電流は、第２バイパス経路によって電源電圧端子ＶDDの側へとバイパスさせる。   Further, when the power supply voltage terminal VDD has a low impedance, that is, when a voltage due to an ESD surge is input with reference to the power supply voltage terminal, in the PNP bipolar transistor 302, the potential of the base 306 becomes a positive potential. Breakdown between the emitter 308 and the base 306 occurs. After breakdown, in the PNP bipolar transistor 302, the potential of the base 306 rises until it reaches the ON voltage. The NPN bipolar transistor 302 starts a snapback operation by increasing the potential of the base 306. By performing the snapback operation, the emitter 308 and the base 306 of the NPN bipolar transistor 302 are conducted, and a second bypass path for surge current is formed. The ESD surge current is bypassed to the power supply voltage terminal VDD side by the second bypass path.

また、電源電圧端子ＶDD及びグラウンド端子ＧＮＤが共に低インピーダンス、つまり電源から電圧の供給を受けて通常動作するときは、ＮＭＯＳトランジスタ３０１のスナップバック動作によって形成される第１バイパス経路と、ＰＮＰバイポーラトランジスタ３０２のスナップバック動作によって形成される第２バイパス経路とによるＥＳＤサージ電流のバイパスが並列に行われる。   When both the power supply voltage terminal VDD and the ground terminal GND have a low impedance, that is, when a normal operation is performed by receiving a voltage supply from the power supply, a first bypass path formed by a snapback operation of the NMOS transistor 301 and a PNP bipolar transistor The ESD surge current is bypassed in parallel with the second bypass path formed by the snap-back operation 302.

以上説明したように、実施形態１では、例えば−１．５Ｖ程度のグラウンド端子ＧＮＤの電位を下回る信号電圧が入力された場合でも信号品質を損なうことなく、大きなマイナス電圧のＥＳＤサージが印加されたときのみサージ電流をバイパスさせることができる。一方、実施形態２では、＋１．５Ｖ程度の電源電圧を上回る信号電圧が入力された場合でも、信号品質を損なうことなく、大きなプラス電圧のＥＳＤサージによる電圧が印加されたときのみサージ電流をバイパスすることができる。   As described above, in the first embodiment, for example, even when a signal voltage lower than the potential of the ground terminal GND of about −1.5 V is input, a large negative ESD surge is applied without impairing the signal quality. Only when the surge current can be bypassed. On the other hand, in the second embodiment, even when a signal voltage exceeding the power supply voltage of about +1.5 V is input, the surge current is bypassed only when a voltage due to a large positive voltage ESD surge is applied without impairing the signal quality. can do.

また、本発明は、実施形態１、実施形態２を各々別個に実施する構成に限定されるものでなく、両者を組み合わせて用いることもできる。この場合、サージによって入力される電圧のプラス、マイナスに関わらず、被保護回路内部の動作電圧及びグラウンド端子ＧＮＤの電位を超える信号電圧が入力された場合に信号品質を損なうことがなく、高いＥＳＤ耐力の静電保護回路を提供することが可能になる。   Moreover, this invention is not limited to the structure which each implements Embodiment 1 and Embodiment 2 separately, It can also use combining both. In this case, regardless of whether the voltage input by the surge is positive or negative, when a signal voltage exceeding the operating voltage inside the protected circuit and the potential of the ground terminal GND is input, the signal quality is not impaired, and high ESD It becomes possible to provide a proof electrostatic protection circuit.

本発明は高いＥＳＤ耐力を必要とするＩＣ、ＬＳＩに好適に利用できる。特に、本発明は、無線受信の分野で有用であり、高速信号を扱う上で低容量な保護回路を提供できる点、及びアンテナやＩＣ外部のパッシブフィルタの動作点がＧＮＤである場合に、ＧＮＤ基準で大信号が入力されても信号品質を劣化させないという理由で適しており、ＴＶチューナー用やＦＭラジオチューナー用のＩＣで好適に利用できる。   The present invention can be suitably used for ICs and LSIs that require high ESD resistance. In particular, the present invention is useful in the field of radio reception, can provide a low-capacity protection circuit for handling high-speed signals, and is used when the operating point of an antenna or a passive filter outside the IC is GND. It is suitable for the reason that the signal quality is not deteriorated even if a large signal is inputted as a reference, and can be suitably used in an IC for a TV tuner or an FM radio tuner.

本発明の実施形態１の静電保護回路を説明するための図である。It is a figure for demonstrating the electrostatic protection circuit of Embodiment 1 of this invention. 図１（ａ）、（ｂ）に示した本発明の実施形態１の静電保護回路の上面図である。It is a top view of the electrostatic protection circuit of Embodiment 1 of this invention shown to Fig.1 (a), (b). 本発明の実施形態２の静電保護回路を説明するための図である。It is a figure for demonstrating the electrostatic protection circuit of Embodiment 2 of this invention. 図３（ａ）、（ｂ）に示した本発明の実施形態２の静電保護回路の上面図である。It is a top view of the electrostatic protection circuit of Embodiment 2 of this invention shown to Fig.3 (a), (b). 一般的な静電保護回路を例示するための図である。It is a figure for exemplifying a general electrostatic protection circuit. 従来技術として挙げた静電保護回路を説明するための図である。It is a figure for demonstrating the electrostatic protection circuit mentioned as a prior art. グラウンド端子ＧＮＤを基準とするＥＳＤサージ電圧が入力した場合のＥＳＤ耐力を高めるための一般的な構成を説明するための図である。It is a figure for demonstrating the general structure for improving ESD tolerance when the ESD surge voltage on the basis of the ground terminal GND is input.

符号の説明Explanation of symbols

１０１ ＰＭＯＳトランジスタ、１０２ ＮＰＮバイポーラトランジスタ
１０３，３０３ ゲート、１０４，３０４ ソース、１０５，３０５ ドレイン
１０６，３０６ ベース、１０７，３０７ コレクタ、１０８，３０８ エミッタ
１０９ 入力端子
１１０，１２０，３２１ Ｎ−型ウェル
１１３，１１４，３２２，３２３ Ｐ＋型領域
１１５，１１６，１２３，１２４，３１６，３２４ 接続部
１２１ Ｐ−型ウェル
１２２，３１３，３１４ Ｎ＋型領域
３０１ ＮＭＯＳトランジスタ
３０２ ＰＮＰバイポーラトランジスタ 101 PMOS transistor, 102 NPN bipolar transistor 103,303 gate, 104,304 source, 105,305 drain 106,306 base, 107,307 collector, 108,308 emitter 109 input terminal 110,120,321 N - type well 113, 114, 322, 323 P + type region 115, 116, 123, 124, 316, 324 connection part 121 P − type well 122, 313, 314 N + type region 301 NMOS transistor 302 PNP bipolar transistor

Claims (2)

サージ電流から被保護回路を保護する静電保護回路であって、
前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、
前記バイポーラトランジスタがＮＰＮ型バイポーラトランジスタであり、前記制御素子がＰＭＯＳトランジスタであり、
前記ＮＰＮ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＮＰＮ型バイポーラトランジスタのエミッタはグラウンドに接続され、前記ＮＰＮ型バイポーラトランジスタのベースは前記ＰＭＯＳトランジスタのドレインに接続され、
前記ＰＭＯＳトランジスタのソースは、前記被保護回路の電源に接続された電源端子及び該ＰＭＯＳトランジスタのゲートに接続されており、
前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする静電保護回路。 An electrostatic protection circuit that protects a protected circuit from surge current,
A bipolar transistor connected to an input terminal for inputting a power signal to the protected circuit;
A control element for forming a first bypass path for bypassing the surge current by conducting between the collector and base of the bipolar transistor;
The bipolar transistor is an NPN bipolar transistor, and the control element is a PMOS transistor;
The collector of the NPN bipolar transistor is connected to the input terminal, the emitter of the NPN bipolar transistor is connected to ground, the base of the NPN bipolar transistor is connected to the drain of the PMOS transistor,
The source of the PMOS transistor is connected to a power supply terminal connected to the power supply of the protected circuit and the gate of the PMOS transistor,
The electrostatic circuit characterized in that the protected circuit is protected from the surge current by a second bypass path of the surge current formed by conduction between the emitter and base of the bipolar transistor and the first bypass path. Protection circuit. サージ電流から被保護回路を保護する静電保護回路であって、
前記被保護回路に電力信号を入力する入力端子に接続されるバイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ・ベース間が導通することによって前記サージ電流をバイパスする第１バイパス経路を形成するための制御素子と、を含み、
前記バイポーラトランジスタがＰＮＰ型バイポーラトランジスタであり、前記制御素子がＮＭＯＳトランジスタであり、
前記ＰＮＰ型バイポーラトランジスタのコレクタは前記入力端子と接続され、前記ＰＮＰ型バイポーラトランジスタのエミッタは前記被保護回路の電源に接続された電源端子に接続され、前記ＰＮＰ型バイポーラトランジスタのベースは前記ＮＭＯＳトランジスタのドレインに接続され、
前記ＮＭＯＳトランジスタのソースは、グラウンド及び該NＭＯＳトランジスタのゲートに接続されており、
前記バイポーラトランジスタのエミッタ・ベース間が導通することによって形成される前記サージ電流の第２バイパス経路及び、前記第１バイパス経路によって前記サージ電流から前記被保護回路を保護することを特徴とする静電保護回路。 An electrostatic protection circuit that protects a protected circuit from surge current,
A bipolar transistor connected to an input terminal for inputting a power signal to the protected circuit;
A control element for forming a first bypass path for bypassing the surge current by conducting between the collector and base of the bipolar transistor;
The bipolar transistor is a PNP-type bipolar transistor, and the control element is an NMOS transistor;
The collector of the PNP bipolar transistor is connected to the input terminal, the emitter of the PNP bipolar transistor is connected to a power supply terminal connected to the power supply of the protected circuit, and the base of the PNP bipolar transistor is the NMOS transistor Connected to the drain of
The source of the NMOS transistor is connected to the ground and the gate of the NMOS transistor,
The electrostatic circuit characterized in that the protected circuit is protected from the surge current by a second bypass path of the surge current formed by conduction between the emitter and base of the bipolar transistor and the first bypass path. Protection circuit.
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