JP5220639B2

JP5220639B2 - Test signal generator

Info

Publication number: JP5220639B2
Application number: JP2009018491A
Authority: JP
Inventors: 野篤司星; 原章政譲; 田守園
Original assignee: JAPAN ENGINEERING CORPORATION
Current assignee: JAPAN ENGINEERING CORPORATION
Priority date: 2009-01-29
Filing date: 2009-01-29
Publication date: 2013-06-26
Anticipated expiration: 2029-01-29
Also published as: JP2010175397A

Description

本発明は、テスト信号生成装置に関し、特に、半導体装置のバーンイン試験を行う際のテスト信号を生成するテスト信号生成装置に関する。 The present invention relates to a test signal generation device, and more particularly to a test signal generation device that generates a test signal when performing a burn-in test of a semiconductor device.

電子部品等の半導体装置の初期不良を顕在化し、初期故障品の除去を行うためのスクリーニング試験の一種であるバーンイン（Burn-In）試験を行う装置として、バーンイン装置が知られている。このバーンイン装置は半導体テスト装置の一種であり、被試験デバイス（Device Under Test）である半導体装置を複数装着したバーンインボードをバーンイン装置内に収容し、被試験デバイスに、電圧を印加して電気的ストレスを与えるとともに、恒温槽内部の空気を加熱して所定の温度の熱ストレスを与えることにより、初期不良を顕在化させる。また、このバーンイン試験においては、被試験デバイスに、所定のテスト信号を供給して、被試験デバイスの動作テストを行い、被試験デバイスが正常に動作しているかどうかを試す試験を行う。 2. Description of the Related Art A burn-in apparatus is known as an apparatus for performing a burn-in test, which is a kind of screening test for revealing an initial failure of a semiconductor device such as an electronic component and removing an initial failure product. This burn-in equipment is a type of semiconductor test equipment. A burn-in board with a plurality of semiconductor devices, which are devices under test, is housed in the burn-in equipment, and a voltage is applied to the device under test to electrically In addition to applying stress, the air in the thermostatic chamber is heated to apply a thermal stress at a predetermined temperature, thereby revealing the initial failure. In this burn-in test, a predetermined test signal is supplied to the device under test, an operation test of the device under test is performed, and a test is performed to test whether the device under test is operating normally.

このようなバーンイン装置では、数時間から数十時間に亘る長時間のバーンイン試験が行われることから、試験効率を向上させるために、複数の被試験デバイスを１枚のバーンインボードに挿入するとともに、このバーンインボードを複数毎、バーンイン装置に収納して、バーンイン試験を行うのが一般的である（例えば、特許文献１：特開２００５−２６５６６５号公報参照）。 In such a burn-in apparatus, since a long-time burn-in test over several hours to several tens of hours is performed, in order to improve test efficiency, a plurality of devices under test are inserted into one burn-in board, In general, a plurality of burn-in boards are housed in a burn-in apparatus and a burn-in test is performed (for example, refer to Japanese Patent Application Laid-Open No. 2005-265665).

このバーンイン装置には、上述したテスト信号を生成するためのテスト信号生成装置が必要となる。テスト信号生成装置には、ホストコントローラーと、メモリーコントローラーと、複数のメモリーとが設けられており、ホストコントローラーがメモリーからデータを読み出す場合には、ホストコントローラーからのリード要求がメモリーコントローラーに出力され、メモリーコントローラーがメモリーにアクセスをする。すなわち、メモリーには、様々なテスト信号生成用のデータが予め格納されており、ホストコントローラーは、メモリーから読み出したデータに基づいて、様々なテスト信号を生成する。 This burn-in device requires a test signal generation device for generating the above-described test signal. The test signal generator is provided with a host controller, a memory controller, and a plurality of memories. When the host controller reads data from the memory, a read request from the host controller is output to the memory controller, The memory controller accesses the memory. That is, various test signal generation data is stored in advance in the memory, and the host controller generates various test signals based on the data read from the memory.

図１は、第１メモリーと第２メモリーという２つのメモリーが設けられているテスト信号生成装置において、ホストコントローラーが、メモリーにアクセスする際のタイミングチャートの一例を示す図である。また、第１メモリーと第２メモリーは、それぞれ、リフレッシュが必要なＤＲＡＭ（Dynamic Random Access Memory）により、構成されている。 FIG. 1 is a diagram illustrating an example of a timing chart when a host controller accesses a memory in a test signal generation apparatus provided with two memories, a first memory and a second memory. Each of the first memory and the second memory is composed of a DRAM (Dynamic Random Access Memory) that needs to be refreshed.

この図１に示すように、ホストコントローラーは、期間Ｔ１〜期間Ｔ６のそれぞれの期間で、第１メモリーに対して又は第２メモリーに対してリード要求を発行している。また、これとは別に、ホストコントローラーは、所定の周期で、第１メモリー及び第２メモリーの双方に対してリフレッシュ要求を発行している。 As shown in FIG. 1, the host controller issues a read request to the first memory or the second memory in each of the periods T1 to T6. Separately, the host controller issues a refresh request to both the first memory and the second memory at a predetermined cycle.

第１メモリーと第２メモリーのリード要求を処理するために必要な時間は、そのメモリー構成等により定まるが、ここでは、６０ｎ秒必要であると仮定する。同様に、リフレッシュ要求を発行する周期やリフレッシュに要する時間も、メモリー構成等により定まるものであるが、ここでは、７．８μ秒周期でリフレッシュ要求が発行され、リフレッシュには１３５ｎ秒必要であると仮定する。 The time required to process the read request of the first memory and the second memory is determined by the memory configuration and the like, but here, it is assumed that 60 nsec is required. Similarly, the cycle for issuing the refresh request and the time required for the refresh are determined by the memory configuration and the like. Here, the refresh request is issued at a cycle of 7.8 μs, and 135 nsec is required for the refresh. Assume.

このような仮定の下、図１においては、期間Ｔ１から期間Ｔ６は、それぞれ、２００ｎ秒の時間が設定されている。これは、リフレッシュ要求１３５ｎ秒＋リード要求６０ｎ秒＝１９５ｎ秒により算出される時間よりも、僅かばかり長い時間である。すなわち、ある期間で、リフレッシュ要求とリード要求が重複して発生していた場合でも、その期間内で、リフレッシュ要求とリード要求の双方が処理できるようにしている。 Under such an assumption, in FIG. 1, a period of 200 n seconds is set for each of the periods T1 to T6. This is a slightly longer time than the time calculated by refresh request 135 nsec + read request 60 nsec = 195 nsec. That is, even when a refresh request and a read request are generated in a certain period, both the refresh request and the read request can be processed within the period.

例えば、図１の期間Ｔ１においては、第１メモリーに対するリード要求と、第１メモリー及び第２メモリーとに対するリフレッシュ要求とが、発生している。このため、メモリーコントローラーは、期間Ｔ２の始めに第１メモリーに対するリードを行い、この第１メモリーに対するリードが終了した後に、第１メモリーと第２メモリーのリフレッシュを行っている。 For example, during the period T1 in FIG. 1, a read request for the first memory and a refresh request for the first memory and the second memory are generated. For this reason, the memory controller reads the first memory at the beginning of the period T2, and refreshes the first memory and the second memory after the reading to the first memory is completed.

同様に、期間Ｔ６においては、期間Ｔ５で発生した第２メモリーに対するリード要求を処理している間に、第１メモリー及び第２メモリーに対するリフレッシュ要求が、発生している。このため、メモリーコントローラーは、期間Ｔ６の第２メモリーに対するリード処理が終了した後に、第１メモリーと第２メモリーのリフレッシュを行っている。 Similarly, in the period T6, a refresh request for the first memory and the second memory is generated while the read request for the second memory generated in the period T5 is being processed. Therefore, the memory controller refreshes the first memory and the second memory after the read process for the second memory in the period T6 is completed.

しかし、このような制御手法によると、リフレッシュ要求が発生していない期間においては、第１メモリー及び第２メモリーが何もしていない空き時間が発生してしまう。例えば、期間Ｔ３においては、第１メモリーに対するリード要求を処理しているが、リフレッシュ要求は発生していない。このため、第１メモリーに対するリード処理が終了した後には、第１メモリーと第２メモリーには、何もしていないアイドル状態の時間が発生している。 However, according to such a control method, a free time during which the first memory and the second memory do nothing occurs during a period when the refresh request is not generated. For example, during the period T3, a read request for the first memory is processed, but no refresh request is generated. For this reason, after the read process for the first memory is completed, idle time during which nothing is performed occurs in the first memory and the second memory.

しかも、一般的に、リフレッシュ処理に必要な時間は、リード処理に必要な時間と比べると長くなるため、第１メモリーと第２メモリーに何のアクセスも無く単なる待ち時間になっている割合が、実際にアクセスしている時間と比べて、必然的に高くなってしまう。 In addition, since the time required for the refresh process is generally longer than the time required for the read process, there is a ratio that the first memory and the second memory are simply waiting without any access. It will inevitably be higher than the actual access time.

特開２００５−２６５６６５号公報JP 2005-265665 A

そこで本発明は、前記課題に鑑みてなされたものであり、メモリーに対するアクセス効率の向上を図ったテスト信号生成装置を提供することを目的とする。 Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a test signal generation apparatus that improves the access efficiency to a memory.

上記の課題を解決するために、本発明に係るテスト信号生成装置は、
被試験デバイスに供給するテスト信号を生成するために必要なデータが格納される第１メモリー及び第２メモリーと、
前記第１メモリーに対するリード要求である第１リード要求と前記第２メモリーに対するリード要求である第２リード要求とを発行するとともに、所定の周期で、前記第１メモリーと前記第２メモリーに対するリフレッシュ要求を発行する、ホストコントローラーであって、前記第１リード要求と前記第２リード要求の応答として前記第１メモリーと前記第２メモリーから読み出したデータに基づいて前記テスト信号を生成する、ホストコントローラーと、
前記ホストコントローラーで発行された前記第１リード要求と前記第２リード要求と前記リフレッシュ要求とが格納される、リクエストメモリーと、
前記リクエストメモリーに前記第１リード要求が格納されており、且つ、前記第１メモリーがアクセス可能なアイドル状態である場合に、前記第１リード要求に基づいて前記第１メモリーにアクセスしてデータの読み出しを行い、前記リクエストメモリーに前記第２リード要求が格納されており、且つ、前記第２メモリーがアクセス可能なアイドル状態である場合に、前記第２リード要求に基づいて前記第２メモリーにアクセスしてデータの読み出しを行うとともに、前記リクエストメモリーに前記リフレッシュ要求が格納されており、且つ、前記第１メモリーがリフレッシュ動作可能なアイドル状態である場合に、前記リフレッシュ要求に基づいて前記第１メモリーのリフレッシュ動作を行い、前記リクエストメモリーに前記リフレッシュ要求が格納されており、且つ、前記第２メモリーがリフレッシュ動作可能なアイドル状態である場合に、前記リフレッシュ要求に基づいて前記第２メモリーのリフレッシュ動作を行う、メモリーコントローラーと、
を備えることを特徴とする。 In order to solve the above problem, a test signal generation device according to the present invention includes:
A first memory and a second memory in which data necessary for generating a test signal to be supplied to the device under test is stored;
A first read request that is a read request for the first memory and a second read request that is a read request for the second memory, and a refresh request for the first memory and the second memory at a predetermined cycle to issue, a host controllers to generate the test signal based on the data read from said second memory and said first memory in response to the first read request and the second read request, the host controller When,
A request memory in which the first read request, the second read request, and the refresh request issued by the host controller are stored;
When the first read request is stored in the request memory and the first memory is in an accessible idle state, the first memory is accessed based on the first read request and data of When the second read request is stored in the request memory and the second memory is in an accessible idle state, the second memory is accessed based on the second read request. When the refresh request is stored in the request memory and the first memory is in an idle state in which a refresh operation is possible, the first memory is read based on the refresh request. The refresh operation is performed and the request memory is refreshed. Calculated is stored, and, when the second memory is refreshed operable idle state, the refresh operation of the second memory according to the refresh request, the memory controller,
It is characterized by providing.

この場合、前記メモリーコントローラーは、前記第１メモリーと前記第２メモリーから読み出したデータを、前記リクエストメモリーに格納し、
前記ホストコントローラーは、前記リクエストメモリーから、前記第１リード要求又は前記第２リード要求に対する応答として読み出されたデータを取得するようにしてもよい。 In this case, the memory controller stores the data read from the first memory and the second memory in the request memory,
The host controller may acquire data read from the request memory as a response to the first read request or the second read request.

より具体的には、前記リクエストメモリーには、複数のリクエストメモリーアドレスが割り付けられており、
前記ホストコントローラーは、前記第１リード要求と前記第２リード要求と前記リフレッシュ要求を、前記複数のリクエストメモリーアドレスのうちの空いているリクエストメモリーアドレスに格納し、
前記メモリーコントローラーは、前記第１リード要求に基づいて前記第１メモリーから読み出したデータを、その第１リード要求が格納されていたリクエストメモリーアドレスに格納し、前記第２リード要求に基づいて前記第２メモリーから読み出したデータを、その第２リード要求が格納されていたリクエストメモリーアドレスに格納し、
前記ホストコントローラーは、前記第１リード要求又は前記第２リード要求に対する応答として読み出されたデータを、前記第１リード要求又は前記第２リード要求を格納したリクエストメモリーアドレスから取得するようにしてもよい。 More specifically, a plurality of request memory addresses are allocated to the request memory,
The host controller stores the first read request, the second read request, and the refresh request in an empty request memory address among the plurality of request memory addresses,
The memory controller stores data read from the first memory based on the first read request at a request memory address where the first read request is stored, and based on the second read request 2 The data read from the memory is stored in the request memory address where the second read request was stored,
The host controller may acquire data read as a response to the first read request or the second read request from a request memory address storing the first read request or the second read request. Good.

この場合、前記メモリーコントローラーは、前記ホストコントローラーが発行した前記第１メモリーに対する要求である前記第１リード要求と前記リフレッシュ要求の受け付けた順番を管理する第１受付順管理部と、前記ホストコントローラーが発行した前記第２メモリーに対する要求である前記第２リード要求と前記リフレッシュ要求の受け付けた順番を管理する第２受付順管理部とを、備えており、
前記ホストコントローラーは、前記第１メモリーに対する前記第１リード要求又は前記リフレッシュ要求を、前記リクエストメモリーに格納した場合には、その格納したリクエストメモリーアドレスを前記第１受付順管理部に追加し、前記第２メモリーに対する前記第２リード要求又は前記リフレッシュ要求を、前記リクエストメモリーに格納した場合には、その格納したリクエストメモリーアドレスを前記第２受付順管理部に追加し、
前記メモリーコントローラーは、
前記第１メモリーがアイドル状態である場合には、前記第１受付順管理部から、前記第１メモリーに対する次の要求が格納されている前記リクエストメモリーアドレスを取得して、そのリクエストメモリーアドレスから、前記第１メモリーに対する次の要求を取得し、
前記第２メモリーがアイドル状態である場合には、前記第２受付順管理部から、前記第２メモリーに対する次の要求が格納されている前記リクエストメモリーアドレスを取得して、そのリクエストメモリーアドレスから、前記第２メモリーに対する次の要求を取得するようにしてもよい。 In this case, the memory controller includes a first reception order management unit that manages a reception order of the first read request and the refresh request that are requests to the first memory issued by the host controller, and the host controller A second acceptance order management unit that manages the order of acceptance of the second read request and the refresh request that are issued requests to the second memory;
When the host controller stores the first read request or the refresh request for the first memory in the request memory, the host controller adds the stored request memory address to the first reception order management unit, When the second read request or the refresh request for the second memory is stored in the request memory, the stored request memory address is added to the second reception order management unit,
The memory controller is
When the first memory is in an idle state, the request memory address storing the next request for the first memory is acquired from the first reception order management unit, and from the request memory address, Obtaining the next request for the first memory;
When the second memory is in an idle state, the request memory address storing the next request for the second memory is acquired from the second reception order management unit, and from the request memory address, The next request for the second memory may be acquired.

この場合、前記第１受付順管理部と前記第２受付順管理部は、それぞれ、前記リクエストメモリーアドレスを先入れ先出し方式で管理する記憶部により構成されているようにしてもよい。 In this case, each of the first reception order management unit and the second reception order management unit may be configured by a storage unit that manages the request memory addresses in a first-in first-out manner.

また、前記メモリーコントローラーは、
前記第１メモリー又は前記第２メモリーから読み出したデータを、前記リクエストメモリーの前記リクエストメモリーアドレスに格納する際には、そのリクエストメモリーアドレスのステータスを応答終了に変更し、
前記ホストコントローラーは、前記ステータスが応答終了を示しているリクエストメモリーアドレスから、前記第１メモリー又は前記第２メモリーから読み出されたデータを取得し、そのリクエストメモリーアドレスのステータスを空き状態に変更するようにしてもよい。 In addition, the memory controller
When storing the data read from the first memory or the second memory at the request memory address of the request memory, the status of the request memory address is changed to response end,
The host controller obtains data read from the first memory or the second memory from a request memory address whose status indicates a response end, and changes the status of the request memory address to an empty state. You may do it.

本発明に係るテスト信号生成装置の制御方法は、被試験デバイスに供給するテスト信号を生成するために必要なデータが格納される第１メモリー及び第２メモリーを備えるテスト信号生成装置の制御方法であって、
ホストコントローラーにおいて、前記第１メモリーに対するリード要求である第１リード要求と前記第２メモリーに対するリード要求である第２リード要求とを発行するとともに、所定の周期で、前記第１メモリーと前記第２メモリーに対するリフレッシュ要求を発行するステップと、
前記ホストコントローラーで発行された前記第１リード要求と前記第２リード要求と前記リフレッシュ要求とを、リクエストメモリーに格納するステップと、
前記リクエストメモリーに前記第１リード要求が格納されており、且つ、前記第１メモリーがアクセス可能なアイドル状態である場合には、メモリーコントローラーが、前記第１リード要求に基づいて前記第１メモリーにアクセスしてデータの読み出しを行うステップと、
前記リクエストメモリーに前記第２リード要求が格納されており、且つ、前記第２メモリーがアクセス可能なアイドル状態である場合には、前記メモリーコントローラーが、前記第２リード要求に基づいて前記第２メモリーにアクセスしてデータの読み出しを行うステップと、
前記リクエストメモリーに前記リフレッシュ要求が格納されており、且つ、前記第１メモリーがリフレッシュ動作可能なアイドル状態である場合には、前記メモリーコントローラーが、前記リフレッシュ要求に基づいて前記第１メモリーのリフレッシュ動作を行うステップと、
前記リクエストメモリーに前記リフレッシュ要求が格納されており、且つ、前記第２メモリーがリフレッシュ動作可能なアイドル状態である場合には、前記メモリーコントローラーが、前記リフレッシュ要求に基づいて前記第２メモリーのリフレッシュ動作を行うステップと、
前記第１リード要求と前記第２リード要求の応答として前記第１メモリーと前記第２メモリーから読み出したデータに基づいて、前記ホストコントローラーが、前記テスト信号を生成するステップと、
を備えることを特徴とする。 A test signal generation apparatus control method according to the present invention is a test signal generation apparatus control method including a first memory and a second memory in which data necessary for generating a test signal to be supplied to a device under test is stored. There,
The host controller issues a first read request that is a read request to the first memory and a second read request that is a read request to the second memory, and the first memory and the second memory in a predetermined cycle. Issuing a refresh request for memory;
Storing the first read request, the second read request, and the refresh request issued by the host controller in a request memory;
When the first read request is stored in the request memory and the first memory is in an accessible idle state, the memory controller stores data in the first memory based on the first read request. Accessing and reading data; and
In a case where the second read request is stored in the request memory and the second memory is in an accessible idle state, the memory controller performs the second memory based on the second read request. Accessing and reading data,
When the refresh request is stored in the request memory and the first memory is in an idle state in which a refresh operation can be performed, the memory controller performs a refresh operation of the first memory based on the refresh request. The steps of
When the refresh request is stored in the request memory and the second memory is in an idle state in which a refresh operation is possible, the memory controller performs a refresh operation of the second memory based on the refresh request. The steps of
The host controller generating the test signal based on data read from the first memory and the second memory in response to the first read request and the second read request;
It is characterized by providing.

従来のテスト信号生成装置において、ホストコントローラーで発行されたリード要求とリフレッシュ要求が、第１メモリーと第２メモリーで処理される様子を説明するためのタイミングチャートを示す図。The figure which shows the timing chart for demonstrating a mode that the read request and refresh request which were issued by the host controller are processed by the 1st memory and the 2nd memory in the conventional test signal generator. 本発明の一実施形態に係るバーンイン装置の全体的な正面図。1 is an overall front view of a burn-in device according to an embodiment of the present invention. 図２のバーンイン装置にバーンインボードを収納した状態における内部構成の一例を説明するための正面レイアウト図。The front layout figure for demonstrating an example of an internal structure in the state which accommodated the burn-in board in the burn-in apparatus of FIG. 図２のバーンイン装置において、テスト信号をバーンインボードまで供給するための内部構成を説明するブロック図。The block diagram explaining the internal structure for supplying a test signal to a burn-in board in the burn-in apparatus of FIG. 図４に示したテスト信号生成装置の内部構成の一例を説明するブロック図。FIG. 5 is a block diagram illustrating an example of an internal configuration of the test signal generation device illustrated in FIG. 4. 図５のテスト信号生成装置において、ホストコントローラーで発行されたリード要求とリフレッシュ要求が、第１メモリーと第２メモリーで処理される様子を説明するためのタイミングチャートを示す図。FIG. 6 is a timing chart for explaining how a read request and a refresh request issued by a host controller are processed in a first memory and a second memory in the test signal generation device of FIG. 5. 図５に示したホストコントローラーの内部構成の一例を示すブロック図。FIG. 6 is a block diagram showing an example of an internal configuration of the host controller shown in FIG. 5. 図５に示したリクエストメモリーの内部構成の一例を示す図。The figure which shows an example of the internal structure of the request memory shown in FIG. 図５に示したメモリーコントローラーの内部構成の一例を示すブロック図。FIG. 6 is a block diagram showing an example of an internal configuration of the memory controller shown in FIG. 5. 図９に示した受付要求管理部の内部構成の一例を示す図。The figure which shows an example of an internal structure of the reception request management part shown in FIG.

以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the embodiments described below do not limit the technical scope of the present invention.

図２は、本発明の一実施形態に係るバーンイン装置１０の全体的な正面図であり、ドア２０を閉じた状態を示している。図３は、バーンイン装置１０の内部構成の要部を説明するための正面レイアウト図であり、バーンイン装置１０にバーンインボードＢＩＢを挿入した状態を示している。これら図２及び図３に示したバーンイン装置１０は、半導体テスト装置の一例である。 FIG. 2 is an overall front view of the burn-in device 10 according to the embodiment of the present invention, and shows a state in which the door 20 is closed. FIG. 3 is a front layout diagram for explaining a main part of the internal configuration of the burn-in apparatus 10 and shows a state in which the burn-in board BIB is inserted into the burn-in apparatus 10. The burn-in apparatus 10 shown in FIGS. 2 and 3 is an example of a semiconductor test apparatus.

図２及び図３に示すように、本実施形態に係るバーンイン装置１０の内部には、断熱壁３０で区画された空間により、チャンバ４０が形成されている。このチャンバ４０の内部には、１又は複数のバーンインボードＢＩＢが収納される。 As shown in FIGS. 2 and 3, a chamber 40 is formed in the burn-in device 10 according to the present embodiment by a space partitioned by a heat insulating wall 30. One or more burn-in boards BIB are accommodated in the chamber 40.

本実施形態においては、図３に示すように、キャリアラックＣＲごと、バーンインボードＢＩＢがチャンバ４０に収納される。すなわち、各キャリアラックＣＲには、バーンインボードＢＩＢを支持するためのスロット５０が形成されており、このスロット５０にバーンインボードＢＩＢを挿入した状態で、チャンバ４０にキャリアラックＣＲが格納される。本実施形態においては、１つのキャリアラックＣＲには、１５枚のバーンインボードＢＩＢを挿入することが可能であるように構成されている。 In the present embodiment, as shown in FIG. 3, the burn-in board BIB is housed in the chamber 40 for each carrier rack CR. That is, each carrier rack CR has a slot 50 for supporting the burn-in board BIB, and the carrier rack CR is stored in the chamber 40 with the burn-in board BIB being inserted into the slot 50. In the present embodiment, 15 burn-in boards BIB can be inserted into one carrier rack CR.

また、本実施形態においては、４台のキャリアラックＣＲを、チャンバ４０に格納することが可能なように構成されている。したがって、４台のキャリアラックＣＲをチャンバ４０内に収納することにより、合計６０枚のバーンインボードＢＩＢを、チャンバ４０内に収納することが可能である。但し、このチャンバ４０内に収納可能なキャリアラックＣＲの台数や配置、キャリアラックＣＲ内のバーンインボードＢＩＢの枚数や配置は、任意に変更可能である。 In the present embodiment, the four carrier racks CR are configured to be stored in the chamber 40. Therefore, by storing four carrier racks CR in the chamber 40, a total of 60 burn-in boards BIB can be stored in the chamber 40. However, the number and arrangement of the carrier racks CR that can be stored in the chamber 40 and the number and arrangement of the burn-in boards BIB in the carrier rack CR can be arbitrarily changed.

さらには、キャリアラックＣＲを用いることなく、バーンインボードＢＩＢを直接、チャンバ４０内に収納するようにしてもよい。この場合、チャンバ４０内にスロット５０を形成し、このスロット５０にバーンインボードＢＩＢを直接挿入することとなる。 Further, the burn-in board BIB may be directly stored in the chamber 40 without using the carrier rack CR. In this case, the slot 50 is formed in the chamber 40, and the burn-in board BIB is directly inserted into the slot 50.

図２に示すように、このバーンイン装置１０には、２枚のドア２０が設けられており、ドア２０を開状態にすることにより、キャリアラックＣＲをチャンバ４０から出し入れできるようになる。また、このドア２０にも断熱材が組み込まれており、ドア２０を閉状態にすることにより、周囲から熱的に遮断された空間であるチャンバ４０が構成される。 As shown in FIG. 2, the burn-in device 10 is provided with two doors 20, and the carrier rack CR can be taken in and out of the chamber 40 by opening the door 20. In addition, a heat insulating material is also incorporated in the door 20, and by closing the door 20, a chamber 40 that is a space thermally blocked from the surroundings is configured.

さらに、図３に示すように、本実施形態に係るバーンイン装置１０には、加熱ヒーター６０と、冷却ユニット７０が設けられている。また、チャンバ４０内には、その左側、上側、右側と延びる空気循環ダクトＤＴが設けられており、この空気循環ダクトＤＴに設けられたファン８０により、空気循環ダクトＤＴ内の空気が循環し、チャンバ内の温度が均一になるように空気が循環、攪拌するように構成されている。 Further, as shown in FIG. 3, the burn-in device 10 according to the present embodiment is provided with a heater 60 and a cooling unit 70. In the chamber 40, an air circulation duct DT extending to the left side, the upper side, and the right side thereof is provided, and the air in the air circulation duct DT is circulated by the fan 80 provided in the air circulation duct DT. Air is circulated and stirred so that the temperature in the chamber is uniform.

冷却ユニット７０は、２台の冷却コンプレッサ７２と、２台の熱交換器７４とにより、構成されている。本実施形態においては、この冷却ユニット７０は、水冷式の冷却方式を採用している。このため、冷却コンプレッサ７２は、冷却水を循環するためのコンプレッサであり、熱交換器７４は、冷却水の冷熱を、チャンバ４０の内部の空気と交換するための交換器である。２台の熱交換器７４は、空気循環ダクトＤＴ内に設けられている。このため、ファン７０により空気を循環させることにより、循環された空気が熱交換器７４で冷却され、チャンバ４０の内部の温度を下げることができる。 The cooling unit 70 is composed of two cooling compressors 72 and two heat exchangers 74. In the present embodiment, the cooling unit 70 employs a water cooling type cooling system. Therefore, the cooling compressor 72 is a compressor for circulating the cooling water, and the heat exchanger 74 is an exchanger for exchanging the cooling heat of the cooling water with the air inside the chamber 40. The two heat exchangers 74 are provided in the air circulation duct DT. For this reason, by circulating air with the fan 70, the circulated air is cooled with the heat exchanger 74, and the temperature inside the chamber 40 can be lowered.

また、ヒーター６０は、例えば電熱ヒーターにより構成されており、ヒーター６０に電源が供給されると発熱するように構成されている。ヒーター６０が発熱している状態で、空気循環ダクトＤＴ内の空気を循環させることにより、チャンバ４０内の空気の温度を上げることができる。 In addition, the heater 60 is configured by, for example, an electric heater, and is configured to generate heat when power is supplied to the heater 60. By circulating the air in the air circulation duct DT while the heater 60 is generating heat, the temperature of the air in the chamber 40 can be raised.

一方、バーンイン装置１０の右側には、制御部ＣＬが設けられている。この制御部ＣＬは、予め定められた設定に基づいて、このバーンイン装置１０の制御を行う。本実施形態においては、特に、バーンイン試験の際に、ヒーター６０や冷却ユニット７０を制御して、バーンインボードＢＩＢの周囲の温度が、ユーザなどにより設定された目標温度になるようにする。また、制御部ＣＬは、バーンイン試験の際に、所定のテスト信号を生成して、被試験デバイスである半導体装置に供給する。 On the other hand, a control unit CL is provided on the right side of the burn-in device 10. This control part CL controls this burn-in apparatus 10 based on a predetermined setting. In the present embodiment, in particular, during the burn-in test, the heater 60 and the cooling unit 70 are controlled so that the temperature around the burn-in board BIB becomes the target temperature set by the user or the like. Further, the controller CL generates a predetermined test signal during the burn-in test and supplies it to the semiconductor device that is the device under test.

図４は、テスト信号を被試験デバイスに供給するためのバーンイン装置１０の内部構成の一例を示すブロック図である。この図４に示すように、バーンイン装置１０には、テスト制御装置１００と、テスト信号生成装置１１０と、バッファーボード１２０とが設けられている。これらテスト制御装置１００と、テスト信号生成装置１１０と、バッファーボード１２０とは、例えば、制御部ＣＬの内部に設けられている。 FIG. 4 is a block diagram showing an example of the internal configuration of the burn-in apparatus 10 for supplying a test signal to a device under test. As shown in FIG. 4, the burn-in device 10 is provided with a test control device 100, a test signal generation device 110, and a buffer board 120. The test control device 100, the test signal generation device 110, and the buffer board 120 are provided, for example, inside the control unit CL.

テスト制御装置１００は、このバーンイン装置１０で行われるバーンイン試験における全体的な制御を行う。本実施形態においては、このテスト制御装置１００は、例えば、パーソナルコンピューターなどの独立したコンピューターで構成されている。このテスト制御装置１００の制御の下、テスト信号生成装置１１０は、テスト信号の生成を行う。どのようなテスト信号を生成して、被試験デバイスである半導体装置に供給するかは、ユーザーが予め設定して、テスト信号生成装置１１０に格納してある。 The test control apparatus 100 performs overall control in the burn-in test performed by the burn-in apparatus 10. In the present embodiment, the test control apparatus 100 is configured by an independent computer such as a personal computer, for example. Under the control of the test control apparatus 100, the test signal generation apparatus 110 generates a test signal. The test signal generated and supplied to the semiconductor device, which is the device under test, is preset by the user and stored in the test signal generation device 110.

このテスト信号生成装置１１０が生成したテスト信号は、バッファボード１２０に供給される。そして、このバッファボード１２０から、テスト信号は、チャンバ４０に設けられたドライバーボード１３０に出力され、エクステンションボード１４０を介して、上述したバーンインボードＢＩＢに供給され、最終的に、バーンインボードＢＩＢ上の被試験デバイスに供給される。 The test signal generated by the test signal generator 110 is supplied to the buffer board 120. A test signal is output from the buffer board 120 to the driver board 130 provided in the chamber 40, supplied to the burn-in board BIB described above via the extension board 140, and finally, on the burn-in board BIB. Supplied to the device under test.

バッファボード１２０は、テスト信号生成装置１１０から受けたテスト信号を、複数のドライバーボード１３０に出力するための出力バッファーである。本実施形態においては、１枚のバーンインボードＢＩＢに対応して、１組のドライバーボード１３０とエクステンションボード１４０とが設けられている。したがって、図２及び図３に示したバーンイン装置１０においては、６０組のドライバーボード１３０とエクステンションボード１４０とが設けられていることになる。 The buffer board 120 is an output buffer for outputting the test signal received from the test signal generator 110 to the plurality of driver boards 130. In the present embodiment, one set of driver board 130 and extension board 140 are provided corresponding to one burn-in board BIB. Therefore, in the burn-in apparatus 10 shown in FIGS. 2 and 3, 60 sets of driver boards 130 and extension boards 140 are provided.

図５は、本実施形態に係るテスト信号生成装置１１０の内部構成の一例を示すブロック図である。この図５に示すように、本実施形態に係るテスト信号生成装置１１０は、ホストコントローラー２００と、リクエストメモリー２１０と、メモリーコントローラー２２０と、第１メモリー２３０と、第２メモリー２４０とを備えて構成されている。 FIG. 5 is a block diagram illustrating an example of an internal configuration of the test signal generation device 110 according to the present embodiment. As shown in FIG. 5, the test signal generation device 110 according to the present embodiment includes a host controller 200, a request memory 210, a memory controller 220, a first memory 230, and a second memory 240. Has been.

ホストコントローラー２００は、テスト制御装置１００からの指示に基づいて、テスト信号を生成するための全体的な制御を行う。特に、本実施形態においては、このテスト信号を生成するにあたって、第１メモリー２３０又は第２メモリー２４０からデータを読み込んで、この読み込んだデータに基づいて、テストパターンであるテスト信号を生成する。したがって、テスト信号を生成するにあたっては、ホストコントローラー２００は、第１メモリー２３０又は第２メモリー２４０にアクセスをして、データを読み出す必要がある。 The host controller 200 performs overall control for generating a test signal based on an instruction from the test control apparatus 100. In particular, in the present embodiment, when generating the test signal, data is read from the first memory 230 or the second memory 240, and a test signal that is a test pattern is generated based on the read data. Therefore, when generating the test signal, the host controller 200 needs to access the first memory 230 or the second memory 240 and read the data.

本実施形態においては、テスト信号生成用のデータが格納される記憶装置は、第１メモリー２３０と第２メモリー２４０の２つの領域に区分されている。換言すれば、ホストコントローラー２００がデータを読み出そうとしているデータのアドレス指定に応じて、そのデータが第１メモリー２３０に格納されているのか、第２メモリー２４０に格納されているのかが特定される。但し、テスト信号生成用のデータが格納される記憶装置を構成するメモリーは、必ずしも、２つに区分されている必要はない。例えば、３つ、４つの複数のメモリーに区分されているようにしてもよい。 In the present embodiment, the storage device in which the test signal generation data is stored is divided into two areas, a first memory 230 and a second memory 240. In other words, whether the data is stored in the first memory 230 or the second memory 240 is specified according to the addressing of the data that the host controller 200 is reading data. The However, the memory constituting the storage device in which the test signal generation data is stored is not necessarily divided into two. For example, it may be divided into three or four memories.

また、本実施形態においては、第１メモリー２３０と第２メモリー２４０は、ＤＲＡＭにより構成されている。このため、これら第１メモリー２３０と第２メモリー２４０は、リフレッシュ動作が必要となる。すなわち、一定の周期で、これら第１メモリー２３０と第２メモリー２４０に格納されているデータをリフレッシュする必要がある。このリフレッシュ動作の時間間隔の管理や、リフレッシュ要求の生成も、ホストコントローラー２００が行う。 In the present embodiment, the first memory 230 and the second memory 240 are constituted by DRAMs. For this reason, the first memory 230 and the second memory 240 need to be refreshed. That is, it is necessary to refresh the data stored in the first memory 230 and the second memory 240 at a constant cycle. The host controller 200 also manages the time interval of this refresh operation and generates a refresh request.

ホストコントローラー２００は、第１メモリー２３０又は第２メモリー２４０からデータを読み出す場合には、リード要求を生成して、リクエストメモリー２１０に書き込む。また、ホストコントローラー２００は、第１メモリー２３０と第２メモリー２４０のリフレッシュをする場合には、リフレッシュ要求を生成して、リクエストメモリー２１０に書き込む。このリクエストメモリー２１０に書き込まれた各種の要求を、メモリーコントローラー２２０が随時取得して、その要求に基づいて、第１メモリー２３０と第２メモリー２４０にアクセスしたり、リフレッシュをしたりする。 When reading data from the first memory 230 or the second memory 240, the host controller 200 generates a read request and writes it in the request memory 210. Further, when refreshing the first memory 230 and the second memory 240, the host controller 200 generates a refresh request and writes it in the request memory 210. The memory controller 220 acquires various requests written in the request memory 210 at any time, and accesses or refreshes the first memory 230 and the second memory 240 based on the requests.

すなわち、メモリーコントローラー２２０の取得した要求がリード要求であった場合には、メモリーコントローラー２２０は、リード要求のアドレス指定に従って、第１メモリー２３０又は第２メモリー２４０にアクセスをして、データを読み出し、読み出したデータをリクエストメモリー２１０に書き込む。また、メモリーコントローラー２２０の取得した要求がリフレッシュ要求であった場合には、メモリーコントローラー２２０は、第１メモリー２３０と第２メモリー２４０のリフレッシュを行う。なお、以下の説明では発生していないが、メモリーコントローラー２２０が取得した要求がライト要求であった場合には、メモリーコントローラー２２０は、ライト要求のアドレス指定に従って、第１メモリー２３０又は第２メモリー２４０にアクセスをして、指定されたデータを指定されたアドレスに書き込む。 That is, when the request acquired by the memory controller 220 is a read request, the memory controller 220 accesses the first memory 230 or the second memory 240 according to the address designation of the read request, reads the data, The read data is written into the request memory 210. When the request acquired by the memory controller 220 is a refresh request, the memory controller 220 refreshes the first memory 230 and the second memory 240. Although not generated in the following description, when the request acquired by the memory controller 220 is a write request, the memory controller 220 determines whether the first memory 230 or the second memory 240 is in accordance with addressing of the write request. And write the specified data to the specified address.

図６は、図５に示したテスト信号生成装置１１０において、第１メモリー２３０と第２メモリー２４０という２つのメモリーに対してホストコントローラー２００が発行したリード要求とリフレッシュ要求とが処理される過程を説明するタイミングチャートの一例を示す図である。 FIG. 6 illustrates a process in which the read request and the refresh request issued by the host controller 200 are processed for the two memories of the first memory 230 and the second memory 240 in the test signal generator 110 illustrated in FIG. It is a figure which shows an example of the timing chart demonstrated.

この図６に示すように、ホストコントローラー２００は、期間Ｔ１〜期間Ｔ６のそれぞれの期間で、第１メモリー２３０に対して又は第２メモリー２４０に対してリード要求を発行している。また、これとは別に、ホストコントローラー２００は、所定の周期で、第１メモリー２３０及び第２メモリー２４０に対してリフレッシュ要求を発行している。 As shown in FIG. 6, the host controller 200 issues a read request to the first memory 230 or the second memory 240 in each of the periods T1 to T6. Separately, the host controller 200 issues a refresh request to the first memory 230 and the second memory 240 at a predetermined cycle.

すなわち、ホストコントローラー２００は、期間Ｔ１で、第１メモリー２３０に対してリード要求を発行し、期間Ｔ２で第１メモリー２３０に対してリード要求を発行し、期間Ｔ３で第２メモリー２４０に対してリード要求を発行し、期間Ｔ４で第１メモリー２３０に対してリード要求を発行し、期間Ｔ５で第２メモリー２４０に対してリード要求を発行し、期間Ｔ６で第２メモリー２４０に対してリード要求を発行している。 That is, the host controller 200 issues a read request to the first memory 230 in the period T1, issues a read request to the first memory 230 in the period T2, and issues a read request to the second memory 240 in the period T3. A read request is issued, a read request is issued to the first memory 230 in a period T4, a read request is issued to the second memory 240 in a period T5, and a read request is issued to the second memory 240 in a period T6 Has been issued.

また、これとは別に、ホストコントローラー２００は、期間Ｔ２と期間Ｔ６において、リフレッシュ要求を発行している。本実施形態においては、期間Ｔ１〜期間Ｔ６におけるひとつの期間は、８０ｎ秒で構成されている。すなわち、第１メモリー２３０又は第２メモリー２４０にアクセスするのに必要な時間が６０ｎ秒であることから、そのオーバーヘッドを考慮して、期間Ｔ１〜期間Ｔ６のそれぞれの期間を８０ｎ秒で構成している。ホストコントローラー２００は、１つの期間につき、１つの要求を発行するので、第１メモリー２３０と第２メモリー２４０に対するリード要求だけが発生している状況であれば、１つの期間の間にすべての処理が完了する。 Separately, the host controller 200 issues a refresh request in the period T2 and the period T6. In the present embodiment, one period in the period T1 to the period T6 is configured with 80 nsec. That is, since the time required to access the first memory 230 or the second memory 240 is 60 ns, each of the periods T1 to T6 is configured with 80 ns in consideration of the overhead. Yes. Since the host controller 200 issues one request per period, if only read requests for the first memory 230 and the second memory 240 are generated, all processing is performed during one period. Is completed.

しかし、実際には、ホストコントローラー２００は、リフレッシュ要求も発行する。このリフレッシュ要求に基づいてリフレッシュ動作をするには、１３５ｎ秒必要である。このため、本実施形態に係るテスト信号生成装置１１０のリード要求及びリフレッシュ要求に対する動作は、次のようになる。 However, in practice, the host controller 200 also issues a refresh request. It takes 135n seconds to perform a refresh operation based on this refresh request. Therefore, the operation for the read request and the refresh request of the test signal generation device 110 according to the present embodiment is as follows.

まず、期間Ｔ１において、ホストコントローラー２００で発生した第１メモリー２３０に対するリード要求は、次の期間Ｔ２の始めに直ちに処理される。この期間Ｔ２の間にリフレッシュ要求が生成されるが、このリフレッシュ要求に対しては、第２メモリー２４０はアクセスされていないアイドル状態なので、直ちにリフレッシュがなされる。一方、第１メモリー２３０については、リード要求が処理されているビジー状態であるので、このリード要求の処理が終了した後に直ちに実行される。 First, in the period T1, a read request for the first memory 230 generated by the host controller 200 is immediately processed at the beginning of the next period T2. During this period T2, a refresh request is generated. In response to this refresh request, the second memory 240 is in an idle state where it is not being accessed, so that refresh is immediately performed. On the other hand, the first memory 230 is in a busy state in which a read request is being processed, and thus is executed immediately after the processing of this read request is completed.

次に、期間Ｔ２では、ホストコントローラー２００で第１メモリー２３０に対するリード要求が発生する。このリード要求が発生した時点では、第１メモリー２３０は、まだ、リフレッシュ動作が行われているため、ビジー状態にある。このため、第１メモリー２３０に対するリード要求は、このリフレッシュ動作が終了した後に直ちに実行される。 Next, in the period T2, the host controller 200 generates a read request for the first memory 230. At the time when this read request occurs, the first memory 230 is still busy because the refresh operation is still being performed. Therefore, a read request for the first memory 230 is executed immediately after the refresh operation is completed.

次に、期間Ｔ３では、ホストコントローラー２００で第２メモリー２４０に対するリード要求が発生する。第２メモリー２４０のリフレッシュ動作は、期間Ｔ３の間に終了するため、このリード要求は、次の期間Ｔ４で直ちに実行される。 Next, in a period T3, the host controller 200 generates a read request for the second memory 240. Since the refresh operation of the second memory 240 ends during the period T3, this read request is immediately executed in the next period T4.

次に、期間Ｔ４では、ホストコントローラー２００で第１メモリー２３０に対するリード要求が発生する。期間Ｔ５の最初では第１メモリー２３０は、前のリード要求の処理が終了していないためビジー状態である。このため、期間Ｔ４で発生したリード要求は、前のリード要求の処理が終了した後に直ちに実行される。このような処理が順次繰り返されていく。 Next, in a period T4, the host controller 200 generates a read request for the first memory 230. At the beginning of the period T5, the first memory 230 is busy because the processing of the previous read request has not ended. For this reason, the read request generated in the period T4 is executed immediately after the processing of the previous read request is completed. Such processing is sequentially repeated.

この図６に示したような処理を実現するために、図５に示したテスト信号生成装置１１０のホストコントローラー２００とリクエストメモリー２１０とメモリーコントローラー２２０とは、それぞれ、図７、図８、図９に示すような構成を備えている。すなわち、図７は、ホストコントローラー２００の内部構成を説明するための機能ブロック図であり、図８は、リクエストメモリー２１０の内部構成を説明するためのテーブル図であり、図９は、メモリーコントローラー２２０の内部構成を説明するための機能ブロック図である。本実施形態においては、これらホストコントローラー２００とリクエストメモリー２１０とメモリーコントローラー２２０は、ハードウェアにより構成されており、例えば、ホストコントローラー２００とメモリーコントローラー２２０は組み合わせ論理回路から構成されており、リクエストメモリーはＲＡＭ（Random Access Memory）により構成されている。 In order to realize the processing shown in FIG. 6, the host controller 200, the request memory 210, and the memory controller 220 of the test signal generation apparatus 110 shown in FIG. The configuration as shown in FIG. 7 is a functional block diagram for explaining the internal configuration of the host controller 200, FIG. 8 is a table diagram for explaining the internal configuration of the request memory 210, and FIG. It is a functional block diagram for demonstrating an internal structure. In this embodiment, the host controller 200, the request memory 210, and the memory controller 220 are configured by hardware. For example, the host controller 200 and the memory controller 220 are configured by combinational logic circuits, and the request memory is It is configured by a RAM (Random Access Memory).

図７に示すように、本実施形態に係るホストコントローラー２００は、アクセス要求生成部３００と、リフレッシュ要求生成部３１０と、要求書込部３２０と、応答読出部３３０と、テスト信号生成機能部３４０とを備えて構成されている。 As illustrated in FIG. 7, the host controller 200 according to the present embodiment includes an access request generation unit 300, a refresh request generation unit 310, a request writing unit 320, a response reading unit 330, and a test signal generation function unit 340. And is configured.

アクセス要求生成部３００は、上述したようなリード要求やライト要求を生成して、要求書込部３２０に出力する。アクセス要求生成部３００が、これらリード要求やライト要求を生成するタイミングは、上述した図６の期間Ｔ１〜期間Ｔ６のそれぞれの期間において１つずつである。 The access request generation unit 300 generates the read request and write request as described above and outputs them to the request writing unit 320. The access request generation unit 300 generates one read request and one write request in each of the periods T1 to T6 in FIG. 6 described above.

リフレッシュ要求生成部３１０は、上述したリフレッシュ要求を所定の周期で生成して、要求書込部３２０に出力する。本実施形態においては、リフレッシュ要求生成部３１０は、例えば、７．８μ秒周期でリフレッシュ要求を生成する。 The refresh request generation unit 310 generates the above-described refresh request at a predetermined cycle and outputs it to the request writing unit 320. In the present embodiment, the refresh request generator 310 generates a refresh request with a period of 7.8 μs, for example.

これらのリード要求、ライト要求、リフレッシュ要求を受けた要求書込部３２０は、この要求をリクエストメモリー２１０に書き込む。図８に示したように、リクエストメモリー２１０は、複数のリクエストメモリーアドレスに区分されている。図８の例では、リクエストメモリーアドレスが０番から８番の９つに区分されている。それぞれのリクエストメモリーアドレスには、ステータスを示す情報が格納されるステータスフィールドと、要求内容又は応答データが格納される内容フィールドとが形成されている。 Upon receiving these read request, write request, and refresh request, the request writing unit 320 writes this request in the request memory 210. As shown in FIG. 8, the request memory 210 is divided into a plurality of request memory addresses. In the example of FIG. 8, the request memory addresses are divided into nine numbers from 0 to 8. Each request memory address is formed with a status field for storing information indicating status and a content field for storing request content or response data.

ステータスフィールドは、そのリクエストメモリーアドレスが、ホストコントローラー２００から要求を受け付けた状態にあるのか、受け付けた要求を処理している状態にあるのか、メモリーコントローラー２２０からの応答が完了した状態にあるのか、それとも、何も格納されていない空き状態にあるのかを示す情報が格納される。 The status field indicates whether the request memory address is in a state in which a request is received from the host controller 200, whether the request is being processed, or whether a response from the memory controller 220 has been completed, Or, information indicating whether there is an empty state where nothing is stored is stored.

内容フィールドには、ステータスフィールドが要求を受け付けた状態にあることを示している場合には、その要求の内容が格納される。具体的には、リード要求、ライト要求、リフレッシュ要求のいずれかが、格納される。また、ステータスフィールドが応答の完了した状態を示している場合には、内容フィールドには、メモリーコントローラー２２０からの応答データ、つまり、読み出したデータが格納される。 If the status field indicates that the request has been accepted, the content of the request is stored in the content field. Specifically, any one of a read request, a write request, and a refresh request is stored. When the status field indicates that the response has been completed, response data from the memory controller 220, that is, read data is stored in the content field.

ホストコントローラー２００の要求書込部３２０は、リクエストメモリー２１０に要求を書き込む場合には、ステータスフィールドが空きの状態を示しているリクエストメモリーアドレスの内容フィールドに、その要求を書き込む。さらに、要求書込部３２０は、要求を書き込んだリクエストメモリーアドレスのステータスフィールドを、要求を受け付けた状態に変更する。 When writing a request to the request memory 210, the request writing unit 320 of the host controller 200 writes the request in the content field of the request memory address indicating that the status field is empty. Further, the request writing unit 320 changes the status field of the request memory address in which the request is written to a state where the request is accepted.

また、ホストコントローラー２００の要求書込部３２０は、第１メモリー２３０に対する要求であるか、第２メモリー２４０に対する要求であるかを区別して、要求を書き込んだリクエストメモリーアドレスを、メモリーコントローラー２２０に出力する。 The request writing unit 320 of the host controller 200 distinguishes whether the request is for the first memory 230 or the second memory 240, and outputs the request memory address where the request is written to the memory controller 220. To do.

図９に示すように、メモリーコントローラー２２０は、受付要求管理部４００と、要求取得部４１０と、要求実行部４２０と、応答書込部４３０とを備えて構成されている。受付要求管理部４００は、図１０に示すようなテーブルで構成されている。すなわち、第１メモリー２３０に対する要求を先入れ先出し方式で管理する記憶部である第１のＦＩＦＯ（Fist In First Out）４０２と、第２メモリ２４０に対する要求を先入れ先出し方式で管理する記憶部である第２のＦＩＦＯ（Fist In First Out）４０４とを備えて構成されている。 As shown in FIG. 9, the memory controller 220 includes an acceptance request management unit 400, a request acquisition unit 410, a request execution unit 420, and a response writing unit 430. The acceptance request management unit 400 includes a table as shown in FIG. That is, a first FIFO (Fist In First Out) 402 that is a storage unit that manages requests to the first memory 230 by a first-in first-out method, and a second storage unit that is a request that manages requests to the second memory 240 by a first-in first-out method. A FIFO (Fist In First Out) 404 is provided.

ホストコントローラー２００の要求書込部３２０は、第１メモリー２３０に対する要求をリクエストメモリー２１０に書き込んだ場合には、第１メモリー２３０のＦＩＦＯ４０２の最後に、その要求を書き込んだリクエストメモリーアドレスの番号を追加し、第２メモリー２４０に対する要求をリクエストメモリー２１０に書き込んだ場合には、第２メモリー２４０のＦＩＦＯ４０４の最後に、その要求を書き込んだリクエストメモリーアドレスの番号を追加する。この図１０の例では、リクエストメモリーアドレスの番号は図中右側から追加され、リクエストメモリーアドレスを取得する際には図中左側から取得して、残りのリクエストメモリーアドレスの番号は左側にシフトされることにより、上述した先入れ先出しを実現している。 When the request writing unit 320 of the host controller 200 writes a request for the first memory 230 to the request memory 210, the request memory address number to which the request is written is added at the end of the FIFO 402 of the first memory 230. In addition, when a request for the second memory 240 is written in the request memory 210, the number of the request memory address in which the request is written is added to the end of the FIFO 404 of the second memory 240. In the example of FIG. 10, the request memory address number is added from the right side in the figure, and when obtaining the request memory address, it is obtained from the left side in the figure, and the remaining request memory address numbers are shifted to the left side. Thus, the first-in first-out described above is realized.

例えば、第１メモリー２３０に対するリード要求を０番のリクエストメモリーアドレスに書き込んだ場合には、要求書込部３２０は、受付要求管理部４００の第１メモリー２３０のＦＩＦＯ４０２の最後にリクエストメモリーアドレス０番を追加する。 For example, when a read request for the first memory 230 is written to the 0th request memory address, the request writing unit 320 adds the request memory address 0 to the end of the FIFO 402 of the first memory 230 of the reception request management unit 400. Add a number.

また、ホストコントローラー２００の要求書込部３２０は、リフレッシュ要求をリクエストメモリー２１０に書き込んだ場合には、第１メモリー２３０のＦＩＦＯ４０２と第２メモリー２４０のＦＩＦＯ４０４の双方に、リフレッシュ要求を書き込んだリクエストメモリーアドレスの番号を追加する。例えば、リフレッシュ要求を５番のリクエストメモリーアドレスに書き込んだ場合には、要求書込部３２０は、受付要求管理部４００の第１メモリー２３０のＦＩＦＯ４０２の最後にリクエストメモリーアドレス５番を追加するとともに、第２メモリー２４０のＦＩＦＯ４０４の最後にリクエストメモリーアドレス５番を追加する。 Further, when the request writing unit 320 of the host controller 200 writes a refresh request to the request memory 210, the request writing unit 320 writes the refresh request to both the FIFO 402 of the first memory 230 and the FIFO 404 of the second memory 240. Add request memory address number. For example, when the refresh request is written to the fifth request memory address, the request writing unit 320 adds the request memory address No. 5 to the end of the FIFO 402 of the first memory 230 of the acceptance request management unit 400. The request memory address No. 5 is added to the end of the FIFO 404 in the second memory 240.

メモリーコントローラー２２０の要求取得部４１０は、第１メモリー２３０が何もしていないアイドル状態になった場合には、受付要求管理部４００の第１メモリー２３０のＦＩＦＯ４０２を確認し、リクエストメモリーアドレスの番号が格納されているかどうかを判断する。もし、第１メモリー２３０のＦＩＦＯ４０２にリクエストメモリーアドレスの番号が格納されている場合には、図中左側にある最も古い番号を取得するとともに、その右側にある番号を順次左側にシフトする処理を行う。そして、要求取得部４１０は、受付要求管理部４００から取得した番号に対応する、リクエストメモリー２１０内のリクエストメモリーアドレスの内容フィールドから、第１メモリー２３０に対する要求を取得する。この取得の際に、要求取得部４１０は、リクエストメモリー２１０のステータスフィールドを処理中に変更する。そして、要求取得部４１０は、リクエストメモリー２１０から取得した要求を、要求実行部４２０に出力する。 The request acquisition unit 410 of the memory controller 220 checks the FIFO 402 of the first memory 230 of the reception request management unit 400 when the first memory 230 is in an idle state where nothing is done, and the request memory address number Is stored. If the request memory address number is stored in the FIFO 402 of the first memory 230, the process of obtaining the oldest number on the left side in the figure and sequentially shifting the number on the right side to the left side is performed. Do. Then, the request acquisition unit 410 acquires a request for the first memory 230 from the content field of the request memory address in the request memory 210 corresponding to the number acquired from the reception request management unit 400. At the time of acquisition, the request acquisition unit 410 changes the status field of the request memory 210 during processing. Then, the request acquisition unit 410 outputs the request acquired from the request memory 210 to the request execution unit 420.

要求実行部４２０は、要求取得部４１０から受け付けた要求を実行する。すなわち、第１メモリー２３０に対して、要求に対応した処理を実行する。例えば、要求がリード要求であった場合には、要求実行部４２０は、第１メモリー２３０の指定されたアドレスからデータを読み出す。また、要求がライト要求であった場合には、要求実行部４２０は、第１メモリー２３０の指定されたアドレスに、与えられたデータを書き込む。また、要求がリフレッシュ要求であった場合には、要求実行部４２０は、第１メモリー２３０のリフレッシュを行う。 The request execution unit 420 executes the request received from the request acquisition unit 410. That is, processing corresponding to the request is executed on the first memory 230. For example, if the request is a read request, the request execution unit 420 reads data from a specified address in the first memory 230. If the request is a write request, the request execution unit 420 writes the given data to the designated address in the first memory 230. If the request is a refresh request, the request execution unit 420 refreshes the first memory 230.

メモリーコントローラー２２０の要求取得部４１０が、第２メモリー２４０が何もしていないアイドル状態を検出した場合も、メモリーコントローラ２２０は、第２メモリー２４０に対して、これと同様の処理を行う。 Even when the request acquisition unit 410 of the memory controller 220 detects an idle state in which the second memory 240 is not doing anything, the memory controller 220 performs the same process on the second memory 240.

要求実行部４２０による処理が終了した場合、応答書込部４３０は、必要な応答を、リクエストメモリー２１０に書き込む。例えば、要求実行部４２０がリード要求の実行を終了した場合には、読み出したデータを応答データとして、その要求を読み出したリクエストメモリーアドレスの内容フィールドに書き込み、ステータスフィールドを応答終了に変更する。 When the processing by the request execution unit 420 ends, the response writing unit 430 writes a necessary response in the request memory 210. For example, when the request execution unit 420 finishes executing the read request, the read data is written as response data in the content field of the read request memory address, and the status field is changed to response end.

また、要求実行部４２０がライト要求の実行を終了した場合、及び、リフレッシュ要求の実行を終了した場合には、応答書込部４３０は、その要求を読み出したリクエストメモリーアドレスのステータスフィールドを空きに変更する。但し、要求実行部４２０の実行した要求がリフレッシュ要求である場合には、応答書込部４３０は、第１メモリー２３０と第２メモリー２４０の双方に対するリフレッシュ動作が終了した後に、ステータスフィールドを空き状態に変更する。 When the request execution unit 420 finishes executing the write request, and when the request execution unit 420 finishes executing the refresh request, the response writing unit 430 clears the status field of the request memory address from which the request has been read. change. However, when the request executed by the request execution unit 420 is a refresh request, the response writing unit 430 sets the status field to an empty state after the refresh operation for both the first memory 230 and the second memory 240 is completed. Change to

図７に示すように、ホストコントローラー２００の応答読出部３３０は、リクエストメモリー２１０のステータスフィールドを定常的に監視し、ステータスが処理中から応答終了に変更されたリクエストメモリーアドレスがあった場合には、そのリクエストメモリーアドレスの内容フィールドから応答データを読み出す。この読み出したデータが、リード要求に基づいて第１メモリー２３０又は第２メモリー２４０から読み出されたデータであるので、このデータに基づいて、テスト信号生成機能部３４０はテスト信号を生成する。 As shown in FIG. 7, the response reading unit 330 of the host controller 200 constantly monitors the status field of the request memory 210, and when there is a request memory address whose status is changed from processing to response end. The response data is read from the content field of the request memory address. Since the read data is data read from the first memory 230 or the second memory 240 based on the read request, the test signal generation function unit 340 generates a test signal based on the data.

また、応答読出部３３０は、リクエストメモリー２１０から応答データを読み出した場合には、そのリクエストメモリーアドレスのステータスフィールドを空き状態に変更し、内容フィールドに格納されている応答データを消去する。 When the response reading unit 330 reads the response data from the request memory 210, the response reading unit 330 changes the status field of the request memory address to an empty state, and erases the response data stored in the content field.

以上のように、本実施形態に係るバーンイン装置１０のテスト信号生成装置１１０によれば、ホストコントローラー２００が生成した要求を、リクエストメモリー２１０を介在させることにより、第１メモリー２３０と第２メモリー２４０の状況に応じて随時処理することにしたので、第１メモリー２３０と第２メモリー２４０に対する要求の発行間隔である期間Ｔ１〜Ｔ６を短くすることができる。すなわち、従来であれば、この期間Ｔ１〜期間Ｔ６のそれぞれの期間を２００ｎ秒に設定しなければならなかったのに対し、本実施形態によれば、これを８０ｎ秒に設定することができるようになる。このため、ホストコントローラー２００は、短い周期で、リード要求又はライト要求を発行することができるようになる。 As described above, according to the test signal generation device 110 of the burn-in device 10 according to the present embodiment, the request generated by the host controller 200 is interposed between the first memory 230 and the second memory 240 via the request memory 210. Therefore, the period T1 to T6, which is an interval between requests issued to the first memory 230 and the second memory 240, can be shortened. That is, in the past, each of the periods T1 to T6 had to be set to 200 nsec, but according to the present embodiment, this can be set to 80 nsec. become. Therefore, the host controller 200 can issue a read request or a write request with a short cycle.

具体的には、メモリーコントローラー２２０は、リクエストメモリー２１０に第１メモリー２３０に対するリード要求が格納されており、且つ、第１メモリー２３０がアクセス可能なアイドル状態である場合には、第２メモリー２４０がアイドル状態であるかどうかに拘わらず、第１メモリー２３０にアクセスしてデータの読み出しを行うこととした。また、メモリーコントローラー２２０は、リクエストメモリー２１０に第２メモリー２４０に対するリード要求が格納されており、且つ、第２メモリー２４０がアクセス可能なアイドル状態である場合には、第１メモリー２３０がアイドル状態であるかどうかに拘わらず、第２メモリー２４０にアクセスしてデータの読み出しを行うこととした。このため、第１メモリー２３０と第２メモリー２４０の空き状況に応じて、随時、リード要求に対する処理を実行することができる。 Specifically, when the memory controller 220 stores a read request for the first memory 230 in the request memory 210 and the first memory 230 is in an accessible idle state, the second memory 240 is stored in the memory controller 220. Regardless of whether it is in an idle state, the first memory 230 is accessed to read data. The memory controller 220 stores a read request for the second memory 240 in the request memory 210, and when the second memory 240 is in an accessible idle state, the first memory 230 is in an idle state. Regardless of whether or not there is, data is read by accessing the second memory 240. For this reason, processing for a read request can be executed at any time according to the availability of the first memory 230 and the second memory 240.

また、メモリーコントローラー２２０は、リクエストメモリー２１０にリフレッシュ要求が格納されており、且つ、第１メモリーがリフレッシュ動作可能なアイドル状態である場合には、第２メモリー２４０がリフレッシュ動作可能なアイドル状態であるかどうかに拘わらず、第１メモリー２３０のリフレッシュ動作を行うこととした。また、メモリーコントローラー２２０は、リクエストメモリー２１０にリフレッシュ要求が格納されており、且つ、第２メモリー２４０がリフレッシュ動作可能なアイドル状態である場合には、第１メモリー２３０がリフレッシュ動作可能なアイドル状態であるかどうかに拘わらず、第２メモリー２４０のリフレッシュ動作を行うこととした。このため、第１メモリー２３０と第２メモリー２４０の空き状況に応じて、随時、リフレッシュ要求に対する処理を実行することができる。 In addition, when the refresh request is stored in the request memory 210 and the first memory is in an idle state in which the refresh operation is possible, the memory controller 220 is in an idle state in which the second memory 240 is in a refresh operation. Regardless of whether or not the refresh operation of the first memory 230 is performed. Further, when the refresh request is stored in the request memory 210 and the second memory 240 is in an idle state in which the refresh operation can be performed, the memory controller 220 is in an idle state in which the first memory 230 is in a refresh operation. Regardless of whether or not there is, the refresh operation of the second memory 240 is performed. For this reason, processing for a refresh request can be executed at any time according to the availability of the first memory 230 and the second memory 240.

さらに、このように第１メモリー２３０と第２メモリー２４０に対するリード要求及びリフレッシュ要求に対する処理を独立して処理することにより、ホストコントローラー２００が要求を発行する周期Ｔ１〜Ｔ６を短くすることができるようになり、第１メモリー２３０と第２メモリー２４０に対するアクセス効率の向上を図ることができるようになる。 Further, by independently processing the read request and the refresh request for the first memory 230 and the second memory 240 in this way, the host controller 200 can shorten the cycles T1 to T6 for issuing the request. Thus, the access efficiency to the first memory 230 and the second memory 240 can be improved.

なお、本発明は、上記実施形態に限定されずに種々に変形可能である。例えば、上述した各処理部の内部構成は一例に過ぎず、同様の処理を実現可能であれば、種々に変形することができる。一例を挙げると、図７に示したホストコントローラー２００の内部構成、図８に示したリクエストメモリー２１０の内部構成、図９に示したメモリーコントローラー２２０の内部構成は、同様の処理を実現可能なように、様々な変形を施すことができる。また、図１０の受付要求管理部４００は、メモリーコントローラー２２０が、ホストコントローラ２００が発行した要求の順番を管理できるような態様で有れば、様々な実現形態が考えられる。 The present invention is not limited to the above embodiment and can be variously modified. For example, the internal configuration of each processing unit described above is merely an example, and various modifications can be made as long as similar processing can be realized. For example, the internal configuration of the host controller 200 shown in FIG. 7, the internal configuration of the request memory 210 shown in FIG. 8, and the internal configuration of the memory controller 220 shown in FIG. In addition, various modifications can be made. Further, the realization request management unit 400 of FIG. 10 can be implemented in various forms as long as the memory controller 220 can manage the order of requests issued by the host controller 200.

また、上述した実施形態で図示した各処理部は、本発明の一実施形態を説明するために必要な部分のみを図示している。したがって、実際のバーンイン装置１０においては、これらの図に示されていない様々な機能部を各処理部に追加して構成されるものであると、解釈すべきである。 In addition, each processing unit illustrated in the above-described embodiment illustrates only a part necessary for describing one embodiment of the present invention. Therefore, it should be construed that the actual burn-in apparatus 10 is configured by adding various functional units not shown in these drawings to each processing unit.

また、上述した実施形態で用いた様々な数値は一例に過ぎず、第１メモリー２３０や第２メモリー２４０の仕様や、被試験デバイスの仕様、供給するテスト信号のパターン等により、様々な値を採用することができる。例えば、第１メモリー２３０及び第２メモリー２４０におけるリフレッシュ周期や、リード要求を処理するのに必要な時間などは、様々な値を採用し得る。 Further, the various numerical values used in the above-described embodiments are merely examples, and various values may be obtained depending on the specifications of the first memory 230 and the second memory 240, the specifications of the device under test, the pattern of the test signal to be supplied, and the like. Can be adopted. For example, various values can be adopted as the refresh period in the first memory 230 and the second memory 240, the time required to process the read request, and the like.

２００ホストコントローラー
２１０リクエストメモリー
２２０メモリーコントローラー
２３０第１メモリー
２４０第２メモリー
３００アクセス要求生成部
３１０リフレッシュ要求生成部
３２０要求書込部
３３０応答読出部
３４０テスト信号生成機能部
４００受付要求管理部
４１０要求取得部
４２０要求実行部
４３０応答書込部 200 Host Controller 210 Request Memory 220 Memory Controller 230 First Memory 240 Second Memory 300 Access Request Generation Unit 310 Refresh Request Generation Unit 320 Request Write Unit 330 Response Read Unit 340 Test Signal Generation Function Unit 400 Acceptance Request Management Unit 410 Request Acquisition Unit 420 request execution unit 430 response writing unit

Claims

A first memory and a second memory in which data necessary for generating a test signal to be supplied to the device under test is stored;
A first read request that is a read request for the first memory and a second read request that is a read request for the second memory, and a refresh request for the first memory and the second memory at a predetermined cycle to issue, a host controllers to generate the test signal based on the data read from said second memory and said first memory in response to the first read request and the second read request, the host controller When,
A request memory in which the first read request, the second read request, and the refresh request issued by the host controller are stored;
When the first read request is stored in the request memory and the first memory is in an accessible idle state, the first memory is accessed based on the first read request and data of When the second read request is stored in the request memory and the second memory is in an accessible idle state, the second memory is accessed based on the second read request. When the refresh request is stored in the request memory and the first memory is in an idle state in which a refresh operation is possible, the first memory is read based on the refresh request. The refresh operation is performed and the request memory is refreshed. Calculated is stored, and, when the second memory is refreshed operable idle state, the refresh operation of the second memory according to the refresh request, the memory controller,
A test signal generation device comprising:

The memory controller stores data read from the first memory and the second memory in the request memory,
The host controller acquires data read from the request memory as a response to the first read request or the second read request.
The test signal generation apparatus according to claim 1, wherein:

A plurality of request memory addresses are assigned to the request memory,
The host controller stores the first read request, the second read request, and the refresh request in an empty request memory address among the plurality of request memory addresses,
The memory controller stores data read from the first memory based on the first read request at a request memory address where the first read request is stored, and based on the second read request 2 The data read from the memory is stored in the request memory address where the second read request was stored,
The host controller acquires data read as a response to the first read request or the second read request from a request memory address storing the first read request or the second read request.
The test signal generation apparatus according to claim 1, wherein:

The memory controller includes a first reception order management unit that manages an order in which the first read request and the refresh request that are requests to the first memory issued by the host controller are received, and the host controller issues the A second acceptance order management unit that manages the order of acceptance of the second read request and the refresh request that are requests to the second memory;
When the host controller stores the first read request or the refresh request for the first memory in the request memory, the host controller adds the stored request memory address to the first reception order management unit, When the second read request or the refresh request for the second memory is stored in the request memory, the stored request memory address is added to the second reception order management unit,
The memory controller is
When the first memory is in an idle state, the request memory address storing the next request for the first memory is acquired from the first reception order management unit, and from the request memory address, Obtaining the next request for the first memory;
When the second memory is in an idle state, the request memory address storing the next request for the second memory is acquired from the second reception order management unit, and from the request memory address, Obtaining a next request for the second memory;
The test signal generation device according to claim 3.

5. The test signal according to claim 4, wherein each of the first reception order management unit and the second reception order management unit includes a storage unit that manages the request memory addresses in a first-in first-out manner. Generator.

The memory controller is
When storing the data read from the first memory or the second memory at the request memory address of the request memory, the status of the request memory address is changed to response end,
The host controller obtains data read from the first memory or the second memory from a request memory address whose status indicates a response end, and changes the status of the request memory address to an empty state. ,
6. The test signal generation apparatus according to claim 4, wherein the test signal generation apparatus is a test signal generation apparatus.

A method for controlling a test signal generation apparatus comprising a first memory and a second memory in which data necessary for generating a test signal to be supplied to a device under test is stored,
The host controller issues a first read request that is a read request to the first memory and a second read request that is a read request to the second memory, and the first memory and the second memory in a predetermined cycle. Issuing a refresh request for memory;
Storing the first read request, the second read request, and the refresh request issued by the host controller in a request memory;
When the first read request is stored in the request memory and the first memory is in an accessible idle state, the memory controller stores data in the first memory based on the first read request. Accessing and reading data; and
In a case where the second read request is stored in the request memory and the second memory is in an accessible idle state, the memory controller performs the second memory based on the second read request. Accessing and reading data,
When the refresh request is stored in the request memory and the first memory is in an idle state in which a refresh operation can be performed, the memory controller performs a refresh operation of the first memory based on the refresh request. The steps of
When the refresh request is stored in the request memory and the second memory is in an idle state in which a refresh operation is possible, the memory controller performs a refresh operation of the second memory based on the refresh request. The steps of
The host controller generating the test signal based on data read from the first memory and the second memory in response to the first read request and the second read request;
A control method for a test signal generation device, comprising: