JP5211611B2

JP5211611B2 - Inverter drive circuit and inverter control circuit

Info

Publication number: JP5211611B2
Application number: JP2007251017A
Authority: JP
Inventors: 昭中森; 和徳小谷部; 学渡辺
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-10-18
Filing date: 2007-09-27
Publication date: 2013-06-12
Anticipated expiration: 2027-09-27
Also published as: JP2008125342A

Description

本発明はインバータの駆動回路およびインバータの制御回路に関し、特に、直流を交流に変換するインバータを駆動する駆動信号の位相調整方法に適用して好適なものである。 The present invention relates to an inverter drive circuit and an inverter control circuit, and is particularly suitable for application to a phase adjustment method of a drive signal for driving an inverter that converts direct current into alternating current.

モータ制御では、交流電源から出力された交流電圧をコンバータにて直流に変換し、コンバータにて変換された直流をインバータにて交流電圧に変換しながらモータを駆動する方法がある。ここで、インバータを駆動する場合、省電力化を図るために、インバータを構成するスイッチング素子をＰＷＭ制御する方法がある。 In motor control, there is a method in which an AC voltage output from an AC power source is converted into DC by a converter, and the motor is driven while the DC converted by the converter is converted into AC voltage by an inverter. Here, in the case of driving the inverter, there is a method of performing PWM control of the switching elements constituting the inverter in order to save power.

図１３は、従来のインバータを駆動する駆動回路の概略構成を示すブロック図である。
図１３において、駆動回路１３２には、入力回路５２、ノイズ誤動作防止回路５３およびドライバ回路５５が設けられている。そして、入力回路５２には、電源端子９１と入力端子９２との間に接続された抵抗Ｒ１が設けられている。また、ノイズ誤動作防止回路５３には、ヒステリシスコンパレータ５６が設けられ、ヒステリシスコンパレータ５６の一方の入力は入力端子９２に接続されるとともに、ヒステリシスコンパレータ５６の他方の入力は基準電圧源５７を介してグランド端子９４に接続され、ヒステリシスコンパレータ５６の出力はドライバ回路５５に接続されている。 FIG. 13 is a block diagram showing a schematic configuration of a drive circuit for driving a conventional inverter.
In FIG. 13, the drive circuit 132 is provided with an input circuit 52, a noise malfunction prevention circuit 53, and a driver circuit 55. The input circuit 52 is provided with a resistor R1 connected between the power supply terminal 91 and the input terminal 92. The noise malfunction prevention circuit 53 is provided with a hysteresis comparator 56, one input of the hysteresis comparator 56 is connected to the input terminal 92, and the other input of the hysteresis comparator 56 is connected to the ground via the reference voltage source 57. Connected to the terminal 94, the output of the hysteresis comparator 56 is connected to the driver circuit 55.

また、ドライバ回路５５には、Ｐチャンネル電界効果型トランジスタＭ１およびＮチャンネル電界効果型トランジスタＭ２が設けられ、Ｐチャンネル電界効果型トランジスタＭ１のソースは電源端子９１に接続され、Ｐチャンネル電界効果型トランジスタＭ１のドレインはＮチャンネル電界効果型トランジスタＭ２のドレインおよび出力端子９３に接続され、Ｎチャンネル電界効果型トランジスタＭ２のソースはグランド端子９５に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ１およびＮチャンネル電界効果型トランジスタＭ２のゲートは共通に接続されている。
また、インバータには、互いに直列接続されたスイッチング素子Ｓ１、Ｓ４が設けられ、スイッチング素子Ｓ４のゲートには出力端子９３が接続されている。なお、スイッチング素子Ｓ１、Ｓ４としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を用いることができる。 The driver circuit 55 is provided with a P-channel field effect transistor M1 and an N-channel field effect transistor M2, and the source of the P-channel field effect transistor M1 is connected to the power supply terminal 91. The drain of M1 is connected to the drain of the N-channel field effect transistor M2 and the output terminal 93, the source of the N-channel field effect transistor M2 is connected to the ground terminal 95, and the P-channel field effect transistor M1 and N-channel The gates of the field effect transistors M2 are connected in common.
The inverter is provided with switching elements S1 and S4 connected in series with each other, and an output terminal 93 is connected to the gate of the switching element S4. As the switching elements S1 and S4, for example, an IGBT (Insulated Gate Bipolar Transistor) can be used.

図１４は、図１３の駆動回路の動作を示すタイミングチャートである。
図１４において、入力信号５１が入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。ここで、ノイズ誤動作防止回路５３では、大小２つの電圧しきい値（例えば、１．３６Ｖと２．００Ｖ）が基準電圧源５７にて設定される。 FIG. 14 is a timing chart showing the operation of the drive circuit of FIG.
In FIG. 14, when an input signal 51 is input between the input terminal 92 and the ground terminal 94, the input signal 51 is input to the hysteresis comparator 56 via the input circuit 52. Here, in the noise malfunction prevention circuit 53, two voltage thresholds (for example, 1.36 V and 2.00 V) are set by the reference voltage source 57.

そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ´点電圧）が電源電圧からグランド電圧に推移する場合には、ａ´点電圧と小さい方の電圧しきい値とが比較され、ａ´点電圧がグランド電圧から電源電圧に推移する場合には、ａ´点電圧と大きい方の電圧しきい値とが比較される。そして、ａ´点電圧が電圧しきい値を超える場合には、ヒステリシスコンパレータ５６の出力がハイレベルとなり、ｂ´点電圧が矩形波となる。ここで、ａ´点電圧を大小２つの電圧しきい値と比較することにより、（大きい方の電圧しきい値−小さい方の電圧しきい値）と同じ振幅値以下のノイズに対しては誤動作を回避することができる。 When the input signal 51 is input to the hysteresis comparator 56, when the input voltage (a ′ point voltage) changes from the power supply voltage to the ground voltage, the hysteresis comparator 56 has a smaller voltage than the a ′ point voltage. When the a ′ point voltage changes from the ground voltage to the power supply voltage, the a ′ point voltage is compared with the larger voltage threshold value. When the voltage at the point a ′ exceeds the voltage threshold, the output of the hysteresis comparator 56 becomes high level, and the voltage at the point b ′ becomes a rectangular wave. Here, by comparing the voltage at point a ′ with two large and small voltage thresholds, malfunction occurs for noise having the same amplitude value or less as (larger voltage threshold−smaller voltage threshold). Can be avoided.

そして、ヒステリシスコンパレータ５６からの出力はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させたり放電させたりすることで、スイッチング素子Ｓ４の切り替え制御が行われる。 The output from the hysteresis comparator 56 is input to the driver circuit 55, and the voltage at the point b ′ is amplified by the driver circuit 55. Then, the signal amplified by the driver circuit 55 is input to the gate of the switching element S4 via the output terminal 93, and the switching of the switching element S4 is performed by charging or discharging the gate capacitance of the switching element S4. Control is performed.

ここで、スイッチング素子Ｓ４のゲート電圧（ｃ´点電圧）は、ｂ´点電圧が立ち下がり始めてからｃ´点電圧が立ち上がり始めるまでに遅れ時間Ｔｄ１の遅れがあり、ｂ´点電圧が立ち上がり始めてからｃ´点電圧が立ち下がり始めるまでに遅れ時間Ｔｄ２の遅れがある。この遅れ時間Ｔｄ１は、ｃ´点電圧の立ち上がり時のドライバ回路５５自体の遅れであり、遅れ時間Ｔｄ２は、ｃ´点電圧の立ち下がり時のドライバ回路５５自体の遅れである。 Here, the gate voltage (c ′ point voltage) of the switching element S4 has a delay time Td1 from when the b ′ point voltage starts to fall to when the c ′ point voltage starts to rise, and the b ′ point voltage starts to rise. Until the c ′ point voltage starts to fall, there is a delay of the delay time Td2. This delay time Td1 is the delay of the driver circuit 55 itself when the c ′ point voltage rises, and the delay time Td2 is the delay of the driver circuit 55 itself when the c ′ point voltage falls.

また、ｃ´点電圧がスイッチング素子Ｓ４のゲートに印加されると、スイッチング素子Ｓ４は寄生容量を持つため、スイッチング素子Ｓ４のコレクタ−エミッタ間電圧Ｖｃｅ、およびコレクタ電流Ｉｃにも遅れが発生する。ここで、ドライバ回路５５の負荷がスイッチング素子Ｓ４の場合（Ｐ１）では、ドライバ回路５５の負荷が単にキャパシタである場合（Ｐ２）に比べて、ｃ´点電圧が立ち上がり始めてから立ち上がり切るまでの遅れ時間が大きくなり、ｃ´点電圧の立ち上がり開始からコレクタ電流Ｉｃが完全に立ち上がった時の９０％に達するまでにかかる遅れ時間をＴｄ３とする。 When the voltage at the point c ′ is applied to the gate of the switching element S4, the switching element S4 has a parasitic capacitance, so that a delay also occurs in the collector-emitter voltage Vce and the collector current Ic of the switching element S4. Here, in the case where the load of the driver circuit 55 is the switching element S4 (P1), the delay from when the voltage at the point c ′ starts to rise until the rise is finished as compared with the case where the load of the driver circuit 55 is simply a capacitor (P2). Time is increased, and a delay time required for reaching 90% of the time when the collector current Ic completely rises after the rise of the voltage at the point c ′ is defined as Td3.

また、ドライバ回路５５の負荷がスイッチング素子Ｓ４の場合（Ｐ１）では、ドライバ回路５５の負荷が単にキャパシタである場合（Ｐ２）に比べて、ｃ´点電圧が立ち下がり始めてから立ち下がり切るまでの遅れ時間が大きくなり、ｃ´点電圧の立ち下がり開始からコレクタ電流Ｉｃが完全に立ち上がった時の１０％に達するまでにかかる遅れ時間をＴｄ４とする。
この結果、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄ２＋Ｔｄ４となる。 In the case where the load of the driver circuit 55 is the switching element S4 (P1), the voltage from the point c ′ starts to fall after the load decreases compared to the case where the load of the driver circuit 55 is simply a capacitor (P2). The delay time is increased, and the delay time required until the collector current Ic reaches 10% when the collector current Ic fully rises from the start of the fall of the c ′ point voltage is defined as Td4.
As a result, in the entire circuit including the drive circuit 132 and the switching element S4, the delay time Ton at the time of rise is Td1 + Td3, and the delay time Toff at the time of fall is Td2 + Td4.

ここで、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、入出力位相特性を示す指標Ｔｄｅａｄとして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎと定義することができる。そして、駆動回路１３２とスイッチング素子Ｓ４との組み合わせによっては、入出力の位相変化が大きくなり、この指標Ｔｄｅａｄが大きくなることがある。
また、例えば、特許文献１には、端子付加して外付抵抗でデッドタイムの設定が可能とし、狭パルス幅信号のときでもデッドタイムが変化しない半導体集積回路が開示されている。
特開２００３−５１７４０号公報 Here, in the entire circuit including the drive circuit 132 and the switching element S4, Tdead = Toff−Ton can be defined as an index Tdead indicating the input / output phase characteristics. Depending on the combination of the drive circuit 132 and the switching element S4, the input / output phase change may increase, and the index Tdead may increase.
For example, Patent Document 1 discloses a semiconductor integrated circuit in which a dead time can be set with an external resistor by adding a terminal and the dead time does not change even when a narrow pulse width signal is used.
JP 2003-51740 A

しかしながら、駆動回路１３２とスイッチング素子Ｓ４とを含めた全体の回路において、入出力位相特性を示す指標Ｔｄｅａｄが大きくなると、ａ´点電圧のパルス幅とｃ´点電圧のパルス幅とが大きく異なるようになり、ＰＷＭ制御におけるパルス幅の制御性が低下することから、ＰＷＭ制御系の制御性能が劣化するという問題があった。
そこで、本発明の目的は、インバータを駆動する駆動信号の立ち上がり時または立ち下がり時の遅れ時間を調整することが可能なインバータの駆動回路およびインバータの制御回路を提供することである。 However, in the entire circuit including the drive circuit 132 and the switching element S4, when the index Tdead indicating the input / output phase characteristics is increased, the pulse width of the a ′ point voltage and the pulse width of the c ′ point voltage are significantly different. As a result, the controllability of the pulse width in the PWM control is lowered, which causes a problem that the control performance of the PWM control system deteriorates.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an inverter drive circuit and an inverter control circuit capable of adjusting a delay time at the time of rising or falling of a drive signal for driving the inverter.

上述した課題を解決するために、請求項１記載のインバータの駆動回路によれば、矩形状の入力信号を入力する入力回路と、前記入力回路を介して入力された入力信号に基づいてインバータを駆動するドライバ回路と、前記ドライバ回路の前段に設けられ、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、前記ドライバ回路に入力される信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とする。 In order to solve the above-described problem, according to an inverter drive circuit according to claim 1, an input circuit for inputting a rectangular input signal, and an inverter based on the input signal input through the input circuit are provided. a driver circuit for driving, provided in front of the driver circuit, by delaying at least one of the rising or falling edge of the input signal, and the pulse width of the signal that will be input to the driver circuit, said driver And a phase adjustment circuit for adjusting a deviation from a pulse width of a signal output from a switching element of an inverter driven by the circuit.

また、請求項２記載のインバータの駆動回路によれば、前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。 According to the inverter drive circuit of claim 2, the phase adjustment circuit includes a delay time from when input of the input signal to the phase adjustment circuit is started until the switching element is turned on, The delay time of at least one of the rising edge and the falling edge of the input signal so that the delay time from when the input of the input signal to the phase adjustment circuit is stopped until the switching element is turned off is equal. It is characterized by adjusting.

また、請求項３記載のインバータの駆動回路によれば、前記位相調整回路は、定電流を発生する定電流源と、前記定電流源にて発生された電流を充電するキャパシタと、基準電圧を発生する基準電圧源と、前記入力信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、前記比較器による比較結果に基づいて、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする。 According to another aspect of the inverter drive circuit of the present invention, the phase adjustment circuit includes a constant current source that generates a constant current, a capacitor that charges the current generated by the constant current source, and a reference voltage. A reference voltage source generated, a switching element that supplies a current generated by the constant current source to the capacitor based on the input signal, a reference voltage generated by the reference voltage source, and the capacitor And a comparator for comparing the generated voltage, and the delay time of at least one of the rising edge and the falling edge of the input signal is set based on the comparison result by the comparator.

また、請求項４記載のインバータの駆動回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記入力信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。
また、請求項５記載のインバータの駆動回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記駆動回路の外部端子を介して組み込まれることを特徴とする。 According to the drive circuit of the inverter according to claim 4, a plurality of ones having different current values, capacitances, or reference voltages are provided for at least one of the constant current source, the capacitor, and the reference voltage source. And selecting one of the plurality of constant current sources, capacitors or reference voltage sources from among the plurality of constant current sources, capacitors or reference voltage sources, so that at least one of rising and falling of the input signal is provided. One of the delay times is adjusted.
Further, according to the drive circuit of the inverter according to claim 5, at least one of the constant current source, the capacitor, and the reference voltage source is incorporated via an external terminal of the drive circuit. And

また、請求項６記載のインバータの制御回路によれば、インバータのＰＷＭ制御を行うＰＷＭ制御部と、前記インバータを駆動する駆動回路の前段に設けられ、前記ＰＷＭ制御部から出力された制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路に入力される入力信号のパルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される信号のパルス幅とのずれを調整する位相調整回路とを備えることを特徴とする。 According to the inverter control circuit of the sixth aspect, the PWM control unit that performs PWM control of the inverter and the drive circuit that drives the inverter are provided in the preceding stage, and the control signal output from the PWM control unit by delaying at least one of rising or falling, and the pulse width of the input signal input to the driver circuit, and the pulse width of the signal output from the switching elements of the inverter to be driven by the driver circuit And a phase adjustment circuit for adjusting the shift of the phase difference.

また、請求項７記載のインバータの制御回路によれば、前記位相調整回路は、前記位相調整回路への前記入力信号の入力が開始されてから前記スイッチング素子がオンされるまでの遅延時間と、前記位相調整回路への前記入力信号の入力が停止されてから前記スイッチング素子がオフされるまでの遅延時間とが等しくなるように、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。 According to the inverter control circuit of claim 7, the phase adjustment circuit includes a delay time from when input of the input signal to the phase adjustment circuit is started until the switching element is turned on, The delay time of at least one of the rising edge and the falling edge of the control signal so that the delay time from when input of the input signal to the phase adjustment circuit is stopped until the switching element is turned off is equal. It is characterized by adjusting.

また、請求項８記載のインバータの制御回路によれば、前記位相調整回路は、定電流を発生する定電流源と、前記定電流源にて発生された電流を充電するキャパシタと、基準電圧を発生する基準電圧源と、前記制御信号に基づいて前記定電流源にて発生された電流を前記キャパシタに供給するスイッチング素子と、前記基準電圧源にて発生された基準電圧と前記キャパシタにて発生された電圧とを比較する比較器とを備え、前記比較器による比較結果に基づいて、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を設定することを特徴とする。 According to the inverter control circuit of claim 8, the phase adjustment circuit includes a constant current source that generates a constant current, a capacitor that charges the current generated by the constant current source, and a reference voltage. A reference voltage source generated, a switching element that supplies a current generated by the constant current source to the capacitor based on the control signal, a reference voltage generated by the reference voltage source and the capacitor And a comparator for comparing the generated voltage, and setting a delay time of at least one of a rising edge and a falling edge of the control signal based on a comparison result by the comparator.

また、請求項９記載のインバータの制御回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、電流値、容量または基準電圧がそれぞれ異なるものが複数個設けられ、それらの複数個の定電流源、キャパシタまたは基準電圧源の中からいずれかの定電流源、キャパシタまたは基準電圧源を選択することで、前記制御信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することを特徴とする。
また、請求項１０記載のインバータの制御回路によれば、前記定電流源、前記キャパシタおよび前記基準電圧源のいずれか少なくとも１つについては、前記制御回路の外部端子を介して組み込まれることを特徴とする。
また、請求項１１記載のインバータの駆動回路によれば、前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする。
また、請求項１２記載のインバータの制御回路によれば、前記位相調整回路は、前記ドライバ回路に入力される前記信号の前記パルス幅と、前記ドライバ回路にて駆動されるインバータのスイッチング素子から出力される前記信号の前記パルス幅とを一致させることを特徴とする。
According to the inverter control circuit according to claim 9, the at least one of the constant current source, the capacitor, and the reference voltage source includes a plurality of different current values, capacitors, or reference voltages. And selecting any one of the plurality of constant current sources, capacitors, or reference voltage sources from among the constant current sources, capacitors, or reference voltage sources, so that at least one of rising and falling of the control signal is provided. One of the delay times is adjusted.
The inverter control circuit according to claim 10, wherein at least one of the constant current source, the capacitor, and the reference voltage source is incorporated via an external terminal of the control circuit. And
The inverter circuit according to claim 11, wherein the phase adjustment circuit outputs the pulse width of the signal input to the driver circuit and a switching element of the inverter driven by the driver circuit. The pulse width of the signal to be matched is matched.
The inverter control circuit according to claim 12, wherein the phase adjustment circuit outputs the pulse width of the signal input to the driver circuit and a switching element of the inverter driven by the driver circuit. The pulse width of the signal to be matched is matched.

以上説明したように、本発明によれば、インバータを駆動する駆動信号の立ち上がり時または立ち下がり時の遅れ時間を調整することが可能となり、駆動回路とスイッチング素子とを含めた全体の回路において、ドライバ回路への入力が開始されてからインバータの駆動が開始されるまでの遅延時間と、ドライバ回路への入力が停止されてからインバータの駆動が停止されるまでの遅延時間とを等しくすることができる。このため、ドライバ回路に入力される信号のパルス幅とドライバ回路から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。 As described above, according to the present invention, it becomes possible to adjust the delay time at the time of rising or falling of the drive signal for driving the inverter, and in the entire circuit including the drive circuit and the switching element, The delay time from when the input to the driver circuit is started until the drive of the inverter is started may be made equal to the delay time from when the input to the driver circuit is stopped until the drive of the inverter is stopped. it can. For this reason, it is possible to match the pulse width of the signal input to the driver circuit with the pulse width of the signal output from the driver circuit, and to improve the controllability of the pulse width in PWM control. Therefore, the control performance of the PWM control system can be improved.

以下、本発明の実施形態に係るインバータの駆動回路およびインバータの制御回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るモータ制御システムの概略構成を示すブロック図である。
図１において、交流電源１１は、コンバータ１２およびインバータ１３を介して交流モータ１５に接続されている。ここで、コンバータ１２には、三相電流を整流するための整流ダイオードＤ１〜Ｄ６および平滑コンデンサＣ１が設けられ、インバータ１３には、ゲートパルスに基づいてスイッチング動作するスイッチング素子Ｓ１〜Ｓ６およびスイッチング素子Ｓ１〜Ｓ６にそれぞれ逆並列接続された帰還ダイオードＤ１１〜Ｄ１６が設けられている。そして、インバータ１３の出力側には、インバータ１３から出力される三相交流Ｉｕ、Ｉｖ、Ｉｗを検出する電流センサ１４が設けられている。なお、スイッチング素子Ｓ１〜Ｓ６としては、例えば、ＩＧＢＴを用いることができる。 Hereinafter, an inverter drive circuit and an inverter control circuit according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a schematic configuration of a motor control system according to the first embodiment of the present invention.
In FIG. 1, an AC power supply 11 is connected to an AC motor 15 via a converter 12 and an inverter 13. Here, the converter 12 is provided with rectifier diodes D1 to D6 and a smoothing capacitor C1 for rectifying the three-phase current, and the inverter 13 includes switching elements S1 to S6 and switching elements that perform a switching operation based on a gate pulse. Feedback diodes D11 to D16 are provided which are connected in reverse parallel to S1 to S6, respectively. A current sensor 14 that detects three-phase alternating currents Iu, Iv, and Iw output from the inverter 13 is provided on the output side of the inverter 13. For example, IGBTs can be used as the switching elements S1 to S6.

また、モータ制御システムには、交流モータ１５のフィードバック制御を行う制御回路１６、スイッチング素子Ｓ１〜Ｓ６にゲートパルスをそれぞれ出力することにより、インバータ１３を駆動する駆動回路３２ａ〜３２ｆ、制御回路１６から出力された制御信号を駆動回路３２ａ〜３２ｆにそれぞれ絶縁伝送するフォトカプラ３１ａ〜３１ｆが設けられている。 Further, the motor control system includes a control circuit 16 that performs feedback control of the AC motor 15, driving circuits 32 a to 32 f that drive the inverter 13 by outputting gate pulses to the switching elements S 1 to S 6, and a control circuit 16. Photocouplers 31a to 31f are provided for insulatingly transmitting the output control signals to the drive circuits 32a to 32f, respectively.

ここで、制御回路１６には、ｄ軸（磁束成分）電流指令値ｉｄ^*とｄ軸電流実測値ｉｄとを比較し、それらの偏差信号を出力する比較部２１ａ、ｑ軸（トルク成分）電流指令値ｉｑ^*とｑ軸電流実測値ｉｑとを比較し、それらの偏差信号を出力する比較部２１ｂ、比較部２１ａから出力された偏差信号の比例積分制御を行う調節器２２ａ、比較部２１ｂから出力された偏差信号の比例積分制御を行う調節器２２ｂ、インバータ１３をＰＷＭ制御するＰＷＭ制御部２５、ｄｑ成分をＵＶＷ成分に座標変換するｄｑ／ＵＶＷ変換部２３、ＵＶＷ成分をｄｑ成分に座標変換するＵＶＷ／ｄｑ変換部２４が設けられている。 Here, the control circuit 16 compares the d-axis (magnetic flux component) current command value id ^* with the measured d-axis current value id and outputs a deviation signal thereof. The q-axis (torque component) current From the comparison unit 21b that compares the command value iq ^* and the measured q-axis current value iq and outputs a deviation signal thereof, the regulator 22a that performs proportional-integral control of the deviation signal output from the comparison unit 21a, and the comparison unit 21b A controller 22b that performs proportional-integral control of the output deviation signal, a PWM control unit 25 that performs PWM control of the inverter 13, a dq / UVW conversion unit 23 that performs coordinate conversion of the dq component into a UVW component, and a coordinate conversion of the UVW component into a dq component A UVW / dq conversion unit 24 is provided.

そして、交流電源１１にて生成された三相交流電圧はコンバータ１２にて整流され、直流電圧がインバータ１３に供給される。そして、コンバータ１２から出力された直流電圧はインバータ１３にて三相交流電圧に変換され、交流モータ１５に供給されることにより、交流モータ１５が動作する。
ここで、交流モータ１５を動作させる場合、ｄ軸電流指令値ｉｄ^*が比較器２１ａに入力されるとともに、ｑ軸（トルク成分）電流指令値ｉｑ^*が比較器２１ｂに入力される。また、インバータ１３から出力されるｕ相電流Ｉｕ、ｖ相電流Ｉｖおよびｗ相電流Ｉｗは電流センサ１４にて検出され、ＵＶＷ／ｄｑ変換部２４に入力される。そして、ｕ相電流Ｉｕ、ｖ相電流Ｉｖおよびｗ相電流Ｉｗの実測値がＵＶＷ／ｄｑ変換部２４にてｄ軸電流実測値ｉｄおよびｑ軸電流実測値ｉｑに変換された後、比較部２１ａ、２１ｂにそれぞれ入力される。 Then, the three-phase AC voltage generated by the AC power supply 11 is rectified by the converter 12, and the DC voltage is supplied to the inverter 13. The DC voltage output from the converter 12 is converted into a three-phase AC voltage by the inverter 13 and supplied to the AC motor 15, whereby the AC motor 15 operates.
Here, when operating AC motor 15, d-axis current command value id ^* is input to comparator 21a, and q-axis (torque component) current command value iq ^* is input to comparator 21b. Further, the u-phase current Iu, the v-phase current Iv and the w-phase current Iw output from the inverter 13 are detected by the current sensor 14 and input to the UVW / dq conversion unit 24. The measured values of the u-phase current Iu, the v-phase current Iv, and the w-phase current Iw are converted into the measured d-axis current value id and the measured q-axis current value iq by the UVW / dq conversion unit 24, and then the comparison unit 21a. , 21b, respectively.

そして、ｄ軸電流指令値ｉｄ^*およびｄ軸電流実測値ｉｄが比較部２１ａに入力されると、それらの偏差信号が比較部２１ａにて算出された後、調節器２２ａにて比例積分制御が行われ、ｄｑ／ＵＶＷ変換部２３に出力される。また、ｑ軸電流指令値ｉｑ^*およびｑ軸電流実測値ｉｑが比較部２１ｂに入力されると、それらの偏差信号が比較部２１ｂにて算出された後、調節器２２ｂにて比例積分制御が行われ、ｄｑ／ＵＶＷ変換部２３に出力される。 When the d-axis current command value id ^* and the measured d-axis current value id are input to the comparison unit 21a, their deviation signals are calculated by the comparison unit 21a, and then the proportional integral control is performed by the controller 22a. And output to the dq / UVW converter 23. Further, when the q-axis current command value iq ^* and the measured q-axis current value iq are input to the comparison unit 21b, their deviation signals are calculated by the comparison unit 21b, and then the proportional integral control is performed by the controller 22b. And output to the dq / UVW converter 23.

そして、調節器２２ａ、２２ｂからそれぞれ出力されたｄｑ成分がｄｑ／ＵＶＷ変換部２３にてｕ相電圧、ｖ相電圧およびｗ相電圧に変換された後、ＰＷＭ制御部２５に出力され、スイッチング素子Ｓ１〜Ｓ６をそれぞれオン／オフ制御するためのゲートパルスがＰＷＭ制御部２５にて生成される。
そして、ＰＷＭ制御部２５にて生成されたゲートパルスはフォトカプラ３１ａ〜３１ｆをそれぞれ介して駆動回路３２ａ〜３２ｆに伝送され、駆動回路３２ａ〜３２ｆにてインバータ１３が駆動されることにより、交流モータ１５がＰＷＭ制御によって動作される。 The dq components output from the regulators 22a and 22b are converted into the u-phase voltage, the v-phase voltage, and the w-phase voltage by the dq / UVW conversion unit 23, and then output to the PWM control unit 25. A gate pulse for ON / OFF control of S1 to S6 is generated by the PWM control unit 25.
The gate pulses generated by the PWM control unit 25 are transmitted to the drive circuits 32a to 32f via the photocouplers 31a to 31f, respectively, and the inverter 13 is driven by the drive circuits 32a to 32f, whereby the AC motor 15 is operated by PWM control.

図２は、図１の駆動回路の概略構成を示すブロック図である。
図２において、例えば、駆動回路３２ｂには、図１３の構成に加え、位相調整回路５４がドライバ回路５５の前段に設けられている。そして、ヒステリシスコンパレータ５６からの出力は位相調整回路５４を介してドライバ回路５５に入力される。ここで、位相調整回路５４は、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路５５に入力される入力信号のパルス幅と、ドライバ回路５５にて駆動されるインバータ１３のスイッチング素子Ｓ４から出力される信号のパルス幅とのずれを調整することができる。 FIG. 2 is a block diagram showing a schematic configuration of the drive circuit of FIG.
In FIG. 2, for example, the drive circuit 32 b includes a phase adjustment circuit 54 in front of the driver circuit 55 in addition to the configuration of FIG. 13. The output from the hysteresis comparator 56 is input to the driver circuit 55 via the phase adjustment circuit 54. Here, the phase adjustment circuit 54 delays at least one of the rising edge and the falling edge of the signal input to the driver circuit 55, thereby reducing the pulse width of the input signal input to the driver circuit 55 and the driver circuit 55. The deviation from the pulse width of the signal output from the switching element S4 of the inverter 13 driven by can be adjusted.

例えば、位相調整回路５４は、ドライバ回路５５への入力が開始されてからスイッチング素子Ｓ４がオンされるまでの遅延時間と、ドライバ回路５５への入力が停止されてからスイッチング素子Ｓ４がオフされるまでの遅延時間とが等しくなるように、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。すなわち、位相調整回路５４は、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるようにドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。 For example, the phase adjustment circuit 54 has a delay time from when the input to the driver circuit 55 is started until the switching element S4 is turned on, and after the input to the driver circuit 55 is stopped, the switching element S4 is turned off. The delay time of at least one of the rising edge and the falling edge of the signal input to the driver circuit 55 can be adjusted so that the delay time until becomes equal. In other words, the phase adjustment circuit 54 is configured so that the signal input to the driver circuit 55 is either rising or falling so that Tdead = Toff−Ton = 0 in the entire circuit including the driving circuit 32b and the switching element S4. Or at least one of the delay times can be adjusted.

なお、スイッチング素子Ｓ４がオンされた状態とは、例えば、完全に立ち上がった時のコレクタ電流Ｉｃの９０％に達した状態と定義することができる。また、スイッチング素子Ｓ４がオフされた状態とは、例えば、完全に立ち上がった時のコレクタ電流Ｉｃの１０％に達した状態と定義することができる。
また、図２の実施形態では、駆動回路３２ｂを例にとって説明したが、図１の駆動回路３２ａ、３２ｃ〜３２ｆについても同様の構成をとることができる。 Note that the state in which the switching element S4 is turned on can be defined as a state in which 90% of the collector current Ic when the switching element S4 is completely started up is reached, for example. Further, the state in which the switching element S4 is turned off can be defined as, for example, a state in which 10% of the collector current Ic when the switching element S4 is completely started up is reached.
In the embodiment of FIG. 2, the drive circuit 32b has been described as an example. However, the drive circuits 32a and 32c to 32f of FIG.

図３は、図２の位相調整回路の概略構成を示すブロック図である。
図３において、位相調整回路５４には、反転回路６１、６４、６５、位相遅延回路６２、６３およびＲＳフリップフロップ６６が設けられている。そして、位相遅延回路６２は、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路における立ち上がり時の遅れ時間Ｔｏｎを調整することができる。また、位相遅延回路６３は駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路における立ち下がり時の遅れ時間Ｔｏｆｆを調整することができる。 FIG. 3 is a block diagram showing a schematic configuration of the phase adjustment circuit of FIG.
In FIG. 3, the phase adjustment circuit 54 includes inverting circuits 61, 64, 65, phase delay circuits 62, 63, and an RS flip-flop 66. The phase delay circuit 62 can adjust the delay time Ton at the time of rising in the entire circuit including the drive circuit 32b and the switching element S4. Further, the phase delay circuit 63 can adjust the delay time Toff at the time of falling in the entire circuit including the drive circuit 32b and the switching element S4.

図４は、図３の位相調整回路の動作を示すタイミングチャートである。
図４の時刻ｔ１において、位相調整回路５４に入力された入力電圧Ｖ１は位相遅延回路６２に入力され、ハイレベルからロウレベルに推移する。また、位相調整回路５４に入力された入力電圧Ｖ１は反転回路６１に入力され、反転回路６１にて入力電圧Ｖ１が反転された後、位相遅延回路６３に入力される。 FIG. 4 is a timing chart showing the operation of the phase adjustment circuit of FIG.
At time t1 in FIG. 4, the input voltage V1 input to the phase adjustment circuit 54 is input to the phase delay circuit 62, and transitions from the high level to the low level. The input voltage V1 input to the phase adjustment circuit 54 is input to the inverting circuit 61. After the input voltage V1 is inverted by the inverting circuit 61, the input voltage V1 is input to the phase delay circuit 63.

そして、時刻ｔ２において、位相遅延回路６３に入力された電圧Ｖ２の立ち上がりエッジが位相遅延回路６３にて遅延時間Ｔｄｘだけ遅延された後、反転回路６５に入力される。そして、位相遅延回路６３から出力された電圧Ｖ３が反転回路６５にて反転された後、ＲＳフリップフロップ６６のリセット端子に入力される。そして、反転回路６５から出力された電圧Ｖ４がＲＳフリップフロップ６６のリセット端子に入力されると、ＲＳフリップフロップ６６の出力Ｑがハイレベルからロウレベルに推移し、入力電圧Ｖ１の立ち下がりから遅延時間Ｔｄｘだけ遅れてＲＳフリップフロップ６６の出力Ｑが立ち下がる。 At time t2, the rising edge of the voltage V2 input to the phase delay circuit 63 is delayed by the delay time Tdx by the phase delay circuit 63 and then input to the inverting circuit 65. The voltage V3 output from the phase delay circuit 63 is inverted by the inverter circuit 65 and then input to the reset terminal of the RS flip-flop 66. When the voltage V4 output from the inverting circuit 65 is input to the reset terminal of the RS flip-flop 66, the output Q of the RS flip-flop 66 changes from the high level to the low level, and the delay time from the falling of the input voltage V1. The output Q of the RS flip-flop 66 falls with a delay of Tdx.

また、時刻ｔ３において、位相遅延回路６２に入力された入力電圧Ｖ１がロウレベルからハイレベルに推移すると、時刻ｔ４において、位相遅延回路６２に入力された電圧Ｖ１の立ち上がりエッジが位相遅延回路６２にて遅延時間Ｔｄｙだけ遅延された後、反転回路６４に入力される。そして、位相遅延回路６２から出力された電圧Ｖ５が反転回路６４にて反転された後、ＲＳフリップフロップ６６のセット端子に入力される。そして、反転回路６４から出力された電圧Ｖ６がＲＳフリップフロップ６６のセット端子に入力されると、ＲＳフリップフロップ６６の出力Ｑがロウレベルからハイレベルに推移し、入力電圧Ｖ１の立ち上がりから遅延時間Ｔｄｙだけ遅れてＲＳフリップフロップ６６の出力Ｑが立ち上がる。 Further, when the input voltage V1 input to the phase delay circuit 62 transitions from the low level to the high level at time t3, the rising edge of the voltage V1 input to the phase delay circuit 62 is changed by the phase delay circuit 62 at time t4. After being delayed by the delay time Tdy, it is input to the inverting circuit 64. The voltage V5 output from the phase delay circuit 62 is inverted by the inverting circuit 64 and then input to the set terminal of the RS flip-flop 66. When the voltage V6 output from the inverting circuit 64 is input to the set terminal of the RS flip-flop 66, the output Q of the RS flip-flop 66 changes from the low level to the high level, and the delay time Tdy from the rising of the input voltage V1. The output Q of the RS flip-flop 66 rises with a delay.

図５は、図３の位相遅延回路の回路構成を示す図である。
図５において、Ｐチャンネル電界効果型トランジスタ７２、７３のソースは電源端子Ｔ１に接続され、Ｐチャンネル電界効果型トランジスタ７２のドレインおよびゲートは定電流源７６を介してグランド端子Ｔ２に接続され、Ｐチャンネル電界効果型トランジスタ７３のドレインはＰチャンネル電界効果型トランジスタ７４のソースに接続され、Ｐチャンネル電界効果型トランジスタ７４のドレインはＮチャンネル電界効果型トランジスタ７５のドレインに接続され、Ｎチャンネル電界効果型トランジスタ７５のソースはグランド端子Ｔ２に接続されている。 FIG. 5 is a diagram showing a circuit configuration of the phase delay circuit of FIG.
In FIG. 5, the sources of P-channel field effect transistors 72 and 73 are connected to the power supply terminal T1, and the drain and gate of the P-channel field effect transistor 72 are connected to the ground terminal T2 via the constant current source 76. The drain of the channel field effect transistor 73 is connected to the source of the P channel field effect transistor 74, the drain of the P channel field effect transistor 74 is connected to the drain of the N channel field effect transistor 75, and the N channel field effect transistor. The source of the transistor 75 is connected to the ground terminal T2.

また、入力端子Ｔ３は反転回路７１を介してＰチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートに接続され、比較器７９の非反転入力端子はキャパシタ７７を介してグランド端子Ｔ２に接続されるとともに、Ｎチャンネル電界効果型トランジスタ７５のドレインに接続され、比較器７９の反転入力端子は基準電圧源７８に接続され、比較器７９の出力は出力端子Ｔ４に接続されている。 The input terminal T3 is connected to the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 via the inverting circuit 71, and the non-inverting input terminal of the comparator 79 is connected to the ground terminal T2 via the capacitor 77. Is connected to the drain of the N-channel field effect transistor 75, the inverting input terminal of the comparator 79 is connected to the reference voltage source 78, and the output of the comparator 79 is connected to the output terminal T4.

図６は、図５の位相遅延回路の動作を示すタイミングチャートである。
図６の時刻ｔ１１において、入力電圧Ｖ１１が入力端子Ｔ３を介して図３の位相遅延回路６２に入力され、入力電圧Ｖ１１がロウレベルからハイレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになる。 FIG. 6 is a timing chart showing the operation of the phase delay circuit of FIG.
At time t11 in FIG. 6, the input voltage V11 is input to the phase delay circuit 62 in FIG. 3 via the input terminal T3. When the input voltage V11 changes from low level to high level, the input voltage V11 is inverted by the inverter circuit 71. Then, the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 are set to the low level.

そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオンするとともに、Ｎチャンネル電界効果型トランジスタ７５がオフする。そして、Ｐチャンネル電界効果型トランジスタ７４がオンすると、定電流源７６を介してＰチャンネル電界効果型トランジスタ７２に流れる電流と同じ値の電流がカレントミラー動作によってＰチャンネル電界効果型トランジスタ７３に流れ、Ｐチャンネル電界効果型トランジスタ７３に流れる電流がキャパシタ７７に充電される。 When the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 become low level, the P-channel field effect transistor 74 is turned on and the N-channel field effect transistor 75 is turned off. When the P-channel field effect transistor 74 is turned on, a current having the same value as the current flowing through the P-channel field effect transistor 72 via the constant current source 76 flows into the P-channel field effect transistor 73 by the current mirror operation. A current flowing through the P-channel field effect transistor 73 is charged in the capacitor 77.

そして、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２と比較器７９にて比較され、時刻ｔ１２において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はロウレベルからハイレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はハイレベルになる。この結果、入力電圧Ｖ１１の立ち上がりから遅延時間Ｔｄｘだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち上げることができ、入力電圧Ｖ１１の立ち上がりを遅延時間Ｔｄｘだけ遅らせることができる。 The voltage V13 generated in the capacitor 77 is compared with the reference voltage V12 generated in the reference voltage source 78 by the comparator 79, and the voltage V13 generated in the capacitor 77 is generated in the reference voltage source 78 at time t12. When the reference voltage V12 matches the output voltage V12, the output voltage V14 from the comparator 79 changes from the low level to the high level, and the output voltage V15 at the output terminal T4 becomes the high level. As a result, the output voltage V15 of the output terminal T4 can be raised after a delay time Tdx from the rise of the input voltage V11, and the rise of the input voltage V11 can be delayed by the delay time Tdx.

そして、時刻ｔ１３において、入力電圧Ｖ１１がハイレベルからロウレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオフするとともに、Ｎチャンネル電界効果型トランジスタ７５がオンする。 At time t13, when the input voltage V11 changes from the high level to the low level, the input voltage V11 is inverted by the inversion circuit 71, and the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 are at the high level. become. When the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 become high level, the P-channel field effect transistor 74 is turned off and the N-channel field effect transistor 75 is turned on.

そして、Ｎチャンネル電界効果型トランジスタ７５がオンすると、キャパシタ７８に充電されていた電荷がＮチャンネル電界効果型トランジスタ７５を介して放電され、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２を下回る。この結果、比較器７９からの出力電圧Ｖ１４はハイレベルからロウレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はロウレベルになる。 When the N-channel field effect transistor 75 is turned on, the charge charged in the capacitor 78 is discharged through the N-channel field effect transistor 75 and a voltage V13 generated in the capacitor 77 is generated in the reference voltage source 78. Below the reference voltage V12. As a result, the output voltage V14 from the comparator 79 changes from the high level to the low level, and the output voltage V15 at the output terminal T4 becomes the low level.

図７は、図２の駆動回路の動作を示すタイミングチャートである。
図７において、入力信号５１が入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ点電圧）が電源電圧からグランド電圧に推移する場合には、ａ点電圧と小さい方の電圧しきい値とが比較される。そして、ａ点電圧が電圧しきい値以下の場合には、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）がロウレベルとなる。 FIG. 7 is a timing chart showing the operation of the drive circuit of FIG.
In FIG. 7, when an input signal 51 is input between the input terminal 92 and the ground terminal 94, the input signal 51 is input to the hysteresis comparator 56 via the input circuit 52. When the input signal 51 is input to the hysteresis comparator 56, when the input voltage (point a voltage) changes from the power supply voltage to the ground voltage, the hysteresis comparator 56 has a smaller threshold voltage than the point a voltage. The value is compared. When the voltage at point a is equal to or lower than the voltage threshold value, the output from the hysteresis comparator 56 (voltage at point b) becomes low level.

そして、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）は位相調整回路５４に入力され、ｂ点電圧の立ち下がりが位相調整回路５４にて遅延時間Ｔｄｘだけ遅延された後、ドライバ回路５５に入力される。そして、位相調整回路５４からの出力（ｄ点電圧）がドライバ回路５５に入力されると、ｄ点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させることで、スイッチング素子Ｓ４がオンし、スイッチング素子Ｓ４にコレクタ電流Ｉｃが流れる。 The output (point b voltage) from the hysteresis comparator 56 is input to the phase adjustment circuit 54, and the fall of the point b voltage is delayed by the delay time Tdx by the phase adjustment circuit 54 and then input to the driver circuit 55. The When the output (d point voltage) from the phase adjustment circuit 54 is input to the driver circuit 55, the d point voltage is amplified by the driver circuit 55. The signal amplified by the driver circuit 55 is input to the gate of the switching element S4 via the output terminal 93, and the switching element S4 is turned on by charging the gate capacitance of the switching element S4. The collector current Ic flows through.

また、入力電圧（ａ点電圧）がグランド電圧から電源電圧に推移する場合には、ａ点電圧と大きい方の電圧しきい値とがヒステリシスコンパレータ５６にて比較される。そして、ａ点電圧が電圧しきい値を越える場合には、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）がハイレベルとなる。
そして、ヒステリシスコンパレータ５６からの出力（ｂ点電圧）は位相調整回路５４に入力され、ｂ点電圧の立ち上がりが位相調整回路５４にて遅延時間Ｔｄｙだけ遅延された後、ドライバ回路５５に入力される。そして、位相調整回路５４からの出力（ｄ点電圧）がドライバ回路５５に入力されると、ｄ点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を放電させることで、スイッチング素子Ｓ４がオフし、スイッチング素子Ｓ４に流れるコレクタ電流Ｉｃが遮断される。 When the input voltage (point a voltage) changes from the ground voltage to the power supply voltage, the point a voltage and the larger voltage threshold are compared by the hysteresis comparator 56. When the point a voltage exceeds the voltage threshold, the output from the hysteresis comparator 56 (point b voltage) becomes high level.
The output (point b voltage) from the hysteresis comparator 56 is input to the phase adjustment circuit 54, and the rise of the point b voltage is delayed by the delay time Tdy by the phase adjustment circuit 54 and then input to the driver circuit 55. . When the output (d point voltage) from the phase adjustment circuit 54 is input to the driver circuit 55, the d point voltage is amplified by the driver circuit 55. The signal amplified by the driver circuit 55 is input to the gate of the switching element S4 via the output terminal 93, and the switching element S4 is turned off by discharging the gate capacitance of the switching element S4. Is interrupted.

ここで、駆動回路３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄｘ＋Ｔｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄｙ＋Ｔｄ２＋Ｔｄ４となる。この結果、入出力位相特性を示す指標はＴｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝Ｔｄｘ＋Ｔｄ１＋Ｔｄ３−Ｔｄｙ−Ｔｄ２−Ｔｄ４となる。
そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように遅延時間Ｔｄｘ、Ｔｄｙを位相調整回路５４にて調整することにより、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。 Here, in the entire circuit including the drive circuit 32b and the switching element S4, the delay time Ton at the time of rise is Tdx + Td1 + Td3, and the delay time Toff at the time of fall is Tdy + Td2 + Td4. As a result, the index indicating the input / output phase characteristics is Tdead = Toff−Ton = Tdx + Td1 + Td3−Tdy−Td2−Td4.
Then, the delay time Tdx and Tdy are adjusted by the phase adjustment circuit 54 so that Tdead = Toff−Ton = 0, whereby the pulse width of the signal input to the driver circuit 55 and the signal output from the switching element S4. Since the pulse width can be made to coincide with each other and the controllability of the pulse width in the PWM control can be improved, the control performance of the PWM control system can be improved.

なお、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の定電流源７６について電流値が異なるものを位相調整回路５４に複数個設け、それらの複数個の定電流源７６の中からいずれかの定電流源７６を選択するようにすることができる。あるいは、図５の定電流源７６を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。 As a method for adjusting the delay times Tdx and Tdy of the point b voltage, a plurality of constant current sources 76 of FIG. 5 having different current values are provided in the phase adjustment circuit 54, and the plurality of constant current sources 76 are provided. Any one of the constant current sources 76 can be selected from the above. Alternatively, the constant current source 76 of FIG. 5 may be incorporated via the external terminal of the drive circuit 32b.

図８は、図５の位相遅延回路の電流源の選択方法を示す図である。
図８において、図５の定電流源７６として、電流値が異なる複数の定電流源Ｉ１〜Ｉｎが設けられている。そして、各定電流源Ｉ１〜Ｉｎにはスイッチング素子Ｍ１〜Ｍｎが接続され、スイッチング素子Ｍ１〜ＭｎのゲートにはＥＥＰＲＯＭ８０がバッファＢ１〜Ｂｎを介して接続されている。
そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるような定電流源Ｉ１〜Ｉｎを選択するためのデータをＥＰＲＯＭ８０に記憶し、そのＥＰＲＯＭ８０にて特定される定電流源Ｉ１〜Ｉｎに接続されたスイッチング素子Ｍ１〜Ｍｎをオンすることにより、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整することができる。 FIG. 8 is a diagram illustrating a method of selecting a current source of the phase delay circuit of FIG.
In FIG. 8, a plurality of constant current sources I1 to In having different current values are provided as the constant current source 76 of FIG. The switching elements M1 to Mn are connected to the constant current sources I1 to In, and the EEPROM 80 is connected to the gates of the switching elements M1 to Mn through the buffers B1 to Bn.
Then, data for selecting the constant current sources I1 to In such that Tdead = Toff−Ton = 0 is stored in the EPROM 80, and the switching elements connected to the constant current sources I1 to In specified by the EPROM 80 By turning on M1 to Mn, the delay times Tdx and Tdy of the b-point voltage can be adjusted.

あるいは、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の基準電圧源７８について基準電圧が異なるものを位相調整回路５４に複数個設け、それらの複数個の基準電圧源７８の中からいずれかの基準電圧源７８を選択するようにすることができる。あるいは、図５の基準電圧源７８を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。 Alternatively, as a method of adjusting the delay times Tdx and Tdy of the point b voltage, a plurality of reference voltage sources 78 having different reference voltages are provided in the phase adjustment circuit 54 of FIG. Any one of the reference voltage sources 78 can be selected. Alternatively, the reference voltage source 78 of FIG. 5 may be incorporated via the external terminal of the drive circuit 32b.

あるいは、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５のキャパシタ７７について容量が異なるものを位相調整回路５４に複数個設け、それらの複数個のキャパシタ７７の中からいずれかのキャパシタ７７を選択するようにすることができる。あるいは、図５のキャパシタ７７を駆動回路３２ｂの外部端子を介して組み込むようにしてもよい。 Alternatively, as a method of adjusting the delay times Tdx and Tdy of the point b voltage, a plurality of capacitors 77 having different capacities are provided in the phase adjustment circuit 54 and any one of the plurality of capacitors 77 is selected. The capacitor 77 can be selected. Alternatively, the capacitor 77 of FIG. 5 may be incorporated via the external terminal of the drive circuit 32b.

なお、ｂ点電圧の遅延時間Ｔｄｘ、Ｔｄｙを合わせ込む方法としては、スイッチング素子Ｓ４に相当するコンデンサを駆動回路３２ｂに付加し、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように定電流源７６の電流値、基準電圧源７８の基準電圧またはキャパシタ７７の容量を設定することができる。
あるいは、スイッチング素子Ｓ４それ自体を駆動回路３２ｂに付加し、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように定電流源７６の電流値、基準電圧源７８の基準電圧またはキャパシタ７７の容量を設定するようにしてもよい。 As a method of adjusting the delay times Tdx and Tdy of the point b voltage, a capacitor corresponding to the switching element S4 is added to the drive circuit 32b, and the current of the constant current source 76 is set so that Tdead = Toff−Ton = 0. The value, the reference voltage of the reference voltage source 78 or the capacitance of the capacitor 77 can be set.
Alternatively, the switching element S4 itself is added to the drive circuit 32b, and the current value of the constant current source 76, the reference voltage of the reference voltage source 78, or the capacitance of the capacitor 77 is set so that Tdead = Toff−Ton = 0. It may be.

図９は、図２の位相調整回路のその他の回路構成例を示す図である。なお、図５の構成と同一部分については同一符号を付し、詳細な説明は省略する。
図９において、図５の位相遅延回路のＰチャンネル電界効果型トランジスタ７２はドレインおよびゲートは定電流源７６ａを介してグランド端子Ｔ２に接続されるとともに、図５のＮチャンネル電界効果型トランジスタ７５のソースは定電流源７６ｂを介してグランド端子Ｔ２に接続されている。 FIG. 9 is a diagram illustrating another circuit configuration example of the phase adjustment circuit of FIG. The same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof is omitted.
9, the drain and gate of the P-channel field effect transistor 72 of the phase delay circuit of FIG. 5 are connected to the ground terminal T2 via the constant current source 76a, and the N-channel field effect transistor 75 of FIG. The source is connected to the ground terminal T2 via the constant current source 76b.

図１０は、図９の位相調整回路の動作を示すタイミングチャートである。
図１０の時刻ｔ２１において、入力電圧Ｖ１１が入力端子Ｔ３を介して図３の位相遅延回路６２に入力され、入力電圧Ｖ１１がロウレベルからハイレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがロウレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオンするとともに、Ｎチャンネル電界効果型トランジスタ７５がオフする。そして、Ｐチャンネル電界効果型トランジスタ７４がオンすると、定電流源７６ａを介してＰチャンネル電界効果型トランジスタ７２に流れる電流と同じ値の電流がカレントミラー動作によってＰチャンネル電界効果型トランジスタ７３に流れ、Ｐチャンネル電界効果型トランジスタ７３に流れる電流がキャパシタ７７に充電される。 FIG. 10 is a timing chart showing the operation of the phase adjustment circuit of FIG.
At time t21 in FIG. 10, the input voltage V11 is input to the phase delay circuit 62 in FIG. 3 via the input terminal T3. When the input voltage V11 changes from the low level to the high level, the input voltage V11 is inverted by the inverting circuit 71. Then, the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 are set to the low level. When the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 become low level, the P-channel field effect transistor 74 is turned on and the N-channel field effect transistor 75 is turned off. When the P-channel field effect transistor 74 is turned on, a current having the same value as the current flowing through the P-channel field effect transistor 72 via the constant current source 76a flows into the P-channel field effect transistor 73 by the current mirror operation. A current flowing through the P-channel field effect transistor 73 is charged in the capacitor 77.

そして、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２と比較器７９にて比較され、時刻ｔ２２において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はロウレベルからハイレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はハイレベルになる。この結果、入力電圧Ｖ１１の立ち上がりから遅延時間Ｔｄｘだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち上げることができ、入力電圧Ｖ１１の立ち上がりを遅延時間Ｔｄｘだけ遅らせることができる。 The voltage V13 generated in the capacitor 77 is compared with the reference voltage V12 generated in the reference voltage source 78 by the comparator 79, and the voltage V13 generated in the capacitor 77 is generated in the reference voltage source 78 at time t22. When the reference voltage V12 matches the output voltage V12, the output voltage V14 from the comparator 79 changes from the low level to the high level, and the output voltage V15 at the output terminal T4 becomes the high level. As a result, the output voltage V15 of the output terminal T4 can be raised after a delay time Tdx from the rise of the input voltage V11, and the rise of the input voltage V11 can be delayed by the delay time Tdx.

そして、時刻ｔ２３において、入力電圧Ｖ１１がハイレベルからロウレベルに推移すると、入力電圧Ｖ１１が反転回路７１にて反転され、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになる。そして、Ｐチャンネル電界効果型トランジスタ７４およびＮチャンネル電界効果型トランジスタ７５のゲートがハイレベルになると、Ｐチャンネル電界効果型トランジスタ７４がオフするとともに、Ｎチャンネル電界効果型トランジスタ７５がオンする。 At time t23, when the input voltage V11 changes from the high level to the low level, the input voltage V11 is inverted by the inversion circuit 71, and the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 are at the high level. become. When the gates of the P-channel field effect transistor 74 and the N-channel field effect transistor 75 become high level, the P-channel field effect transistor 74 is turned off and the N-channel field effect transistor 75 is turned on.

そして、Ｎチャンネル電界効果型トランジスタ７５がオンすると、Ｎチャンネル電界効果型トランジスタ７５を流れる電流が定電流源７６ｂにて規定されながら、キャパシタ７７に充電されていた電荷がＮチャンネル電界効果型トランジスタ７５を介して放電され、キャパシタ７７に発生する電圧Ｖ１３が徐々に低下する。そして、時刻ｔ２４において、キャパシタ７７に発生する電圧Ｖ１３が基準電圧源７８にて発生される基準電圧Ｖ１２に一致すると、比較器７９からの出力電圧Ｖ１４はハイレベルからロウレベルに推移し、出力端子Ｔ４の出力電圧Ｖ１５はロウレベルになる。この結果、入力電圧Ｖ１１の立ち下がりから遅延時間Ｔｄｙだけ遅れて出力端子Ｔ４の出力電圧Ｖ１５を立ち下げることができ、入力電圧Ｖ１１の立ち下がりを遅延時間Ｔｄｙだけ遅らせることができる。
これにより、図３の位相調整回路６２、６３を１つだけ設けることで、ドライバ回路５５に入力される信号の立ち上がりおよび立ち下がりの双方の遅延時間を調整することができ、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となる。 When the N-channel field effect transistor 75 is turned on, the current flowing through the N-channel field effect transistor 75 is defined by the constant current source 76b, and the charge charged in the capacitor 77 is changed to the N-channel field effect transistor 75. The voltage V13 generated in the capacitor 77 is gradually reduced. At time t24, when the voltage V13 generated in the capacitor 77 matches the reference voltage V12 generated in the reference voltage source 78, the output voltage V14 from the comparator 79 changes from the high level to the low level, and the output terminal T4. The output voltage V15 becomes low level. As a result, the output voltage V15 at the output terminal T4 can be lowered after the delay of the input voltage V11 by the delay time Tdy, and the fall of the input voltage V11 can be delayed by the delay time Tdy.
Thus, by providing only one phase adjustment circuit 62, 63 in FIG. 3, the delay time of both the rise and fall of the signal input to the driver circuit 55 can be adjusted. It is possible to make the pulse width of the output signal coincide with the pulse width of the signal output from the switching element S4.

図１１は、本発明の第２実施形態に係るモータ制御システムの概略構成を示すブロック図である。なお、図１の構成と同一部分については同一符号を付し、詳細な説明は省略する。
図１１において、モータ制御システムには、交流モータ１５のフィードバック制御を行う制御回路１１６、スイッチング素子Ｓ１〜Ｓ６にゲートパルスをそれぞれ出力することにより、インバータ１３を駆動する駆動回路１３２ａ〜１３２ｆ、制御回路１１６から出力された制御信号を駆動回路１３２ａ〜１３２ｆにそれぞれ絶縁伝送するフォトカプラ３１ａ〜３１ｆが設けられている。
ここで、各駆動回路１３２ａ〜１３２ｆは、図１３の駆動回路１３２と同様の構成をとることができる。 FIG. 11 is a block diagram showing a schematic configuration of a motor control system according to the second embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the same part as the structure of FIG. 1, and detailed description is abbreviate | omitted.
11, the motor control system includes a control circuit 116 that performs feedback control of the AC motor 15, drive circuits 132a to 132f that drive the inverter 13 by outputting gate pulses to the switching elements S1 to S6, and a control circuit. Photocouplers 31a to 31f are provided for insulatingly transmitting the control signals output from 116 to the drive circuits 132a to 132f, respectively.
Here, each of the drive circuits 132a to 132f can have the same configuration as the drive circuit 132 of FIG.

また、制御回路１１６には位相調整回路３３ａ〜３３ｆが設けられている。ここで、各位相調整回路３３ａ〜３３ｆは、ＰＷＭ制御部２５から出力されるゲートパルスの立ち上がりまたは立ち下がりのいずれか少なくとも一方を遅延させることにより、ドライバ回路５５に入力される入力信号のパルス幅と、ドライバ回路５５にて駆動されるインバータ１３のスイッチング素子Ｓ１〜Ｓ６から出力される信号のパルス幅とのずれをそれぞれ調整することができる。 The control circuit 116 is provided with phase adjustment circuits 33a to 33f. Here, each of the phase adjustment circuits 33a to 33f delays at least one of the rising edge and the falling edge of the gate pulse output from the PWM control unit 25 to thereby delay the pulse width of the input signal input to the driver circuit 55. And the deviation from the pulse width of the signal output from the switching elements S1 to S6 of the inverter 13 driven by the driver circuit 55 can be adjusted.

例えば、位相調整回路３３ｂは、ドライバ回路５５への入力が開始されてからスイッチング素子Ｓ４がオンされるまでの遅延時間と、ドライバ回路５５への入力が停止されてからスイッチング素子Ｓ４がオフされるまでの遅延時間とが等しくなるように、ドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。すなわち、位相調整回路３３ｂは、駆動回路１３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるようにドライバ回路５５に入力される信号の立ち上がりまたは立ち下がりのいずれか少なくとも一方の遅延時間を調整することができる。
なお、位相調整回路３３ａ〜３３ｆは図３と同様の構成をとることができる。 For example, in the phase adjustment circuit 33b, the delay time from when the input to the driver circuit 55 is started until the switching element S4 is turned on, and after the input to the driver circuit 55 is stopped, the switching element S4 is turned off. The delay time of at least one of the rising edge and the falling edge of the signal input to the driver circuit 55 can be adjusted so that the delay time until becomes equal. In other words, the phase adjustment circuit 33b is configured to either rise or fall of a signal input to the driver circuit 55 so that Tdead = Toff−Ton = 0 in the entire circuit including the drive circuit 132b and the switching element S4. Or at least one of the delay times can be adjusted.
The phase adjustment circuits 33a to 33f can have the same configuration as that shown in FIG.

図１２は、図１１の制御回路および駆動回路の動作を示すタイミングチャートである。
図１２において、例えば、位相調整回路３３ａ〜３３ｆのうち位相調整回路３３ｂを例にとって説明すると、図１１のＰＷＭ制御部２５にて生成されたゲートパルスの立ち下りは位相調整回路３３ｂにて遅延時間Ｔｄｘだけ遅延された後、フォトカプラ３１ｂを介して駆動回路１３２ｂに伝送される。 FIG. 12 is a timing chart showing operations of the control circuit and the drive circuit of FIG.
In FIG. 12, for example, the phase adjustment circuit 33b among the phase adjustment circuits 33a to 33f will be described as an example. The fall of the gate pulse generated by the PWM control unit 25 in FIG. 11 is delayed by the phase adjustment circuit 33b. After being delayed by Tdx, it is transmitted to the drive circuit 132b via the photocoupler 31b.

そして、図１３の入力信号５１が駆動回路１３２ｂの入力端子９２とグランド端子９４との間に入力されると、入力回路５２を介してヒステリシスコンパレータ５６に入力される。そして、入力信号５１がヒステリシスコンパレータ５６に入力されると、ヒステリシスコンパレータ５６では、入力電圧（ａ´点電圧）が電源電圧からグランド電圧に推移する場合には、ａ´点電圧と小さい方の電圧しきい値とが比較される。そして、ａ´点電圧が電圧しきい値以下の場合には、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）がロウレベルとなる。 When the input signal 51 in FIG. 13 is input between the input terminal 92 and the ground terminal 94 of the drive circuit 132b, the input signal 51 is input to the hysteresis comparator 56 via the input circuit 52. When the input signal 51 is input to the hysteresis comparator 56, when the input voltage (a ′ point voltage) changes from the power supply voltage to the ground voltage, the hysteresis comparator 56 has a smaller voltage than the a ′ point voltage. The threshold is compared. When the a ′ point voltage is equal to or lower than the voltage threshold value, the output from the hysteresis comparator 56 (b ′ point voltage) becomes low level.

そして、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を充電させることで、スイッチング素子Ｓ４がオンし、スイッチング素子Ｓ４にコレクタ電流Ｉｃが流れる。 The output (b ′ point voltage) from the hysteresis comparator 56 is input to the driver circuit 55, and the b ′ point voltage is current amplified by the driver circuit 55. The signal amplified by the driver circuit 55 is input to the gate of the switching element S4 via the output terminal 93, and the switching element S4 is turned on by charging the gate capacitance of the switching element S4. The collector current Ic flows through.

また、図１１のＰＷＭ制御部２５にて生成されたゲートパルスの立ち上りは位相調整回路３３ｂにて遅延時間Ｔｄｙだけ遅延された後、フォトカプラ３１ｂを介して駆動回路１３２ｂに伝送される。
そして、入力電圧（ａ´点電圧）がグランド電圧から電源電圧に推移する場合には、ａ´点電圧と大きい方の電圧しきい値とがヒステリシスコンパレータ５６にて比較される。そして、ａ´点電圧が電圧しきい値を越える場合には、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）がハイレベルとなる。 Further, the rising edge of the gate pulse generated by the PWM control unit 25 in FIG. 11 is delayed by the delay time Tdy by the phase adjustment circuit 33b, and then transmitted to the drive circuit 132b via the photocoupler 31b.
When the input voltage (a ′ point voltage) changes from the ground voltage to the power supply voltage, the hysteresis comparator 56 compares the a ′ point voltage with the larger voltage threshold value. When the voltage at the point a ′ exceeds the voltage threshold value, the output from the hysteresis comparator 56 (the voltage at point b ′) becomes high level.

そして、ヒステリシスコンパレータ５６からの出力（ｂ´点電圧）はドライバ回路５５に入力され、ｂ´点電圧がドライバ回路５５にて電流増幅される。そして、ドライバ回路５５にて電流増幅された信号は出力端子９３を介してスイッチング素子Ｓ４のゲートに入力され、スイッチング素子Ｓ４のゲート容量を放電させることで、スイッチング素子Ｓ４がオフし、スイッチング素子Ｓ４に流れるコレクタ電流Ｉｃが遮断される。 The output (b ′ point voltage) from the hysteresis comparator 56 is input to the driver circuit 55, and the b ′ point voltage is current amplified by the driver circuit 55. The signal amplified by the driver circuit 55 is input to the gate of the switching element S4 via the output terminal 93, and the switching element S4 is turned off by discharging the gate capacitance of the switching element S4. Is interrupted.

ここで、制御回路１１６と駆動回路１３２ｂとスイッチング素子Ｓ４とを含めた全体の回路において、立ち上がり時の遅れ時間ＴｏｎはＴｄｘ＋Ｔｄ１＋Ｔｄ３となり、立ち下がり時の遅れ時間ＴｏｆｆはＴｄｙ＋Ｔｄ２＋Ｔｄ４となる。この結果、入出力位相特性を示す指標はＴｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝Ｔｄｘ＋Ｔｄ１＋Ｔｄ３−Ｔｄｙ−Ｔｄ２−Ｔｄ４となる。 Here, in the entire circuit including the control circuit 116, the drive circuit 132b, and the switching element S4, the delay time Ton at the time of rise is Tdx + Td1 + Td3, and the delay time Toff at the time of fall is Tdy + Td2 + Td4. As a result, the index indicating the input / output phase characteristics is Tdead = Toff−Ton = Tdx + Td1 + Td3−Tdy−Td2−Td4.

そして、Ｔｄｅａｄ＝Ｔｏｆｆ−Ｔｏｎ＝０となるように遅延時間Ｔｄｘ、Ｔｄｙを位相調整回路３３ｂにて調整することにより、ドライバ回路５５に入力される信号のパルス幅とスイッチング素子Ｓ４から出力される信号のパルス幅とを一致させることが可能となり、ＰＷＭ制御におけるパルス幅の制御性を向上させることが可能となることから、ＰＷＭ制御系の制御性能を向上させることができる。 Then, by adjusting the delay times Tdx and Tdy by the phase adjustment circuit 33b so that Tdead = Toff−Ton = 0, the pulse width of the signal input to the driver circuit 55 and the signal output from the switching element S4 Since the pulse width can be made to coincide with each other and the controllability of the pulse width in the PWM control can be improved, the control performance of the PWM control system can be improved.

なお、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の定電流源７６について電流値が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個の定電流源７６の中からいずれかの定電流源７６を選択するようにすることができる。あるいは、図５の定電流源７６を制御回路１１６の外部端子を介して組み込むようにしてもよい。 As a method of adjusting the delay times Tdx and Tdy of the b ′ point voltage, a plurality of constant current sources 76 of FIG. 5 having different current values are provided in the phase adjustment circuit 33b, and the plurality of constant current sources are provided. One of the constant current sources 76 can be selected from 76. Alternatively, the constant current source 76 of FIG. 5 may be incorporated via the external terminal of the control circuit 116.

あるいは、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５の基準電圧源７８について基準電圧が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個の基準電圧源７８の中からいずれかの基準電圧源７８を選択するようにすることができる。あるいは、図５の基準電圧源７８を制御回路１１６の外部端子を介して組み込むようにしてもよい。 Alternatively, as a method for adjusting the delay times Tdx and Tdy of the b ′ point voltage, a plurality of reference voltage sources 78 having different reference voltages with respect to the reference voltage source 78 of FIG. 5 are provided in the phase adjustment circuit 33b. One of the reference voltage sources 78 can be selected from 78. Alternatively, the reference voltage source 78 of FIG. 5 may be incorporated via the external terminal of the control circuit 116.

あるいは、ｂ´点電圧の遅延時間Ｔｄｘ、Ｔｄｙを調整する方法としては、図５のキャパシタ７７について容量が異なるものを位相調整回路３３ｂに複数個設け、それらの複数個のキャパシタ７７の中からいずれかのキャパシタ７７を選択するようにすることができる。あるいは、図５のキャパシタ７７を制御回路１１６の外部端子を介して組み込むようにしてもよい。 Alternatively, as a method of adjusting the delay times Tdx and Tdy of the b ′ point voltage, a plurality of capacitors 77 having different capacities with respect to the capacitors 77 of FIG. 5 are provided in the phase adjustment circuit 33b. The capacitor 77 can be selected. Alternatively, the capacitor 77 in FIG. 5 may be incorporated via the external terminal of the control circuit 116.

本発明の第１実施形態に係るモータ制御システムの概略構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a motor control system according to a first embodiment of the present invention. 図１の駆動回路の概略構成を示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of a drive circuit in FIG. 1. 図２の位相調整回路の概略構成を示すブロック図である。FIG. 3 is a block diagram showing a schematic configuration of the phase adjustment circuit of FIG. 2. 図３の位相調整回路の動作を示すタイミングチャートである。4 is a timing chart showing the operation of the phase adjustment circuit of FIG. 3. 図３の位相遅延回路の回路構成を示す図である。It is a figure which shows the circuit structure of the phase delay circuit of FIG. 図５の位相遅延回路の動作を示すタイミングチャートである。6 is a timing chart showing the operation of the phase delay circuit of FIG. 5. 図２の駆動回路の動作を示すタイミングチャートである。3 is a timing chart showing the operation of the drive circuit of FIG. 図５の位相遅延回路の電流源の選択方法を示す図である。It is a figure which shows the selection method of the current source of the phase delay circuit of FIG. 図２の位相調整回路のその他の回路構成例を示す図である。FIG. 3 is a diagram illustrating another circuit configuration example of the phase adjustment circuit of FIG. 2. 図９の位相調整回路の動作を示すタイミングチャートである。10 is a timing chart showing the operation of the phase adjustment circuit of FIG. 9. 本発明の第２実施形態に係るモータ制御システムの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the motor control system which concerns on 2nd Embodiment of this invention. 図１１の制御回路および駆動回路の動作を示すタイミングチャートである。12 is a timing chart illustrating operations of the control circuit and the drive circuit in FIG. 11. 従来の駆動回路の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the conventional drive circuit. 図１３の駆動回路の動作を示すタイミングチャートである。14 is a timing chart showing the operation of the drive circuit of FIG.

Explanation of symbols

１１交流電源
１２コンバータ
１３インバータ
１４電流検出器
１５モータ
１６、１１６制御回路
２１ａ、２１ｂ、７９比較器
２２ａ、２２ｂ調節器
２３、２４ｄｑ／ｕｖｗ変換部
２５ＰＷＭ制御部
Ｄ１〜Ｄ６整流ダイオード
Ｃ１平滑コンデンサ
Ｓ１〜Ｓ６、Ｍ１１〜Ｍｎスイッチング素子
Ｄ１１〜Ｄ１６帰還ダイオード
３１ａ〜３１ｆフォトカプラ
３２ａ〜３２ｆ、１３２ａ〜１３２ｆ駆動回路
５１入力信号
５２入力回路
５３ノイズ誤動作防止回路
５４、３３ａ〜３３ｆ位相調整回路
５５ドライバ回路
５６ヒステリシスコンパレータ
５７、７８基準電圧源
Ｍ１、７２〜７４Ｐチャンネル電界効果型トランジスタ
Ｍ２、７５Ｎチャンネル電界効果型トランジスタ
６１、６４、６５、７１反転回路
６２、６３位相遅延回路
６６ＲＳフリップフロップ
７６、Ｉ１〜Ｉｎ、７６ａ、７６ｂ定電流源
７７キャパシタ
８０ＥＰＲＯＭ 11 AC power supply 12 Converter 13 Inverter 14 Current detector 15 Motor 16, 116 Control circuit 21a, 21b, 79 Comparator 22a, 22b Regulator 23, 24 dq / uvw converter 25 PWM controller D1-D6 Rectifier diode C1 Smoothing capacitor S1 to S6, M11 to Mn Switching elements D11 to D16 Feedback diodes 31a to 31f Photocouplers 32a to 32f, 132a to 132f Drive circuit 51 Input signal 52 Input circuit 53 Noise malfunction prevention circuit 54, 33a to 33f Phase adjustment circuit 55 Driver circuit 56 Hysteresis comparator 57, 78 Reference voltage source M1, 72-74 P-channel field effect transistor M2, 75 N-channel field effect transistor 61, 64, 65, 71 Inversion circuit 62, 63 Phase delay circuit 66 RS flip-flop 76, I1~In, 76a, 76b constant current source 77 the capacitor 80 EPROM

Claims

An input circuit for inputting a rectangular input signal;
A driver circuit for driving an inverter based on an input signal input via the input circuit;
Provided before the driver circuit, by delaying at least one of the rising or falling edge of the input signal, and the pulse width of the signal that will be input to the driver circuit, it is driven by the driver circuit A drive circuit for an inverter, comprising: a phase adjustment circuit for adjusting a deviation from a pulse width of a signal output from a switching element of the inverter.

The phase adjustment circuit includes a delay time from when input of the input signal to the phase adjustment circuit is started until the switching element is turned on, and input of the input signal to the phase adjustment circuit is stopped. 2. The inverter according to claim 1, wherein the delay time of at least one of the rising edge and the falling edge of the input signal is adjusted so that a delay time from when the switching element is turned off to when the switching element is turned off is equal. Driving circuit.

The phase adjustment circuit includes:
A constant current source for generating a constant current;
A capacitor for charging a current generated by the constant current source;
A reference voltage source for generating a reference voltage;
A switching element for supplying the capacitor with a current generated by the constant current source based on the input signal;
A comparator for comparing a reference voltage generated by the reference voltage source and a voltage generated by the capacitor;
3. The inverter drive circuit according to claim 1, wherein a delay time of at least one of a rising edge and a falling edge of the input signal is set based on a comparison result by the comparator.

At least one of the constant current source, the capacitor, and the reference voltage source is provided with a plurality of different current values, capacitances, or reference voltages, and the plurality of constant current sources, capacitors, or reference 4. The delay time of at least one of rising or falling of the input signal is adjusted by selecting any constant current source, capacitor or reference voltage source from among voltage sources. The drive circuit of the described inverter.

4. The inverter drive circuit according to claim 3, wherein at least one of the constant current source, the capacitor, and the reference voltage source is incorporated through an external terminal of the drive circuit.

A PWM controller that performs PWM control of the inverter;
Provided before the driving circuit for driving the inverter, by delaying at least one of the rising or falling of the control signal outputted from the PWM control unit, the input signal input to the driver circuit pulse An inverter control circuit comprising: a phase adjustment circuit that adjusts a deviation between a width and a pulse width of a signal output from a switching element of an inverter driven by the driver circuit.

The phase adjustment circuit includes a delay time from when input of the input signal to the phase adjustment circuit is started until the switching element is turned on, and input of the input signal to the phase adjustment circuit is stopped. 7. The inverter according to claim 6, wherein at least one of the delay time of the control signal is adjusted so that the delay time from when the switching element is turned off to when the switching element is turned off is equal. Control circuit.

The phase adjustment circuit includes:
A constant current source for generating a constant current;
A capacitor for charging a current generated by the constant current source;
A reference voltage source for generating a reference voltage;
A switching element for supplying a current generated by the constant current source to the capacitor based on the control signal;
A comparator for comparing a reference voltage generated by the reference voltage source and a voltage generated by the capacitor;
8. The inverter control circuit according to claim 6, wherein at least one of the delay time of the control signal is set based on a comparison result of the comparator.

At least one of the constant current source, the capacitor, and the reference voltage source is provided with a plurality of different current values, capacitances, or reference voltages, and the plurality of constant current sources, capacitors, or reference 9. The delay time of at least one of rising and falling of the control signal is adjusted by selecting any constant current source, capacitor or reference voltage source from among voltage sources. The inverter control circuit described.

9. The inverter control circuit according to claim 8, wherein at least one of the constant current source, the capacitor, and the reference voltage source is incorporated through an external terminal of the control circuit.

The phase adjustment circuit matches the pulse width of the signal input to the driver circuit with the pulse width of the signal output from a switching element of an inverter driven by the driver circuit. The inverter drive circuit according to claim 1.

The phase adjustment circuit matches the pulse width of the signal input to the driver circuit with the pulse width of the signal output from a switching element of an inverter driven by the driver circuit. The inverter control circuit according to claim 6.