JP5201176B2 - 情報処理装置 - Google Patents
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論理分割(Logical Partitioning)は、単一のサーバ上で複数のオペレーティングシステム(Operating System、以下OS)を同時に動作させる技術である。論理分割では、ハイパバイザと呼ばれる管理プログラムがサーバ管理者からの指示に従って、サーバの計算機資源(メモリ領域、及びIOデバイスなどを含む)を複数の論理区画(LPAR)に分割して、各LPAR上で1つずつのOSを動作させる。
上記の課題に対して、従来では公知例US2002/0010811A1(以下、公知例1)が提案されている。公知例1では、Terminal Bridgeと呼ばれるPCI to PCIブリッジが、IOデバイス発のトランザクションでアクセス可能なアドレス範囲を記憶している。公知例1はトランザクションの宛先アドレスがアクセス可能な領域外である場合、受信したトランザクションを中止(Abort)することで、Isolationを実現するとしている。
(1)インターリーブおよびアドレス領域情報については、図2で説明したアドレスマップのうちの絶対アドレスで指定された範囲に対して、アドレス種別、インタリーブ有無・範囲指定、宛先バス・スロット番号の各情報が含まれる。アドレス種別は該アドレス範囲がメモリデバイス、もしくはMemory Mapped IO(以下MMIO)によってIOデバイスに割り付けられているかの区別が格納されている。該アドレス範囲がメモリデバイスに割り付けられている場合、特定のノードのメモリデバイスに割り付けられているか、もしくは複数のノードのメモリデバイス間でインタリーブされているかの情報が、インタリーブ有無・範囲指定のフィールドに格納される。該アドレス範囲がIOデバイスに割り付けられている(以下、MMIO領域)場合、アクセス対象となるIOデバイスのバス番号、およびスロット番号が、宛先バス・スロット番号のフィールドに格納される。(1)インタリーブおよびアドレス領域情報はサーバの初期化シーケンス中にBIOS (Basic IO System)、もしくはファームウェアによって設定され、特に論理分割をサポートしないサーバにおいても、これに類する情報を所持している。
(2)スロット単位での所属LPAR情報は、発行元PCIスロットごとにアクセス可能な(= 同一のLPARに属している) PCIスロットを識別するための情報である。本情報中の許可ビットが1にセットされているスロットに対してのみアクセスが許可される。本情報は各LPARの生成時にハイパバイザによって設定される。また本レジスタフォーマットのバリエーションとして、許可ビットが0になっているスロットに対してのみアクセスを許可するとしても構わない。本情報は、発行元IOスロットと発行先IOスロットの組み合わせ1つに対して1ビットの記憶容量ですむため、各組み合わせに対してアドレス範囲を記憶する必要がある公知例1の方式に対し、格段に少ない記憶容量で同等の効果を達成でき、先に挙げた第2の課題を解決する。
(3)実アドレス範囲に応じたLPARごとのアドレス加算値は、LPARごとに固有の、実アドレスから絶対アドレスへのアドレス変換を行うための情報である。本情報は各LPARの生成時にハイパバイザによって設定される。図6の各情報の設定手順を、図11を用いて説明する。601 電源が投入されると、ハードウェアに故障がないかチェックする目的でPOST(Power On Self Test)が実施される。602 次に BIOS、およびFirmwareの初期化コードが実行される。ここでメモリの搭載状況、及びIOデバイスの接続状況の調査が行われ、図6中の (1)インタリーブおよびアドレス領域情報の設定が行われる。603 次にハイパバイザのロードが行われる。ブートデバイスとしては他のOSと同様、フレキシブルディスクやハードディスクが一般的であるが、他のものでも構わない。その後、ハイパバイザはハイパバイザ自身の初期化を行う。604 ハイパバイザは、サーバ管理者からの新規LPAR作成要求を待つ。サーバ管理者から指示を受けるためのインタフェースとしては、CRTもしくはシリアル回線を通してのコンソール画面や、液晶(LCD)パネル、電子メールなどが考えられるが、特にこれらでなくとも構わない。サーバ管理者は上述のハイパバイザのインタフェースを通じて、新規に立ち上げるLPARに割り付ける絶対メモリアドレス範囲、およびIOデバイス(もしくはスロット)番号、OSのブートデバイスを指定するが、オプションとしてそれ以外の情報を与えても構わない。オプションとしては、各LPARに対するCPUの割り当て方法やCPU時間の割合の指定などが考えられる。605 ハイパバイザはサーバ管理者から指定されたメモリ領域を、新規に作成するLPARに割り付ける。606 次にハイパバイザはサーバ管理者から指定されたIOデバイスを、新規に作成するLPARに割り付ける。607 ハイパバイザはサーバ管理者から指定されたメモリ領域、およびIOデバイスの割り付け状況に基づき、図6中の (2)SLOT単位での所属LPAR情報、および(3)実アドレス範囲に応じたLPARごとのアドレス加算値の設定を行う。これらのレジスタの設定を行うことで、後述する 202a, 202b Adr Dec, 及び203a, 203b Adr修飾部の機能が有効になる。608 ハイパバイザは、サーバ管理者から指定されたブートデバイスに格納されたOSのブートローダを呼び出し、新規LPAR上でOSの動作を開始させる。
上記(1)〜(3)によってアクセスが許可された場合、413 Inbound Txを Inbound Tx IFに出力する。
上記(1)〜(3)に当てはまらなかった場合、402アクセス可否判定はアクセスを拒否し、413 Inbound Tx IFのアクセス対象アドレスを、403宛先Regに登録されているアドレスと交換し、Inbound Tx IFに発行すると共に、404INT 生成に CPUに対する割り込みトランザクションを生成させ、Inbound Txとして発行させる。同時に、405アイソレーション障害レジスタに、発行元スロット番号、および312絶対アドレスを格納する。405アイソレーション障害レジスタは、CPUから読み出し可能であるものとする。
CPUバス
チップセット
CPU Bus Ctrl Unit
Memory Ctrl Unit
I/O Ctrl Unit
CrossBar Ctrl Unit
130、131 IOバス#0、IOバス#1
クロスバインタフェース
メモリ
メモリインタフェース
クロスバ
190, 191 ノード#0, ノード#1
他Ctrl Unit I/F 制御部
201a、201b ADR変換情報
202a、202b Adr Dec
203a、203b Adr修飾部
204a, 204b Bus Arb
205a, 205b RST#
206a, 206b req#, ack#
210a, 210b 発行元スロット番号
Tx復号回路
ADR変換判定回路
303a, 303b 加算器
304a, 304b アドレス加算値
305a, 305b BASE、SIZE
306a, 306b OFFSET
実アドレス
Tx情報
309a, 309b 加算結果
アドレス変換有無
絶対アドレス
アクセス先判定回路
アクセス可否判定
宛先Reg
INT生成
アイソレーション障害レジスタ
アドレス種別
宛先スロット番号
Inbound Tx
I/O to I/O Bridge
138, 139 アクセス監視カード#0, アクセス監視カード#1
201c, 201d ADR変換情報(2)
202c, 202d Adr Dec (2)
203c, 203d Adr修飾部(2)
207a, 207b 応答発行
208a, 208b Bus権要求・許可
202e, 202f Adr Dec(3)
209a, 209b 応答発行要求
211a, 211b Tx応答情報
アクセス先判定回路(2)
アクセス可否判定(2)
応答データ生成部
応答選択部
POST実行
BIOS/Firmware実行
ハイパバイザをロード
新規LPARの生成要求受付
メモリ領域確保
I/Oデバイス確保
レジスタ更新
OSブートローダ呼び出し
割り込みトランザクションによるエラー通知
割り込み要因特定
影響範囲特定
該当ゲストOSの停止指示
該当LPARに属するI/Oスロットのリセット・開放
該当LPARに属するメモリ領域を開放
管理者への障害発生・要因通知
インデックスビット
オフセットビット
323a、…、323d インデックステーブル#1、…、インデックステーブル#4
324 置換後インデックスビット。
Claims (2)
- 複数のCPUと、メモリと、前記複数のCPUを接続することができるCPUバスと、メモリを接続するためのメモリインタフェースと、IOデバイスをそれぞれ接続するための複数のIOスロットを備えたIOインタフェースとを備え、複数の論理区画を設定可能な情報処理装置において、
各々の論理区画に前記CPU及び前記メモリの少なくとも一部を割り付け、前記IOスロットに接続されたIOデバイスのそれぞれを前記論理区画の一つに割り付け、前記論理区画上で個別にOSを稼動させるハイパバイザを有し、
前記IOインタフェースを経由して入力するIOデバイスからのメモリアクセストランザクションの宛先アドレスに対して該IOデバイスの属する論理区画に応じたアドレス変換を行い、アドレス変換の結果が示す宛先アドレスが該IOデバイスの属する論理区画に割り付けられたメモリに一致するか否かを判定し、判定結果が否ならば、前記ハイパバイザにエラー報告をするIO制御手段を備え、
前記IO制御手段は、判定結果が否である場合に前記メモリアクセストランザクションの宛先アドレスをいずれの論理区画にも割り付けられていない特定のメモリ領域のアドレスに置き換えるアドレス置換手段をさらに有し、
前記ハイパバイザは前記エラー報告を受けた場合に対応する論理区画のOSを停止することを特徴とする情報処理装置。 - 前記IO制御手段は、前記複数IOスロットに接続されたIOデバイスのそれぞれを個別にリセットするリセット手段を有し、前記ハイパバイザは前記エラー報告を受けた場合に対応する論理区画に割り付けられたIOスロットに接続されたIOデバイスをリセットすることを特徴とする請求項1記載の情報処理装置。
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Family Applications (1)
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JP2010156321A Expired - Fee Related JP5201176B2 (ja) | 2010-07-09 | 2010-07-09 | 情報処理装置 |
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- 2010-07-09 JP JP2010156321A patent/JP5201176B2/ja not_active Expired - Fee Related
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