JP5157194B2 - Data acquisition circuit, data acquisition system, and control method of data acquisition circuit - Google Patents
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Description
本発明はDDR SDRAMにおけるデータ信号DQに同期して出力されるデータストローブ信号DQSからハイインピーダンス状態を排除して、データ信号DQの取込みのためのストローブ信号を生成する技術に関する。 The present invention relates to a technique for eliminating a high impedance state from a data strobe signal DQS output in synchronization with a data signal DQ in a DDR SDRAM and generating a strobe signal for taking in the data signal DQ.
DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)のリード動作では、データストローブ信号DQSのエッジに同期して、SDRAMからメモリバス上にデータが出力される。このとき、3値を取るデータストローブ信号DQSは、ハイインピーダンス状態からローレベルもしくはハイレベルに遷移する。一方、データの読み出しを行なうデバイスは、データストローブ信号DQSのエッジに同期して、メモリバス上に出力されたデータを取り込む。さらに、実際にデバイスにおいてデータが取り込まれる際には、データストローブ信号からハイインピーダンスがマスクされた内部データストローブ信号が用いられる。ハイインピーダンス状態にあるデータストローブ信号は、信号レベルが不安定となるためノイズが混入し易くなる。このような状態のデータストローブ信号をデータ取り込みのクロックに使用すると誤取り込みが生じるおそれがあるためである。 In a read operation of a DDR SDRAM (Double Data Rate Synchronous Random Access Memory), data is output from the SDRAM to the memory bus in synchronization with the edge of the data strobe signal DQS. At this time, the ternary data strobe signal DQS transitions from a high impedance state to a low level or a high level. On the other hand, the device that reads data captures the data output on the memory bus in synchronization with the edge of the data strobe signal DQS. Further, when data is actually captured in the device, an internal data strobe signal in which high impedance is masked from the data strobe signal is used. The data strobe signal in the high impedance state is likely to be mixed with noise because the signal level becomes unstable. This is because if the data strobe signal in such a state is used as a data capture clock, erroneous capture may occur.
データストローブ信号DQSからハイインピーダンス状態をマスクするための技術としては、図14に示すSDRAMインターフェース回路100が利用されている。
SDRAMインターフェース回路100は、リード指令信号RD、待機クロック数RLおよびクロック信号CKを入力とし、BLカウント開始信号BSTを出力するRL計数比較部101と、BLカウント開始信号BST、バースト長BLおよび取込データストローブ信号IDQSを入力とし、マスク信号XMASKを出力するBL計数比較部102と、マスク信号XMASKおよびデータストローブ信号DQSを入力とし、取込データストローブ信号IDQSを出力するANDゲート103とを備えている。
As a technique for masking the high impedance state from the data strobe signal DQS, an
The
RL計数比較部101は、リード指令信号RDが入力されると、クロック信号CKの計数を開始し、計数値が待機クロック数RLに達するとBLカウント開始信号BSTを出力する。ここで、待機クロック数RLは、予めその数値が設定されている。
BL計数比較部102は、BLカウント開始信号BSTが入力されると、マスク信号XMASKを活性にすると共に、取込データストローブ信号IDQSの計数を開始し、計数値がバースト長BLに達するまでマスク信号XMASKの活性状態を保持する。
The RL
When the BL count start signal BST is input, the BL
上述の構成により、SDRAMインターフェース回路100では、リード指令信号RDが入力されてから、クロック信号CKの計数を開始し、計数値が待機クロック数RLに達すると、バースト長BLのクロック数だけマスク信号XMASKが活性化される。データストローブ信号DQSがハイインピーダンス状態である期間を超えるように、待機クロック数RLが予め設定されている。これにより、データストローブ信号DQSは、ハイインピーダンスの期間マスクされ、ひいては、データの取込みクロックへのハイインピーダンス状態の入力が防止されることとなる。
With the above configuration, the
なお、SDRAMインターフェース回路に関連するものとして、特許文献1に開示される技術が挙げられる。
しかしながら、プロセスばらつきなどの製造条件や温度および電圧などの動作条件が変化して、SDRAMおよびSDRAMインターフェース回路100の間の遅延時間が大きくなると、ハイインピーダンス状態が待機クロック数RLの期間を上回るおそれが生じる。このような場合には、データストローブ信号DQSのハイインピーダンスのマスク期間が足りなくなり、ひいては、データの取込みクロックに対しハイインピーダンスが入力されることとなり問題である。
However, if manufacturing conditions such as process variations and operating conditions such as temperature and voltage change and the delay time between the SDRAM and the
本発明は前記背景技術の課題に鑑みてなされたものであって、製造条件や動作条件が変化したとしても、データストローブ信号のハイインピーダンス状態の伝播を確実に遮断するデータ取込み回路およびその制御方法を提供することを目的とする。 The present invention has been made in view of the problems of the background art described above, and is a data acquisition circuit that reliably blocks propagation of a high-impedance state of a data strobe signal even when manufacturing conditions and operating conditions change, and a control method therefor The purpose is to provide.
その解決手段は、リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路であって、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備え、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、前記応答時間計測部は、前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知する遷移検知部と、前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、を備え、前記遷移検知部は、反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第1論理レベルを検知する第1閾値電圧が入力される第1比較器と、非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第1論理レベルとは相補のレベルである第2論理レベルを検知する第2閾値電圧が入力される第2比較器と、第1比較器および第2比較器の出力の論理積を演算するゲート回路と、を備えることを特徴とするデータ取込み回路である。 The solution is a data acquisition circuit that masks invalid input of the data strobe signal when the data signal is acquired in synchronization with the data strobe signal together with the data strobe signal in response to a read command signal. A response time measuring unit that measures a response time from the input of the command signal to the effective edge of the data strobe signal, and a standby time that is a time based on the response time in response to a standby start signal based on the read command signal And a standby unit for commanding release of the masking of the data strobe signal, and the data strobe signal outputs the effective edge that transitions from a high impedance to a first logic level in response to the read command signal. The response time measuring unit is configured to output the high impedance of the data strobe signal. A transition detection unit that detects a transition from the first command level to the first logic level, and a measurement unit that measures the response time until the detection result of the transition detection unit is output from the input of the read command signal, the transition detection unit is supplied with the data strobe signal to the inverting input terminal, a first comparator first threshold voltage for detecting the first logic level to the non-inverting input terminal is input, the non-inverting input An inverted data strobe signal that is complementary to the data strobe signal is input to the terminal, and a second threshold voltage that detects a second logic level that is complementary to the first logic level is input to the inverted input terminal. A data acquisition circuit comprising: a second comparator; and a gate circuit that calculates a logical product of outputs of the first comparator and the second comparator.
また、他の解決手段は、リード指令信号に応じて、データストローブ信号と共に前記データストローブ信号に同期してデータ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路の制御方法であって、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、を備え、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、前記応答時間を計測するステップは、前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知するステップと、前記リード指令信号の入力から前記遷移を検知するステップでの検知結果が出力されるまでの前記応答時間を計測するステップと、を備え、前記遷移を検知するステップは、前記データストローブ信号を反転入力として、前記第1論理レベルを検知する第1閾値電圧を非反転入力として、第1の比較をするステップと、前記データストローブ信号とは相補である反転データストローブ信号を非反転入力として、前記第1論理レベルとは相補のレベルである第2論理レベルを検知する第2閾値電圧を反転入力として、第2の比較をするステップと、前記第1の比較のステップによる比較結果と、前記第2の比較のステップによる比較結果と、の論理積を演算するステップと、を備えることを特徴とするデータ取込み回路の制御方法である。 According to another aspect of the invention, there is provided a data acquisition circuit control method for masking invalid input of the data strobe signal when the data signal is acquired in synchronization with the data strobe signal together with the data strobe signal in response to the read command signal. A step of measuring a response time from an input of the read command signal to an effective edge of the data strobe signal, and after waiting for a standby time that is a time based on the response time according to the read command signal Commanding to cancel the masking of the data strobe signal, wherein the data strobe signal outputs the effective edge that transitions from a high impedance to a first logic level in response to the read command signal, and The step of measuring the response time includes the step of measuring the high impedance of the data strobe signal. Detecting a transition from the input to the first logic level, and measuring the response time from when the read command signal is input until the detection result at the step of detecting the transition is output. , the step of detecting said transition, the data strobe signal as the inverting input, a first threshold voltage for detecting the first logic level as a non-inverting input, the steps of the first comparison, the data strobe A second comparison is performed using an inverted data strobe signal complementary to the signal as a non-inverted input, and a second threshold voltage detecting a second logic level complementary to the first logic level as an inverted input. And a step of calculating a logical product of the comparison result of the first comparison step and the comparison result of the second comparison step. A method of controlling the data acquisition circuitry, characterized in Rukoto.
本発明のデータ取込み回路では、リード指令信号の入力からデータストローブ信号の有効エッジまでの応答時間が計測され、この応答時間が待機部における待機の時間(以後、待機時間とも言う)に設定される。すなわち、プロセスなどの製造条件の変化および温度や電源電圧などの動作条件が変化して、リード指令信号の遅延時間がばらついたとしても、実測された応答時間に基づき待機時間が設定される。これにより、製造条件や動作条件に影響されず、データストローブ信号のハイインピーダンスの伝播を確実にマスクすることができるデータ取込み回路となし得る。 In the data acquisition circuit of the present invention, the response time from the input of the read command signal to the effective edge of the data strobe signal is measured, and this response time is set to the standby time in the standby unit (hereinafter also referred to as standby time). . That is, even if the manufacturing conditions such as the process and the operating conditions such as the temperature and the power supply voltage change and the delay time of the read command signal varies, the standby time is set based on the actually measured response time. As a result, it is possible to provide a data acquisition circuit that can reliably mask the propagation of the high impedance of the data strobe signal without being affected by the manufacturing conditions and the operating conditions.
本発明を適用することにより、製造条件や動作条件が変化したとしても、データストローブ信号のハイインピーダンス状態の伝播を確実にマスクするデータ取込み回路およびその制御方法を提供することができる。 By applying the present invention, it is possible to provide a data capturing circuit that reliably masks the propagation of a high-impedance state of a data strobe signal and a control method thereof, even if manufacturing conditions and operating conditions change.
以下、本発明の実施にかかるデータ取込み回路、データ取込みシステムおよびデータ取込み回路の制御方法について具体化した実施形態を図1〜図5を参照しつつ詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a data acquisition circuit, a data acquisition system, and a data acquisition circuit control method according to an embodiment of the present invention will be described below in detail with reference to FIGS.
図1は、本発明が適用されるデータ取込みシステムの回路ブロック図である。本システムは、同期型ダイナミックランダムアクセスメモリ(以下、SDRAMを称する。)(R)と、SDRAM(R)を制御するコントローラ(C)とで構成される。SDRAM(R)とコントローラ(C)との各々は、システムクロック信号SCKが供給され同期動作が行われる。 FIG. 1 is a circuit block diagram of a data acquisition system to which the present invention is applied. This system includes a synchronous dynamic random access memory (hereinafter referred to as SDRAM) (R) and a controller (C) that controls the SDRAM (R). Each of the SDRAM (R) and the controller (C) is supplied with a system clock signal SCK to perform a synchronous operation.
コントローラ(C)から発せられるデータ読出しコマンド信号CMDは、コントローラ(C)に備えられるデータ取込み回路1に入力されると共に、外部バスを介してSDRAM(R)に伝送される。この伝送時間が第1のフライトタイムFT(1)である。コントローラ(C)から発せられたデータ読出しコマンド信号CMDが外部バスを伝播する伝送時間をシステムクロック信号SCKのクロック数で表現した時間である。
The data read command signal CMD issued from the controller (C) is input to the
SDRAM(R)に到達したデータ読出しコマンド信号CMDは、SDRAM(R)内にてデコードされた上で、データ信号DQの読み出し動作が行われる。SDRAM(R)内のメモリセル(不図示)からデータ信号DQが読み出されるまでの時間がCASレイテンシCLである。データ読出しコマンド信号CMDの入力からデータ信号DQの出力までのアクセス時間をシステムクロック信号SCKのクロック数で表現した時間である。データ読出しコマンド信号CMDを受けたSDRAM(R)は、データストローブ信号DQSの信号レベルをハイインピーダンス状態からローレベルに遷移する。その後、データ信号DQの出力に同期してデータストローブ信号DQSの信号レベルをローレベルからハイレベルに遷移する。SDRAM(R)では、データストローブ信号DQSのハイインピーダンス状態からローレベルへの遷移タイミングは、CAS レイテンシCLの経過時間からリードプリアンブル時間(tRPRE)逆のぼった時間であると定義されている。例えば、1周期前のタイミングである。 The data read command signal CMD that has reached the SDRAM (R) is decoded in the SDRAM (R) and then the data signal DQ is read. The time until the data signal DQ is read from a memory cell (not shown) in the SDRAM (R) is the CAS latency CL. The access time from the input of the data read command signal CMD to the output of the data signal DQ is a time expressed by the number of clocks of the system clock signal SCK. Upon receiving the data read command signal CMD, the SDRAM (R) changes the signal level of the data strobe signal DQS from the high impedance state to the low level. Thereafter, the signal level of the data strobe signal DQS transitions from the low level to the high level in synchronization with the output of the data signal DQ. In SDRAM (R), the transition timing of the data strobe signal DQS from the high impedance state to the low level is defined as a time that is the reverse of the read preamble time (tRPRE) from the elapsed time of the CAS latency CL. For example, the timing is one cycle before.
データストローブ信号DQS、XDQS、およびデータ信号DQは、コントローラ(C)に伝送される。ここで、データストローブ信号DQS、XDQSは互いに相補な信号である。この伝送時間が第2のフライトタイムFT(2)である。SDRAM(R)から出力されたデータストローブ信号DQS、XDQS、およびデータ信号DQが外部バスを伝播する伝送時間をシステムクロック信号SCKのクロック数で表現した時間である。 The data strobe signals DQS and XDQS and the data signal DQ are transmitted to the controller (C). Here, the data strobe signals DQS and XDQS are complementary to each other. This transmission time is the second flight time FT (2). This is the time when the data strobe signals DQS and XDQS output from the SDRAM (R) and the data signal DQ are transmitted through the external bus and expressed as the number of clocks of the system clock signal SCK.
データストローブ信号DQS、XDQSの、ハイインピーダンス状態から、ローレベル、ハイレベルへの遷移を、有効エッジとしてデータ取込み回路1が検出し、データ読出しコマンド信号CMDに応じて発せられるリード指令信号RDからの時間を計測することにより、SDRAM(R)から伝送されるデータ信号DQを確実に取り込むことができる。
A transition from the high impedance state of the data strobe signals DQS and XDQS to the low level and the high level is detected by the
図2は、第1実施形態にかかるSDRAMからのデータ信号DQを取り込むデータ取込み回路1Aの構成を示すブロック図である。データ取込み回路1Aは、スリーステート状態を取るデータストローブ信号DQSに同期して出力されるデータ信号DQを取り込む回路の一部であり、データストローブ信号DQSのハイインピーダンス状態が排除された取込データストローブ信号IDQSを生成する回路である。
FIG. 2 is a block diagram showing a configuration of a
データ取込み回路1Aは、リード指令信号RD、後述する内部データストローブ信号EDQS、およびクロック信号CKを入力とし、レイテンシ計測値RLBを出力するRL計測部10と、リード指令信号RDを入力とし、遅延リード指令信号RDDを出力する遅延部20とを備えている。
The
さらに、データ取込み回路1Aは、遅延リード指令信号RDD、レイテンシ計測値RLB、およびクロック信号CKを入力とし、BLカウント開始信号BSTを出力するRL計数比較部30と、データストローブ信号DQS、データストローブ信号DQSと相補な信号である反転データストローブ信号XDQS、および反転マスク信号XMASKを入力とし、内部データストローブ信号EDQSを出力する遷移検知部40とを備えている。
Further, the
またさらに、データ取込み回路1Aは、BLカウント開始信号BST、バースト長BLおよび取込データストローブ信号IDQSを入力とし、反転マスク信号XMASKを出力するBL計数比較部50と、反転マスク信号XMASKおよびデータストローブ信号DQSを入力とし、取込データストローブ信号IDQSを出力するゲート回路60とを備えている。
Further, the
図3は、データ取込み回路1Aの具体例を示す回路図である。RL計測部10は、各々の反転クロック端子がクロック信号CKに接続されるフリップフロップ11A〜11Hと、各々のクロック端子が内部データストローブ信号EDQSに接続される12A〜12Hを備えている。フリップフロップ11A〜11Hは、シリアル入力端子をフリップフロップ11Aのデータ入力端子とするシフトレジスタを構成している。また、フリップフロップ12A〜12Hは、フリップフロップ11A〜11Hの出力であるレイテンシ計数値RLA0〜7を、内部データストローブ信号EDQSに応じて保持するレジスタを構成している。フリップフロップ12A〜12Hの各々の出力端子は、レイテンシ計測値RLB0〜7として、RL計数比較部30に接続されている。
FIG. 3 is a circuit diagram showing a specific example of the data fetch
遅延部20は、反転クロック端子がクロック信号CKに接続され、データ入力端子がリード指令信号RDに接続されるフリップフロップで構成されている。これにより、遅延部20では、リード指令信号RDがクロック信号CKの一周期分だけ遅延されて、遅延リード指令信号RDDとして出力される。
The
RL計数比較部30は、各々の反転クロック端子にクロック信号CKが接続されるフリップフロップ31A〜31Hと、フリップフロップ31A〜31Hから出力されるRL計数値RLC0〜7のうちいずれかをレイテンシ計測値RLB0〜7の値に応じて選択する比較回路32とを備えている。フリップフロップ31A〜31Hは、フリップフロップ31Aのデータ入力端子をシリアル入力端子とするシフトレジスタを構成する。遅延リード指令信号RDDがフリップフロップ31Aのデータ入力端子に入力されると、RL計数値RLCが順次シフトアップされる。RL計数値RLCがレイテンシ計測値RLBに達すると、BLカウント開始信号BSTがハイレベルに遷移する。
The RL
遷移検知部40は、互いに相補であるデータストローブ信号DQSおよび反転データストローブ信号XDQSについて、ハイレベル閾値電圧VREFHおよびローレベル閾値電圧VREFLとの比較を行なう。これにより、データストローブ信号DQSのハイインピーダンスからローレベルへの遷移を検知して、内部データストローブ信号EDQSを出力する。
The
図4は、遷移検知部40の具体例を示す回路図である。遷移検知部40は、第1比較器41と、第2比較器42と、ゲート回路43,44とを備えている。第1比較器41では、非反転入力端子がローレベル閾値電圧VREFLに、反転入力端子がデータストローブ信号DQSに、出力がゲート回路43の他方の入力端子にそれぞれ接続されている。第2比較器42では、非反転入力端子が反転データストローブ信号XDQSに、反転入力端子がハイレベル閾値電圧VREFHに、出力端子がゲート回路43の一方の入力端子にそれぞれ接続されている。ゲート回路44では、一方の入力がゲート回路43の出力に、他方の負論理入力が反転マスク信号XMASKに、出力が内部データストローブ信号EDQSに接続されている。
FIG. 4 is a circuit diagram illustrating a specific example of the
データストローブ信号DQSおよび反転データストローブ信号XDQSは、互いに相補な信号レベルをとる。すなわち、データストローブ信号DQSがハイレベルの場合には、反転データストローブ信号XDQSはローレベルとなり、データストローブ信号DQSがローレベルの場合には反転データストローブ信号XDQSはハイレベルとなる。ただし、データストローブ信号DQSおよび反転データストローブ信号XDQSがハイインピーダンス状態となる場合には、それぞれの信号は、外部に接続される不図示の終端抵抗により、ハイレベルおよびローレベルの中間の電圧に設定される。それぞれの信号に対する終端抵抗は、いずれに対しても同様になされるため、それぞれの信号がハイインピーダンス状態となる場合には、略同電位をとることになる。
また、データストローブ信号DQSおよび反転データストローブ信号XDQSに対し、ハイレベル閾値電圧VREFHはハイレベルを検知する閾値電圧であり、ローレベル閾値電圧VREFLはローレベルを検知する閾値電圧である。
Data strobe signal DQS and inverted data strobe signal XDQS have complementary signal levels. That is, when the data strobe signal DQS is at a high level, the inverted data strobe signal XDQS is at a low level, and when the data strobe signal DQS is at a low level, the inverted data strobe signal XDQS is at a high level. However, when the data strobe signal DQS and the inverted data strobe signal XDQS are in a high impedance state, each signal is set to an intermediate voltage between the high level and the low level by a terminal resistor (not shown) connected to the outside. Is done. Since the termination resistance for each signal is the same for all signals, when each signal is in a high impedance state, it takes substantially the same potential.
For the data strobe signal DQS and the inverted data strobe signal XDQS, the high level threshold voltage VREFH is a threshold voltage for detecting a high level, and the low level threshold voltage VREFL is a threshold voltage for detecting a low level.
データストローブ信号DQSがローレベルであり、反転データストローブ信号XDQSがハイレベルである場合には、第1比較器41ではローレベル閾値電圧VREFLよりもデータストローブ信号DQSが低電圧のためハイレベルが出力され、第2比較器42ではハイレベル閾値電圧VREFHよりも反転データストローブ信号XDQSが高電圧のためハイレベルが出力される。これにより、ゲート回路43からはハイレベルが出力される。
When the data strobe signal DQS is at a low level and the inverted data strobe signal XDQS is at a high level, the
次いで、データストローブ信号DQSがハイレベルであるか、反転データストローブ信号XDQSがローレベルである場合には、第1比較器41ではローレベル閾値電圧VREFLよりもデータストローブ信号DQSが高電圧のためローレベルが出力されるか、第2比較器42ではハイレベル閾値電圧VREFHよりも反転データストローブ信号XDQSが低電圧のためローレベルが出力される。これにより、ゲート回路43からはローレベルが出力される。
Next, when the data strobe signal DQS is at a high level or the inverted data strobe signal XDQS is at a low level, the
最後に、データストローブ信号DQSおよび反転データストローブ信号XDQSがいずれもハイインピーダンスである場合には、それぞれの信号が互いに同電位になるため、第1比較器41および第2比較器42の少なくともいずれかの出力がローレベルとなる。これにより、ゲート回路43からはローレベルが出力される。
Finally, when both the data strobe signal DQS and the inverted data strobe signal XDQS have high impedance, the respective signals have the same potential, and therefore at least one of the
以上により、データストローブ信号DQSがハイインピーダンスおよびローレベルの場合には、ゲート回路43からローレベルが出力されるため、内部データストローブ信号EDQSにはローレベルが出力される。また、データストローブ信号DQSがハイレベルの場合には、ゲート回路43からハイレベルが出力されるため、反転マスク信号XMASKがローレベルとなる期間において、内部データストローブ信号EDQSにハイレベルが出力される。
As described above, when the data strobe signal DQS is high impedance and low level, the
図3に戻り、BL計数比較部50について説明する。BL計数比較部50は、比較入力端子Cにバースト長BLが、計数イネーブル端子ENに反転マスク信号XMASKが、反転クロック端子に取込データストローブ信号IDQSが接続された計数比較器51と、反転側入力端子に計数比較器51の出力が、非反転側入力端子に反転マスク信号XMASKが接続されたゲート回路52と、データ入力端子がゲート回路52の出力に、反転クロック端子が取込データストローブ信号IDQSに接続されたフリップフロップ53とを備えている。ここで、取込データストローブ信号IDQSは、ゲート回路60において反転マスク信号XMASKおよびデータストローブ信号DQSの論理積がとられた信号である。
Returning to FIG. 3, the BL
なお、計数比較器51のクリア端子CLRおよびフリップフロップ53のプリセット端子PRには、BLカウント開始信号BSTが接続されている。これにより、BLカウント開始信号BSTがハイレベルになると、計数比較器51がリセットされ、フリップフロップ53がプリセットされて、BL計数比較部50が初期化されることとなる。
The BL count start signal BST is connected to the clear terminal CLR of the
BL計数比較部50では、初期化されると反転マスク信号XMASKにハイレベルが出力され、計数比較器51の計数値が0にされる。さらに、計数比較器51では、取込データストローブ信号IDQSの立下りエッジごとに計数され、その計数値がバースト長BLに達すると、ハイレベルが出力される。すると、ゲート回路52の出力にはローレベルが出力される。さらに、フリップフロップ53では、次の取込データストローブ信号IDQSの立下りエッジにおいて、その出力である反転マスク信号XMASKがローレベルに遷移することとなる。
When the BL
次いで、データ取込み回路1Aの動作について説明する。図5は、第1実施形態にかかるデータ取込み回路1Aの動作を示すタイミングチャートである。
ここで、クロック信号CKは、システムクロック信号SCKに対し2倍の周波数の関係を有するデータ取込み回路1Aのクロック信号である。データ読出しコマンド信号CMDはコントローラ(C)(図1、参照)がSDRAM(R)(図1、参照)に対して動作を指令する信号である。すなわち、データ読出しコマンド信号CMDは、コントローラ(C)からSDRAM(R)に対して発行される。図5において、“CMD(コントローラ)”とあるのはコントローラ(C)からの出力であることを示し、“CMD(SDRAM)”とあるのはSDRAM(R)への入力であることを示している。また、“(51内計数値)”とあるのは、計数比較器51における内部の計数値を示している。他の記号については、図3に記載される信号名に基づく記号である。
Next, the operation of the data fetch
Here, the clock signal CK is a clock signal of the
また、図5中、“FT(1)”、“FT(2)”は、各々、第1および第2のフライトタイムを示し、“CL”はCASレイテンシを示している。本例では、フライトタイムFT(1)=FT(2)=1.5とし、CASレイテンシCL=2としている。 In FIG. 5, “FT (1)” and “FT (2)” indicate the first and second flight times, respectively, and “CL” indicates CAS latency. In this example, the flight time FT (1) = FT (2) = 1.5 and the CAS latency CL = 2.
コントローラ(C)において発せられたデータ読出しコマンド信号CMDは、第1のフライトタイムFT(1)でSDRAM(R)に到達する。そして、SDRAM(R)のリードプリアンブル時間(tRPRE)をシステムクロック信号SCKの1周期とすると、SDRAM(R)では、データ読出しコマンド信号CMDを受けてからデータストローブ信号DQSがハイインピーダンス状態からローレベルに遷移する有効エッジまでのクロック数は、CASレイテンシCLである2から1を減じた1となる。更に、SDRAM(R)においてローレベルに遷移したデータストローブ信号DQSは第2のフライトタイムFT(2)でコントローラ(C)に到達する。すなわち、コントローラ(C)による、データ読出しコマンド信号CMD発行(リード指令信号RDのハイレベルへの遷移)からデータストローブ信号DQSの有効エッジまでのクロック数であるレイテンシRLは4.0となる。リード指令信号RDの入力からデータストローブ信号DQSの有効エッジまでの応答時間TRLは、4.0×システムクロック信号SCKの周期で表わされる。 The data read command signal CMD issued in the controller (C) reaches the SDRAM (R) at the first flight time FT (1). When the read preamble time (tRPRE) of the SDRAM (R) is one cycle of the system clock signal SCK, the data strobe signal DQS is changed from the high impedance state to the low level after receiving the data read command signal CMD. The number of clocks until the valid edge transitioning to is 1 obtained by subtracting 1 from 2 which is the CAS latency CL. Further, the data strobe signal DQS transitioned to the low level in the SDRAM (R) reaches the controller (C) at the second flight time FT (2). That is, the latency RL, which is the number of clocks from the data read command signal CMD issuance (transition of the read command signal RD to the high level) by the controller (C) to the valid edge of the data strobe signal DQS, is 4.0. The response time TRL from the input of the read command signal RD to the valid edge of the data strobe signal DQS is represented by a period of 4.0 × system clock signal SCK.
(1)において、データ読出しコマンド信号CMDとして“Read”が発行され、リード指令信号RDがハイレベルに遷移すると、RL計測部10では、レイテンシ計数値RLAの計数が開始される。また、(2)においても、遅延部20による遅延時間であるクロック信号CKの1周期分だけ遅延後にRL計数値RLCの計数が開始される。レイテンシ計数値RLAおよびRL計数値RLCの計数値はいずれもシフトレジスタによる計数値であるため、最下位ビットから1ビットずつシフトされた値をとる。すなわち、いずれも8進数で、01、02、04、08、10、20、40、80の順に計数値が出力されることとなる。
In (1), when “Read” is issued as the data read command signal CMD and the read command signal RD transits to a high level, the
(3)において、データストローブ信号DQSがハイインピーダンスからローレベルに遷移すると、遷移検知部40では、この状態遷移が検知されて、内部データストローブ信号EDQSにハイレベルが出力される。内部データストローブ信号EDQSがハイレベルに遷移すると、RL計測部10では、レイテンシ計数値RLAの値が保持され、レイテンシ計測値RLBに20が出力される。このレイテンシ計測値RLBの値は、リード指令信号RDの入力から、データストローブ信号DQSがハイインピーダンスからローレベルに遷移する応答時間TRLに応じた値となる。
In (3), when the data strobe signal DQS transitions from a high impedance to a low level, the
(4)において、レイテンシ計測値RLBの出力値20と、RL計数値RLCの出力値20とが一致すると、RL計数比較部30では、RL計数値RLCが20の値をとる期間だけBLカウント開始信号BSTにハイレベルが出力される。なお、RL計数比較部30では、予め遅延部20による遅延時間であるクロック信号CKの1周期分だけ遅延されてカウントが開始され、レイテンシ計数値RLAよりもRL計数値RLCがクロック信号CKの1周期分遅延するため、応答時間TRLの次のサイクルから、BLカウント開始信号BSTが出力されることとなる。
In (4), when the
そして、BLカウント開始信号BSTがハイレベルに遷移すると、計数比較器51における計数値が0に初期化され、BL計数比較部50から反転マスク信号XMASKにハイレベルが出力される。反転マスク信号XMASKがハイレベルに遷移することにより、ゲート回路60を介してデータストローブ信号DQSのレベルが伝播し、取込データストローブ信号IDQSにストローブ信号が出力されることとなる。
When the BL count start signal BST transitions to a high level, the count value in the
(5)において、計数比較器51の計数値がバースト長BLに設定される値(バースト長=2の場合はBL=1)に達すると、取込データストローブ信号IDQSの立下りで、反転マスク信号XMASKにローレベルが出力される。これにより、以降のデータストローブ信号DQSはゲート回路60で遮断されることとなる。
In (5), when the count value of the
なお、SDRAM(R)には、データ読出しコマンド信号CMDに対するリード動作が完了しない状態で、さらに、データ読出しコマンド信号CMDが発行される場合には、Burst READ Interrupt by READモードが実施される。この場合には、データストローブ信号DQSは、ハイインピーダンスに遷移することなく、2回目のデータ読出しコマンド信号CMDに対するデータストローブ信号DQSを出力する。RL計数比較部30では、2回目のデータ読出しコマンド信号CMDに対するリード指令信号RDが発行された時点からRL計数値RLCの計数を開始し、その計数値が20に達した時点でBLカウント開始信号BSTを再度出力する。これにより、反転マスク信号XMASKには2回目のリード指令信号RDに対するレイテンシ(すなわち、4.0)が反映されて、データストローブ信号DQSの遮断制御が、データストローブ信号DQSのストローブ信号の出力タイミングに沿って正確に行なわれることとなる。
In the SDRAM (R), when the read operation for the data read command signal CMD is not completed and the data read command signal CMD is issued, the Burst READ Interrupt by READ mode is performed. In this case, the data strobe signal DQS outputs the data strobe signal DQS for the second data read command signal CMD without transitioning to high impedance. The RL
本実施形態1にかかるデータ取込み回路1Aでは、リード指令信号RDの入力から、内部データストローブ信号EDQSまでの時間を計測したレイテンシ計測値RLBが、RL計数比較部30における応答時間TRLとして設定される。これにより、フライトタイムFT(1)、FT(2)が、コントローラ(C)とSDRAM(R)とを接続する外部バスの配線長や配線負荷の違い、または/およびプロセスばらつきなどの製造条件、温度や電源電圧などの動作条件が変化したとしても、その変化に応じて、レイテンシを調整してデータストローブ信号の遮断制御を行うことができる。従って、フライトタイムFT(1)、FT(2)の変化の影響を受けずに、ハイインピーダンス状態の伝播を確実に遮断するデータ取込み回路1Aとすることができる。
In the
なお、遅延部20に代わり、後述のレイテンシ計測値RLBを左シフトしてレイテンシ計測値RLB2を出力するシフト部20Aを備えたものであってもよい。これにより、フリップフロップ31A〜31Hは、フリップフロップ11A〜11Hと同じタイミングでシフトされるが、レイテンシ計測値RLB2が左シフトされているため、遅延部20を用いた場合と同様のタイミングでBLカウント開始信号BSTを出力することができる。
Instead of the
また、シフト部20Aについて、シフトビット数が固定であれば、RL計測部10からRL計数比較部30に向うレイテンシ計測値RLBの結線を、ビットの並びがシフトするように結線することで足りる。これにより、遅延部20を用いる場合よりも簡易な回路構成にすることができる。また、レイテンシ計測値RLBの遅延時間を変化させる場合でも、シフト部20Aにバレルシフタなどを利用することで容易に実現することができる。
If the number of shift bits is fixed for the
次いで、第2実施形態にかかるデータ取込み回路1Bについて説明する。図6は、データ取込み回路1Bの構造を示すブロック図である。データ取込み回路1Bは、第1実施形態のデータ取込み回路1Aに対して、計測指令信号RLEおよびクロック信号CKを入力とし、RL計測部10のクロック端子に出力するゲート回路80を備える部分が異なり、他の構成要素については、データ取込み回路1Aと同様である。従って、第1実施形態のデータ取込み回路1Aに対し異なる部分を主要に説明し、他の部分の説明は簡略化または省略する。
Next, the data fetch
RL計測部10には、データストローブ信号DQSにおけるハイインピーダンスからローレベルに遷移後の最初の立ち上がりエッジを示す第1データストローブ信号DQS1が入力されている。なお、この第1データストローブ信号DQS1は、第1実施形態におけるデータ取込み回路1Aと同様に遷移検知部40を備え、データストローブ信号DQSのハイインピーダンスからローレベルの遷移の検知を遅延するなどして生成することもできる。
The
ゲート回路80では、一方に入力される計測指令信号RLEと、他方に入力されるクロック信号CKとの論理積が演算されて、その結果がRL計測部10のクロック端子に出力されている。これにより、RL計測部10は、計測指令信号RLEがハイレベルの期間だけ、レイテンシ計測値RLBが更新されることとなる。レイテンシ計測値RLBの設定以降の動作については第1実施形態のデータ取込み回路1Aと同様に動作することとなる。
In the
ここで、計測指令信号RLEを特定の期間、例えば、電源投入時やシステムの初期設定時などにハイレベルに遷移するように制御することで、レイテンシ計測値RLBを得るための計数や更新動作などを、データストローブ信号DQSにおけるハイインピーダンスからローレベルへの遷移ごとに行なわないようにすることができる。これにより、レイテンシ計測値RLBを得るための計数や更新動作にかかる動作電力を軽減することができ、ひいては、データ取込み回路1B全体の消費電力を低減することができる。
Here, the measurement command signal RLE is controlled so as to transition to a high level for a specific period, for example, when the power is turned on or when the system is initially set, thereby counting or updating operation for obtaining the latency measurement value RLB. Can be avoided at every transition from the high impedance to the low level in the data strobe signal DQS. As a result, it is possible to reduce the operating power required for counting and updating operations for obtaining the latency measurement value RLB, and consequently, it is possible to reduce the power consumption of the entire
次に、第3実施形態にかかるデータ取込み回路1Cについて説明する。データ取込み回路1A、1B(第1、第2実施形態)はクロック信号CKをカウントすることにより時間を計測しているのに対して、データ取込み回路1Cでは、ディレイラインを使用して時間を計測する。時間計測の精度向上を図っている。
Next, a
図7は、データ取込み回路1Cの構造を示すブロック図である。データ取込み回路1Cは、第1実施形態のデータ取込み回路1Aにおける、RL計測部10およびRL計数比較部30に代えて、RL計測部15およびRL計数比較部35を備えている。また、データ取込み回路1Aとは異なり、遅延部20およびシフト部20Aは備えられていない。他の構成要素については、データ取込み回路1Aと同様である。従って、第1実施形態のデータ取込み回路1Aに対し異なる部分を主要に説明し、他の部分の説明は簡略化または省略する。
FIG. 7 is a block diagram showing the structure of the data fetch
RL計測部15は、リード指令信号RD、および内部データストローブ信号EDQSを入力とし、リード指令信号RDの入力から内部データストローブ信号EDQSの出力までの時間をディレイラインにより計測する。計測された時間として、ディレイラインの遅延時間を設定するコード信号CODE1を出力する。RL計数比較部35は、ディレイラインを備え、入力されるコード信号CODE1に応じて、RL計測部15で計測された時間を待機時間として計時を行い、BLカウント開始信号BSTを出力する。
The
尚、RL計測部15を計測指令信号RLEにより制御して、電源投入時やシステムの初期設定時などに限定して計測動作をさせることも可能である。初期化時に計測時間のコード信号CODE1を取得して保持すれば、その後は、保持されたコード信号CODE1に応じてRL計数比較部35のディレイラインを設定することができる。この場合、RL計測部15による計測動作が完了しコード信号CODE1が取得された時点で、計測終了信号ENDを出力する構成とすることもできる。コード信号CODE1の取得を報知することができる。
Note that the
図8は、RL計数比較部35の具体例である。ディレイラインDLを備えて構成されている。リード指令信号RDがディレイライン入力端子(DL_IN)に入力され、コード信号CODE1がコード入力端子(DLI_CODE)に入力されている。ディレイライン出力端子(DL_OUT)からBLカウント開始信号BSTが出力される。
FIG. 8 is a specific example of the RL
ディレイラインDLは、ディレイライン入力端子(DL_IN)から多段に直列接続された遅延ユニットDU0〜DUNを備えている。各遅延ユニットDU0〜DUNは、インバータゲート等の第1の論理反転回路を介して、次段の遅延ユニットに接続されると共に、更にインバータゲート等の第2の論理反転回路を介して出力タップ(T0)〜(TN)を備えている。各出力タップ(T0)〜(TN)は選択部DLSに入力される。選択部DLSでは、コード入力端子(DLI_CODE)から入力されるコード信号CODE1に応じて、何れか一つの出力タップ(T0)〜(TN)が選択され、ディレイライン出力端子(DL_OUT)に接続される。 The delay line DL includes delay units DU0 to DUN connected in series in multiple stages from a delay line input terminal (DL_IN). Each of the delay units DU0 to DUN is connected to the next delay unit via a first logic inversion circuit such as an inverter gate, and is further connected to an output tap (via a second logic inversion circuit such as an inverter gate). T0) to (TN). Each output tap (T0) to (TN) is input to the selection unit DLS. In the selection unit DLS, any one of the output taps (T0) to (TN) is selected according to the code signal CODE1 input from the code input terminal (DLI_CODE) and connected to the delay line output terminal (DL_OUT). .
図9に示すRL計測部15Aは、第3実施形態のRL計測部15の第1具体例である。コード信号CODE1を順次変化させてディレイラインDLの遅延時間を順次変更することにより、リード指令信号RDから内部データストローブ信号EDQSまでの時間を計測する。
An
RL計測部15Aは、RL計数比較部35に備えられるディレイラインDLと同一構成のディレイラインDLと、計測判断部17とを備えている。ディレイライン入力端子(DL_IN)にはリード指令信号RDが入力され、ディレイライン出力端子(DL_OUT)から出力される遅延信号RD1が計測判断部17に入力される。計測判断部17からは順次変化するコード信号CODE1がコード入力端子(DLI_CODE)に入力される。計測判断部17には、計測指令信号RLEが入力されると共に内部データストローブ信号EDQSが入力される。
The
計測判断部17では、計測指令信号RLEの入力に伴い、コード信号CODE1が初期化される(S1)。初期化されたコード信号CODE1がディレイラインDLに送られディレイラインの遅延時間が初期化された後、リード指令信号RDがハイレベルに遷移する。ディレイラインDLからは初期化された時間で遅延信号RD1がハイレベルに遷移する。遅延信号RD1の遷移に応じて内部データストローブ信号EDQSの論理値が確認される(S2)。内部データストローブ信号EDQSの論理値がローレベルであれば(S2:NO)、データストローブ信号DQSが未だハイインピーダンスであると判断される。コード信号CODE1を“1”増加して(S3)ステップ(S2)に移行し、再度リード指令信号RDの入力を行う。内部データストローブ信号EDQSの論理値がハイレベルであれば(S2:YES)、設定されたコード信号CODE1を保持した上で出力する(S4)。同時に、計測終了信号ENDを出力する。
In the
ディレイラインDLの遅延ユニット当たりの遅延時間で、リード指令信号RDから内部データストローブ信号EDQSまでの時間を計測することができる。計測された時間はコード信号CODE1として計測判断部17で保持されるため、保持されたコード信号CODE1に応じて、RL計数比較部35に備えられるディレイラインDLが設定され、精度良く待機時間を計測をすることができる。
With the delay time per delay unit of the delay line DL, the time from the read command signal RD to the internal data strobe signal EDQS can be measured. Since the measured time is held as the code signal CODE1 in the
図10に示すRL計測部15Bは、第3実施形態のRL計測部15の第2具体例である。内部データストローブ信号EDQSのハイレベル遷移に応じて、リード指令信号RDが伝播するディレイラインDLの各出力タップ(T0)〜(TN)に出力される信号を取得する。これらの信号のうち、論理レベルがローレベルからハイレベルに切り替わる位置を検出することにより、リード指令信号RDから内部データストローブ信号EDQSまでの時間を計測する。
An
RL計測部15Bは、RL計数比較部35に備えられるディレイラインDLと同一構成のディレイラインDLと、ディレイラインDLの出力タップ(T0)〜(TN)ごとに入力端子(D)が接続されるフリップフロップFF0〜FFNと、フリップフロップFF0〜FFNの出力端子(Q)から出力される出力信号Q0〜QNが入力される検出部18とを備えている。フリップフロップFF0〜FFNは、内部データストローブ信号EDQSのハイレベル遷移で出力タップ(T0)〜(TN)から出力される信号を取込み、各出力端子(Q)から出力信号Q0〜QNとして出力する。
The
ディレイラインDLのディレイライン入力端子(DL_IN)にハイレベルのリード指令信号RDが入力されると、ハイレベル信号は、遅延ユニットDU0〜DUNを順次伝播していき、出力タップ(T0)〜(TN)は順次ハイレベルに遷移していく。検出部18では、内部データストローブ信号EDQSがハイレベルに遷移した時点での各出力タップ(T0)〜(TN)の出力信号Q0〜QNが取り込まれ、その論理レベルを検出する。出力信号Q0〜QNのうちローレベルとハイレベルとの境界位置を特定する。特定された位置がデコードされ、コード信号CODE1として出力される。
When a high level read command signal RD is input to the delay line input terminal (DL_IN) of the delay line DL, the high level signal sequentially propagates through the delay units DU0 to DUN, and the output taps (T0) to (TN). ) Goes to high level sequentially. The
検出部18の具体例を図11に示す。隣接する出力信号が入力されるANDゲートA0〜AN−1を備えている。各ANDゲートA0〜AN−1に入力される出力信号Q0〜QNのうち、後段の遅延ユニットから出力される信号は反転して入力される。これにより、リード指令信号RDの入力によるローレベルからハイレベルへの遷移位置を検出することができる。検出されANDゲートA0〜AN−1から出力される信号は、デコード部19でデコードされ、コード信号CODE1が出力される。
A specific example of the
第3実施形態のRL計測部15A、15Bでは、ディレイラインDLの遅延ユニット当たりの遅延時間で、リード指令信号RDから内部データストローブ信号EDQSまでの時間を計測することができる。計測された時間はコード信号CODE1として、第1具体例では計測判断部17で保持される。また、第2具体例では検出部18で保持することもできる。保持されたコード信号CODE1に応じて、RL計数比較部35に備えられるディレイラインDLが設定され、精度良く待機時間を計測をすることができる。
In the
次に、第4実施形態にかかるデータ取込み回路1Dについて説明する。データ取込み回路1A、1B(第1、第2実施形態)におけるクロック信号CKをカウントすることによる粗い時間計測と、データ取込み回路1C(第3実施形態)におけるディレイラインDLによる細かい時間計測とを組み合わせて計測する。計測精度の不要な粗計測にはクロック信号CKのカウントという簡略化された回路を使用し、粗計測された後の高精度の計測が必要な微計測にはディレイラインを使用して高精度に時間計測を行う。高精度の時間計測を、必要とされる時間計測の分解能に応じて最適な計測手段を使用して計測することができる。
Next, a
図12は、データ取込み回路1Dの構造を示すブロック図である。第3実施形態のデータ取込み回路1Cに加えて、CL計測部90を備えている。CL計測部90は、リード指令信号RD、CASレイテンシCL、およびクロック信号CKを入力とし、CASレイテンシ計測値CLBを出力する。RL計測部15およびRL計数比較部35は、第3実施形態のデータ取込み回路1Cと同様の構成であるが、各々の入力には、リード指令信号RDに代えて、CASレイテンシ計測値CLBが入力される。また、RL計測部15から出力されRL計数比較部35に入力される信号は、コード信号CODE1に代えてコード信号CODE2である。
FIG. 12 is a block diagram showing the structure of the data fetch
CL計測部90は、リード指令信号RDのハイレベル遷移に応じて、クロック信号CKのカウント動作を開始する。カウント動作は、CASレイテンシCLから“1”を減じた回数行われる。この場合は、リードプリアンブル時間(tRPRE)がクロック信号CKの1周期とされる場合である。データ取込みシステム(図1)において、コントローラ(C)から発せられるデータ読出しコマンド信号CMDが、第1のフライトタイムFT(1)を経てSDRAM(R)に到達し、SDRAM(R)において開始されたデータの読み出し動作により、SDRAM(R)からデータが出力されるまでの時間がCASレイテンシCLである。CASレイテンシCLの1周期前のタイミングで、SDRAM(R)はデータストローブ信号DQSをハイインピーダンスからローレベルに遷移する。その後、第2のフライトタイムFT(2)でデータストローブ信号DQSのローレベル遷移がコントローラ(C)に伝播する。SDRAM(R)がデータ読出しコマンド信号CMDを受けてからデータストローブ信号DQSがローレベルに遷移する時間が、CASレイテンシから“1”を減じた時間に予め確定しているので、CL計測部90では、この時間を計測する。
The
CL計測部90から出力されるCASレイテンシ計測値CLBがRL計測部15に入力され、CASレイテンシ計測値CLBから内部データストローブ信号EDQSが出力されるまでの時間がディレイラインDLにより計測される。計測された時間はコード信号CODE2としてRL計数比較部35に送られる。RL計数比較部35では、CASレイテンシ計測値CLBからコード信号CODE2で設定される遅延時間を待機時間として計測される。
The CAS latency measurement value CLB output from the
リード指令信号RDから内部データストローブ信号EDQSまでの時間のうち、クロック信号CKの周期の分解能で計測可能なCASレイテンシ計測値CLBについては、CL計測部90によりクロック信号CKの周期をカウントすることにより行われる。コントローラ(C)とSDRAM(R)との間で信号伝播する際の遅延時間である第1、第2のフライトタイムFT(1)、FT(2)は、外部データバスに付加される負荷に応じて連続的に変化する。この連続的に変化する時間をディレイラインDLで計測することにより、精度良く時間計測を行うことができる。両者を加算すれば、リード指令信号RDから内部データストローブ信号EDQSまでの応答時間を、簡略な回路で精度良く計測することができる。
Of the time from the read command signal RD to the internal data strobe signal EDQS, for the CAS latency measurement value CLB that can be measured with the resolution of the cycle of the clock signal CK, the
次に、第5実施形態にかかるデータ取込み回路1Eについて説明する。図13に示すデータ取込み回路1Eは、データ取込み回路1A〜1D(第1〜第3実施形態)のBLカウント開始信号BST、データ取込み回路1A、1B、1D(第1、第2、第4実施形態)のクロック信号CK、データ取込み回路1C(第3実施形態)のコード信号CODE1、または/およびデータ取込み回路1D(第4実施形態)のコード信号CODE2に、遅延時間を付与する遅延調整部95を備える。
Next, a
コントローラ(C)とSDRAM(R)とが外部バスを介して接続されるデータ取込みシステムにおいては、コントローラ(C)およびSDRAM(R)内の信号線や外部バスによって形成される信号経路上の負荷により、または/および外部バスに挿入されるノイズフィルタ等により、信号の伝播に遅延が生ずる場合がある。これらの遅延時間は、信号経路長や信号経路の周辺環境に応じて、またノイズフィルタに応じて信号の伝播遅延時間が変化することが一般的である。こうした、遅延時間を調整するために智延長西部95が備えられている。遅延調整部95は、調整信号ADJにより遅延時間を調整可能とされることが好ましい。これにより、データ取込みシステムのシステム構成に応じて遅延時間の調整をすることができる。
In a data acquisition system in which a controller (C) and an SDRAM (R) are connected via an external bus, a load on a signal path formed by a signal line or an external bus in the controller (C) and SDRAM (R) Or / and a noise filter or the like inserted in the external bus may cause a delay in signal propagation. In general, these delay times vary depending on the signal path length, the surrounding environment of the signal path, and the signal propagation delay time depending on the noise filter. In order to adjust the delay time, Ji-
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第1および第2実施形態において、RL計測部10およびRL計数比較部30にシフトレジスタを用いて計数器を構成しているが、通常のバイナリカウンタを用いて計数器を構成することも可能である。
また、第3、第4実施形態では、ディレイラインDLがRL計数比較部35とは別にRL計測部15A、15Bにも固有に備えられる場合を示したが、本発明はこれに限定されるものではない。RL計測部15A、15Bにおいて時間計測をする場合に、RL計数比較部35に備えられているディレイラインDLを利用する構成とすることもできる。
Note that the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, in the first and second embodiments, a counter is configured using a shift register in the
In the third and fourth embodiments, the delay line DL is provided in the
なお、RL計測部10および遷移検知部40、RL計測部15および遷移検知部40、およびCL計測部90、RL計測部15および遷移検知部40は、応答時間計測部の一例、RL計数比較部30、RL計数比較部35は、待機部の一例、リード指令信号RD、遅延リード指令信号RDD、およびCASレイテンシ計測値CLBは、待機開始信号の一例、RL計測部10、15、CL計測部90およびRL計測部15は、計測部の一例、遅延部20またはシフト部20Aは待機調整部の一例である。また、ローレベルは第1論理レベルの一例、ハイレベルは第2論理レベルの一例、ローレベル閾値電圧VREFLは第1閾値電圧の一例、ハイレベル閾値電圧VREFHは第2閾値電圧の一例である。また、フリップフロップ11A〜11Hは、第1カウンタ部の一例、フリップフロップ12A〜12Hは、第1保持部の一例である。また、計測判断部17、フリップフロップFF0〜FFNおよび検出部18は、選択部の一例である。また、フリップフロップFF0〜FFNは、ディレイライン信号保持部の一例である。また、CL計測部90は、第1計測部の一例、第4実施形態のRL計測部15は、第2計測部の一例である。また、CASレイテンシCLから“1”を減じたクロック信号CKの周期、すなわちSDRAM(R)でのデータの読み出し動作からデータが出力されるまでの時間は、第1時間の一例、コントローラ(C)とSDRAM(R)との間で信号伝播する際の遅延時間である第1、第2のフライトタイムFT(1)、FT(2)は、第2時間の一例である。
The
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
(付記1) リード指令信号に応じて、データ信号と共にデータストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路であって、前記リード指令信号の入力から、前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備えることを特徴とするデータ取込み回路。
(付記2) 付記1に記載のデータ取込み回路であって、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する有効エッジを出力し、前記応答時間計測部は、前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知する遷移検知部と、前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、を備えることを特徴とするデータ取込み回路。
(付記3) 付記2に記載のデータ取込み回路であって、前記遷移検知部は、反転入力端子に前記ストローブ入力信号が入力され、非反転入力端子に前記第1論理レベルを検知する第1閾値電圧が入力される第1比較器と、非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第2論理レベルを検知する第2閾値電圧が入力される第2比較器と、第1比較器および第2比較器の出力の論理積を演算するゲート回路と、を備えることを特徴とするデータ取込み回路。
(付記4) 付記1に記載のデータ取込み回路であって、前記応答時間計測部は、計測指令信号に応じて、前記応答時間の計測を有効にすることを特徴とするデータ取込み回路。
(付記5) 付記1に記載のデータ取込み回路であって、前記応答時間計測部は、前記リード指令信号の入力に応じて、クロック信号の計数が開始される第1カウンタ部と、前記データストローブ信号の前記有効エッジに応じて前記第1カウンタ部の出力を保持する第1保持部と、を備えることを特徴とするデータ取込み回路。
(付記6) 付記5に記載のデータ読込み回路であって、前記待機時間を、前記第1保持部の保持内容に応じた時間から、前記クロック信号の一周期だけ遅延した関係にする待機調整部を備えることを特徴とするデータ取込み回路。
(付記7) 付記6に記載のデータ取込み回路であって、前記待機調整部は、前記第1保持部の保持内容を左シフトするシフタを備えることを特徴とするデータ取込み回路。
(付記8) 付記6に記載のデータ取込み回路であって、前記待機調整部は、前記リード指令信号を前記クロック信号の一周期だけ遅延させるフリップフロップを備えることを特徴とするデータ取込み回路。
(付記9) 付記5に記載のデータ取込み回路であって、前記第1カウンタ部は、前記リード指令信号をデータ入力とし、前記クロック信号をクロック入力とするシフトレジスタを備えることを特徴とするデータ取込み回路。
(付記10) 付記1に記載のデータ取込み回路であって、前記待機部は、前記待機開始信号が入力されるディレイラインを備え、前記応答時間計測部は、前記応答時間に応じた前記ディレイラインの出力タップを選択する選択部を備えることを特徴とするデータ取込み回路。
(付記11) 付記10に記載のデータ取込み回路であって、前記選択部は、前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの出力タップを順次切り替えて、該ディレイラインに入力される前記リード指令信号が遅延して出力される時間で前記データストローブ信号の論理レベルを検出することを特徴とするデータ取込み回路。
(付記12) 付記10に記載のデータ取込み回路であって、前記選択部は、前記データストローブ信号の有効エッジに応じて、前記リード指令信号が入力される前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの各出力タップの信号を保持するディレイライン信号保持部と、前記ディレイライン信号保持部に保持された信号から前記リード指令信号の入力タイミングを特定する検出部とを備えることを特徴とするデータ取込み回路。
(付記13) 付記11または12に記載のデータ取込み回路であって、前記応答時間の計測時、前記待機部に備えられる前記ディレイラインに前記リード指令信号を入力することを特徴とするデータ取込み回路。
(付記14) 付記1に記載のデータ取込み回路であって、前記応答時間計測部は、前記応答時間のうち第1時間を計測する第1計測部と、前記応答時間から前記第1時間を除いた第2時間を計測する第2計測部とを備え、前記待機開始信号は前記第1計測部から出力され、前記待機部では前記第2時間に基づく時間だけ待機することを特徴とするデータ取込み回路。
(付記15) 付記14に記載のデータ取込み回路であって、前記第1時間は、前記応答時間のうち固定された時間であり、前記第2時間は、前記応答時間のうち変動する時間であることを特徴とするデータ取込み回路。
(付記16) 付記14に記載のデータ取込み回路であって、前記第1計測部は、前記リード指令信号の入力に応じて、クロック信号の計数が開始される第2カウンタ部と、前記データストローブ信号の前記有効エッジに応じて前記第2カウンタ部の出力を保持する第2保持部とを備えることを特徴とするデータ取込み回路。
(付記17) 付記1に記載のデータ取込み回路であって、前記応答時間計測部または/および前記待機部の、計測タイミングまたは/および計測結果のうち少なくとも何れか一つを可変に遅延する遅延調整部を備えることを特徴とするデータ取込み回路。
(付記18) 付記17に記載のデータ取込み回路であって、前記応答時間計測部または/および前記待機部における計測がクロック信号に基づいて行なわれる場合、前記遅延調整部による計測タイミングの遅延は、クロック信号の遅延によることを特徴とするデータ取込み回路。
(付記19) リード指令信号に応じて、データストローブ信号に同期してデータ信号を出力するメモリ装置と、前記データストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするメモリ制御装置とを備え、前記メモリ制御装置は、前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、を備えることを特徴とするデータ取込みシステム。
(付記20) リード指令信号に応じて、データ信号と共にデータストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするデータ取込み回路の制御方法であって、前記リード指令信号の入力から、前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
(付記21) 付記20に記載のデータ取込み回路の制御方法であって、前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、前記応答時間を計測するステップは、前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知するステップと、前記リード指令信号の入力から前記遷移を検知するステップの検知結果が出力されるまでの前記応答時間を計測するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
(付記22) 付記20に記載にデータ取込み回路の制御方法であって、前記応答時間を計数するステップは、計測指令信号に応じて、前記応答時間の計測を有効にするステップを、さらに備えることを特徴とするデータ取込み回路の制御方法。
(付記23) 付記20に記載のデータ取込み回路の制御方法であって、前記応答時間を計測するステップは、前記リード指令信号の入力に応じて、クロック信号の計数を開始するステップと、前記データストローブ信号の前記有効エッジに応じて、前記計数を開始するステップの計数結果を保持するステップと、を備えることを特徴とするデータ取込み回路の制御方法。
(付記24) 付記20に記載のデータ取込み回路の制御方法であって、前記マスクの解除指令のステップは、前記リード指令信号に応じてディレイラインにより信号を遅延するステップを備え、前記応答時間を計測するステップは、前記応答時間に応じた前記ディレイラインの出力タップを選択するステップを有することを特徴とするデータ取込み回路の制御方法。
(付記25) 付記24に記載のデータ取込み回路の制御方法であって、前記選択するステップは、前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの出力タップを順次切り替えるステップと、順次切り替えの各ステップにおいて、該ディレイラインに入力される前記リード指令信号が遅延して出力される時間で前記データストローブ信号の論理レベルを検出するステップとを有することを特徴とするデータ取込み回路の制御方法。
(付記26) 付記24に記載のデータ取込み回路の制御方法であって、前記選択するステップは、前記データストローブ信号の有効エッジに応じて、前記リード指令信号が入力される前記ディレイラインまたは前記ディレイラインと同一構成のディレイラインの各出力タップの信号を保持するステップと、前記保持するステップにより保持された信号から前記リード指令信号の入力タイミングを特定するステップとを有することを特徴とするデータ取込み回路の制御方法。
(付記27) 付記20に記載のデータ取込み回路の制御方法であって、前記応答時間を計測するステップは、前記応答時間のうち第1時間を計測するステップと、前記応答時間から前記第1時間を除いた第2時間を計測するステップとを有し、前記マスクの解除指令のステップは、前記第2時間に基づく時間だけ待機することを特徴とするデータ取込み回路の制御方法。
(付記28) 付記27に記載のデータ取込み回路の制御方法であって、前記第1時間は、前記応答時間のうち固定された時間であり、前記第2時間は、前記応答時間のうち変動する時間であることを特徴とするデータ取込み回路の制御方法。
(付記29) 付記27に記載のデータ取込み回路であって、前記第1時間を計測するステップは、前記リード指令信号の入力に応じて、クロック信号の計数を開始するステップと、前記データストローブ信号の前記有効エッジに応じて、前記第1時時間を計測するステップの計数結果を保持するステップとを有することを特徴とするデータ取込み回路の制御方法。
Here, the means for solving the problems in the background art according to the technical idea of the present invention are listed below.
(Supplementary note 1) A data acquisition circuit for masking invalid input of the data strobe signal when the data signal is acquired in synchronization with the data strobe signal together with the data signal in response to the read command signal, A response time measuring unit that measures a response time from the input of the data strobe signal to the valid edge of the data strobe signal, and a standby time that is a time based on the response time in accordance with a standby start signal based on the read command signal And a standby unit for instructing cancellation of the masking of the data strobe signal.
(Additional remark 2) It is a data acquisition circuit of
(Additional remark 3) It is a data acquisition circuit of
(Additional remark 4) It is a data acquisition circuit of
(Additional remark 5) It is a data acquisition circuit of
(Additional remark 6) It is a data reading circuit of
(Additional remark 7) It is a data acquisition circuit of Additional remark 6, Comprising: The said standby adjustment part is provided with the shifter which carries out the left shift of the holding content of a said 1st holding | maintenance part, The data acquisition circuit characterized by the above-mentioned.
(Supplementary note 8) The data capture circuit according to supplementary note 6, wherein the standby adjustment unit includes a flip-flop that delays the read command signal by one cycle of the clock signal.
(Additional remark 9) It is a data acquisition circuit of
(Supplementary note 10) The data acquisition circuit according to
(Additional remark 11) It is a data acquisition circuit of
(Additional remark 12) It is a data acquisition circuit of
(Additional remark 13) It is a data acquisition circuit of Additional remark 11 or 12, Comprising: When the said response time is measured, the said read command signal is input into the said delay line with which the said waiting | standby part is equipped, The data acquisition circuit characterized by the above-mentioned .
(Additional remark 14) It is a data acquisition circuit of
(Supplementary note 15) The data capturing circuit according to supplementary note 14, wherein the first time is a fixed time in the response time, and the second time is a time varying in the response time. A data acquisition circuit characterized by that.
(Additional remark 16) It is a data acquisition circuit of Additional remark 14, Comprising: A said 1st measurement part is a 2nd counter part by which the count of a clock signal is started according to the input of the said read command signal, The said data strobe And a second holding unit for holding the output of the second counter unit in accordance with the valid edge of the signal.
(Additional remark 17) It is a data acquisition circuit of
(Supplementary note 18) In the data capturing circuit according to
(Supplementary Note 19) A memory device that outputs a data signal in synchronization with a data strobe signal according to a read command signal, and an invalid input of the data strobe signal when the data signal is captured in synchronization with the data strobe signal A memory control device that masks the response time, a response time measurement unit that measures a response time from the input of the read command signal to an effective edge of the data strobe signal, and a standby based on the read command signal A data capture system comprising: a standby unit that instructs to cancel masking of the data strobe signal after waiting for a time based on the response time in accordance with a start signal.
(Supplementary note 20) A method for controlling a data capturing circuit that masks invalid input of a data strobe signal when capturing the data signal in synchronization with a data strobe signal together with a data signal in accordance with a read command signal, A step of measuring a response time from input of a read command signal to an effective edge of the data strobe signal; and after waiting for a waiting time which is a time based on the response time in accordance with the read command signal, the data strobe And a step of instructing release of the mask of the signal.
(Supplementary note 21) The data capturing circuit control method according to
(Supplementary note 22) In the data acquisition circuit control method according to
(Supplementary note 23) The method for controlling a data capturing circuit according to
(Supplementary note 24) The method for controlling a data capturing circuit according to
(Supplementary note 25) The data capturing circuit control method according to supplementary note 24, wherein the selecting step includes a step of sequentially switching the delay line or an output tap of a delay line having the same configuration as the delay line; And a step of detecting a logic level of the data strobe signal in a time when the read command signal input to the delay line is output after being delayed.
(Supplementary note 26) The data capturing circuit control method according to supplementary note 24, wherein the selecting step includes the delay line or the delay to which the read command signal is input according to an effective edge of the data strobe signal. A step of holding a signal of each output tap of a delay line having the same configuration as the line; and a step of specifying the input timing of the read command signal from the signal held by the holding step Circuit control method.
(Supplementary note 27) The data acquisition circuit control method according to
(Supplementary note 28) The method for controlling the data acquisition circuit according to supplementary note 27, wherein the first time is a fixed time in the response time, and the second time varies in the response time. A method for controlling a data acquisition circuit, characterized by being time.
(Additional remark 29) It is a data acquisition circuit of Additional remark 27, Comprising: The step which measures the said 1st time starts the count of a clock signal according to the input of the said read command signal, The said data strobe signal And a step of holding the counting result of the step of measuring the first time according to the effective edge of the data acquisition circuit.
1、1A〜1E データ取込み回路
10、15 RL計測部
17 計測判断部
18 検出部
20 遅延部
20A シフト部
30、35 RL計数比較部
40 遷移検知部
90 CL計測部
95 遅延調整部
C コントローラ
DL ディレイライン
R SDRAM
BST BLカウント開始信号
CLB CASレイテンシ計測値
CODE1、CODE2 コード信号
EDQS 内部データストローブ信号
DQS データストローブ信号
XDQS 反転データストローブ信号
RD リード指令信号
RLB レイテンシ計測値
RLE 計測指令信号
XMASK 反転マスク信号
1, 1A to 1E
BST BL count start signal CLB CAS latency measurement value CODE1, CODE2 Code signal EDQS Internal data strobe signal DQS Data strobe signal XDQS Inverted data strobe signal RD Read command signal RLB Latency measured value RLE Measurement command signal XMASK Inverted mask signal
Claims (7)
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、
前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、
前記応答時間計測部は、
前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知する遷移検知部と、
前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、
を備え、
前記遷移検知部は、
反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第1論理レベルを検知する第1閾値電圧が入力される第1比較器と、
非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第1論理レベルとは相補のレベルである第2論理レベルを検知する第2閾値電圧が入力される第2比較器と、
第1比較器および第2比較器の出力の論理積を演算するゲート回路と、
を備えることを特徴とするデータ取込み回路。 A data capture circuit that masks invalid input of the data strobe signal when capturing the data signal in synchronization with the data strobe signal together with the data strobe signal in response to a read command signal;
A response time measuring unit for measuring a response time from an input of the read command signal to an effective edge of the data strobe signal;
In response to a standby start signal based on the read command signal, after waiting for a standby time that is a time based on the response time, a standby unit that commands release of the mask of the data strobe signal;
With
The data strobe signal outputs the effective edge that transitions from a high impedance to a first logic level in response to the read command signal,
The response time measurement unit
A transition detector for detecting a transition of the data strobe signal from the high impedance to the first logic level;
A measuring unit that measures the response time from the input of the read command signal until the detection result of the transition detection unit is output;
With
The transition detection unit
Inverting the data strobe signal to the input terminal is input, a first comparator first threshold voltage for detecting the first logic level to the non-inverting input terminal is inputted,
An inverted data strobe signal that is complementary to the data strobe signal is input to the non-inverting input terminal, and a second threshold voltage that detects a second logic level that is complementary to the first logic level is input to the inverting input terminal. An input second comparator;
A gate circuit for calculating a logical product of outputs of the first comparator and the second comparator;
A data acquisition circuit comprising:
前記応答時間計測部は、
前記リード指令信号の入力に応じて、クロック信号の計数が開始される第1カウンタ部と、
前記データストローブ信号の前記有効エッジに応じて前記第1カウンタ部の出力を保持する第1保持部と、
を備えることを特徴とするデータ取込み回路。 A data acquisition circuit according to claim 1,
The response time measurement unit
A first counter unit that starts counting clock signals in response to the input of the read command signal;
A first holding unit that holds an output of the first counter unit in response to the valid edge of the data strobe signal;
A data acquisition circuit comprising:
前記待機時間を、前記第1保持部の保持内容に応じた時間から、前記クロック信号の一周期だけ遅延した関係にする待機調整部
を備えることを特徴とするデータ取込み回路。 A data reading circuit according to claim 2,
A data acquisition circuit, comprising: a standby adjustment unit that sets the standby time to a relationship delayed by one cycle of the clock signal from a time corresponding to the content held in the first holding unit.
前記待機部は、前記待機開始信号が入力されるディレイラインを備え、
前記応答時間計測部は、
前記応答時間に応じた前記ディレイラインの出力タップを選択する選択部
を備えることを特徴とするデータ取込み回路。 A data acquisition circuit according to claim 1,
The standby unit includes a delay line to which the standby start signal is input,
The response time measurement unit
A data acquisition circuit comprising: a selection unit that selects an output tap of the delay line according to the response time.
前記応答時間計測部は、
前記応答時間のうち第1時間を計測する第1計測部と、
前記応答時間から前記第1時間を除いた第2時間を計測する第2計測部と
を備え、
前記待機開始信号は前記第1計測部から出力され、前記待機部では前記第2時間に基づく時間だけ待機する
ことを特徴とするデータ取込み回路。 A data acquisition circuit according to claim 1,
The response time measurement unit
A first measuring unit for measuring a first time of the response time;
A second measuring unit for measuring a second time obtained by removing the first time from the response time,
The data acquisition circuit, wherein the standby start signal is output from the first measurement unit, and the standby unit waits for a time based on the second time.
前記データストローブ信号に同期して前記データ信号を取り込む際、無効な前記データストローブ信号の入力をマスクするメモリ制御装置とを備え、
前記メモリ制御装置は、
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測する応答時間計測部と、
前記リード指令信号に基づく待機開始信号に応じて、前記応答時間に基づく時間だけ待機した後、前記データストローブ信号のマスクの解除を指令する待機部と、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、
前記応答時間計測部は、
前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知する遷移検知部と、
前記リード指令信号の入力から前記遷移検知部の検知結果が出力されるまでの前記応答時間を計測する計測部と、
を備え、
前記遷移検知部は、
反転入力端子に前記データストローブ信号が入力され、非反転入力端子に前記第1論理レベルを検知する第1閾値電圧が入力される第1比較器と、
非反転入力端子に前記データストローブ信号とは相補である反転データストローブ信号が入力され、反転入力端子に前記第1論理レベルとは相補のレベルである第2論理レベルを検知する第2閾値電圧が入力される第2比較器と、
第1比較器および第2比較器の出力の論理積を演算するゲート回路と、
を備えることを特徴とするデータ取込みシステム。 A memory device that outputs a data signal in synchronization with a data strobe signal in response to a read command signal;
A memory control device that masks invalid input of the data strobe signal when capturing the data signal in synchronization with the data strobe signal;
The memory control device
A response time measuring unit for measuring a response time from an input of the read command signal to an effective edge of the data strobe signal;
In accordance with a standby start signal based on the read command signal, after waiting for a time based on the response time, a standby unit for commanding release of the mask of the data strobe signal;
With
The data strobe signal outputs the effective edge that transitions from a high impedance to a first logic level in response to the read command signal,
The response time measurement unit
A transition detector for detecting a transition of the data strobe signal from the high impedance to the first logic level;
A measuring unit that measures the response time from the input of the read command signal until the detection result of the transition detection unit is output;
With
The transition detection unit
Inverting the data strobe signal to the input terminal is input, a first comparator first threshold voltage for detecting the first logic level to the non-inverting input terminal is inputted,
An inverted data strobe signal that is complementary to the data strobe signal is input to the non-inverting input terminal, and a second threshold voltage that detects a second logic level that is complementary to the first logic level is input to the inverting input terminal. An input second comparator;
A gate circuit for calculating a logical product of outputs of the first comparator and the second comparator;
A data acquisition system comprising:
前記リード指令信号の入力から前記データストローブ信号の有効エッジまでの応答時間を計測するステップと、
前記リード指令信号に応じて、前記応答時間に基づく時間である待機時間だけ待機した後、前記データストローブ信号のマスクの解除を指令するステップと、
を備え、
前記データストローブ信号は、前記リード指令信号に応じて、ハイインピーダンスから第1論理レベルに遷移する前記有効エッジを出力し、
前記応答時間を計測するステップは、
前記データストローブ信号の前記ハイインピーダンスから前記第1論理レベルへの遷移を検知するステップと、
前記リード指令信号の入力から前記遷移を検知するステップでの検知結果が出力されるまでの前記応答時間を計測するステップと、
を備え、
前記遷移を検知するステップは、
前記データストローブ信号を反転入力として、前記第1論理レベルを検知する第1閾値電圧を非反転入力として、第1の比較をするステップと、
前記データストローブ信号とは相補である反転データストローブ信号を非反転入力として、前記第1論理レベルとは相補のレベルである第2論理レベルを検知する第2閾値電圧を反転入力として、第2の比較をするステップと、
前記第1の比較のステップによる比較結果と、前記第2の比較のステップによる比較結果と、の論理積を演算するステップと、
を備えることを特徴とするデータ取込み回路の制御方法。 According to a read command signal, when capturing a data signal in synchronization with the data strobe signal together with a data strobe signal, a method for controlling a data capturing circuit that masks invalid input of the data strobe signal,
Measuring a response time from an input of the read command signal to an effective edge of the data strobe signal;
In response to the read command signal, after waiting for a standby time that is a time based on the response time, instructing the mask release of the data strobe signal,
With
The data strobe signal outputs the effective edge that transitions from a high impedance to a first logic level in response to the read command signal,
The step of measuring the response time includes:
Detecting a transition of the data strobe signal from the high impedance to the first logic level;
Measuring the response time until the detection result in the step of detecting the transition from the input of the read command signal is output;
With
The step of detecting the transition includes:
The method comprising the inverting input of the data strobe signal, a first threshold voltage for detecting the first logic level as a non-inverting input, a first comparison,
An inverted data strobe signal that is complementary to the data strobe signal is used as a non-inverting input, and a second threshold voltage that detects a second logic level that is complementary to the first logic level is used as an inverting input. Comparing, and
Calculating a logical product of the comparison result of the first comparison step and the comparison result of the second comparison step;
A method for controlling a data acquisition circuit, comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007048022A JP5157194B2 (en) | 2006-02-28 | 2007-02-27 | Data acquisition circuit, data acquisition system, and control method of data acquisition circuit |
US11/896,670 US7908507B2 (en) | 2006-02-28 | 2007-09-05 | Apparatus and method for masking input of invalid data strobe signal |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006052909 | 2006-02-28 | ||
JP2006052909 | 2006-02-28 | ||
JP2007048022A JP5157194B2 (en) | 2006-02-28 | 2007-02-27 | Data acquisition circuit, data acquisition system, and control method of data acquisition circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007265399A JP2007265399A (en) | 2007-10-11 |
JP5157194B2 true JP5157194B2 (en) | 2013-03-06 |
Family
ID=38638269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007048022A Expired - Fee Related JP5157194B2 (en) | 2006-02-28 | 2007-02-27 | Data acquisition circuit, data acquisition system, and control method of data acquisition circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5157194B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010122842A (en) * | 2008-11-19 | 2010-06-03 | Nec Electronics Corp | Delay adjustment device, semiconductor device and delay adjustment method |
JP5418412B2 (en) * | 2010-06-03 | 2014-02-19 | 富士通セミコンダクター株式会社 | Semiconductor integrated circuit |
JP5433593B2 (en) | 2011-01-21 | 2014-03-05 | 株式会社東芝 | Timing adjustment circuit and method for memory interface |
JP5733126B2 (en) | 2011-09-15 | 2015-06-10 | 富士通セミコンダクター株式会社 | Memory interface circuit and timing adjustment method |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4683690B2 (en) * | 1999-11-05 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
US6600681B1 (en) * | 2002-06-10 | 2003-07-29 | Lsi Logic Corporation | Method and apparatus for calibrating DQS qualification in a memory controller |
US6853594B1 (en) * | 2003-07-22 | 2005-02-08 | Sun Microsystems, Inc. | Double data rate (DDR) data strobe receiver |
JP4284527B2 (en) * | 2004-03-26 | 2009-06-24 | 日本電気株式会社 | Memory interface control circuit |
JP4747621B2 (en) * | 2005-03-18 | 2011-08-17 | 日本電気株式会社 | Memory interface control circuit |
-
2007
- 2007-02-27 JP JP2007048022A patent/JP5157194B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007265399A (en) | 2007-10-11 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091106 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121022 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121126 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5157194 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |