JP5147105B2 - IGBT simulation apparatus and IGBT simulation program - Google Patents

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Description

本発明は、電界効果トランジスタおよびバイポーラトランジスタを組み合わせて構成される3端子の半導体素子であるインシュレーテッドゲートバイポーラトランジスタ(IGBT)の動作のシミュレーションに関する。   The present invention relates to a simulation of the operation of an insulated gate bipolar transistor (IGBT), which is a three-terminal semiconductor element configured by combining a field effect transistor and a bipolar transistor.

従来より、半導体素子の1つとして、インシュレーテッドゲートバイポーラートランジスタ(IGBT: Insulated Gate Bipolar Transister)が知られている。このIGBTは、3端子の半導体素子であり、大電力(例えば自動車用では500V/200Aなど)のスイッチングに用いられる。   Conventionally, an insulated gate bipolar transistor (IGBT) is known as one of semiconductor elements. This IGBT is a three-terminal semiconductor element, and is used for switching of high power (for example, 500 V / 200 A for automobiles).

このようなIGBTを用いる回路において、各種の条件において、動作を確認する必要があり、そのために回路シミュレータを用いたシミュレーションが行われる。   In a circuit using such an IGBT, it is necessary to confirm the operation under various conditions. For this purpose, a simulation using a circuit simulator is performed.

回路シミュレータでは、IGBTの動作については、IGBTの素子モデルを用いて、その動作を再現する。この素子モデルとして、ビヘイビアモデルや、物理モデル(Hefner Model)(非特許文献1参照)が知られている。   In the circuit simulator, the operation of the IGBT is reproduced using an IGBT element model. As this element model, a behavior model and a physical model (Hefner Model) (see Non-Patent Document 1) are known.

Kuang Sheng, Barry W. Williams, and Stephen J. Finney "A Review of IGBT Models" IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 15, NO. 6, NOVEMBER 2000Kuang Sheng, Barry W. Williams, and Stephen J. Finney "A Review of IGBT Models" IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 15, NO. 6, NOVEMBER 2000

ここで、このHefner Modelを用いた回路シミュレーションにより、特定のIGBTのターンオフ期間中の素子内部のキャリア分布の時間変化を調べたところ、このキャリア分布の時間変化は、そのIGBTをモデル化したデバイスシミュレーションの結果とかなり異なっていることがわかった。   Here, when the time change of the carrier distribution inside the element during the turn-off period of the specific IGBT is examined by the circuit simulation using the Hefner Model, the time change of the carrier distribution is a device simulation in which the IGBT is modeled. It turned out to be quite different from the result of.

これは、過渡状態における過剰キャリアに対する時間依存の拡散方程式(ambipolar diffusion equation)を近似的に解いたとき、過剰キャリアを位置に対する有限項(3次)の関数として表したためであると考えられる。そこで、過剰キャリア分布を無限級数で展開する方法も考えられるが、回路シミュレーションで行うには計算時間が膨大になり現実的でない。   This is considered to be because when the time-dependent diffusion equation for the excess carriers in the transient state is approximately solved, the excess carriers are expressed as a function of a finite term (third order) with respect to the position. Therefore, a method of developing the excess carrier distribution in an infinite series is conceivable, but it is not practical to perform a circuit simulation because the calculation time is enormous.

本発明は、ソース領域、チャネル領域、ドレイン領域を有しゲート電極への入力信号によりドレイン電流が制御される電界効果トランジスタと、エミッタ領域、ベース領域、コレクタ領域を有し、前記電界効果トランジスタのドレイン電流がベース領域に入力され、コレクタ電流が制御されるバイポーラトランジスタを含み、前記ソース領域および前記コレクタ領域にカソードが接続され、前記エミッタ領域にアノードが接続され、前記入力信号によりアノードカソード間の電流が制御される、3端子の半導体素子であるインシュレーテッドゲートバイポーラトランジスタ(IGBT)の動作をシミュレーションするIGBTシミュレーション装置において、前記IGBTのカソードへ排出されるホール電流 と、アノードから流れ込むホール電流 と、ゲート酸化膜を介してゲート電極に接続されたチャネル領域をカソードからベース領域に向けて流れるドレイン電流 Drain の3つの電流について、前記エミッタ領域と前記ベース領域との間での電位差VEBによって決定されるとみなしてV EB の関数で表すとともに、電位差V EB を変更しながら、I =I +I Drain というキルヒホッフの法則について、反復して計算し、計算結果における誤差が所定値以下となる電位差VEBを求め、求められた電位差V EB を用いて、時間依存しない準静的な状態における各電流を求めることを特徴とする。 The present invention includes a field effect transistor having a source region, a channel region, and a drain region, the drain current of which is controlled by an input signal to the gate electrode, an emitter region, a base region, and a collector region, It includes a bipolar transistor in which a drain current is input to a base region and a collector current is controlled, a cathode is connected to the source region and the collector region, an anode is connected to the emitter region, and an anode-cathode is connected by the input signal current is controlled, the IGBT simulation apparatus which simulates the operation of the insulation federated gate bipolar transistor is a semiconductor device of three-terminal (IGBT), a hole current I E to be discharged to the cathode of the IGBT, flows from the anode Between the Lumpur current I C, the three current of the drain current I Drain, flowing through the channel region connected to the gate electrode through the gate oxide film from the cathode toward the base region, and said emitter region and said base region in is regarded as being determined by the potential difference V EB with expressed by a function of V EB, while changing the potential difference V EB, the Kirchhoff's law of I E = I C + I Drain , calculated iteratively, calculated results seeking a potential difference V EB where error is less than a predetermined value, by using a potential difference V EB obtained, and obtains the respective currents in quasi-static state in which no time-dependent.

また、IGBTのスイッチングの際に素子に流れる過渡的な電流を、時間遅れτと準静的な状態を仮定した定常状態での蓄積電荷QDC(t)および過渡的な蓄積電荷q(t)の関数である、f(τ,QDC(t),q(t))を用いて決定される素子内に蓄積される電荷量q(t)の時間変化dq(t)/dtとして計算し、得られた過渡的な電流を前記準静的な状態における電流に加えて各電流を求めるとともに、前記時間遅れτについて、前記電位差VEBを用いて表すことが好適である。 In addition, the transient current flowing in the element during the switching of the IGBT is divided into a stored charge Q DC (t) in a steady state and a transient stored charge q (t) assuming a time delay τ and a quasi-static state. Is calculated as a time change dq (t) / dt of the charge amount q (t) accumulated in the element determined using f (τ, Q DC (t), q (t)), which is a function of The obtained transient current is preferably added to the current in the quasi-static state to obtain each current, and the time delay τ is preferably expressed using the potential difference V EB .

また、前記時間遅れτは、τ=W2/Dで表されることが好適である。ここで、WはIGBTの中性ベース領域幅であり、Dは中性ベース領域における過剰キャリア拡散係数である。 The time delay τ is preferably expressed by τ = W 2 / D. Here, W is the width of the neutral base region of the IGBT, and D is the excess carrier diffusion coefficient in the neutral base region.

また、本発明は、コンピュータに、ソース領域、チャネル領域、ドレイン領域を有しゲート電極への入力信号によりドレイン電流が制御される電界効果トランジスタと、エミッタ領域、ベース領域、コレクタ領域を有し、前記電界効果トランジスタのドレイン電流がベース領域に入力され、コレクタ電流が制御されるバイポーラトランジスタを含み、前記ソース領域および前記コレクタ領域にカソードが接続され、前記エミッタ領域にアノードが接続され、前記入力信号によりアノードカソード間の電流が制御される、3端子の半導体素子であるインシュレーテッドゲートバイポーラトランジスタ(IGBT)の動作をシミュレーションさせるIGBTシミュレーションプログラムにおいて、前記IGBTのカソードへ排出されるホール電流 と、アノードから流れ込むホール電流 と、ゲート酸化膜を介してゲート電極に接続されたチャネル領域をカソードからベース領域に向けて流れるドレイン電流 Drain の3つの電流について、前記エミッタ領域と前記ベース領域との間での電位差VEBによって決定されるとみなしてV EB の関数で表すとともに、電位差V EB を変更しながら、I =I +I Drain というキルヒホッフの法則について、反復して計算し、計算結果における誤差が所定値以下となる電位差VEBを求め、求められた電位差V EB を用いて、時間依存しない準静的な状態における各電流を求めさせることを特徴とする。 Further, the present invention includes a field effect transistor having a source region, a channel region, and a drain region, the drain current of which is controlled by an input signal to the gate electrode, and an emitter region, a base region, and a collector region. The field effect transistor includes a bipolar transistor in which a drain current is input to a base region and a collector current is controlled, a cathode is connected to the source region and the collector region, an anode is connected to the emitter region, and the input signal In the IGBT simulation program for simulating the operation of an insulated gate bipolar transistor (IGBT), which is a three-terminal semiconductor element, the current between the anode and cathode is controlled by the hole current discharged to the cathode of the IGBT And I E, the hole current I C flowing from the anode, the three current of the drain current I Drain, flowing through the channel region connected to the gate electrode through the gate oxide film from the cathode toward the base region, said emitter region together represent a function of V EB is regarded as being determined by the potential difference V EB between the said base region, while changing the potential difference V EB, the Kirchhoff's law of I E = I C + I Drain , iteratively A potential difference V EB in which an error in the calculation result is equal to or less than a predetermined value is calculated, and each current in a quasi-static state that does not depend on time is calculated using the obtained potential difference V EB .

本発明では、素子のアノードから流れ込むホール電流、カソードへ排出されるホール電流およびベース領域に流れ込むドレイン電流(=ベース電流)について、エミッタベース間電圧VEBを用いて表し、これら電流についてキルヒホッフ法則を適用して時間に依存しない状態における各電流を求める。従って、これら電流の定常解(準静的な解)をIGBTの動作を1つの素子モデルとして、シミュレーションして解析的に厳密解として求めることができる。   In the present invention, the hole current flowing from the anode of the element, the hole current discharged to the cathode, and the drain current flowing into the base region (= base current) are expressed using the emitter-base voltage VEB, and Kirchhoff's law is applied to these currents. Thus, each current in a state independent of time is obtained. Accordingly, a steady solution (quasi-static solution) of these currents can be obtained as an analytically exact solution by simulation using the IGBT operation as one element model.

また、過渡的な蓄積電荷の時間変化を、素子内に蓄積される電荷量の時間変化dq(t)/dtに基づいて求め、これを前記準静的な電流に加えてシミュレーションする。従って、無限級数で展開するというような計算は不要であり、計算速度を犠牲にすることなく高精度な計算が可能になり、デバイス構造の最適化が可能になる。   In addition, the temporal change in the transient accumulated charge is obtained based on the time change dq (t) / dt of the charge amount accumulated in the element, and this is added to the quasi-static current for simulation. Therefore, calculation such as expansion in an infinite series is unnecessary, high-precision calculation can be performed without sacrificing calculation speed, and device structure can be optimized.

以下、本発明の実施形態について、図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図1には、IGBTの等価回路図を示してある。アノード端子には、バイポーラ型のPNPトランジスタBJTのエミッタが接続され、このトランジスタBJTのコレクタはカソード端子に接続されている。トランジスタBJTのベースには、NチャネルのMOSトランジスタMOSFETのドレインが接続され、このトランジスタMOSFETのソースはカソードに接続されている。そして、トランジスタMOSFETのゲートにゲート端子が接続されている。なお、三端子素子としてのIGBTにおいては、アノードが接続される領域をコレクタ、カソードが接続される領域をエミッタと称するが、本明細書では、コレクタ、エミッタは、基本的にトランジスタBJT(PNP)におけるコレクタ、エミッタをいうこととする。   FIG. 1 shows an equivalent circuit diagram of the IGBT. The anode terminal is connected to the emitter of a bipolar PNP transistor BJT, and the collector of this transistor BJT is connected to the cathode terminal. The base of the transistor BJT is connected to the drain of an N-channel MOS transistor MOSFET, and the source of the transistor MOSFET is connected to the cathode. A gate terminal is connected to the gate of the transistor MOSFET. In an IGBT as a three-terminal element, a region to which an anode is connected is called a collector, and a region to which a cathode is connected is called an emitter. In this specification, the collector and emitter are basically transistors BJT (PNP). This means the collector and emitter.

ゲート端子への電圧印加によって、トランジスタMOSFETのドレイン電流IDrainのトランジスタBJTのベースへの供給が制御され、これによってトランジスタBJTのコレクタ電流IC、エミッタ電流IEが制御される。すなわち、トランジスタBJTのエミッタ側よりホールが注入され、コレクタ側に向けて流れる。トランジスタBJTのコレクタ部では、MOS電流(電子電流)が注入され、コレクタ電流が排出される。 The voltage application to the gate terminal controls the supply of the drain current I Drain of the transistor MOSFET to the base of the transistor BJT, thereby controlling the collector current I C and the emitter current I E of the transistor BJT. That is, holes are injected from the emitter side of the transistor BJT and flow toward the collector side. In the collector portion of the transistor BJT, a MOS current (electron current) is injected and the collector current is discharged.

図2に、1つのIGBTの構成を模式的に示す。この図においては、全体を長方形として示してある。上端部には、カソード10が設けられている。このカソード10の下には、左側のP+領域12、その右側のN+領域14の2層が積層配置されている。このP+領域12とN+領域14の2領域の下側には、P−(body)領域16が配置されている。さらに、このP−領域の下方には、N−(Base)領域18が配置され、その下方にP+(Collector)領域20が配置されている。そして、P+領域20の下にアノード22が設けれている。   FIG. 2 schematically shows the configuration of one IGBT. In this figure, the whole is shown as a rectangle. A cathode 10 is provided at the upper end. Under the cathode 10, two layers of a P + region 12 on the left side and an N + region 14 on the right side thereof are laminated. A P− (body) region 16 is disposed below the two regions of the P + region 12 and the N + region 14. Further, an N− (Base) region 18 is disposed below the P− region, and a P + (Collector) region 20 is disposed below the N− (Base) region 18. An anode 22 is provided under the P + region 20.

また、N+領域14およびP−領域16の右側と、N−領域18の右上隅には、ゲート絶縁膜24を介しゲート電極26が設けられている。   A gate electrode 26 is provided on the right side of the N + region 14 and the P− region 16 and on the upper right corner of the N− region 18 via a gate insulating film 24.

このようなIGBTにおいて、カソード10、アノード22間に所定の電圧を印加する。例えば、カソード10をアースに接続し、アノード22を+500Vとする。そして、ゲート電極26に所定の正の電圧、例えば15Vを印加する。   In such an IGBT, a predetermined voltage is applied between the cathode 10 and the anode 22. For example, the cathode 10 is connected to the ground, and the anode 22 is set to + 500V. Then, a predetermined positive voltage, for example, 15 V is applied to the gate electrode 26.

ゲート電極26への正電圧の印加によって、ゲート電極26の下方(左側)のP−領域16の上層部(右側)には、空乏層が発生し、N+領域14からN−領域18に向けてドレイン電流(電子)IDrainが流れる。このドレイン電流IDrainは、BJT部におけるベース領域に流れ込み、ベース電流と考えることができる(IDrain=IBase)。そして、このドレイン電流IDrainに応じて、アノード22からP+領域12にホール電流ICが流れ、カソード10からP+領域20に電子電流IEが流れる。なお、電子電流IEは、再結合によりN−領域18で消滅する。 By applying a positive voltage to the gate electrode 26, a depletion layer is generated in the upper layer portion (right side) of the P− region 16 below (left side) of the gate electrode 26, and from the N + region 14 toward the N− region 18. A drain current (electron) I Drain flows. This drain current I Drain flows into the base region in the BJT portion and can be considered as a base current (I Drain = I Base ). In response to the drain current I Drain , a hole current I C flows from the anode 22 to the P + region 12, and an electron current I E flows from the cathode 10 to the P + region 20. The electron current I E disappears in the N− region 18 due to recombination.

「準静的な状態」
まず、準静的な状態において、各端子電圧を与え、それに応じたIE、IC、IDrainを導出する。この導出は、キルヒホッフの電流則より、IE−IC=IDrainが成り立つことを利用する。
"Quasi-static state"
First, in the quasi-static state, each terminal voltage is given, and I E , I C , and I Drain corresponding thereto are derived. This derivation uses the fact that I E -I C = I Drain holds from Kirchhoff's current law.

ここで、本実施形態においては、エミッタ電流IEおよびコレクタ電流ICを素子内部電位であるVEBの関数で表す。また、exp[qVCB/kT]≒0とみなす近似を用いることにより、エミッタ電流IE、コレクタ電流ICは、素子内部電位VEBの関数として表される(eq.1,eq.2)。
Here, in the present embodiment, the emitter current I E and the collector current I C are expressed as a function of V EB that is the element internal potential. Further, by using an approximation that assumes exp [qV CB / kT] ≈0, the emitter current I E and the collector current I C are expressed as a function of the element internal potential V EB (eq.1, eq.2). .

ここで、上記式における各変数は次の通りであり、素子構造(拡散濃度,素子寸法,結晶性等キャリア拡散長を決定する製造要因)などの設定条件によって決定される。
A:素子の活性領域面積
q:素電荷(1.6×10−19C)
B:BJT部(PNP)ベース領域(IGBT N−Drift領域)少数キャリア拡散係数
C:BJT部(PNP)コレクタ領域(IGBT P−Body領域)少数キャリア拡散係数
E:BJT部(PNP)エミッタ領域(IGBT コレクタ領域)少数キャリア拡散係数
B:BJT部(PNP)ベース領域(IGBT N−Drift領域)少数キャリア拡散長
C:BJT部(PNP)コレクタ領域(IGBT P−Body領域)少数キャリア拡散長
E:BJT部(PNP)エミッタ領域(IGBT コレクタ領域)少数キャリア拡散長
k:ボルツマン定数(1.38×10−23J/K=8.62×10−5eV/K)
B:ベース領域不純物濃度
C:BJT部(PNP)コレクタ領域(IGBT P−Body領域)不純物濃度
E:BJT部(PNP)エミッタ領域(IGBT コレクタ領域)不純物濃度
ここで、上記式中のWは中性ベース幅であり、エミッタ−ベースジャンクション幅WBから空乏層幅Wdepletionを引いた以下の関係式で表される。
Here, each variable in the above equation is as follows, and is determined by setting conditions such as an element structure (a manufacturing factor for determining a carrier diffusion length such as diffusion concentration, element size, crystallinity).
A: active region area of element q: elementary charge (1.6 × 10 −19 C)
D B: BJT portion (PNP) base region (IGBT N-Drift region) the minority carrier diffusion coefficient D C: BJT portion (PNP) a collector region (IGBT P-Body regions) the minority carrier diffusion coefficient D E: BJT portion (PNP) Emitter region (IGBT collector region) minority carrier diffusion coefficient L B : BJT portion (PNP) base region (IGBT N-Dift region) minority carrier diffusion length L C : BJT portion (PNP) collector region (IGBT P-Body region) minority Carrier diffusion length L E : BJT part (PNP) emitter region (IGBT collector region) Minority carrier diffusion length k: Boltzmann constant (1.38 × 10 −23 J / K = 8.62 × 10 −5 eV / K)
P B : base region impurity concentration n C : BJT portion (PNP) collector region (IGBT P-Body region) impurity concentration n E : BJT portion (PNP) emitter region (IGBT collector region) impurity concentration where W is a neutral base width, an emitter - is represented by the following relational expression obtained by subtracting the depletion layer width W depletion from the base junction width W B.

ここで、
W:中性ベース幅
B:IGBTのBJT部(PNP)トランジスタ部ベース幅(エミッタ−コレクタ間ジャンクション幅)
depletion:空乏層幅
q:素電荷(1.6×10−19C)
εSi:シリコンの比誘電率(11.9)
ε0:真空の誘電率(8.854×10−12 F/m)
A:P−Body不純物濃度
D:IGBTのBJT部(PNP)トランジスタ部ベース不純物濃度
base-injection:IGBTのBJT部(PNP)トランジスタ部ベース領域に注入される正孔濃度
n:IGBTのBJT部(PNP)トランジスタ部ベース領域に注入される電子濃度
i:真性半導体キャリア濃度
bi:IGBTのPNP トランジスタ部ベース−コレクタ間拡散電位
anode:アノード電圧(IGBTコレクタ電圧)
EB:IGBTのBJT部(PNP)トランジスタ部エミッタ−ベース間電位差
を表す。
here,
W: Neutral base width W B : IGBT BJT (PNP) transistor base width (emitter-collector junction width)
W depletion : depletion layer width q: elementary charge (1.6 × 10 −19 C)
ε Si : dielectric constant of silicon (11.9)
ε 0 : dielectric constant of vacuum (8.854 × 10 −12 F / m)
N A : P-Body impurity concentration N D : IGBT BJT part (PNP) transistor part base impurity concentration P base-injection : BJT part (PNP) transistor part base region concentration of IGBT n: IGBT Electron concentration n i injected into BJT (PNP) transistor base region: intrinsic semiconductor carrier concentration V bi : IGBT PNP transistor base-collector diffusion potential V anode : anode voltage (IGBT collector voltage)
V EB : IGBT's BJT (PNP) transistor part emitter-base potential difference.

また、IGBTのBJT部(PNP)トランジスタ部のベース領域に注入されるMOS電流は以下のように表される。
The MOS current injected into the base region of the BJT (PNP) transistor portion of the IGBT is expressed as follows.

ここで、VDrainは、次式で表される。
Here, V Drain is expressed by the following equation.

ここで、
Z:ゲート幅
L:ゲート長
μ:移動度
ox:ゲート絶縁膜容量
g:ゲート電圧
th:閾値電圧
δ:ドリフト−拡散近似に基づく係数
p:IGBTのp−body(MOSの基板)側空乏層幅
を示す。
here,
Z: gate width L: gate length μ: mobility C ox : gate insulating film capacitance V g : gate voltage V th : threshold voltage δ: coefficient based on drift-diffusion approximation x p : IGBT p-body (MOS substrate ) Indicates the side depletion layer width.

このように、IGBTにおけるコレクタ電流IC、エミッタ電流IE、ドレイン電流IDrainが、BJTのベースエミッタ間電圧VEBを用いて表される。そして、これら電流には、キルヒホッフの法則が適用される。そこで、IE=IC+IDrainが成り立つように繰り返し計算(反復計算)を行い、VEBを求め、求められたVEBに基づいて各電流の値を得ることができる。 Thus, the collector current I C , the emitter current I E , and the drain current I Drain in the IGBT are expressed using the base-emitter voltage V EB of the BJT. Kirchhoff's law is applied to these currents. Therefore, iterative calculation (iterative calculation) is performed so that I E = I C + I Drain is satisfied, V EB is obtained, and the value of each current can be obtained based on the obtained VEB.

「過渡的状態」
過渡的な電流I(t)は、主電極間(コレクタ-エミッタ間)に定常的に流れる伝導電流IDCと素子内部電荷の時間変化dq(t)/dtの和で表されると仮定する。
"Transient state"
It is assumed that the transient current I (t) is represented by the sum of the conduction current IDC that constantly flows between the main electrodes (between the collector and the emitter) and the time variation dq (t) / dt of the internal charge of the device.

I(t)=IDC+dq(t)/dt
ここで、q(t)は素子内部の蓄積電荷及び誘起された電荷を表す。
I (t) = IDC + dq (t) / dt
Here, q (t) represents the accumulated charge in the device and the induced charge.

また、過渡的な電荷q(t)の時間変化dq(t)/dtは、時間遅れτで追随するものと仮定し、時間変化dq(t)/dtを時間遅れτと準静的な状態を仮定した定常状態での電荷QDC及び過渡的な電荷q(t)の関数として表す。 Further, it is assumed that the time change dq (t) / dt of the transient charge q (t) follows with the time delay τ, and the time change dq (t) / dt is quasi-static with the time delay τ. As a function of the steady state charge Q DC and the transient charge q (t).

dq(t)/dt=f(τ,QDC(t),q(t))
そして、このdq(t)/dt=f(τ,QDC(t),q(t))を差分化した漸化式で計算する。
dq (t) / dt = f (τ, Q DC (t), q (t))
Then, this dq (t) / dt = f (τ, Q DC (t), q (t)) is calculated by a recurrence formula obtained by differentiating.

例えば、下記のいずれかの式を利用して時間変化dq(t)/dtを得る。   For example, the time change dq (t) / dt is obtained using any of the following equations.

{dq(ti)−dq(ti-1)}/dt
=f(τ,QDC(ti),q(ti))
または、
{dq(ti)−dq(ti-1)}/dt
=f(τ,QDC(ti),q(ti-1))
これによって、時間遅れτで追従する過渡的な電荷q(t)の時間変化dq(t)/dtを計算することができる。
{Dq (t i ) −dq (t i−1 )} / dt
= F (τ, Q DC (t i ), q (t i ))
Or
{Dq (t i ) −dq (t i−1 )} / dt
= F (τ, Q DC (t i ), q (t i-1 ))
As a result, it is possible to calculate the temporal change dq (t) / dt of the transient charge q (t) that follows the time delay τ.

このように、本実施形態では、準静的な状態におけるIDCを求めるとともに、それとは別に過渡的な電流dq(t)/dtを求め、これを加算することで電流I(t)=IDC+dq(t)/dtを求める。 As described above, in the present embodiment, the IDC in the quasi-static state is obtained, and a transient current dq (t) / dt is obtained separately from the IDC, and added to obtain the current I (t) = I DC. + Dq (t) / dt is obtained.

従来のIGBT物理モデル(Hefner Model)は、基礎方程式の一つである時間に依存する過剰キャリアの拡散方程式(ambipolar diffusion equation)を近似的に解いたものである。   A conventional IGBT physical model (Hefner Model) is an approximate solution of a time-dependent excess carrier diffusion equation which is one of the basic equations.

一方、本実施形態では、準静的状態(定常状態)での電流を時間に依存しない過剰キャリアの拡散方程式から解析的に求め、過渡的な電荷の時間変化を定常電流に加える方法で計算する。即ち、直接素子内部の過渡的な「過剰キャリア分布」を計算せず、「電荷(過剰キャリア分布を積分した結果)」を用いる。その結果、従来モデルよりパラメータ数の削減が出来る為、パラメータ抽出が容易になる。   On the other hand, in this embodiment, the current in the quasi-static state (steady state) is analytically obtained from the diffusion equation of excess carriers that does not depend on time, and is calculated by a method of adding a transient change in time to the steady current. . That is, instead of directly calculating the transient “excess carrier distribution” inside the device, “charge (the result of integrating the excess carrier distribution)” is used. As a result, since the number of parameters can be reduced as compared with the conventional model, parameter extraction becomes easy.

また、本実施形態の素子モデルは物理モデルであり、フィッティングパラメータを多数含むような挙動モデル(ビヘイビアモデル)ではない。従って、素子構造を決定すると単体の素子特性が計算出来るため、素子構造と回路設計の最適設計が可能となる。   In addition, the element model of the present embodiment is a physical model, and is not a behavior model (behavior model) including many fitting parameters. Therefore, since the element characteristics of a single element can be calculated when the element structure is determined, the element structure and circuit design can be optimized.

ここで、図3には、ターンオフ時のおけるベース内のホール分布を示す。縦軸はホール密度、横軸はコレクタベース境界からの距離である。図中破線で示した三角形で示した部分が、上述の準静的状態(定常状態)におけるホールの分布である。定常近似の例では、ターンオフ(あるいはターンオン)時におけるベース部分におけるホールの分布は、破線で示した三角のエリアで決定される量(Q(ti))となる。 Here, FIG. 3 shows the hole distribution in the base at the time of turn-off. The vertical axis represents the hole density, and the horizontal axis represents the distance from the collector base boundary. A portion indicated by a triangle indicated by a broken line in the drawing is a hole distribution in the above-described quasi-static state (steady state). In an example of steady approximation, the distribution of holes in the base portion at turn-off (or turn-on) is an amount (Q (t i )) determined by a triangular area indicated by a broken line.

一方、ターンオフ時においては、過渡的なキャリアの蓄積が生じる。この過渡的なキャリアについて、キャリアの拡散方程式を用い、IGBT全体に流れる電流と同時に解くことは理論的には可能であるが、その場合には無限級数展開が必要であり、実用的ではない。また、近似的にとくと、上述した従来例のように、十分な解が得られない。   On the other hand, at the time of turn-off, transient carrier accumulation occurs. It is theoretically possible to solve this transient carrier simultaneously with the current flowing through the IGBT using the carrier diffusion equation, but in that case, an infinite series expansion is required, which is not practical. Moreover, if approximated, a sufficient solution cannot be obtained as in the conventional example described above.

本実施形態では、このq(t)の時間変化を静的な状態とは分離し、追従遅延時間τを与え、静的な蓄積電荷Q(t)および過渡的な蓄積電荷q(t)に応じた関数f(τ,QDC(ti),q(ti))によって、過渡的な蓄積電荷の時間変化dq(t)/dtを決定する。従って、拡散方程式を解く場合に比べ、簡単な計算によって、正確な電流を得ることができる。 In the present embodiment, this time change of q (t) is separated from the static state, and a tracking delay time τ is given to the static accumulated charge Q (t) and the transient accumulated charge q (t). The temporal change dq (t) / dt of the transient accumulated charge is determined by the corresponding function f (τ, Q DC (t i ), q (t i )). Therefore, an accurate current can be obtained by a simple calculation as compared with the case of solving the diffusion equation.

図4には、本実施形態における静特性の計算処理のフローチャートを示してある。まず、各電極の電極電位を設定する(S11)。エミッタ電極が接続される電源電圧(Vanode),ゲート電圧(Vg)を例えば500V、15V等と設定する。なお、コレクタ電圧は通常0Vである。また、上述の数式において、必要な素子についての各種の条件もここで設定する。次に、素子内部電位(VEB)の初期値を設定する(S12)。例えば、0.6V等の値を設定する。 FIG. 4 shows a flowchart of static characteristic calculation processing in the present embodiment. First, the electrode potential of each electrode is set (S11). The power supply voltage (Vanode) and gate voltage (Vg) to which the emitter electrode is connected are set to 500 V, 15 V, etc., for example. The collector voltage is usually 0V. In the above formula, various conditions for necessary elements are also set here. Next, an initial value of the element internal potential (V EB ) is set (S12). For example, a value such as 0.6V is set.

そして、設定された条件の下で、素子内部電流成分を計算する(S13)。すなわち、上述のeq.1,2,5により、IE,IC,IDrainを計算する。次に、キルヒホッフの法則が法則による検証を行い(S14)、誤差が許容範囲内かを判定する(S15)。すなわち、IE−IC−IDrainがほぼ0か否かを判定する。 Then, the element internal current component is calculated under the set conditions (S13). That is, the eq. Based on 1, 2, 5, I E , I C , and I Drain are calculated. Next, Kirchhoff's law is verified by the law (S14), and it is determined whether the error is within an allowable range (S15). That is, it is determined whether I E -I C -I Drain is substantially zero or not.

S15判定で、誤差が許容範囲内でなかった場合には、素子内部電位VEBを更新し、S13に戻り、これをS15の判定でYesになるまで繰り返す。そして、S15の判定でYesとなったら、主電流IEの値を出力する。このように、入力した条件に応じたIGBTの動作がシミュレーションされる。 If it is determined in S15 that the error is not within the allowable range, the element internal potential VEB is updated, the process returns to S13, and this is repeated until the determination in S15 becomes Yes. If the determination in S15 is Yes, the value of the main current IE is output. In this way, the operation of the IGBT according to the input conditions is simulated.

図5には、過渡特性の計算処理のフローチャートを示してある。まず、時刻t=0におけるゲート電圧Vg(t=0)、VAnode(t=0)に対する定常状態の蓄積電荷量QDC(t=0)を求める(S21)。ここで、QDC(t=0)は、ベース中性領域における電荷(キャリア)分布PBaseneutral(中性領域をneutralと表記した)と、コレクタ−ベースの空乏層における電荷QC(t=0),QB(t=0)である。 FIG. 5 shows a flowchart of the transient characteristic calculation process. First, a stored charge amount Q DC (t = 0) in a steady state with respect to the gate voltages V g (t = 0) and V Anode (t = 0) at time t = 0 is obtained (S21). Here, Q DC (t = 0) is the charge (carrier) distribution P Baseneutral in the base neutral region (the neutral region is expressed as neutral) and the charge Q C (t = 0 in the collector-base depletion layer). ), Q B (t = 0).

ここで、定常状態における中性ベース領域の蓄積電荷量QDCは、VEBの関数として、次のように表される。 Here, the accumulated charge amount Q DC in the neutral base region in the steady state is expressed as follows as a function of V EB .

DC=APBB{exp(qVEB/kT)−2}tanh(W/2LB
ここで、
A:素子の活性領域面積
B:ベース領域少数キャリア拡散係数
B:ベース領域少数キャリア拡散長
k:ボルツマン定数
B:ベース領域不純物濃度
q:素電荷
W:中性ベース領域幅
である。
Q DC = AP B L B {exp (qV EB / kT) −2} tanh (W / 2L B )
here,
A: active region area D B of element: base region minority carrier diffusion coefficient L B : base region minority carrier diffusion length k: Boltzmann constant P B : base region impurity concentration q: elementary charge W: neutral base region width.

ここで、蓄積電荷量QDCの導出について簡単に説明する。蓄積電荷量QDCは、定常状態の過剰キャリア分布を中性ベース領域で積分することによって得られる。P(x)を過剰キャリア濃度とすると、定常状態でのP(x)は、次のように表される。 Here, the derivation of the accumulated charge amount Q DC will be briefly described. The accumulated charge amount Q DC is obtained by integrating the steady state excess carrier distribution in the neutral base region. When P (x) is an excess carrier concentration, P (x) in a steady state is expressed as follows.

蓄積電荷量QDCは、この過剰キャリア濃度を中性ベース領域で積分することによって得られるため、次式で表される。 Since the accumulated charge amount Q DC is obtained by integrating this excess carrier concentration in the neutral base region, it is expressed by the following equation.

次に、t=tiにおけるVg(t=ti),VAnode(t=ti)を入力し、この条件で、定常状態の電荷分布p(x)を求める(S22)。この電荷分布は、上述のPBaseneutralの求め方と同じである。 Then, t = t i in V g (t = t i) , enter the V Anode (t = t i) , in this condition, determine the charge distribution p steady state (x) (S22). This charge distribution is the same as the method for obtaining P Baseneutral described above.

そして、ホール分布のBase中性領域における積分を計算し、Base中性領域での定常状態のホール電荷量Qp(ti)を求める(S23)。 Then, the integral in the base neutral region of the hole distribution is calculated to obtain the steady state hole charge amount Q p (t i ) in the base neutral region (S23).

p(ti)=∫pDC(x)dx [Base中性領域]
次に、時刻tiにおけるQC(ti),QB(ti)を求め(S24)、これらの和からQDC(ti)=QC(ti)+QB(ti)+Qp(ti)を求める(S25)。
Q p (t i ) = ∫p DC (x) dx [Base neutral region]
Next, Q C (t i ) and Q B (t i ) at time t i are obtained (S24), and from these sums, Q DC (t i ) = Q C (t i ) + Q B (t i ) + Q p (t i ) is obtained (S25).

次に、遅延時間τを計算する(S26)。   Next, the delay time τ is calculated (S26).

遅延時間τは、単なる定数ではなく、PNPエミッタ・ベース間電位VEBの関数であり、次の式により計算する。   The delay time τ is not a mere constant but a function of the PNP emitter-base potential VEB, and is calculated by the following equation.

W(VEB)=WB−Wdepletion=√(Dτ)
すなわち、
τ=[W(VEB)]2/D
である。ここで、W:中性ベース領域幅、Wdepletion:空乏層幅、WB:PNPベース幅、D:中性ベース領域における過剰キャリア拡散係数である。
W (V EB ) = W B −W depletion = √ (Dτ)
That is,
τ = [W (VEB)] 2 / D
It is. Here, W: neutral base region width, W depletion : depletion layer width, W B : PNP base width, D: excess carrier diffusion coefficient in the neutral base region.

そして、この遅延時間τを用いて、漸化式を用いて過渡的な電荷量q(ti)を求める。すなわち、dq(t)/dt=(1/τ)(Q(t)−q(ti))を漸化式で表し、
q(ti)={q(ti-1)+((ti-ti-1)/τ)Q(ti)}/(1+(ti-ti-1)/τ)
により、時刻tiにおける電荷量q(ti)を求める(S26)。
Then, using this delay time τ, a transient charge amount q (t i ) is obtained using a recurrence formula. That is, dq (t) / dt = (1 / τ) (Q (t) −q (t i )) is expressed by a recurrence formula,
q (t i ) = {q (t i-1 ) + ((t i -t i-1 ) / τ) Q (t i )} / (1+ (t i -t i-1 ) / τ)
Thus, the charge amount q (t i ) at time t i is obtained (S26).

S26の後に、時刻tiが予め決定しておいた時刻Tをより小さいかを判定し(S27)、Yesの場合にはS22に戻り、時刻を進めての計算を行い、S27においてNOとなるまで(時刻がTに至るまで)、計算を行う。 After S26, it is determined whether the time t i is smaller than the predetermined time T (S27). If Yes, the process returns to S22, the time is advanced, and NO is determined in S27. The calculation is performed until the time reaches T.

これによって、各時刻におけるq(ti)が得られ、この変化dq(t)/dtから、過渡状態における電流が得られ、従って過渡的特性を含めたI(t)=IDC(t)+dq(t)/dtが得られる。 As a result, q (t i ) at each time is obtained, and from this change dq (t) / dt, the current in the transient state is obtained, and therefore I (t) = I DC (t) including the transient characteristics. + Dq (t) / dt is obtained.

このように、本実施形態では、時間に依存しない拡散方程式によって定常解を解析的に厳密解として求め、過渡的なキャリアの時間変化を定常解に加える方法を採っている。さらに、過渡的な電荷の時間変化を遅れτ、準静的な状態を仮定した定常状態での電荷QDC及び過渡的な電荷q(t)の関数として表しているので、準定常近似から大きな変更なくダイナミックな応答を計算できる。その結果、計算速度を犠牲にすることなく高精度な計算が可能になる。   As described above, the present embodiment employs a method in which a steady solution is obtained as an analytically exact solution by a diffusion equation that does not depend on time, and a transient carrier time change is added to the steady solution. Furthermore, since the temporal change of the transient charge is expressed as a function of the delay τ, the charge QDC in the steady state assuming a quasi-static state, and the transient charge q (t), a significant change from the quasi-stationary approximation Dynamic response can be calculated. As a result, high-precision calculation is possible without sacrificing calculation speed.

IGBTの等価回路図である。It is an equivalent circuit diagram of IGBT. IGBTの構成を模式的に示す図である。It is a figure which shows the structure of IGBT typically. IGBT内におけるホール蓄積状態を示す図である。It is a figure which shows the hole accumulation | storage state in IGBT. 静特性の計算処理のフローチャートである。It is a flowchart of the calculation process of a static characteristic. 過渡特性の計算処理のフローチャートである。It is a flowchart of the calculation process of a transient characteristic.

符号の説明Explanation of symbols

10 カソード、12 P+領域、14 N+領域、16 P−領域、18 N−領域、20 P+領域、22 アノード、24 ゲート絶縁膜、26 ゲート電極。   10 cathode, 12 P + region, 14 N + region, 16 P− region, 18 N− region, 20 P + region, 22 anode, 24 gate insulating film, 26 gate electrode.

Claims (4)

ソース領域、チャネル領域、ドレイン領域を有しゲート電極への入力信号によりドレイン電流が制御される電界効果トランジスタと、エミッタ領域、ベース領域、コレクタ領域を有し、前記電界効果トランジスタのドレイン電流がベース領域に入力され、コレクタ電流が制御されるバイポーラトランジスタを含み、前記ソース領域および前記コレクタ領域にカソードが接続され、前記エミッタ領域にアノードが接続され、前記入力信号によりアノードカソード間の電流が制御される、3端子の半導体素子であるインシュレーテッドゲートバイポーラトランジスタ(IGBT)の動作をシミュレーションするIGBTシミュレーション装置において、
前記IGBTのカソードへ排出されるホール電流 と、アノードから流れ込むホール電流 と、ゲート酸化膜を介してゲート電極に接続されたチャネル領域をカソードからベース領域に向けて流れるドレイン電流 Drain の3つの電流について、前記エミッタ領域と前記ベース領域との間での電位差VEBによって決定されるとみなしてV EB の関数で表すとともに、電位差V EB を変更しながら、I =I +I Drain というキルヒホッフの法則について、反復して計算し、計算結果における誤差が所定値以下となる電位差VEBを求め、求められた電位差V EB を用いて、時間依存しない準静的な状態における各電流を求めることを特徴とするIGBTシミュレーション装置。
A field effect transistor having a source region, a channel region, and a drain region, the drain current of which is controlled by an input signal to the gate electrode; and an emitter region, a base region, and a collector region, the drain current of the field effect transistor being a base A bipolar transistor that is input to the region and whose collector current is controlled, a cathode is connected to the source region and the collector region, an anode is connected to the emitter region, and a current between the anode and cathode is controlled by the input signal In an IGBT simulation apparatus for simulating the operation of an insulated gate bipolar transistor (IGBT) which is a three-terminal semiconductor element,
A hole current I E to be discharged to the cathode of the IGBT, the hole current I C flowing from the anode, the drain flowing through the channel region connected to the gate electrode through the gate oxide film from the cathode toward the base region current I Drain, for the three current, together represented by the function V EB is regarded as being determined by the potential difference V EB between said emitter region and said base region, while changing the potential difference V EB, I E = I C + I For the Kirchhoff's law called Drain, the potential difference V EB is calculated so that the error in the calculation result is less than or equal to a predetermined value . Using the obtained potential difference V EB , each current in a quasi-static state that does not depend on time An IGBT simulation apparatus characterized in that:
請求項1に記載のIGBTシミュレーション装置において、
IGBTのスイッチングの際に素子に流れる過渡的な電流を、時間遅れτと準静的な状態を仮定した定常状態での蓄積電荷QDC(t)および過渡的な蓄積電荷q(t)の関数である、f(τ,QDC(t),q(t))を用いて決定される素子内に蓄積される電荷量q(t)の時間変化dq(t)/dtとして計算し、得られた過渡的な電流を前記準静的な状態における電流に加えて各電流を求めるとともに、
前記時間遅れτについて、前記電位差VEBを用いて表すことを特徴とするIGBTシミュレーション装置。
The IGBT simulation apparatus according to claim 1,
The transient current flowing through the device during IGBT switching is expressed as a function of the accumulated charge Q DC (t) and the transient accumulated charge q (t) in the steady state assuming a time delay τ and a quasi-static state. Is calculated as a time change dq (t) / dt of the charge amount q (t) accumulated in the element determined using f (τ, Q DC (t), q (t)). Each of the obtained transient currents is added to the current in the quasi-static state to obtain each current;
The IGBT simulation apparatus characterized by expressing the time delay τ by using the potential difference V EB .
請求項2に記載のIGBTシミュレーション装置において、
前記時間遅れτは、τ=W/Dで表されることを特徴とするIGBTシミュレーション装置。
ここで、WはIGBTの中性ベース領域幅であり、Dは中性ベース領域における過剰キャリア拡散係数である。
The IGBT simulation apparatus according to claim 2,
The time delay τ is expressed by τ = W 2 / D.
Here, W is the width of the neutral base region of the IGBT, and D is the excess carrier diffusion coefficient in the neutral base region.
コンピュータに、ソース領域、チャネル領域、ドレイン領域を有しゲート電極への入力信号によりドレイン電流が制御される電界効果トランジスタと、エミッタ領域、ベース領域、コレクタ領域を有し、前記電界効果トランジスタのドレイン電流がベース領域に入力され、コレクタ電流が制御されるバイポーラトランジスタを含み、前記ソース領域および前記コレクタ領域にカソードが接続され、前記エミッタ領域にアノードが接続され、前記入力信号によりアノードカソード間の電流が制御される、3端子の半導体素子であるインシュレーテッドゲートバイポーラトランジスタ(IGBT)の動作をシミュレーションさせるIGBTシミュレーションプログラムにおいて、
前記IGBTのカソードへ排出されるホール電流 と、アノードから流れ込むホール電流 と、ゲート酸化膜を介してゲート電極に接続されたチャネル領域をカソードからベース領域に向けて流れるドレイン電流 Drain の3つの電流について、前記エミッタ領域と前記ベース領域との間での電位差VEBによって決定されるとみなしてV EB の関数で表すとともに、電位差V EB を変更しながら、I =I +I Drain というキルヒホッフの法則について、反復して計算し、計算結果における誤差が所定値以下となる電位差VEBを求め、求められた電位差V EB を用いて、時間依存しない準静的な状態における各電流を求めさせることを特徴とするIGBTシミュレーションプログラム。
A field effect transistor having a source region, a channel region, and a drain region, the drain current of which is controlled by an input signal to the gate electrode, and an emitter region, a base region, and a collector region, and a drain of the field effect transistor A bipolar transistor in which a current is input to a base region and a collector current is controlled; a cathode is connected to the source region and the collector region; an anode is connected to the emitter region; and a current between the anode and the cathode by the input signal In an IGBT simulation program for simulating the operation of an insulated gate bipolar transistor (IGBT), which is a three-terminal semiconductor element,
A hole current I E to be discharged to the cathode of the IGBT, the hole current I C flowing from the anode, the drain flowing through the channel region connected to the gate electrode through the gate oxide film from the cathode toward the base region current I Drain, for the three current, together represented by a function of V EB is regarded as being determined by the potential difference V EB between said emitter region and said base region, while changing the potential difference V EB, I E = I C + I For the Kirchhoff's law called Drain, the potential difference V EB is calculated so that the error in the calculation result is less than or equal to a predetermined value . Using the obtained potential difference V EB , each current in a quasi-static state that does not depend on time An IGBT simulation program characterized in that
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