JP5124955B2 - Electro-optical device, driving method thereof, and electronic apparatus - Google Patents
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Description
本発明は、有機発光ダイオード（以下「ＯＬＥＤ（Organic Light Emitting Diode）」
という）素子などの電気光学素子を制御する技術に関する。
The present invention relates to an organic light emitting diode (hereinafter referred to as “OLED (Organic Light Emitting Diode)”).
The present invention relates to a technique for controlling an electro-optical element such as an element.
トランジスタ（以下「駆動トランジスタ」という）のゲートの電圧に応じて電気光学素
子を駆動する構成が従来から提案されている。例えば、ＯＬＥＤ素子を利用した発光装置
においては、各ＯＬＥＤ素子に供給される電流の電流値が駆動トランジスタのゲートの電
圧に応じて制御される。
Conventionally, a configuration for driving an electro-optical element in accordance with a gate voltage of a transistor (hereinafter referred to as “driving transistor”) has been proposed. For example, in a light emitting device using an OLED element, the current value of the current supplied to each OLED element is controlled according to the gate voltage of the driving transistor.
特許文献１には、容量カップリングを利用して駆動トランジスタのゲートの電圧を所期
値に設定する画素回路が開示されている。この画素回路においては、容量素子の第１電極
が駆動トランジスタのゲートに接続され、容量素子の第２電極に対するデータ電圧（例え
ば電気光学素子に指定された階調に応じた電圧）の供給によって第１電極の電圧を変動さ
せることで駆動トランジスタのゲートの電圧を設定する。
特許文献１の構成においては、第２電極の電圧に連動して駆動トランジスタのゲートの
電圧が変化する。したがって、電気光学素子の駆動時に第２電極の電圧がノイズ等を原因
として変動すると、電気光学素子の状態（例えば階調）がデータ電圧に応じた所期の状態
から変化するという問題がある。
In the configuration of
例えば、複数の画素回路のデータ電圧が時分割でデータ線に供給される構成においては
、ひとつの画素回路の電気光学素子が実際に駆動されている期間内にデータ線の電圧（各
画素回路のデータ電圧）が順次に変化する。したがって、第２電極とデータ線とが容量的
に結合する場合（両者間に容量が寄生する場合）には、データ線の電圧の変動に起因した
ノイズによって第２電極の電圧が変動し、この結果として電気光学素子が所期の状態から
変化してしまう。また、電源線から供給される電流によって電気光学素子が駆動される構
成においては、各電気光学素子に対する電流の供給によって電源線の電圧が変動する。し
たがって、第２電極と電源線とが容量的に結合する場合にも電気光学素子が所期の状態か
ら変化する。以上のような事情を背景として、本発明は、駆動トランジスタのゲートの電
圧の変動（さらには電気光学素子の状態の変化）を抑制するという課題の解決を目的とし
ている。
For example, in a configuration in which the data voltages of a plurality of pixel circuits are supplied to the data lines in a time-sharing manner, the voltage of the data lines (for each pixel circuit) within a period during which the electro-optic element of one pixel circuit is actually driven. The data voltage changes sequentially. Therefore, when the second electrode and the data line are capacitively coupled (capacitance is parasitic between both), the voltage of the second electrode fluctuates due to noise caused by the fluctuation of the voltage of the data line. As a result, the electro-optic element changes from the intended state. In the configuration in which the electro-optical element is driven by the current supplied from the power supply line, the voltage of the power supply line varies depending on the supply of current to each electro-optical element. Accordingly, even when the second electrode and the power supply line are capacitively coupled, the electro-optic element changes from the intended state. In view of the above circumstances, an object of the present invention is to solve the problem of suppressing fluctuations in the voltage of the gate of the driving transistor (and also changes in the state of the electro-optical element).
以上の課題を解決するために、本発明に係る電気光学装置は、ゲート（例えば図２のゲ
ートＧ0）の電圧に応じた導通状態となる駆動トランジスタ（例えば図２の駆動トランジ
スタＴdr）と、駆動トランジスタの導通状態に応じて駆動される電気光学素子（例えば図
２の電気光学素子１１）と、第１電極（例えば図２の電極Ｅ1）と第２電極（例えば図２
の電極Ｅ2）とを有する容量素子（例えば図２の容量素子Ｃ1）と、ゲートと第１電極との
間に設けられた第１スイッチング素子（例えば図２のトランジスタＴ1）とを具備する。
この構成においては、ゲートと第１電極との電気的な接続（典型的には導通／非導通）が
第１スイッチング素子によって制御されるから、第１スイッチング素子をオフ状態（高抵
抗状態）とすることで、第２電極の電圧の変動が駆動トランジスタのゲートに与える影響
を低減することができる。
In order to solve the above problems, an electro-optical device according to the present invention includes a driving transistor (for example, the driving transistor Tdr in FIG. 2) that is in a conductive state according to the voltage of the gate (for example, the gate G0 in FIG. 2), An electro-optical element (for example, the electro-
And a first switching element (for example, a transistor T1 in FIG. 2) provided between the gate and the first electrode.
In this configuration, since the electrical connection (typically conduction / non-conduction) between the gate and the first electrode is controlled by the first switching element, the first switching element is turned off (high resistance state). By doing so, it is possible to reduce the influence of the fluctuation of the voltage of the second electrode on the gate of the driving transistor.
なお、電気光学素子とは、電気的な作用および光学的な作用の一方を他方に変換する要
素であり、典型的には電気エネルギの供給（電流の供給や電圧の印加）によって輝度や透
過率といった光学的な性状が変化する素子である。例えば、電流の供給によって輝度が変
化する電流駆動型の発光素子（例えばＯＬＥＤ素子）など様々な素子が本発明の電気光学
素子として採用される。すなわち、本発明に係る電気光学装置のひとつの形態は、電気光
学素子として発光素子を利用した発光装置である。
An electro-optical element is an element that converts one of an electrical action and an optical action into the other. Typically, luminance and transmittance are supplied by supplying electric energy (supplying current or applying voltage). This is an element whose optical properties change. For example, various elements such as a current-driven light-emitting element (for example, an OLED element) whose luminance changes with current supply are employed as the electro-optical element of the present invention. That is, one form of the electro-optical device according to the present invention is a light-emitting device using a light-emitting element as an electro-optical element.
電気光学素子の状態が電流（駆動電流）に応じて制御される場合、例えば駆動電流の経
路上に駆動トランジスタを配置した構成が採用される。この構成においては、駆動トラン
ジスタのゲートの電圧に応じて駆動電流の電流値が制御される。ただし、駆動トランジス
タの配置の態様は任意である。例えば、駆動電流の経路から分岐した経路上に駆動トラン
ジスタが電気光学素子と並列に配置された構成としてもよい。この構成においては、電気
光学素子に流れる駆動電流と駆動トランジスタに流れる電流との比率が駆動トランジスタ
のゲートの電圧に応じて変化するから、駆動トランジスタの導通状態に応じて電気光学素
子を駆動することが可能である。また、以上においては電流駆動型の電気光学素子を想定
したが、駆動トランジスタの導通状態に応じた電圧の印加によって駆動される電圧駆動型
の電気光学素子（例えば液晶素子）にも本発明は適用される。
When the state of the electro-optical element is controlled according to the current (drive current), for example, a configuration in which a drive transistor is arranged on the path of the drive current is employed. In this configuration, the current value of the drive current is controlled according to the gate voltage of the drive transistor. However, the arrangement of the drive transistors is arbitrary. For example, the driving transistor may be arranged in parallel with the electro-optical element on a path branched from the driving current path. In this configuration, since the ratio of the drive current flowing through the electro-optical element and the current flowing through the drive transistor changes according to the gate voltage of the drive transistor, the electro-optical element is driven according to the conduction state of the drive transistor. Is possible. In the above description, a current-driven electro-optical element is assumed. However, the present invention is also applied to a voltage-driven electro-optical element (for example, a liquid crystal element) that is driven by applying a voltage according to the conduction state of the driving transistor. Is done.
本発明の好適な態様においては、書込期間（例えば図３の書込期間Ｐwrt）にて第２電
極にデータ電圧を供給するデータ供給手段（例えば図１のデータ線駆動回路２５）と、第
１スイッチング素子を制御する制御手段（例えば図１の走査線駆動回路２３）とが設けら
れる。制御手段は、書込期間にて第１スイッチング素子をオン状態に制御する一方、第２
電極に対するデータ電圧の供給によって設定されたゲートの電圧（例えば図７の電圧「Ｖ
EL−Ｖth−ｋ・ΔＶ」）に応じて電気光学素子が駆動される駆動期間（例えば図３の駆動
期間Ｐdrv）にて第１スイッチング素子をオフ状態に制御する。この態様によれば、駆動
期間において第１スイッチング素子がオフ状態に制御されるから、駆動期間にて実際に駆
動されている電気光学素子の状態の変化を有効に抑制することが可能である。
In a preferred aspect of the present invention, data supply means (for example, the data
The voltage of the gate (for example, the voltage “V in FIG.
EL-Vth-k · ΔV ”), the first switching element is controlled to be in the OFF state in the driving period (for example, the driving period Pdrv in FIG. 3) in which the electro-optical element is driven. According to this aspect, since the first switching element is controlled to be in the OFF state during the driving period, it is possible to effectively suppress a change in the state of the electro-optical element that is actually driven during the driving period.
さらに好適な態様においては、第２電極とデータ供給手段がデータ電圧を供給するデー
タ線との間に設けられた第２スイッチング素子（例えば図２のトランジスタＴ2）が設け
られ、制御手段は、第１スイッチング素子および第２スイッチング素子を、各々に対する
共通の信号の供給によって制御する。この態様によれば、第１スイッチング素子の制御と
第２スイッチング素子の制御とにひとつの配線が兼用される。したがって、各々の制御の
ために別個の配線が形成された構成と比較して、電気光学装置の構成が簡素化される。
In a further preferred aspect, a second switching element (for example, a transistor T2 in FIG. 2) provided between the second electrode and a data line through which the data supply means supplies a data voltage is provided. The first switching element and the second switching element are controlled by supplying a common signal to each. According to this aspect, one wiring is used for both the control of the first switching element and the control of the second switching element. Accordingly, the configuration of the electro-optical device is simplified as compared with a configuration in which separate wiring is formed for each control.
その他の態様においては、駆動トランジスタのゲートとドレインとの間に設けられた第
３スイッチング素子（例えば図２のトランジスタＴ3）が設けられ、制御手段は、書込期
間の開始前の補償期間にて第３スイッチング素子をオン状態に制御し、書込期間および駆
動期間にて第３スイッチング素子をオフ状態に制御する。この態様においては、補償期間
にて第３スイッチング素子がオン状態に変化することで駆動トランジスタのゲートとドレ
インとが接続（ダイオード接続）される。これによって駆動トランジスタのゲートは自身
の閾値電圧に応じた電圧（例えば図５の補償電圧「ＶEL−Ｖth」）に設定される。書込期
間においては、この閾値電圧に応じた電圧を起点として駆動トランジスタのゲートの電圧
がデータ電圧に応じて変化する。したがって、駆動トランジスタの閾値電圧の誤差（バラ
ツキ）が電気光学素子の状態に与える影響が抑制（理想的には閾値電圧の誤差が補償）さ
れる。
In another aspect, a third switching element (for example, the transistor T3 in FIG. 2) provided between the gate and the drain of the driving transistor is provided, and the control means is in the compensation period before the start of the writing period. The third switching element is controlled to be in an on state, and the third switching element is controlled to be in an off state during a writing period and a driving period. In this aspect, the gate and the drain of the driving transistor are connected (diode-connected) by the third switching element being turned on during the compensation period. As a result, the gate of the driving transistor is set to a voltage (for example, the compensation voltage “VEL−Vth” in FIG. 5) according to its own threshold voltage. In the writing period, the gate voltage of the driving transistor changes according to the data voltage, starting from the voltage corresponding to the threshold voltage. Therefore, the influence of the error (variation) of the threshold voltage of the driving transistor on the state of the electro-optic element is suppressed (ideally, the error of the threshold voltage is compensated).
ところで、本発明における第３スイッチング素子のうちゲート側の端子は、第１スイッ
チング素子の何れの端子に接続されてもよい。ただし、第３スイッチング素子が第１電極
（第１スイッチング素子のうちゲート側の端子）に接続された構成においては、第３スイ
ッチング素子がオン状態に変化しても第１スイッチング素子が完全にオン状態に遷移しな
ければ、駆動トランジスタは実際にはダイオード接続されない。すなわち、駆動トランジ
スタをダイオード接続する時機が第１スイッチング素子の時定数（例えばスイッチングの
遅延）に影響される場合がある。したがって、第１スイッチング素子の一方の端子と第３
スイッチング素子の一方の端子とをゲートに接続した態様（すなわち、第３スイッチング
素子のうちゲート側の端子を、第１スイッチング素子におけるゲート側の端子に接続した
態様）が好適である。この態様によれば、駆動トランジスタをダイオード接続させる動作
が第１スイッチング素子の時定数に影響されないという利点がある。なお、スイッチング
素子の端子とは、当該スイッチング素子の動作によって電気的な接続（導通／非導通）が
制御される対象となる部分を意味し、形状のうえで配線の端部（末端部）である必要は必
ずしもない。
By the way, the terminal of the gate side among the 3rd switching elements in this invention may be connected to any terminal of a 1st switching element. However, in the configuration in which the third switching element is connected to the first electrode (the terminal on the gate side of the first switching element), the first switching element is completely turned on even if the third switching element is turned on. If the state is not changed, the driving transistor is not actually diode-connected. That is, there is a case where the timing when the drive transistor is diode-connected is influenced by the time constant (for example, switching delay) of the first switching element. Therefore, one terminal of the first switching element and the third terminal
A mode in which one terminal of the switching element is connected to the gate (that is, a mode in which the gate side terminal of the third switching element is connected to the gate side terminal of the first switching element) is preferable. According to this aspect, there is an advantage that the operation of diode-connecting the driving transistor is not affected by the time constant of the first switching element. In addition, the terminal of a switching element means the part by which the electrical connection (conduction / non-conduction) is controlled by the operation of the switching element. It does not necessarily have to be.
より好適な態様において、制御手段は、補償期間の開始前の初期化期間（例えば図３の
初期化期間Ｐres）において、第１スイッチング素子および第３スイッチング素子をオン
状態に制御することでゲートの電圧を初期化する一方、補償期間において第１スイッチン
グ素子をオン状態に制御する。この態様によれば、初期化期間と補償期間と書込期間とに
わたって連続して第１スイッチング素子がオン状態に制御されるから、補償期間にて第１
スイッチング素子がオフ状態に制御される構成と比較して、第１スイッチング素子のスイ
ッチングの回数が削減される。なお、この態様の具体例は、例えば第１・第３および第４
実施形態として後述される。
In a more preferred aspect, the control means controls the first switching element and the third switching element to be in an on state in an initialization period (for example, the initialization period Pres in FIG. 3) before the start of the compensation period, thereby controlling the gates. While initializing the voltage, the first switching element is controlled to be in the ON state during the compensation period. According to this aspect, the first switching element is controlled to be in the ON state continuously over the initialization period, the compensation period, and the writing period.
Compared to the configuration in which the switching element is controlled to be in the OFF state, the number of times of switching of the first switching element is reduced. Specific examples of this aspect are, for example, first, third, and fourth.
This will be described later as an embodiment.
本発明の好適な態様においては、電気光学素子に供給される駆動電流の経路と所定の電
圧が供給される給電線（例えば図１２の給電線１７）との間に設けられた第４スイッチン
グ素子（例えば図１２のトランジスタＴ4）が設けられ、駆動トランジスタは、ゲートの
電圧に応じて駆動電流を制御し、制御手段は、補償期間の開始前の初期化期間において、
第３スイッチング素子および第４スイッチング素子をオン状態に制御する。なお、この態
様の具体例は第３実施形態として後述される。
この態様によれば、初期化期間において第３スイッチング素子と第４スイッチング素子
とがオン状態に制御されるから、補償期間や書込期間に先立って駆動トランジスタのゲー
トが所定の電圧に初期化される。特に、駆動トランジスタに流れる電流は初期化期間にて
第４スイッチング素子を経由して給電線に至る。したがって、初期化期間において電気光
学素子に電流が供給される構成（すなわち第４スイッチング素子を持たない構成）と比較
して、電気光学素子の状態を精緻に規定できるという利点がある。例えば、駆動電流の電
流値に応じた輝度で発光する発光素子を電気光学素子として利用した電気光学装置におい
ては、初期化期間において電気光学素子が確実に非点灯とされるから、電気光学素子のコ
ントラストを向上させることができる。
In a preferred aspect of the present invention, the fourth switching element provided between the path of the drive current supplied to the electro-optic element and the power supply line (for example, the
The third switching element and the fourth switching element are controlled to be in an on state. A specific example of this aspect will be described later as a third embodiment.
According to this aspect, since the third switching element and the fourth switching element are controlled to be in the on state during the initialization period, the gate of the drive transistor is initialized to a predetermined voltage prior to the compensation period and the writing period. The In particular, the current flowing through the drive transistor reaches the feeder line via the fourth switching element in the initialization period. Therefore, there is an advantage that the state of the electro-optic element can be precisely defined as compared with a configuration in which current is supplied to the electro-optic element in the initialization period (that is, a configuration without the fourth switching element). For example, in an electro-optical device that uses a light-emitting element that emits light with luminance according to the current value of the drive current as an electro-optical element, the electro-optical element is reliably turned off during the initialization period. Contrast can be improved.
なお、以上の各態様のように補償期間に先立って駆動トランジスタのゲートの電圧が初
期化される構成によれば、ノイズなどに起因して駆動トランジスタのゲート電圧が不適当
な電圧（例えばその後の補償動作を阻害するような電圧）に設定された場合であっても、
第１電極を所定の電圧に初期化して確実に補償動作を実行させることが可能となる。初期
化後のゲート電圧の電圧値は任意であるが、補償動作を確実に実行するという観点からす
れば、補償期間の終了時に設定されるべきゲート電圧（例えば図５の補償電圧「ＶEL−Ｖ
th」）よりも低電位であることが望ましい。
According to the configuration in which the gate voltage of the drive transistor is initialized prior to the compensation period as in each of the above embodiments, the gate voltage of the drive transistor is inappropriate due to noise or the like (for example, the subsequent voltage Even if it is set to a voltage that hinders compensation operation)
It is possible to initialize the first electrode to a predetermined voltage and reliably execute the compensation operation. Although the voltage value of the gate voltage after initialization is arbitrary, from the viewpoint of surely executing the compensation operation, the gate voltage to be set at the end of the compensation period (for example, the compensation voltage “VEL−V in FIG. 5).
It is desirable that the potential be lower than th ").
さらに好適な態様においては、第２電極と所定の電圧が供給される給電線（例えば図１
４の給電線１７）との間に設けられた第５スイッチング素子（例えば図１５のトランジス
タＴ5）が設けられ、制御手段は、補償期間において第５スイッチング素子をオン状態に
制御する。この態様の具体例は第４実施形態として後述される。この態様によれば、補償
期間にて第５スイッチング素子がオン状態に遷移することで第２電極には所定の電圧が供
給されるから、駆動トランジスタのゲートをその閾値電圧に応じた電圧に安定的に設定す
ることが可能である。
また、制御手段が、補償期間および駆動期間において第５スイッチング素子をオン状態
に制御する構成も採用される。この態様によれば、駆動期間においても第５スイッチング
素子がオン状態に制御されて第２電極には所定の電圧が供給される。本発明においては、
第１スイッチング素子をオフ状態とすることで、第２電極の電圧の変動に起因したゲート
電圧の変化が低減される。この作用に加えて第２電極の電圧の変動が第５スイッチング素
子によって低減される本態様によれば、駆動トランジスタのゲート電圧の変動をさらに確
実に抑制できる。
In a more preferred aspect, the second electrode and a power supply line to which a predetermined voltage is supplied (for example, FIG. 1).
And a fifth switching element (for example, the transistor T5 in FIG. 15) provided between the power supply line 17) and the control unit controls the fifth switching element to be in an ON state during the compensation period. A specific example of this aspect will be described later as a fourth embodiment. According to this aspect, since the predetermined voltage is supplied to the second electrode when the fifth switching element transitions to the ON state during the compensation period, the gate of the driving transistor is stabilized at a voltage corresponding to the threshold voltage. Can be set automatically.
A configuration is also employed in which the control means controls the fifth switching element to be in the on state during the compensation period and the driving period. According to this aspect, the fifth switching element is controlled to be in the on state even during the driving period, and the predetermined voltage is supplied to the second electrode. In the present invention,
By turning off the first switching element, the change in the gate voltage due to the fluctuation in the voltage of the second electrode is reduced. In addition to this function, according to this aspect in which the fluctuation of the voltage of the second electrode is reduced by the fifth switching element, the fluctuation of the gate voltage of the driving transistor can be further reliably suppressed.
本発明において、駆動トランジスタと電気光学素子と容量素子と第１スイッチング素子
とを含む回路（単位回路）の個数や各々の配置の態様は任意である。ただし、例えば表示
装置として利用される電気光学装置においては、ひとつのデータ線に複数の単位回路が接
続された構成（より詳細には複数のデータ線の各々に複数の単位回路が接続されてマトリ
クス状に配列する構成）が好適に採用される。すなわち、本発明の好適な態様に係る電気
光学装置は、データ線に接続された複数の単位回路（例えば図１の単位回路Ｕ）と、複数
の単位回路の各々を書込期間ごとに順番に選択する制御手段と、各単位回路が選択される
書込期間にて当該単位回路のデータ電圧をデータ線に供給するデータ供給手段とを具備し
、複数の単位回路の各々は、ゲートの電圧に応じた導通状態となる駆動トランジスタと、
駆動トランジスタの導通状態に応じて駆動される電気光学素子と、第１電極と第２電極と
を有する容量素子と、ゲートと第１電極との間に設けられた第１スイッチング素子と、第
２電極とデータ線との間に設けられた第２スイッチング素子とを含み、制御手段は、各単
位回路を選択する書込期間において、当該単位回路の第１スイッチング素子および第２ス
イッチング素子をオン状態に制御し、第２電極に対するデータ電圧の供給によって設定さ
れたゲートの電圧に応じて当該単位回路の電気光学素子が駆動される駆動期間において、
当該単位回路の第１スイッチング素子をオフ状態に制御する。
In the present invention, the number of circuits (unit circuits) including the driving transistor, the electro-optical element, the capacitor element, and the first switching element and the arrangement of each circuit are arbitrary. However, in an electro-optical device used as a display device, for example, a configuration in which a plurality of unit circuits are connected to one data line (more specifically, a matrix in which a plurality of unit circuits are connected to each of the plurality of data lines) Is preferably employed. That is, the electro-optical device according to a preferred aspect of the present invention includes a plurality of unit circuits (for example, the unit circuit U in FIG. 1) connected to the data line and each of the plurality of unit circuits in order for each writing period. Control means for selecting, and data supply means for supplying the data voltage of the unit circuit to the data line in the writing period in which each unit circuit is selected. A drive transistor that is in a conductive state according to
An electro-optic element driven in accordance with a conduction state of the driving transistor; a capacitive element having a first electrode and a second electrode; a first switching element provided between the gate and the first electrode; A second switching element provided between the electrode and the data line, and the control means turns on the first switching element and the second switching element of the unit circuit in the writing period for selecting each unit circuit. In the driving period in which the electro-optic element of the unit circuit is driven according to the gate voltage set by the supply of the data voltage to the second electrode,
The first switching element of the unit circuit is controlled to be turned off.
さらに好適な態様において、各単位回路は、駆動トランジスタのゲートとドレインとの
間に設けられた第３スイッチング素子を具備し、制御手段は、複数の単位回路の各々につ
いて、当該単位回路を選択する書込期間の開始前であって他の単位回路が選択される書込
期間を含む補償期間（例えば図９の補償期間Ｐcps）において、第２スイッチング素子を
オフ状態に制御するとともに第３スイッチング素子をオン状態に制御する。この態様の具
体例は第２実施形態として後述される。
この態様によれば、補償期間において第２スイッチング素子がオフ状態に制御されるか
ら、ひとつの単位回路の補償期間においては、データ線に他の単位回路のデータ電圧を供
給することができる。すなわち、他の単位回路が選択される書込期間を含む期間がひとつ
の単位回路の補償期間とされる。したがって、各単位回路について補償期間の時間長を充
分に確保できる。
In a further preferred aspect, each unit circuit includes a third switching element provided between the gate and drain of the drive transistor, and the control unit selects the unit circuit for each of the plurality of unit circuits. In the compensation period (for example, compensation period Pcps in FIG. 9) including the writing period in which another unit circuit is selected before the start of the writing period, the second switching element is controlled to be in the OFF state and the third switching element To turn on. A specific example of this aspect will be described later as a second embodiment.
According to this aspect, since the second switching element is controlled to be in the OFF state during the compensation period, the data voltage of the other unit circuit can be supplied to the data line during the compensation period of one unit circuit. That is, a period including a writing period in which another unit circuit is selected is a compensation period of one unit circuit. Therefore, the length of the compensation period can be sufficiently secured for each unit circuit.
本発明に係る電気光学装置は各種の電子機器に利用される。この電子機器の典型例は、
電気光学装置を表示装置として利用した機器である。この種の電子機器としては、パーソ
ナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途
は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体
に潜像を形成するための露光装置（露光ヘッド）、液晶装置の背面側に配置されてこれを
照明する装置（バックライト）、あるいは、スキャナなどの画像読取装置に搭載されて原
稿を照明する装置など各種の照明装置など、多様な用途に本発明の電気光学装置を適用す
ることができる。また、光学的な作用を電気的な作用に変換する素子（例えば受光量に応
じて抵抗値が変化する受光素子）を電気光学素子として利用した電気光学装置は、スキャ
ナなどの画像読取装置において原稿を読み取るイメージセンサとして利用される。
The electro-optical device according to the invention is used in various electronic apparatuses. A typical example of this electronic device is
This is an apparatus using an electro-optical device as a display device. Examples of this type of electronic device include a personal computer and a mobile phone. However, the use of the electro-optical device according to the present invention is not limited to image display. For example, an exposure device (exposure head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light, a device (backlight) that is arranged on the back side of the liquid crystal device and illuminates it, or The electro-optical device of the present invention can be applied to various applications such as various illumination devices such as a device that illuminates a document by being mounted on an image reading device such as a scanner. In addition, an electro-optical device using an element that converts an optical action into an electric action (for example, a light-receiving element whose resistance value changes according to the amount of received light) as an electro-optical element is a document in an image reading device such as a scanner. Is used as an image sensor.
本発明は、電気光学装置を駆動する方法としても特定される。本発明の駆動方法は、ゲ
ートの電圧に応じた導通状態となる駆動トランジスタと、駆動トランジスタの導通状態に
応じて駆動される電気光学素子と、第１電極と第２電極とを有する容量素子とを具備する
電気光学装置を制御する方法であって、書込期間において、前記ゲートと前記第１電極と
を電気的に接続するとともに前記第２電極にデータ電圧を供給し、前記第２電極に対する
データ電圧の供給によって設定された前記ゲートの電圧に応じて前記電気光学素子が駆動
される駆動期間において、前記ゲートと前記第１電極とを電気的に切り離すことを特徴と
している。この駆動方法によれば、駆動トランジスタのゲートと第１電極とが駆動期間に
て電気的に切り離されるから、本発明の電気光学装置と同様の効果が奏される。
The present invention is also specified as a method of driving an electro-optical device. A driving method according to the present invention includes a driving transistor that is turned on according to a gate voltage, an electro-optic element that is driven according to the conduction state of the driving transistor, and a capacitive element that includes a first electrode and a second electrode. A method of controlling an electro-optical device comprising: electrically connecting the gate and the first electrode and supplying a data voltage to the second electrode in a writing period; In the driving period in which the electro-optic element is driven in accordance with the gate voltage set by supplying the data voltage, the gate and the first electrode are electrically separated. According to this driving method, since the gate of the driving transistor and the first electrode are electrically disconnected in the driving period, the same effect as the electro-optical device of the present invention is exhibited.
＜Ａ−１：電気光学装置の構成＞
図１は本発明のひとつの形態に係る電気光学装置の構成を示すブロック図である。同図
に例示された電気光学装置Ｄは、画像を表示する手段として各種の電子機器に利用される
装置であり、複数の単位回路（画素回路）Ｕが面状に配列された素子アレイ部１０と、各
単位回路Ｕを駆動するための走査線駆動回路２３およびデータ線駆動回路２５とを含む。
なお、走査線駆動回路２３およびデータ線駆動回路２５は、素子アレイ部１０とともに基
板上に形成された薄膜トランジスタによって構成されてもよいしＩＣチップの形態で実装
されてもよい。
<A-1: Configuration of electro-optical device>
FIG. 1 is a block diagram showing a configuration of an electro-optical device according to one embodiment of the present invention. The electro-optical device D illustrated in the figure is a device used in various electronic devices as a means for displaying an image, and an
The scanning
図１に示すように、素子アレイ部１０には、Ｘ方向に延在するｍ本の走査線１３と、Ｘ
方向に直交するＹ方向に延在するｎ本のデータ線１５とが形成される（ｍおよびｎの各々
は２以上の自然数）。各単位回路Ｕは、走査線１３とデータ線１５との交差に対応する各
位置に配置される。したがって、素子アレイ部１０には縦ｍ行×横ｎ列のマトリクス状に
単位回路Ｕが配列する。各単位回路Ｕには、電源回路（図示略）から電源電位ＶELと接地
電位Ｇndとが供給される。
As shown in FIG. 1, the
N data lines 15 extending in the Y direction perpendicular to the direction are formed (each of m and n is a natural number of 2 or more). Each unit circuit U is arranged at each position corresponding to the intersection of the
走査線駆動回路２３は、素子アレイ部１０の各行（Ｘ方向に配列するｎ個の単位回路Ｕ
の集合）を選択するための手段である。データ線駆動回路２５は、各単位回路Ｕの階調デ
ータに基づいてデータ信号Ｓ[1]〜Ｓ[n]を生成する手段である。データ信号Ｓ[j]は第ｊ
列目のデータ線１５に出力される（ｊは１≦ｊ≦ｎを満たす整数）。階調データは、電気
光学装置Ｄが搭載される電子機器のＣＰＵなど各種の外部装置から単位回路Ｕごとに供給
される。
The scanning
Is a means for selecting a set. The data line driving
The data is output to the
＜Ａ−２：単位回路Ｕの構成＞
図２は、各単位回路Ｕの構成を示す回路図である。同図においては、第ｉ行の第ｊ列目
に位置するひとつの単位回路Ｕのみが図示されているが、これ以外の単位回路Ｕも同様の
構成である。
<A-2: Configuration of the unit circuit U>
FIG. 2 is a circuit diagram showing a configuration of each unit circuit U. In the figure, only one unit circuit U located in the i-th row and the j-th column is shown, but the other unit circuits U have the same configuration.
図２に示すように、単位回路Ｕは、電源線（電源電位ＶEL）と接地線（接地電位Ｇnd）
との間に介在する電気光学素子１１を含む。電気光学素子１１は、駆動電流Ｉdrに応じた
状態に駆動される要素である。本実施形態の電気光学素子１１は、有機ＥＬ（ElectroLum
inescence）材料からなる発光層を陽極と陰極との間に介在させたＯＬＥＤ素子（発光素
子）であり、発光層に供給される駆動電流Ｉdrの電流値に応じた輝度（階調）で発光する
。電気光学素子１１の陰極は接地（Ｇnd）される。
As shown in FIG. 2, the unit circuit U includes a power line (power potential VEL) and a ground line (ground potential Gnd).
The electro-
an OLED element (light emitting element) in which a light emitting layer made of a material is interposed between an anode and a cathode, and emits light with luminance (gradation) corresponding to the current value of the drive current Idr supplied to the light emitting layer. . The cathode of the electro-
図２に示すように、図１において便宜的に１本の配線として図示された走査線１３は、
実際には３本の配線（第１制御線１３１・第２制御線１３２・第３制御線１３３）を含む
。各配線には走査線駆動回路２３から所定の信号が供給される。より具体的には、第ｉ行
目の走査線１３を構成する第１制御線１３１には第１制御信号Ｇa[i]が供給される。同様
に、第２制御線１３２には第２制御信号Ｇb[i]が供給され、第３制御線１３３には第３制
御信号Ｇc[i]が供給される。なお、各信号の具体的な波形やこれに応じた単位回路Ｕの動
作については後述する。
As shown in FIG. 2, the
Actually, it includes three wirings (
図２に示すように、電源線から電気光学素子１１の陽極に至る経路上にはｐチャネル型
の駆動トランジスタＴdrが配置される。駆動トランジスタＴdrのソース（Ｓ）は電源線に
接続される。この駆動トランジスタＴdrは、ソースとドレイン（Ｄ）との導通状態（ソー
ス−ドレイン間の抵抗値）がゲートＧ0の電圧（以下「ゲート電圧」という）Ｖgに応じて
変化することで当該ゲート電圧Ｖgに応じた駆動電流Ｉdrを生成する。したがって、電気
光学素子１１は駆動トランジスタＴdrの導通状態に応じた階調に駆動される。
As shown in FIG. 2, a p-channel type drive transistor Tdr is disposed on a path from the power supply line to the anode of the electro-
駆動トランジスタＴdrのドレインと電気光学素子１１の陽極との間（すなわち駆動電流
Ｉdrの経路上）には両者の電気的な接続を制御するｎチャネル型のトランジスタ（以下「
発光制御トランジスタ」という）Ｔelが配置される。発光制御トランジスタＴelのゲート
は第３制御線１３３に接続される。したがって、第３制御信号Ｇc[i]がハイレベルに遷移
すると発光制御トランジスタＴelがオン状態に変化して電気光学素子１１に対する電流の
供給が可能となる。これに対し、第３制御信号Ｇc[i]がローレベルである場合には発光制
御トランジスタＴelがオフ状態を維持するから、電気光学素子１１に対する電流の経路が
遮断されて電気光学素子１１は消灯する。
Between the drain of the drive transistor Tdr and the anode of the electro-optic element 11 (that is, on the path of the drive current Idr), an n-channel transistor (hereinafter referred to as “the channel of the drive current Idr”) is controlled.
Tel) (referred to as “light emission control transistor”) is arranged. The gate of the light emission control transistor Tel is connected to the
図２に示すように、単位回路Ｕは、２個の容量素子（Ｃ1・Ｃ2）とｎチャネル型の３個
のトランジスタ（Ｔ1・Ｔ2・Ｔ3）とを含む。単位回路Ｕを構成する各トランジスタ（Ｔd
r・Ｔel・Ｔ1〜Ｔ3）としては例えば薄膜トランジスタが好適に採用される。容量素子Ｃ1
は、電極Ｅ1と電極Ｅ2との間隙に誘電体が介挿された素子である。容量素子Ｃ2は、ゲー
トＧ0と電源線（駆動トランジスタＴdrのドレイン）との間に介挿される。
As shown in FIG. 2, the unit circuit U includes two capacitive elements (C1 · C2) and three n-channel transistors (T1, T2, and T3). Each transistor (Td constituting the unit circuit U)
For example, a thin film transistor is preferably used as (r · Tel · T1 to T3). Capacitance element C1
Is an element in which a dielectric is inserted in the gap between the electrode E1 and the electrode E2. The capacitive element C2 is interposed between the gate G0 and the power supply line (the drain of the driving transistor Tdr).
トランジスタＴ1は、ゲートＧ0と電極Ｅ1との間に介在して両者の電気的な接続（導通
／非導通）を制御するスイッチング素子である。トランジスタＴ2は、電極Ｅ2とデータ線
１５との間に介在して両者の電気的な接続を制御するスイッチング素子である。トランジ
スタＴ1およびトランジスタＴ2の各々のゲートは第１制御線１３１に対して共通に接続さ
れる。したがって、トランジスタＴ1およびトランジスタＴ2は第１制御信号Ｇa[i]に応じ
て同じ状態に制御される。この構成によれば、トランジスタＴ1を制御する配線とトラン
ジスタＴ2を制御する配線とが別個に形成された構成と比較して、素子アレイ部１０内の
配線数の削減やこれによる開口率（素子アレイ部１０のうち各電気光学素子１１からの放
射光が実際に出射する面積の割合）の向上が実現されるという利点がある。ただし、トラ
ンジスタＴ1とトランジスタＴ2とが別個の配線に接続されて各々が独立に制御される構成
としてもよい。この構成によれば、各トランジスタのオン・オフの切換えを時間的に精密
に制御できるといった利点がある。
The transistor T1 is a switching element that is interposed between the gate G0 and the electrode E1 and controls electrical connection (conduction / non-conduction) between the two. The transistor T2 is a switching element that is interposed between the electrode E2 and the
トランジスタＴ3は、駆動トランジスタＴdrのゲートＧ0とそのドレインとの間に介在し
て両者の電気的な接続を制御するスイッチング素子である。トランジスタＴ3のうちゲー
トＧ0側の端子は、当該ゲートＧ0（トランジスタＴ1のうち駆動トランジスタＴdr側の端
子）に対して直接に接続される。トランジスタＴ3のゲートは第２制御線１３２に接続さ
れる。トランジスタＴ3がオン状態に遷移すると駆動トランジスタＴdrはダイオード接続
される。
The transistor T3 is a switching element that is interposed between the gate G0 and the drain of the drive transistor Tdr and controls the electrical connection therebetween. The terminal on the gate G0 side of the transistor T3 is directly connected to the gate G0 (the terminal on the driving transistor Tdr side of the transistor T1). The gate of the
次に、図３を参照して、電気光学装置Ｄにて利用される各信号の具体的な波形を説明す
る。同図に示すように、第１制御信号Ｇa[1]〜Ｇa[m]は、各フレーム期間Ｆ内の所定の期
間（以下「単位期間」という）Ｈごとに順番にハイレベルとなる信号である。すなわち、
第１制御信号Ｇa[i]は、ひとつのフレーム期間Ｆのうち第ｉ番目の単位期間Ｈにてハイレ
ベルを維持するとともにそれ以外の期間（以下「駆動期間」という）Ｐdrvにてローレベ
ルを維持する。
Next, specific waveforms of signals used in the electro-optical device D will be described with reference to FIG. As shown in the figure, the first control signals Ga [1] to Ga [m] are signals that sequentially become high level for each predetermined period (hereinafter referred to as “unit period”) H in each frame period F. is there. That is,
The first control signal Ga [i] maintains a high level in the i-th unit period H in one frame period F and also changes to a low level in other periods (hereinafter referred to as “driving period”) Pdrv. maintain.
単位期間Ｈは、初期化期間Ｐresと補償期間Ｐcpsと書込期間Ｐwrtとに区分される。図
３に示すように、第２制御信号Ｇb[i]は、第１制御信号Ｇa[i]がハイレベルとなる単位期
間Ｈのうちの初期化期間Ｐresと補償期間Ｐcpsとにおいてハイレベルとなり、それ以外の
期間（書込期間Ｐwrt・駆動期間Ｐdrv）にてローレベルを維持する。第３制御信号Ｇc[i]
は、第１制御信号Ｇa[i]がハイレベルとなる単位期間Ｈのうちの補償期間Ｐcpsと書込期
間Ｐwrtとにおいてローレベルとなり、それ以外の期間（初期化期間Ｐres・駆動期間Ｐdr
v）にてハイレベルを維持する信号である。
The unit period H is divided into an initialization period Pres, a compensation period Pcps, and a writing period Pwrt. As shown in FIG. 3, the second control signal Gb [i] is at a high level in the initialization period Pres and the compensation period Pcps in the unit period H in which the first control signal Ga [i] is at a high level. The low level is maintained in other periods (writing period Pwrt and driving period Pdrv). Third control signal Gc [i]
Is low during the compensation period Pcps and the writing period Pwrt of the unit period H during which the first control signal Ga [i] is at high level, and other periods (initialization period Pres / drive period Pdr).
This signal maintains a high level in v).
データ信号Ｓ[j]は、第１制御信号Ｇa[i]がハイレベルとなる単位期間Ｈのうちの書込
期間Ｐwrtにおいて、第ｉ行に属する第ｊ列目の単位回路Ｕの階調データ（電気光学素子
１１の階調を指定するデータ）に応じたデータ電圧Ｖdataに設定され、各単位期間Ｈの初
期化期間Ｐresおよび補償期間Ｐcpsにて所定の電圧（以下「リセット電圧」という）Ｖre
fを維持する。リセット電圧Ｖrefは、データ電圧Ｖdataの最大値以上の電圧値に設定され
る。
The data signal S [j] is the gradation data of the unit circuit U in the j-th column belonging to the i-th row in the writing period Pwrt of the unit period H in which the first control signal Ga [i] is at a high level. The data voltage Vdata is set in accordance with (the data specifying the gradation of the electro-optical element 11), and a predetermined voltage (hereinafter referred to as “reset voltage”) Vre in the initialization period Pres and the compensation period Pcps of each unit period H.
Keep f. The reset voltage Vref is set to a voltage value greater than or equal to the maximum value of the data voltage Vdata.
＜Ａ−３：電気光学装置Ｄの動作＞
図４ないし図７は、以上の各期間における単位回路Ｕの様子を模式的に示す回路図であ
る。以下では図４から図７を参照しながら、第ｉ行に属する第ｊ列目の単位回路Ｕの動作
を、初期化期間Ｐres（図４）と補償期間Ｐcps（図５）と書込期間Ｐwrt（図６）と駆動
期間Ｐdrv（図７）とに区分して説明する。
<A-3: Operation of the electro-optical device D>
4 to 7 are circuit diagrams schematically showing the state of the unit circuit U in each of the above periods. Hereinafter, the operation of the unit circuit U in the j-th column belonging to the i-th row will be described with reference to FIGS. 4 to 7 as an initialization period Pres (FIG. 4), a compensation period Pcps (FIG. 5), and a writing period Pwrt. (FIG. 6) and the drive period Pdrv (FIG. 7) will be described separately.
(a) 初期化期間Ｐres（図４）
初期化期間Ｐresは、ゲートＧ0や容量素子Ｃ1の電圧を初期化するための期間である。
初期化期間Ｐresにおいてデータ信号Ｓ[j]はリセット電圧Ｖrefに維持される。また、第
１制御信号Ｇa[i]・第２制御信号Ｇb[i]および第３制御信号Ｇc[i]は何れもハイレベルを
維持するから、図４に示すように発光制御トランジスタＴelとトランジスタＴ1〜Ｔ3とは
オン状態となる。したがって、電極Ｅ2にはリセット電圧Ｖrefが供給される。一方、発光
制御トランジスタＴelがオン状態に変化することで電気光学素子１１には電流が流れる。
このときにトランジスタＴ3はオン状態となっているから、ゲート電圧Ｖgは電気光学素子
１１の特性に応じた電圧Ｖ0に初期化される。電圧Ｖ0は、接地電位Ｇndよりも電気光学素
子１１の閾値電圧だけ高い電圧であって、補償期間Ｐcpsの終点におけるゲート電圧Ｖg（
ＶEL−Ｖth）よりも低い電圧である。
(a) Initialization period Pres (Fig. 4)
The initialization period Pres is a period for initializing the voltages of the gate G0 and the capacitive element C1.
In the initialization period Pres, the data signal S [j] is maintained at the reset voltage Vref. Further, since the first control signal Ga [i], the second control signal Gb [i], and the third control signal Gc [i] are all maintained at a high level, the light emission control transistor Tel and the transistor as shown in FIG. T1 to T3 are turned on. Therefore, the reset voltage Vref is supplied to the electrode E2. On the other hand, a current flows through the electro-
At this time, since the transistor T3 is in the ON state, the gate voltage Vg is initialized to the voltage V0 corresponding to the characteristics of the electro-
VEL−Vth).
(b) 補償期間Ｐcps（図５）
補償期間Ｐcpsは、ゲート電圧Ｖgを、駆動トランジスタＴdrの閾値電圧Ｖthの誤差を補
償するための電圧（以下「補償電圧」という）に設定する期間である。補償期間Ｐcpsに
おいては、第３制御信号Ｇc[i]がローレベルに遷移する一方、その他の信号（第１制御信
号Ｇa[i]・第２制御信号Ｇb[i]・データ信号Ｓ[j]）は初期化期間Ｐresと同じレベルを維
持する。したがって、図５に示すように、リセット期間Ｐresにおける状況から発光制御
トランジスタＴelがオフ状態に変化して電気光学素子１１に対する電流の供給が停止する
。これによってゲート電圧Ｖgは初期化期間Ｐresで設定された電圧Ｖ0から徐々に上昇し
ていき、最終的には電源電位ＶELと駆動トランジスタＴdrの閾値電圧Ｖthとの差分値に相
当する補償電圧「ＶEL−Ｖth」に収束する。
(b) Compensation period Pcps (Figure 5)
The compensation period Pcps is a period in which the gate voltage Vg is set to a voltage for compensating for an error in the threshold voltage Vth of the drive transistor Tdr (hereinafter referred to as “compensation voltage”). In the compensation period Pcps, the third control signal Gc [i] transitions to a low level, while the other signals (first control signal Ga [i], second control signal Gb [i], data signal S [j] ) Maintains the same level as the initialization period Pres. Therefore, as shown in FIG. 5, the light emission control transistor Tel changes to an OFF state from the situation in the reset period Pres, and the supply of current to the electro-
ところで、ノイズなど様々な原因によって補償期間Ｐcpsの開始前にゲート電圧Ｖgが補
償電圧「ＶEL−Ｖth」よりも高位となる場合がある。この状態ではトランジスタＴ3をオ
ン状態に変化させたとしても駆動トランジスタＴdrに電流が流れないから、ゲート電位Ｖ
gを補償電圧「ＶEL−Ｖth」に設定することはできない。これに対し、本実施形態におい
ては初期化期間Ｐresにてゲート電圧Ｖgが補償電圧「ＶEL−Ｖth」よりも低い電圧Ｖ0ま
で低下するから、電源線から駆動トランジスタＴdrとトランジスタＴ3とを経由してゲー
トＧ0に至る電流が補償期間Ｐcpsにて確実に発生する。したがって、ノイズなどに起因し
た単位回路Ｕの誤動作が有効に防止される。
Incidentally, the gate voltage Vg may become higher than the compensation voltage “VEL−Vth” before the start of the compensation period Pcps due to various causes such as noise. In this state, even if the transistor T3 is changed to the on state, no current flows through the driving transistor Tdr.
g cannot be set to the compensation voltage “VEL−Vth”. On the other hand, in the present embodiment, the gate voltage Vg is lowered to the voltage V0 lower than the compensation voltage “VEL−Vth” in the initialization period Pres, so that the power supply line passes through the drive transistor Tdr and the transistor T3. The current reaching the gate G0 is surely generated in the compensation period Pcps. Therefore, malfunction of the unit circuit U due to noise or the like is effectively prevented.
(c) 書込期間Ｐwrt（図６）
書込期間Ｐwrtは、データ電圧Ｖdataに応じてゲート電圧Ｖgを設定するための期間であ
る。書込期間Ｐwrtにおいては、第２制御信号Ｇb[i]がローレベルに遷移するから、トラ
ンジスタＴ3がオフ状態に変化して駆動トランジスタＴdrのダイオード接続が解除される
。また、書込期間Ｐwrtが開始するとデータ信号Ｓ[j]はデータ電圧Ｖdataに変化する。ト
ランジスタＴ2はハイレベルの第１制御信号Ｇa[i]によってオン状態に維持されるから、
電極Ｅ2の電圧は、図６に示すように、リセット期間Ｐresおよび補償期間Ｐcpsにて設定
されたリセット電圧Ｖrefから階調データに応じたデータ電圧Ｖdataに変化（低下）する
。
(c) Write period Pwrt (Fig. 6)
The writing period Pwrt is a period for setting the gate voltage Vg according to the data voltage Vdata. In the writing period Pwrt, the second control signal Gb [i] transitions to the low level, so that the transistor T3 changes to the off state and the diode connection of the driving transistor Tdr is released. When the writing period Pwrt starts, the data signal S [j] changes to the data voltage Vdata. Since the transistor T2 is maintained in the ON state by the high-level first control signal Ga [i],
As shown in FIG. 6, the voltage of the electrode E2 changes (decreases) from the reset voltage Vref set in the reset period Pres and the compensation period Pcps to the data voltage Vdata corresponding to the gradation data.
駆動トランジスタＴdrのゲートＧ0のインピーダンスは充分に高いから、トランジスタ
Ｔ3がオフ状態に変化すると電極Ｅ1（ゲートＧ0）は電気的なフローティング状態となる
。したがって、電極Ｅ2の電圧がリセット電圧Ｖrefからデータ電圧Ｖdataまで変化量ΔＶ
（＝Ｖref−Ｖdata）だけ変化すると、電極Ｅ1の電圧（ゲート電圧Ｖg）は容量素子Ｃ1に
おける容量カップリングによってその直前の電圧（補償電圧「ＶEL−Ｖth」）から変動す
る。このときのゲート電圧Ｖgの変化量は、容量素子Ｃ1の容量値ｃ1と容量素子Ｃ2の容量
値ｃ2とを用いて「ΔＶ・ｃ1／（ｃ1＋ｃ2）」と表現される。したがって、図６に示すよ
うに、書込期間Ｐwrtにおいてゲート電圧Ｖgは以下の式(1)の電圧値に安定する。なお、
容量素子Ｃ2のほかに駆動トランジスタＴdrのゲート容量やその他の配線に寄生する容量
を考慮する場合、容量値ｃ2は、容量素子Ｃ2とこれらの容量とを合成した数値となる。
Ｖg＝ＶEL−Ｖth−ｋ・ΔＶ ……(1)
ただし、ｋ＝ｃ1／（ｃ1＋ｃ2）
Since the impedance of the gate G0 of the driving transistor Tdr is sufficiently high, the electrode E1 (gate G0) is in an electrically floating state when the transistor T3 is turned off. Therefore, the voltage ΔV changes from the reset voltage Vref to the data voltage Vdata.
When it changes by (= Vref−Vdata), the voltage of the electrode E1 (gate voltage Vg) varies from the voltage immediately before (compensation voltage “VEL−Vth”) due to capacitive coupling in the capacitive element C1. The amount of change in the gate voltage Vg at this time is expressed as “ΔV · c1 / (c1 + c2)” using the capacitance value c1 of the capacitive element C1 and the capacitance value c2 of the capacitive element C2. Therefore, as shown in FIG. 6, the gate voltage Vg is stabilized at the voltage value of the following formula (1) in the writing period Pwrt. In addition,
When considering the gate capacitance of the driving transistor Tdr and the capacitance parasitic to other wirings in addition to the capacitance element C2, the capacitance value c2 is a numerical value obtained by combining the capacitance element C2 and these capacitances.
Vg = VEL−Vth−k · ΔV (1)
However, k = c1 / (c1 + c2)
(d) 駆動期間Ｐdrv（図７）
駆動期間Ｐdrvは、電気光学素子１１がデータ電圧Ｖdataに応じた階調に実際に駆動さ
れる期間である。駆動期間Ｐdrvにおいては第１制御信号Ｇa[i]がローレベルに遷移する
から、図７に示すようにトランジスタＴ1はオフ状態に変化する。したがって、ゲートＧ0
は容量素子Ｃ1（電極Ｅ1）から電気的に切り離された状態となる。また、ローレベルの第
１制御信号Ｇa[i]によってトランジスタＴ2もオフ状態となる。
(d) Driving period Pdrv (FIG. 7)
The drive period Pdrv is a period during which the electro-
Is electrically isolated from the capacitive element C1 (electrode E1). The transistor T2 is also turned off by the low-level first control signal Ga [i].
一方、第３制御信号Ｇc[i]は駆動期間Ｐdrvにてハイレベルに遷移するから、発光制御
トランジスタＴelがオン状態に変化して駆動電流Ｉdrの経路が形成される。したがって、
書込期間Ｐwrtにて設定されたゲート電圧Ｖgに応じた電流値の駆動電流Ｉdrが電源線から
駆動トランジスタＴdrおよび発光制御トランジスタＴelを経由して電気光学素子１１に供
給される。電気光学素子１１は駆動電流Ｉdrに応じた輝度に発光する。
On the other hand, since the third control signal Gc [i] changes to the high level in the driving period Pdrv, the light emission control transistor Tel is changed to the on state, and the path of the driving current Idr is formed. Therefore,
A drive current Idr having a current value corresponding to the gate voltage Vg set in the writing period Pwrt is supplied from the power supply line to the electro-
駆動期間Ｐdrvにおいて駆動トランジスタＴdrは飽和領域で動作する。したがって、駆
動電流Ｉdrは以下の式(2)で表現される電流値となる。なお、式(2)における「β」は駆動
トランジスタＴdrの利得係数であり、「Ｖgs」は駆動トランジスタＴdrのゲート−ソース
間の電圧である。
Ｉdr＝（β／２）（Ｖgs−Ｖth）2
＝（β／２）（Ｖg−ＶEL−Ｖth）2 ……(2)
式(1)の代入によって式(2)は以下のように変形される。
Ｉdr＝（β／２）｛（ＶEL−Ｖth−ｋ・ΔＶ）−ＶEL−Ｖth｝2
＝（β／２）（ｋ・ΔＶ）2
以上のように、駆動電流Ｉdrはデータ電圧Ｖdataとリセット電圧Ｖrefとの差分値ΔＶ
（＝Ｖref−Ｖdata）によって決定され、閾値電圧Ｖthには依存しない。したがって、各
駆動トランジスタＴdrの閾値電圧Ｖthの誤差に起因した電気光学素子１１の輝度のバラツ
キは抑制される。
In the driving period Pdrv, the driving transistor Tdr operates in the saturation region. Therefore, the drive current Idr has a current value expressed by the following equation (2). In Equation (2), “β” is a gain coefficient of the drive transistor Tdr, and “Vgs” is a gate-source voltage of the drive transistor Tdr.
Idr = (β / 2) (Vgs−Vth) 2
= (Β / 2) (Vg−VEL−Vth) 2 (2)
By substituting equation (1), equation (2) is transformed as follows.
Idr = (β / 2) {(VEL−Vth−k · ΔV) −VEL−Vth} 2
= (Β / 2) (k · ΔV) 2
As described above, the drive current Idr is the difference value ΔV between the data voltage Vdata and the reset voltage Vref.
(= Vref−Vdata) and does not depend on the threshold voltage Vth. Accordingly, variations in luminance of the electro-
ところで、各行の単位回路Ｕの電気光学素子１１が駆動される駆動期間Ｐdrv内にて各
データ線１５の電圧は随時に変化する。例えば図３に示すように、データ信号Ｓ[j]の電
圧は、第ｉ行目の各単位回路Ｕの駆動期間Ｐdrvのうち、次行の単位回路Ｕの書込期間Ｐw
rt（第１制御信号Ｇa[i+1]がハイレベルとなる単位期間Ｈの書込期間Ｐwrt）にてリセッ
ト電圧Ｖrefからデータ電圧Ｖdata（第(i+1)行に属する第ｊ列目の単位回路Ｕの階調に応
じた電圧）に変化する。電極Ｅ2とデータ線１５とが容量的に結合する（両者間に容量が
寄生する）とすれば、電極Ｅ2の電圧はデータ線１５の電圧の変化量に応じて変動する。
By the way, the voltage of each
In rt (the writing period Pwrt of the unit period H in which the first control signal Ga [i + 1] is at the high level), the reset voltage Vref to the data voltage Vdata (the jth column belonging to the (i + 1) th row) The voltage changes according to the gradation of the unit circuit U). If the electrode E2 and the
駆動期間Ｐdrvにおいて電極Ｅ1とゲートＧ0との電気的な接続が維持される構成におい
ては、ゲートＧ0が電気的なフローティング状態に維持された状態で電極Ｅ2と容量的に結
合する。したがって、駆動トランジスタＴdrのゲート電圧Ｖgは駆動期間Ｐdrvにてデータ
線１５の電圧の変化に応じて式(1)の電圧値から変動し、これを原因とする電気光学素子
１１の階調の変動が利用者によってクロストークや画像のチラツキとして知覚されるとい
う問題がある。
In the configuration in which the electrical connection between the electrode E1 and the gate G0 is maintained in the driving period Pdrv, the electrode E2 is capacitively coupled with the gate G0 being maintained in an electrically floating state. Therefore, the gate voltage Vg of the drive transistor Tdr varies from the voltage value of the equation (1) according to the change of the voltage of the
これに対し、本実施形態においては、駆動期間ＰdrvにてトランジスタＴ1がオフ状態に
維持されることでゲートＧ0が容量素子Ｃ1（電極Ｅ1）から電気的に切り離される。した
がって、電極Ｅ2の電圧の変動の影響は電極Ｅ1の電圧の変動にとどまってゲート電圧Ｖg
には及ばない。したがって、本実施形態によれば、駆動期間Ｐdrvにおけるゲート電圧Ｖg
の変動を抑制し、これによって電気光学素子１１を所期の階調に安定させることができる
。
On the other hand, in the present embodiment, the gate T0 is electrically disconnected from the capacitive element C1 (electrode E1) by maintaining the transistor T1 in the OFF state during the driving period Pdrv. Therefore, the influence of the voltage fluctuation of the electrode E2 is limited to the voltage fluctuation of the electrode E1, and the gate voltage Vg.
Is not enough. Therefore, according to the present embodiment, the gate voltage Vg in the driving period Pdrv
Thus, the electro-
なお、本実施形態においては補償期間ＰcpsにてトランジスタＴ1がオン状態となる。し
たがって、トランジスタＴ3のひとつの端子が電極Ｅ1に接続された構成（駆動トランジス
タＴdrのドレインと電極Ｅ1との間にトランジスタＴ3が介在する構成）によっても、補償
期間Ｐcpsにて駆動トランジスタをダイオード接続するという作用は得られる。ただし、
この構成においては、駆動トランジスタＴdrのダイオード接続される時機がトランジスタ
Ｔ1の時定数に影響される場合がある。例えば、補償期間Ｐcpsの始点にてトランジスタＴ
3がオン状態に変化しても、トランジスタＴ1のスイッチングが時定数の影響で遅延すれば
駆動トランジスタＴdrはダイオード接続されない。これに対し、本実施形態においてはト
ランジスタＴ3の端子がゲートＧ0に対して直接に（すなわち両者間にトランジスタＴ1が
介在することなく）接続される。したがって、駆動トランジスタＴdrをダイオード接続さ
せる時機がトランジスタＴ1の時定数に影響されないという利点がある。
In the present embodiment, the transistor T1 is turned on in the compensation period Pcps. Therefore, the drive transistor is diode-connected in the compensation period Pcps even in a configuration in which one terminal of the transistor T3 is connected to the electrode E1 (a configuration in which the transistor T3 is interposed between the drain of the drive transistor Tdr and the electrode E1). The effect is obtained. However,
In this configuration, the time when the drive transistor Tdr is diode-connected may be affected by the time constant of the transistor T1. For example, at the start of the compensation period Pcps, the transistor T
Even if 3 is turned on, the driving transistor Tdr is not diode-connected if the switching of the transistor T1 is delayed due to the influence of the time constant. On the other hand, in the present embodiment, the terminal of the transistor T3 is directly connected to the gate G0 (that is, without the transistor T1 interposed therebetween). Therefore, there is an advantage that the timing for driving the drive transistor Tdr to be diode-connected is not affected by the time constant of the transistor T1.
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下に列挙する各形態において
は、第１実施形態と作用や機能が共通する要素について図１や図２と同一の符号を使用し
、各々の詳細な説明を適宜に省略する。
<B: Second Embodiment>
Next, a second embodiment of the present invention will be described. In each of the forms listed below, the same reference numerals as those in FIGS. 1 and 2 are used for elements having the same operations and functions as those in the first embodiment, and detailed descriptions thereof are omitted as appropriate.
図８は、本実施形態における単位回路Ｕの構成を示す回路図である。同図に示すように
、本実施形態の単位回路Ｕは、第１実施形態の単位回路Ｕ（図２）に容量素子Ｃ3が追加
された構成となっている。容量素子Ｃ3は容量素子Ｃ1の電極Ｅ2と電源線（駆動トランジ
スタＴdrのソース）との間に介挿された容量であり、初期化期間Ｐresにてデータ線１５
から供給されるリセット電圧Ｖrefを保持する手段として機能する。
FIG. 8 is a circuit diagram showing a configuration of the unit circuit U in the present embodiment. As shown in the figure, the unit circuit U of the present embodiment has a configuration in which a capacitive element C3 is added to the unit circuit U (FIG. 2) of the first embodiment. The capacitive element C3 is a capacitance interposed between the electrode E2 of the capacitive element C1 and the power supply line (source of the driving transistor Tdr), and the
It functions as means for holding the reset voltage Vref supplied from.
次に、図９は、本実施形態における各信号の波形を示すタイミングチャートである。第
１実施形態においてはひとつの単位期間Ｈが初期化期間Ｐresと補償期間Ｐcpsと書込期間
Ｐwrtとに区分される場合を例示した。これに対し、本実施形態においては、相連続する
３個の単位期間Ｈを単位として１行の単位回路Ｕの初期化期間Ｐresと補償期間Ｐcpsと書
込期間Ｐwrtとが規定される。
Next, FIG. 9 is a timing chart showing the waveform of each signal in the present embodiment. In the first embodiment, a case where one unit period H is divided into an initialization period Pres, a compensation period Pcps, and a writing period Pwrt is illustrated. On the other hand, in the present embodiment, the initialization period Pres, the compensation period Pcps, and the writing period Pwrt of the unit circuit U in one row are defined using three consecutive unit periods H as a unit.
例えば、第ｉ行目の単位回路Ｕについては、フレーム期間Ｆのうち第ｉ番目の単位期間
Ｈ[i]における後半の期間が書込期間Ｐwrtである。さらに、単位期間Ｈ[i]からみて２個
前の単位期間Ｈ[i-2]における前半の期間が第ｉ行目の単位回路Ｕの初期化期間Ｐresとさ
れ、この初期化期間Ｐresの経過後から書込期間Ｐwrtの開始前までの期間（単位期間Ｈ[i
-1]を包含する期間）が補償期間Ｐcpsとされる。書込期間Ｐwrtの経過後（単位期間Ｈ[i+
1]の始点）から次回の初期化期間Ｐresの開始前（単位期間Ｈ[i-2]の始点）までの期間は
、第ｉ行目の電気光学素子１１が駆動される駆動期間Ｐdrvである。
For example, for the unit circuit U in the i-th row, the latter half of the i-th unit period H [i] in the frame period F is the write period Pwrt. Further, the first half of the unit period H [i-2] two units before the unit period H [i] is set as the initialization period Pres of the unit circuit U in the i-th row, and the passage of the initialization period Pres. A period from the beginning to the start of the writing period Pwrt (unit period H [i
-1] is a compensation period Pcps. After the elapse of the writing period Pwrt (unit period H [i +
The period from the start point of 1] to the start of the next initialization period Pres (the start point of the unit period H [i-2]) is a drive period Pdrv in which the electro-
第１制御信号Ｇa[i]は、第ｉ行目の単位回路Ｕの書込期間（単位期間Ｈ[i]の後半）お
よび初期化期間Ｐres（単位期間Ｈ[i-2]の前半）にてハイレベルとなり、それ以外の期間
でローレベルを維持する。第２制御信号Ｇb[i]は、第ｉ行目の単位回路Ｕの初期化期間Ｐ
resおよび補償期間Ｐcpsにてハイレベルとなり、それ以外の期間にてローレベルを維持す
る。また、第３制御信号Ｇc[i]は、第ｉ行目の単位回路Ｕの補償期間Ｐcpsと書込期間Ｐw
rtとにわたってローレベルとなり、それ以外の期間にはハイレベルを維持する。一方、デ
ータ信号Ｓ[j]は、各単位期間Ｈ[i]内の書込期間Ｐwrt（第ｉ行目の単位回路Ｕの書込期
間Ｐwrt）において、第ｉ行に属する第ｊ列目の単位回路Ｕの階調データに応じたデータ
電圧Ｖdataとなり、それ以外の期間（単位期間Ｈ[1]からＨ[m]の各々における前半の期間
）にてリセット電圧Ｖrefを維持する。
The first control signal Ga [i] is supplied during the writing period (the second half of the unit period H [i]) and the initialization period Pres (the first half of the unit period H [i-2]) of the unit circuit U in the i-th row. The high level is maintained, and the low level is maintained during other periods. The second control signal Gb [i] is an initialization period P of the unit circuit U in the i-th row.
It becomes high level in res and compensation period Pcps, and maintains low level in other periods. The third control signal Gc [i] is supplied from the compensation period Pcps and the writing period Pw of the unit circuit U in the i-th row.
It remains at a low level over rt, and remains at a high level during other periods. On the other hand, the data signal S [j] is supplied to the j-th column belonging to the i-th row in the writing period Pwrt (the writing period Pwrt of the unit circuit U in the i-th row) in each unit period H [i]. The data voltage Vdata corresponds to the gradation data of the unit circuit U, and the reset voltage Vref is maintained in other periods (the first half period in each of the unit periods H [1] to H [m]).
次に、第ｉ行に属する第ｊ列目の単位回路Ｕに着目して初期化期間Ｐres（図１０）と
補償期間Ｐcps（図１１）とにおける動作を説明する。まず、初期化期間Ｐresにおいては
、第１実施形態と同様に、発光制御トランジスタＴelとトランジスタＴ1〜Ｔ3とがオン状
態に変化する。したがって、ゲート電圧Ｖgは電圧Ｖ0に初期化される。また、図１０に示
すように、データ線１５からトランジスタＴ2を介して単位回路Ｕに供給されるリセット
電圧Ｖrefは容量素子Ｃ3に保持される。
Next, the operation in the initialization period Pres (FIG. 10) and the compensation period Pcps (FIG. 11) will be described focusing on the unit circuit U in the j-th column belonging to the i-th row. First, in the initialization period Pres, as in the first embodiment, the light emission control transistor Tel and the transistors T1 to T3 are turned on. Therefore, gate voltage Vg is initialized to voltage V0. As shown in FIG. 10, the reset voltage Vref supplied from the
補償期間Ｐcpsにおいては、発光制御トランジスタＴelがオフ状態に遷移することによ
ってゲート電圧Ｖgは補償電圧「ＶEL−Ｖth」に収束する。また、図１１に示すように、
第１制御信号Ｇa[i]がローレベルに遷移することによってトランジスタＴ2（およびトラ
ンジスタＴ1）がオフ状態に変化する。これによって電極Ｅ2はデータ線１５から電気的に
切り離されるから、電極Ｅ2の電圧は初期化期間Ｐresにて容量素子Ｃ3に保持されたリセ
ット電圧Ｖrefに維持される。
In the compensation period Pcps, the gate voltage Vg converges to the compensation voltage “VEL−Vth” as the light emission control transistor Tel transitions to the off state. In addition, as shown in FIG.
As the first control signal Ga [i] transitions to the low level, the transistor T2 (and the transistor T1) changes to the off state. As a result, the electrode E2 is electrically disconnected from the
書込期間Ｐwrtや駆動期間Ｐdrvにおける動作は第１実施形態と同様である。すなわち、
書込期間Ｐwrtにおいては電極Ｅ2の電圧がリセット電圧Ｖrefからデータ電圧Ｖdataに変
化することでゲート電圧Ｖgが式(1)の電圧値に設定され、駆動期間Ｐdrvにおいてはトラ
ンジスタＴ1がオフ状態とされたうえで電気光学素子１１がゲート電圧Ｖgに応じた階調に
駆動される。このように本実施形態においても駆動期間ＰdrvにてゲートＧ0が容量素子Ｃ
1から電気的に切り離されるから、第１実施形態と同様の効果が奏される。
The operation in the writing period Pwrt and the driving period Pdrv is the same as that in the first embodiment. That is,
In the writing period Pwrt, the voltage of the electrode E2 changes from the reset voltage Vref to the data voltage Vdata, so that the gate voltage Vg is set to the voltage value of equation (1), and in the driving period Pdrv, the transistor T1 is turned off. In addition, the electro-
Since it is electrically disconnected from 1, the same effect as the first embodiment is achieved.
また、図１１に示すように、補償期間Ｐcpsにおいては容量素子Ｃ1（電極Ｅ2）とデー
タ線１５とが電気的に切り離されるから、各行の単位回路Ｕの補償期間Ｐcps内に、他の
単位回路Ｕにデータ線１５を介してデータ電圧Ｖdataを供給することが可能である。例え
ば、図９に示すように、第ｉ行目の単位回路Ｕの補償期間Ｐcps内に、データ線１５には
第(i-2)行目および第(i-1)行目の各単位回路Ｕのデータ電圧Ｖdataが供給される。この構
成によれば、データ電圧Ｖdataがデータ線１５に供給される周期（単位期間Ｈ）とは無関
係に補償期間Ｐcpsを設定することが可能である。より具体的には、図９に示すように複
数の単位期間Ｈにわたる期間（単位期間Ｈ[i-2]の途中から単位期間Ｈ[i]の途中までの期
間）を補償期間Ｐcpsとして確保することができる。したがって、ゲート電圧Ｖgが補償電
圧「ＶEL−Ｖth」に収束するのに充分な時間長を容易に確保できるという利点がある。
Further, as shown in FIG. 11, since the capacitive element C1 (electrode E2) and the
＜Ｃ：第３実施形態＞
次に、本発明の第３実施形態について説明する。
図１２は、本実施形態における単位回路Ｕの構成を示す回路図である。同図に示すよう
に、本実施形態の素子アレイ部１０には給電線１７と第４制御線１３４とが形成される。
給電線１７には、電源回路（図示略）から所定の電圧ＶSTが供給される。電圧ＶSTは、補
償電圧「ＶEL−Ｖth」よりも低い電圧値に設定される。第４制御線１３４には走査線駆動
回路２３から第４制御信号Ｇd[i]が供給される。
<C: Third Embodiment>
Next, a third embodiment of the present invention will be described.
FIG. 12 is a circuit diagram showing a configuration of the unit circuit U in the present embodiment. As shown in the figure, the
A predetermined voltage VST is supplied to the
また、本実施形態の単位回路Ｕは、第１実施形態の単位回路Ｕ（図２）にトランジスタ
Ｔ4が追加された構成となっている。トランジスタＴ4は、駆動トランジスタＴdrのドレイ
ンと給電線１７との間に介在して両者の電気的な接続を制御するスイッチング素子である
。トランジスタＴ4のゲートは第４制御線１３４に接続される。
Further, the unit circuit U of the present embodiment has a configuration in which a transistor T4 is added to the unit circuit U (FIG. 2) of the first embodiment. The transistor T4 is a switching element that is interposed between the drain of the driving transistor Tdr and the
図１３は、初期化期間Ｐresにおける単位回路Ｕの様子を示す回路図である。同図に示
すように、第３制御信号Ｇc[i]は初期化期間Ｐresにてローレベルを維持する。したがっ
て、発光制御トランジスタＴelはオフ状態となって電気光学素子１１に対する電流の経路
は遮断される。また、初期化期間Ｐresにおいては第４制御信号Ｇd[i]がハイレベルに遷
移することでトランジスタＴ4はオン状態に変化する。これによってゲートＧ0はトランジ
スタＴ3とトランジスタＴ4とを介して給電線１７に接続されるから、ゲート電圧Ｖgは電
圧ＶSTに初期化される。そして、補償期間Ｐcpsが開始すると、ゲート電圧Ｖgは初期化期
間Ｐresにて設定された電圧ＶSTから上昇して補償電圧「ＶEL−Ｖth」に収束する。電圧
ＶSTは補償電圧「ＶEL−Ｖth」よりも低電位に設定されているから、第１実施形態と同様
に、ゲート電圧Ｖgを補償期間Ｐcpsにて確実に補償電圧「ＶEL−Ｖth」に収束させること
ができる。
FIG. 13 is a circuit diagram showing a state of the unit circuit U in the initialization period Pres. As shown in the figure, the third control signal Gc [i] maintains a low level during the initialization period Pres. Accordingly, the light emission control transistor Tel is turned off and the current path to the electro-
補償期間Ｐcpsと書込期間Ｐwrtと駆動期間Ｐdrvとにおいては第４制御信号Ｇd[i]がロ
ーレベルを維持することでトランジスタＴ4はオフ状態となる。これらの期間における単
位回路Ｕの動作は第１実施形態と同様である。本実施形態によっても第１実施形態と同様
の効果が奏される。なお、以上においては第１実施形態を変形した形態として本実施形態
を説明したが、第２実施形態にも本実施形態と同様の構成が採用される。
In the compensation period Pcps, the writing period Pwrt, and the driving period Pdrv, the fourth control signal Gd [i] maintains a low level, so that the transistor T4 is turned off. The operation of the unit circuit U during these periods is the same as in the first embodiment. According to this embodiment, the same effect as the first embodiment can be obtained. In addition, although this embodiment was demonstrated as a form which changed 1st Embodiment above, the structure similar to this embodiment is employ | adopted also in 2nd Embodiment.
図２や図８の構成においては初期化期間Ｐresにおける電流の供給によって電気光学素
子１１は僅かに発光する。これに対し、本実施形態においてはゲート電圧Ｖgの初期化に
際して電気光学素子１１に電流が供給されないから、初期化期間Ｐresにおいては電気光
学素子１１の発光が完全に停止される。したがって、図２や図８のように初期化期間Ｐre
sにて電気光学素子１１が発光する構成と比較して、素子アレイ部１０に表示される画像
のコントラストが向上するという利点がある。
In the configuration of FIGS. 2 and 8, the electro-
Compared with the configuration in which the electro-
＜Ｄ：第４実施形態＞
次に、本発明の第４実施形態について説明する。
図１４は、本実施形態に係る単位回路Ｕの構成を示す回路図である。同図に示すように
、本実施形態の単位回路Ｕは、第３実施形態の単位回路Ｕ（図１２）にトランジスタＴ5
が追加された構成となっている。トランジスタＴ5は、電極Ｅ2と給電線１７との間に介在
して両者の電気的な接続を制御するスイッチング素子である。トランジスタＴ5のゲート
は第５制御線１３５に接続される。第５制御線１３５には走査線駆動回路２３から第５制
御信号Ｇe[i]が供給される。
<D: Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described.
FIG. 14 is a circuit diagram showing a configuration of the unit circuit U according to the present embodiment. As shown in the figure, the unit circuit U of the present embodiment is different from the unit circuit U of the third embodiment (FIG. 12) in the transistor T5.
Is added. The transistor T5 is a switching element that is interposed between the electrode E2 and the
単位回路Ｕの動作は、第１実施形態と同様に、初期化期間Ｐres（図１５）・補償期間
Ｐcps（図１６）・書込期間Ｐwrtおよび駆動期間Ｐdrv（図１７）に区分される。第５制
御信号Ｇe[i]は、初期化期間Ｐresと補償期間cpsと駆動期間Ｐdrvとにおいてハイレベル
を維持し、書込期間Ｐwrtにてローレベルとなる。
The operation of the unit circuit U is divided into an initialization period Pres (FIG. 15), a compensation period Pcps (FIG. 16), a writing period Pwrt, and a driving period Pdrv (FIG. 17), as in the first embodiment. The fifth control signal Ge [i] maintains a high level during the initialization period Pres, the compensation period cps, and the drive period Pdrv, and becomes a low level during the writing period Pwrt.
初期化期間Ｐresにおいては、図１５に示すように、トランジスタＴ5がオン状態に変化
して電極Ｅ2と給電線１７とは電気的に接続される。これによって電極Ｅ2の電圧は電圧Ｖ
STに初期化される。なお、トランジスタＴ4がオン状態に変化することでゲート電圧Ｖgが
電圧ＶSTに設定される動作は第３実施形態と同様である。なお、データ信号Ｓ[j]は初期
化期間Ｐresにて電圧ＶSTを維持する。
In the initialization period Pres, as shown in FIG. 15, the transistor T5 is turned on, and the electrode E2 and the
Initialized to ST. The operation in which the gate voltage Vg is set to the voltage VST when the transistor T4 is turned on is the same as in the third embodiment. The data signal S [j] maintains the voltage VST during the initialization period Pres.
図１６に示すように、補償期間ＰcpsにおいてもトランジスタＴ5はオン状態を維持する
。したがって、ゲート電圧Ｖgが補償電圧「ＶEL−Ｖth」に向かって上昇しているときに
電極Ｅ2の電圧は電圧ＶSTに固定される。また、書込期間Ｐwrtにおいては、トランジスタ
Ｔ5がオフ状態とされて電極Ｅ2に対する電圧ＶSTの供給が停止されたうえで、データ信号
Ｓ[j]の供給によって電極Ｅ2の電圧（電圧ＶST）がデータ電圧Ｖdataに変化する。これに
よってゲート電圧Ｖgは閾値電圧Ｖthとデータ電圧Ｖdataとに応じた電圧値（式(1)）に設
定される。
As shown in FIG. 16, the transistor T5 remains on even during the compensation period Pcps. Therefore, when the gate voltage Vg increases toward the compensation voltage “VEL−Vth”, the voltage of the electrode E2 is fixed at the voltage VST. In the writing period Pwrt, the transistor T5 is turned off, the supply of the voltage VST to the electrode E2 is stopped, and the voltage of the electrode E2 (voltage VST) is supplied by the supply of the data signal S [j]. The voltage changes to Vdata. As a result, the gate voltage Vg is set to a voltage value (equation (1)) corresponding to the threshold voltage Vth and the data voltage Vdata.
そして、駆動期間Ｐdrvにおいては、図１７に示すように第５制御信号Ｇe[i]がハイレ
ベルに遷移することでトランジスタＴ5はオン状態に変化する。したがって、電気光学素
子１１がゲート電圧Ｖgに応じた輝度に駆動されているときに電極Ｅ2は電圧ＶSTに固定さ
れる。なお、トランジスタＴ1は第１実施形態と同様に駆動期間Ｐdrvにてオフ状態を維持
する。したがって、本実施形態においても第１実施形態と同様の効果が奏される。なお、
以上においては第１実施形態を変形した形態として本実施形態を説明したが、第２実施形
態にも本実施形態と同様の構成が採用される。
In the drive period Pdrv, as shown in FIG. 17, the fifth control signal Ge [i] is changed to the high level, so that the transistor T5 is turned on. Accordingly, the electrode E2 is fixed at the voltage VST when the electro-
Although the present embodiment has been described above as a modified form of the first embodiment, the same configuration as that of the present embodiment is also adopted in the second embodiment.
ところで、第１実施形態から第３実施形態においてはトランジスタＴ1が駆動期間Ｐdrv
にてオフ状態となるから、電極Ｅ2の電圧の変動がゲート電圧Ｖgに与える影響は基本的に
は排除される。しかしながら、単位回路Ｕの構成（特に各要素のレイアウト）によっては
、ゲートＧ0と電極Ｅ2とが容量的に結合する場合も考えられる。この場合には、駆動期間
ＰdrvにてトランジスタＴ1がオフ状態に維持されるとしても、電極Ｅ2の電圧の変動に応
じてゲート電圧Ｖgが変化する可能性がある。これに対し、本実施形態においては、駆動
期間Ｐdrvにて電極Ｅ2の電圧が電圧ＶSTに固定される。したがって、ゲートＧ0と電極Ｅ2
との間に容量が寄生する構成においても、駆動期間Ｐdrvにおけるゲート電圧Ｖgの変動（
さらに電気光学素子１１の階調の変動）が確実に抑制されるという利点がある。また、電
極Ｅ2の電圧は補償期間Ｐcpsにおいても電圧ＶSTに固定されるから、補償期間Ｐcpsにお
いてゲート電圧Ｖgを高い精度で補償電圧「ＶEL−Ｖth」に設定できるという効果もある
。
By the way, in the first to third embodiments, the transistor T1 is in the driving period Pdrv.
Therefore, the influence of the voltage fluctuation of the electrode E2 on the gate voltage Vg is basically eliminated. However, depending on the configuration of the unit circuit U (particularly the layout of each element), the gate G0 and the electrode E2 may be capacitively coupled. In this case, even if the transistor T1 is maintained in the OFF state during the driving period Pdrv, the gate voltage Vg may change according to the fluctuation of the voltage of the electrode E2. On the other hand, in the present embodiment, the voltage of the electrode E2 is fixed to the voltage VST during the driving period Pdrv. Therefore, the gate G0 and the electrode E2
Even in the configuration in which the capacitance is parasitic between the gate voltage Vg and the gate voltage Vg during the driving period Pdrv (
Furthermore, there is an advantage that the gradation variation of the electro-
＜Ｅ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば
以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
<E: Modification>
Various modifications can be made to each of the above embodiments. An example of a specific modification is as follows. In addition, you may combine each following aspect suitably.
（１）変形例１
単位回路Ｕの具体的な構成は以上の例示に限定されない。例えば、図２の形態において
は、Ｙ方向に配列するｍ個の単位回路Ｕの各々に対して１本のデータ線１５を介して時分
割でデータ電圧Ｖdataが供給される構成を例示した。この構成においては、データ電圧Ｖ
dataの出力先となる単位回路Ｕを順次に変更するために、各単位回路Ｕとデータ線１５と
の電気的な接続を制御するトランジスタＴ2が必要となる。しかしながら、例えば単位回
路Ｕごとにデータ線１５が形成された構成においては、各単位回路Ｕとデータ線１５との
電気的な接続を制御する必要はないから、トランジスタＴ2は適宜に省略される。より具
体的には、画像形成装置に利用されて感光体ドラムを露光する露光装置（光ヘッド）にお
いては、単位回路Ｕがひとつの方向のみに配列され、各単位回路Ｕが独立のデータ線１５
を介してデータ線駆動回路２５に接続された構成が採用される。この構成においては、図
２のトランジスタＴ2が省略され、容量素子Ｃ1の電極Ｅ2がデータ線１５に対して直接に
接続される。
(1)
The specific configuration of the unit circuit U is not limited to the above examples. For example, in the configuration of FIG. 2, the configuration in which the data voltage Vdata is supplied in a time division manner to each of the m unit circuits U arranged in the Y direction via one
In order to sequentially change the unit circuit U that is the output destination of data, a transistor T2 that controls the electrical connection between each unit circuit U and the
The configuration connected to the data line driving
また、単位回路Ｕを構成する各トランジスタの導電型は適宜に変更される。例えば、駆
動トランジスタＴdrはｎチャネル型であってもよい。また、発光制御トランジスタＴelは
適宜に省略される。例えば、初期化期間Ｐresや補償期間Ｐcpsや書込期間Ｐwrtの時間長
が充分に短い場合には、これらの期間にて電気光学素子１１が発光したとしても画質には
殆ど影響がない。このような場合には発光制御トランジスタＴelを省略した構成（駆動ト
ランジスタＴdrのドレインが電気光学素子１１の陽極に対して直接に接続された構成）も
採用される。また、以上の各形態においてはゲート電圧Ｖgの保持のために容量素子Ｃ2を
配置した構成を例示したが、例えば書込期間Ｐwrtにて設定されたゲート電圧Ｖgを駆動期
間Ｐdrvにて保持するのに充分な容量を容量素子Ｃ1（あるいは駆動トランジスタＴdrのゲ
ート容量やその他の寄生容量）にいよって確保できる場合には、容量素子Ｃ2を省略して
もよい。
Further, the conductivity type of each transistor constituting the unit circuit U is appropriately changed. For example, the driving transistor Tdr may be an n-channel type. Further, the light emission control transistor Tel is omitted as appropriate. For example, when the initialization period Pres, the compensation period Pcps, and the writing period Pwrt are sufficiently short, the image quality is hardly affected even if the electro-
（２）変形例２
以上の各形態においては単位回路Ｕの各トランジスタ（Ｔel・Ｔ1〜Ｔ5）がひとつの走
査線駆動回路２３によって制御される構成を例示したが、単位回路Ｕを駆動する回路（本
発明における制御手段）の態様は任意に変更される。例えば、トランジスタＴ1〜Ｔ5を制
御する回路と発光制御トランジスタＴelを制御する回路とが個別に配置された構成や、ト
ランジスタＴ1〜Ｔ5の各々を駆動する回路が別個に配置された構成も採用される。
(2)
In the above embodiments, each transistor (Tel · T1 to T5) of the unit circuit U is controlled by one scanning
（３）変形例３
以上の各形態においては補償期間Ｐcpsに先立ってゲート電圧Ｖgが初期化される構成を
例示した。しかしながら、例えば、以上に例示した方法以外の方法によって補償期間Ｐcp
sの始点におけるゲート電圧Ｖgが補償電圧「ＶEL−Ｖth」よりも低電位であることが担保
される場合には、初期化期間Ｐresを省略することも可能である。また、以上の各形態に
おいては駆動トランジスタＴdrの閾値電圧Ｖthの誤差が補償される構成を例示したが、閾
値電圧Ｖthの誤差が問題とならない場合や以上に例示した方法以外の方法によって閾値電
圧Ｖthが補償される場合には、各形態における補償期間Ｐcpsを省略してもよい。
(3)
In each of the above embodiments, the configuration in which the gate voltage Vg is initialized prior to the compensation period Pcps is illustrated. However, for example, the compensation period Pcp is obtained by a method other than the method exemplified above.
When it is ensured that the gate voltage Vg at the start point of s is lower than the compensation voltage “VEL−Vth”, the initialization period Pres can be omitted. In each of the above embodiments, the configuration in which the error of the threshold voltage Vth of the drive transistor Tdr is compensated is illustrated. However, the threshold voltage Vth is not affected by the error of the threshold voltage Vth or by a method other than the method exemplified above. Is compensated, the compensation period Pcps in each embodiment may be omitted.
（４）変形例４
本発明における電気光学素子とは、電気的な作用および光学的な作用の一方を他方に変
換する要素である。電気エネルギの付与によって光度や透過率といった光学的な特性が制
御（駆動）される素子は本発明の電気光学素子として特に好適に採用される。この種の電
気光学素子については、自身が光を放射する自発光型の素子と透過率に応じて外光を変調
する非発光型の素子との区別や、電流の供給によって駆動される電流駆動型の素子と電圧
の印加によって駆動される電圧駆動型の素子との区別を問わず本発明に適用される。例え
ば、以上の各形態にて例示したＯＬＥＤ素子に代えて、無機ＥＬ素子やフィールド・エミ
ッション（ＦＥ）素子、表面導電型エミッション（ＳＥ：Surface-conduction Electron
-emitter）素子、弾道電子放出（ＢＳ：Ballistic electron Surface emitting）素子
、ＬＥＤ（Light Emitting Diode）素子、液晶素子、電気泳動素子、エレクトロクロミ
ック素子など様々な電気光学素子を本発明に利用することができる。
(4) Modification 4
The electro-optical element in the present invention is an element that converts one of an electrical action and an optical action into the other. An element in which optical characteristics such as light intensity and transmittance are controlled (driven) by applying electric energy is particularly preferably employed as the electro-optical element of the present invention. For this type of electro-optic element, the self-luminous element that emits light and the non-luminous element that modulates external light according to the transmittance, or current drive driven by supplying current The present invention is applied to the present invention regardless of the distinction between a type element and a voltage driven type element driven by application of a voltage. For example, instead of the OLED elements exemplified in the above embodiments, inorganic EL elements, field emission (FE) elements, and surface-conduction emission (SE) are used.
-emitter) elements, ballistic electron surface emitting (BS) elements, LED (Light Emitting Diode) elements, liquid crystal elements, electrophoretic elements, electrochromic elements, and the like can be used in the present invention. it can.
＜Ｆ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図１８ないし
図２０には、以上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用し
た電子機器の形態が図示されている。
<F: Application example>
Next, electronic equipment using the electro-optical device according to the invention will be described. 18 to 20 show forms of electronic devices that employ the electro-optical device D according to any one of the forms described above as a display device.
図１８は、電気光学装置Ｄを採用したモバイル型のパーソナルコンピュータの構成を示
す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する電気光学装
置Ｄと、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具
備する。電気光学装置ＤはＯＬＥＤ素子を電気光学素子１１として使用しているので、視
野角が広く見易い画面を表示できる。
FIG. 18 is a perspective view showing the configuration of a mobile personal computer employing the electro-optical device D. The
図１９は、電気光学装置Ｄを適用した携帯電話機の構成を示す斜視図である。携帯電話
機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画
像を表示する電気光学装置Ｄとを備える。スクロールボタン３００２を操作することによ
って、電気光学装置Ｄに表示される画面がスクロールされる。
FIG. 19 is a perspective view illustrating a configuration of a mobile phone to which the electro-optical device D is applied. The
図２０は、電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Ass
istants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４０
０１および電源スイッチ４００２と、各種の画像を表示する電気光学装置Ｄとを備える。
電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が電気
光学装置Ｄに表示される。
FIG. 20 shows a personal digital assistant (PDA: Personal Digital Ass) to which the electro-optical device D is applied.
It is a perspective view which shows the structure of istants). The information
01, a
When the
なお、本発明に係る電気光学装置が適用される電子機器としては、図１８から図２０に
示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション
装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーショ
ン、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパ
ネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の
表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置
においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する光ヘッド
（書込ヘッド）が使用されるが、この種の光ヘッドとしても本発明の電気光学装置は利用
される。
Note that electronic devices to which the electro-optical device according to the invention is applied include, in addition to the devices shown in FIGS. 18 to 20, a digital still camera, a television, a video camera, a car navigation device, a pager, an electronic notebook, and electronic paper. Calculators, word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices with touch panels, and the like. The use of the electro-optical device according to the invention is not limited to image display. For example, in an image forming apparatus such as an optical writing type printer or an electronic copying machine, an optical head (writing head) that exposes a photoreceptor according to an image to be formed on a recording material such as paper is used. The electro-optical device of the present invention is also used as this type of optical head.
Ｄ……電気光学装置、Ｕ……単位回路、１０……素子アレイ部、１１……電気光学素子、
１３……走査線、１３１〜１３５……第１制御線〜第５制御線、１５……データ線、１７
……給電線、Ｔdr……駆動トランジスタ、Ｔ1〜Ｔ5……トランジスタ、Ｃ1〜Ｃ3……容量
素子、Ｐres……初期化期間、Ｐcps……補償期間、Ｐwrt……書込期間、Ｐdrv……駆動期
間、Ｇa[i]，Ｇb[i]，Ｇc[i]，Ｇd[i]，Ｇe[i]……第１制御信号〜第５制御信号、Ｓ[j]
……データ信号。
D: Electro-optical device, U: Unit circuit, 10: Element array unit, 11: Electro-optical element,
13... Scanning line, 131 to 135... First control line to fifth control line, 15.
…… Feeding line, Tdr …… Drive transistor, T1 to T5 …… Transistor, C1 to C3 …… Capacitance element, Pres …… Initialization period, Pcps …… Compensation period, Pwrt …… Writing period, Pdrv …… Drive Period, Ga [i], Gb [i], Gc [i], Gd [i], Ge [i] ... 1st control signal to 5th control signal, S [j]
...... Data signal.
Claims (6)
前記画素回路は、
ゲートの電圧に応じて導通状態が制御される前記駆動トランジスタと、
電気光学素子と、
第１電極と第２電極とを有する容量素子と、
前記駆動トランジスタの前記ゲートと前記容量素子の前記第１電極との間に設けられた第１スイッチング素子と、
前記容量素子の前記第２電極と前記データ線との間に設けられた第２スイッチング素子と、
を備え、
前記第１スイッチング素子及び前記第２スイッチング素子には、共通信号が供給され、
前記データ線に供給されたデータ電圧に応じて前記駆動トランジスタの前記ゲートの電圧を設定する第１期間において、前記共通信号により前記第１スイッチング素子及び前記第２スイッチング素子はオン状態とされ、
前記第１期間の後の第２期間において、前記共通信号により前記第１スイッチング素子及び前記第２スイッチング素子はオフ状態とされるとともに、前記第１期間において前記駆動トランジスタの前記ゲートに設定した電圧に応じた駆動電流を前記電気光学素子に供給する、
ことを特徴とする電気光学装置。 A scanning line, a data line, and a pixel circuit provided corresponding to the intersection of the scanning line and the data line,
The pixel circuit includes:
The driving transistor whose conduction state is controlled according to the voltage of the gate ;
An electro-optic element;
A capacitor element to have a first electrode and a second electrode,
A first switching element provided between the first electrode of the gate and the capacitance element of the driving transistor,
A second switching element provided between the second electrode of the capacitive element and the data line ;
With
A common signal is supplied to the first switching element and the second switching element,
In the first period in which the voltage of the gate of the driving transistor is set according to the data voltage supplied to the data line, the first switching element and the second switching element are turned on by the common signal,
Oite the second period after the first time period setting, wherein the common signal the first switching element and the second switching element while being turned off, the gate of the driving transistor in the first period Supplying a driving current corresponding to the measured voltage to the electro-optic element;
An electro-optical device.
請求項１に記載の電気光学装置。 The electro-optical device according to claim 1, wherein the first switching element and the second switching element are connected to the scanning line, and the common signal is supplied via the scanning line.
前記第３スイッチング素子は、前記第１期間の前の第３期間にオン状態に制御され、前記第１期間と前記第２期間にオフ状態にされる
請求項１または請求項２に記載の電気光学装置。 Comprising a third switching element provided between the gate and the drain of the driving transistor,
The third switching element, said the third period before the first period is controlled to the ON state, electric according to claim 1 or claim 2 is turned off in the first period and the second period Optical device.
請求項３に記載の電気光学装置。 The electro-optical device according to claim 3, wherein one terminal of the first switching element and one terminal of the third switching element are connected to the gate of the driving transistor .
前記画素回路は、ゲートの電圧に応じて導通状態が制御される前記駆動トランジスタと、電気光学素子と、第１電極と第２電極とを有する容量素子と、前記駆動トランジスタの前記ゲートと前記容量素子の前記第１電極との間に設けられた第１スイッチング素子と、前記容量素子の前記第２電極と前記データ線との間に設けられた第２スイッチング素子と、を備えた電気光学装置の駆動方法において、
前記データ線に供給されたデータ電圧に応じて前記駆動トランジスタの前記ゲートの電圧を設定する第１期間において、前記第１スイッチング素子と前記第２スイッチング素子に供給される共通信号により前記第１スイッチング素子及び前記第２スイッチング素子はオン状態とされ、
前記第１期間の後の第２期間において、前記共通信号により前記第１スイッチング素子及び前記第２スイッチング素子はオフ状態とされるとともに、前記第１期間において前記駆動トランジスタの前記ゲートに設定した電圧に応じた駆動電流を前記電気光学素子に供給する、
ことを特徴とする電気光学装置の駆動方法。 A scanning line, a data line, and a pixel circuit provided corresponding to the intersection of the scanning line and the data line,
The pixel circuit, the said drive transistor whose conducting state is controlled according to the voltage of the gate, an electro-optical element, a capacitive element which have a first electrode and a second electrode, and the gate of the driving transistor a first switching element provided between the first electrode of the capacitor, an electro-optical comprising a second switching element provided between the data line and the second electrode of the capacitor element In the driving method of the apparatus,
In the first period in which the gate voltage of the driving transistor is set according to the data voltage supplied to the data line, the first switching is performed by a common signal supplied to the first switching element and the second switching element. The device and the second switching device are turned on;
Oite the second period after the first time period setting, wherein the common signal the first switching element and the second switching element while being turned off, the gate of the driving transistor in the first period Supplying a driving current corresponding to the measured voltage to the electro-optic element;
A driving method for an electro-optical device.
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