JP5119550B2 - Data processing system and data processing method - Google Patents

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Description

本発明は、データ処理システム及びデータ処理方法に関し、特に、MPEG−2規格に準拠したデコーダにおける、データ処理システム及びデータ処理方法に関する。   The present invention relates to a data processing system and a data processing method, and more particularly to a data processing system and a data processing method in a decoder compliant with the MPEG-2 standard.

MPEG−2のTS(Transport Stream)は、ビデオデータを伝送するPES(Packetized Elementary Stream)と、オーディオデータを伝送するPESと、その他のデータを伝送するPESとを含んで構成されている。MPEG−2のシステムデコーダでは、まず、TSに含まれる複数のPESが、伝送するデータの種類別に分離される。次に、各PESが、ヘッダとペイロードとに分離される。ヘッダには、PTS(Presentation Time Stamp:提示時刻情報)又はDTS(Decoding Time Stamp:デコード時刻情報)等の時刻情報が含まれている。ペイロードには、ES(Elementary Stream)が含まれている。ESは、例えば符号化されたビデオデータやオーディオデータである。MPEG−2のシステムデコーダは、ビデオデコーダ及びオーディオデコーダ等を含んで構成されており、これらのデコーダは、ヘッダに含まれる時刻情報に基づいて、ESの提示又は復号を実行する。   MPEG-2 TS (Transport Stream) includes a PES (Packetized Elementary Stream) for transmitting video data, a PES for transmitting audio data, and a PES for transmitting other data. In the MPEG-2 system decoder, first, a plurality of PESs included in a TS are separated according to the type of data to be transmitted. Next, each PES is separated into a header and a payload. The header includes time information such as PTS (Presentation Time Stamp: presentation time information) or DTS (Decoding Time Stamp: decoding time information). The payload includes an ES (Elementary Stream). The ES is, for example, encoded video data or audio data. The MPEG-2 system decoder includes a video decoder, an audio decoder, and the like. These decoders perform presentation or decoding of an ES based on time information included in the header.

図12は、MPEG−2のビデオデコーダ100の構成を示すブロック図である。図12に示すように、ビデオデコーダ100は、PESデコード部101、バッファ102,103、判断回路104、及びESデコード部105を備えて構成されている。   FIG. 12 is a block diagram showing the configuration of the MPEG-2 video decoder 100. As shown in FIG. 12, the video decoder 100 includes a PES decoding unit 101, buffers 102 and 103, a determination circuit 104, and an ES decoding unit 105.

PESデコード部101は、外部から入力されたPESを、ヘッダとペイロードとに分離する。ペイロードはバッファ102に格納され、ヘッダはバッファ103に格納される。バッファ102及びバッファ103には、連続して入力された複数のPESに対応する複数のペイロード及び複数のヘッダが、それぞれ格納される。判断回路104は、バッファ102に格納されている複数のペイロードの中に、シーケンスヘッダを含むペイロード(以下「特定ペイロード」と称す)が存在するか否かを判断する。そして、特定ペイロードが存在する場合には、判断回路104は、その特定ペイロードに対応するヘッダの中の時刻情報(以下「特定時刻情報」と称す)をバッファ103から読み出し、その特定時刻情報に基づいてESのデコード処理を実行する。   The PES decoding unit 101 separates PES input from the outside into a header and a payload. The payload is stored in the buffer 102 and the header is stored in the buffer 103. In the buffer 102 and the buffer 103, a plurality of payloads and a plurality of headers corresponding to a plurality of continuously input PESs are stored, respectively. The determination circuit 104 determines whether or not there is a payload including a sequence header (hereinafter referred to as “specific payload”) among the plurality of payloads stored in the buffer 102. When the specific payload exists, the determination circuit 104 reads time information (hereinafter referred to as “specific time information”) in the header corresponding to the specific payload from the buffer 103, and based on the specific time information. The ES decoding process is executed.

なお、MPEG−2のデコーダに関連する技術は、例えば下記特許文献1に開示されている。   A technique related to the MPEG-2 decoder is disclosed in, for example, Patent Document 1 below.

特開2003−244644号公報JP 2003-244644 A

図12に示したビデオデコーダ100によると、ビデオデコーダの機能が全てハードウェアとして構築されているため、回路規模が増大する。   According to the video decoder 100 shown in FIG. 12, since the functions of the video decoder are all constructed as hardware, the circuit scale increases.

本発明はかかる事情に鑑みて成されたものであり、ハードウェアとソフトウェアとの協働によってデコード機能を実現することにより、デコーダの回路規模を削減することが可能な、データ処理システム及びデータ処理方法を得ることを目的とする。   The present invention has been made in view of such circumstances, and a data processing system and data processing capable of reducing the circuit scale of a decoder by realizing a decoding function in cooperation with hardware and software. The purpose is to obtain a method.

第1の発明に係るデータ処理システムは、処理装置と、PES(Packetized Elementary Stream)を処理する第1の処理部と、ES(Elementary Stream)を処理する第2の処理部と、前記第1の処理部及び前記第2の処理部によってアクセス可能な、第1の記憶部と、前記処理装置によってアクセス可能な第2の記憶部とを備え、前記第1の処理部は、複数のPESの各々のペイロードを前記第1の記憶部に格納し、前記第2の記憶部には、複数のPESの各々のヘッダ内の時刻情報が格納され、前記第2の処理部は、前記第1の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索し、前記処理装置は、前記第2の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索し、前記第2の処理部は、前記特定の時刻情報に基づいてESの処理を実行する。   A data processing system according to a first aspect of the present invention includes a processing device, a first processing unit that processes PES (Packetized Elementary Stream), a second processing unit that processes ES (Elementary Stream), and the first processing unit. A first storage unit accessible by the processing unit and the second processing unit; and a second storage unit accessible by the processing device, wherein the first processing unit includes a plurality of PESs Are stored in the first storage unit, the second storage unit stores time information in each header of a plurality of PESs, and the second processing unit stores the first storage unit in the first storage unit. Searching for a specific payload including specific information indicating a start point of a sequence from a plurality of payloads stored in the unit, and the processing device stores a plurality of times stored in the second storage unit From the information, the specific pay Searching a specific time information corresponding to the second processing unit executes the process of ES on the basis of the specific time information.

第2の発明に係るデータ処理システムは、第1の発明に係るデータ処理システムにおいて特に、前記第1の処理部及び前記処理装置によってアクセス可能な、第3の記憶部と、前記第2の処理部及び前記処理装置によってアクセス可能な、第4の記憶部とをさらに備え、前記第1の処理部は、複数のペイロードの各々の格納アドレスを前記第3の記憶部に格納し、前記第2の処理部は、前記特定のペイロードの格納アドレスを前記第4の記憶部に格納し、前記処理装置は、前記第3の記憶部に格納されている複数の格納アドレスと、前記第4の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報を探索することを特徴とする。   A data processing system according to a second invention is the data processing system according to the first invention, in particular, a third storage unit accessible by the first processing unit and the processing device, and the second processing. And a fourth storage unit accessible by the processing device, wherein the first processing unit stores a storage address of each of a plurality of payloads in the third storage unit, and the second storage unit The processing unit stores the storage address of the specific payload in the fourth storage unit, and the processing device stores a plurality of storage addresses stored in the third storage unit and the fourth storage. The specific time information is searched based on the storage address stored in the section.

第3の発明に係るデータ処理システムは、第2の発明に係るデータ処理システムにおいて特に、前記第2の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納されることを特徴とする。   In the data processing system according to the third invention, in particular in the data processing system according to the second invention, the storage address of each payload corresponding to each header is stored in each of the second storage units in each time information. It is characterized by being stored in association with.

第4の発明に係るデータ処理システムは、第2又は第3の発明に係るデータ処理システムにおいて特に、前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、前記第4の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスであることを特徴とする。   In the data processing system according to the fourth invention, particularly in the data processing system according to the second or third invention, the specific information indicating the start point of the sequence is a sequence header, and is stored in the fourth storage unit. The storage address to be stored is a head address in which a picture header following the sequence header is stored.

第5の発明に係るデータ処理システムは、第1〜第4のいずれか一つの発明に係るデータ処理システムにおいて特に、前記処理装置はCPUであることを特徴とする。   A data processing system according to a fifth invention is characterized in that, in the data processing system according to any one of the first to fourth inventions, the processing device is a CPU.

第6の発明に係るデータ処理方法は、(A)PES(Packetized Elementary Stream)をヘッダとペイロードとに分離するステップと、(B)複数のPESの各々のペイロードを、第1の記憶部に格納するステップと、(C)複数のPESの各々のヘッダ内の時刻情報を、第2の記憶部に格納するステップと、(D)前記第1の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索するステップと、(E)前記第2の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索するステップと、(F)前記特定の時刻情報に基づいてES(Elementary Stream)の処理を実行するステップとを備える。   According to a sixth aspect of the present invention, there is provided a data processing method comprising: (A) a step of separating a PES (Packetized Elementary Stream) into a header and a payload; and (B) storing each payload of the plurality of PESs in a first storage unit. (C) storing time information in each header of the plurality of PESs in the second storage unit; and (D) among the plurality of payloads stored in the first storage unit. And (E) searching for a specific payload including specific information indicating the start point of the sequence, and (E) corresponding to the specific payload from a plurality of time information stored in the second storage unit Searching for specific time information to perform, and (F) performing an ES (Elementary Stream) process based on the specific time information.

第7の発明に係るデータ処理方法は、第6の発明に係るデータ処理方法において特に、(G)複数のペイロードの各々の格納アドレスを第3の記憶部に格納するステップと、(H)前記特定のペイロードの格納アドレスを第4の記憶部に格納するステップとをさらに備え、前記ステップ(E)においては、前記第3の記憶部に格納されている複数の格納アドレスと、前記第4の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報が探索されることを特徴とする。   A data processing method according to a seventh invention is the data processing method according to the sixth invention, in particular, (G) storing each storage address of a plurality of payloads in a third storage unit; Storing a storage address of a specific payload in a fourth storage unit, and in the step (E), a plurality of storage addresses stored in the third storage unit, and the fourth storage unit The specific time information is searched based on a storage address stored in a storage unit.

第8の発明に係るデータ処理方法は、第7の発明に係るデータ処理方法において特に、前記ステップ(C)においては、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて前記第2の記憶部に格納されることを特徴とする。   In the data processing method according to the eighth invention, particularly in the data processing method according to the seventh invention, in the step (C), the storage address of each payload corresponding to each header is included in each time information. It is stored in the second storage unit in association with each other.

第9の発明に係るデータ処理方法は、第7又は第8の発明に係るデータ処理方法において特に、前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、前記ステップ(H)において前記第4の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスであることを特徴とする。   The data processing method according to the ninth invention is the data processing method according to the seventh or eighth invention, in particular, the specific information indicating the start point of the sequence is a sequence header, and in the step (H), The storage address stored in the fourth storage unit is a head address in which a picture header following the sequence header is stored.

第1〜第5の発明に係るデータ処理システムによれば、処理装置によるソフトウェア処理と、第1及び第2の処理部並びに第1及び第2の記憶部によるハードウェア機能との協働によって、PES及びESのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。   According to the data processing system according to the first to fifth inventions, the software processing by the processing device and the hardware functions by the first and second processing units and the first and second storage units, PES and ES decoding functions can be realized. Therefore, the circuit scale of the decoder device can be reduced as compared with the case where all functions are constructed by hardware.

特に第2の発明に係るデータ処理システムによれば、処理装置によってアクセス可能な第3及び第4の記憶部が設けられており、第3の記憶部には、複数のペイロードの各々の格納アドレスが格納され、第4の記憶部には、特定のペイロードの格納アドレスが格納される。従って、第3及び第4の記憶部を参照することにより、処理装置による格納アドレスの比較処理が容易となる。   In particular, according to the data processing system of the second invention, the third and fourth storage units accessible by the processing device are provided, and each storage address of the plurality of payloads is stored in the third storage unit. And the storage address of the specific payload is stored in the fourth storage unit. Accordingly, referring to the third and fourth storage units makes it easy to compare the storage addresses by the processing device.

特に第3の発明に係るデータ処理システムによれば、第2の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される。従って、処理装置は、特定のペイロードの格納アドレスを第2の記憶部に通知することによって、特定のペイロードに対応する特定の時刻情報を、第2の記憶部から簡易かつ確実に読み出すことが可能となる。   In particular, according to the data processing system of the third invention, the storage address of each payload corresponding to each header is stored in the second storage unit in association with each time information. Therefore, the processing device can easily and reliably read out the specific time information corresponding to the specific payload from the second storage unit by notifying the storage address of the specific payload to the second storage unit. It becomes.

特に第4の発明に係るデータ処理システムによれば、第4の記憶部には、シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスが、特定のペイロードの格納アドレスとして格納される。従って、第2の処理部は、第4の記憶部に格納されている格納アドレスからESの処理を開始することにより、シーケンスヘッダに続くピクチャヘッダのデコード処理を適切に開始することが可能となる。   In particular, according to the data processing system of the fourth aspect of the present invention, the fourth storage unit stores the start address where the picture header following the sequence header is stored as the storage address of the specific payload. Therefore, the second processing unit can appropriately start the decoding process of the picture header following the sequence header by starting the ES process from the storage address stored in the fourth storage unit. .

第6〜第9の発明に係るデータ処理方法によれば、ステップ(E)はソフトウェア処理によって実行可能であり、他のステップ(A)〜(D),(F)の全部又は一部は、ハードウェア機能によって実行可能である。従って、ソフトウェア処理とハードウェア機能との協働によって、PES及びESのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。   According to the data processing methods of the sixth to ninth inventions, step (E) can be executed by software processing, and all or part of the other steps (A) to (D), (F) It can be executed by a hardware function. Accordingly, the PES and ES decoding functions can be realized by the cooperation of the software processing and the hardware functions. Therefore, the circuit scale of the decoder device can be reduced as compared with the case where all functions are constructed by hardware.

特に第7の発明に係るデータ処理方法によれば、処理装置によってアクセス可能な第3及び第4の記憶部が設けられており、第3の記憶部には、複数のペイロードの各々の格納アドレスが格納され、第4の記憶部には、特定のペイロードの格納アドレスが格納される。従って、第3及び第4の記憶部を参照することにより、処理装置による格納アドレスの比較処理が容易となる。   In particular, according to the data processing method of the seventh invention, the third and fourth storage units accessible by the processing device are provided, and each storage address of the plurality of payloads is stored in the third storage unit. And the storage address of the specific payload is stored in the fourth storage unit. Accordingly, referring to the third and fourth storage units makes it easy to compare the storage addresses by the processing device.

特に第8の発明に係るデータ処理方法によれば、第2の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される。従って、処理装置は、特定のペイロードの格納アドレスを第2の記憶部に通知することによって、特定のペイロードに対応する特定の時刻情報を、第2の記憶部から簡易かつ確実に読み出すことが可能となる。   In particular, according to the data processing method of the eighth invention, the storage address of each payload corresponding to each header is stored in the second storage unit in association with each time information. Therefore, the processing device can easily and reliably read out the specific time information corresponding to the specific payload from the second storage unit by notifying the storage address of the specific payload to the second storage unit. It becomes.

特に第9の発明に係るデータ処理方法によれば、第4の記憶部には、シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスが、特定のペイロードの格納アドレスとして格納される。従って、ステップ(F)においては、第4の記憶部に格納されている格納アドレスからESの処理を開始することにより、シーケンスヘッダに続くピクチャヘッダのデコード処理を適切に開始することが可能となる。   In particular, according to the data processing method of the ninth invention, the fourth storage unit stores the start address in which the picture header following the sequence header is stored as the storage address of the specific payload. Accordingly, in step (F), it is possible to appropriately start the decoding process of the picture header following the sequence header by starting the ES process from the storage address stored in the fourth storage unit. .

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the element which attached | subjected the same code | symbol in different drawing shall show the same or corresponding element.

図1は、本発明の実施の形態に係るデータ処理システム1の構成を示すブロック図である。本実施の形態に係るデータ処理システム1は、例えば、MPEG−2のシステムデコーダにおけるビデオデコーダに適用することができる。但し、本発明の適用対象はこれに限定されない。図1に示すように、本実施の形態に係るデータ処理システム1は、PES(Packetized Elementary Stream)デコーダ2、ES(Elementary Stream)デコーダ3、記憶装置4、及びCPU5を備えて構成されている。CPU5は、図示しないバスを介して、記憶装置4及びESデコーダ3にそれぞれ接続されている。   FIG. 1 is a block diagram showing a configuration of a data processing system 1 according to an embodiment of the present invention. The data processing system 1 according to the present embodiment can be applied to a video decoder in an MPEG-2 system decoder, for example. However, the application target of the present invention is not limited to this. As shown in FIG. 1, a data processing system 1 according to the present embodiment includes a PES (Packetized Elementary Stream) decoder 2, an ES (Elementary Stream) decoder 3, a storage device 4, and a CPU 5. The CPU 5 is connected to the storage device 4 and the ES decoder 3 via a bus (not shown).

記憶装置4は、バッファ6、バッファ7、レジスタ8、及びレジスタ9を備えて構成されている。例えば、DRAMのメモリ空間の一部をバッファ6として割り当て、他の一部をバッファ7として割り当てることが可能である。バッファ6,7は、それぞれ所定の記憶容量を有するリングバッファとして機能する。   The storage device 4 includes a buffer 6, a buffer 7, a register 8, and a register 9. For example, it is possible to allocate a part of the DRAM memory space as the buffer 6 and the other part as the buffer 7. The buffers 6 and 7 each function as a ring buffer having a predetermined storage capacity.

図1に示した例では、バッファ6は、PESデコーダ2及びCPU5によってアクセス可能であり、バッファ7は、PESデコーダ2及びESデコーダ3によってアクセス可能である。また、レジスタ8は、PESデコーダ2及びCPU5によってアクセス可能であり、レジスタ9は、ESデコーダ3及びCPU5によってアクセス可能である。   In the example shown in FIG. 1, the buffer 6 is accessible by the PES decoder 2 and the CPU 5, and the buffer 7 is accessible by the PES decoder 2 and the ES decoder 3. The register 8 can be accessed by the PES decoder 2 and the CPU 5, and the register 9 can be accessed by the ES decoder 3 and the CPU 5.

図2は、PESデコーダ2における処理の流れを示すフローチャートである。図3は、ESデコーダ3における処理の流れを示すフローチャートである。図4は、CPU5における処理の流れを示すフローチャートである。以下、図1〜4を参照して、本実施の形態に係るデータ処理システム1の動作について説明する。   FIG. 2 is a flowchart showing the flow of processing in the PES decoder 2. FIG. 3 is a flowchart showing the flow of processing in the ES decoder 3. FIG. 4 is a flowchart showing the flow of processing in the CPU 5. Hereinafter, the operation of the data processing system 1 according to the present embodiment will be described with reference to FIGS.

まず、図2のステップSP101において、PESデコーダ2は、前段の処理装置からデータS1として送られてきたPESを、ヘッダHとペイロードPとに分離する。ここで、データ処理システム1がMPEG−2のシステムデコーダにおけるビデオデコーダに適用される場合は、上記の前段の処理装置とは、MPEG−2のTS(Transport Stream)を、ビデオデータを伝送するPESと、オーディオデータを伝送するPESと、その他のデータを伝送するPESとに分離するためのデマルチプレクサに相当する。   First, in step SP101 of FIG. 2, the PES decoder 2 separates the PES sent as data S1 from the preceding processing apparatus into a header H and a payload P. Here, when the data processing system 1 is applied to a video decoder in an MPEG-2 system decoder, the above-mentioned processing device is a PES that transmits MPEG-2 TS (Transport Stream) and transmits video data. And a demultiplexer for separating the PES for transmitting audio data and the PES for transmitting other data.

図5は、PESの構造を示す図である。PESはヘッダHとペイロードPとを有している。ヘッダには、PTS(Presentation Time Stamp:提示時刻情報)又はDTS(Decoding Time Stamp:デコード時刻情報)等の時刻情報Tが含まれている。ペイロードPには、ESが含まれている。データ処理システム1がMPEG−2のシステムデコーダにおけるビデオデコーダに適用される場合、ESは、例えば、符号化されたビデオデータである。あるいは、シーケンスの開始点を示すヘッダであるシーケンスヘッダが、ESとしてペイロードPに含まれる場合もある。このようなPESにおいては、シーケンスヘッダの後には、Iピクチャ(Intra-Picture)のピクチャヘッダが存在する。   FIG. 5 is a diagram showing the structure of the PES. The PES has a header H and a payload P. The header includes time information T such as PTS (Presentation Time Stamp: presentation time information) or DTS (Decoding Time Stamp: decoding time information). The payload P includes ES. When the data processing system 1 is applied to a video decoder in an MPEG-2 system decoder, the ES is, for example, encoded video data. Or the sequence header which is a header which shows the starting point of a sequence may be contained in the payload P as ES. In such a PES, a picture header of an I picture (Intra-Picture) exists after the sequence header.

次に、図2のステップSP102において、PESデコーダ2は、ステップSP101で分離したヘッダHから、時刻情報Tを抽出する。   Next, in step SP102 of FIG. 2, the PES decoder 2 extracts time information T from the header H separated in step SP101.

次に、図2のステップSP103において、PESデコーダ2は、ステップSP101で分離したペイロードPを、データS2としてバッファ7に送信し、そのペイロードPをバッファ7に格納する。なお、ステップSP103は、ステップSP102よりも前に実行しても良く、あるいはステップSP102と並行して実行しても良い。   Next, in step SP103 of FIG. 2, the PES decoder 2 transmits the payload P separated in step SP101 to the buffer 7 as data S2, and stores the payload P in the buffer 7. Step SP103 may be executed before step SP102, or may be executed in parallel with step SP102.

図6は、バッファ7の一例を示す図である。図6に示した例では、バッファ7には、ペイロードP1〜P8の、合計8個のペイロードPが格納されている。以下の説明では、ペイロードP1が最も古く、ペイロードP8が最も新しいと仮定する。ペイロードP1〜P8は、アドレスを連続させてバッファ7内に格納されている。例えば、ペイロードP1は「100」番地から「199」番地までに格納されており、続くペイロードP2は、「199」番地に連続する「200」番地から、「299」番地までに格納されている。   FIG. 6 is a diagram illustrating an example of the buffer 7. In the example illustrated in FIG. 6, the buffer 7 stores a total of eight payloads P, ie, payloads P1 to P8. In the following description, it is assumed that the payload P1 is the oldest and the payload P8 is the newest. Payloads P1 to P8 are stored in the buffer 7 with consecutive addresses. For example, the payload P1 is stored from the address “100” to the address “199”, and the subsequent payload P2 is stored from the address “200” continuous to the address “199” to the address “299”.

次に、図2のステップSP104において、PESデコーダ2は、ステップSP102で抽出した時刻情報Tと、ステップSP103でバッファ7に格納したペイロードPの格納アドレスAとを、データS3としてバッファ6に送信し、その時刻情報Tと格納アドレスAとを互いに関連付けてバッファ6に格納する。例えば、今回のペイロードPを格納したバッファ7の最終番地と、前回のペイロードPを格納したバッファ7の最終番地とが、格納アドレスAとして設定される。   Next, in step SP104 of FIG. 2, the PES decoder 2 transmits the time information T extracted in step SP102 and the storage address A of the payload P stored in the buffer 7 in step SP103 to the buffer 6 as data S3. The time information T and the storage address A are associated with each other and stored in the buffer 6. For example, the final address of the buffer 7 storing the current payload P and the final address of the buffer 7 storing the previous payload P are set as the storage address A.

図7は、図6に対応させてバッファ6の一例を示す図である。一例として、図6に示したペイロードP4が今回バッファ7に格納されたペイロードPである場合、今回のペイロードP4に対応する時刻情報T4と、今回のペイロードP4を格納したバッファ7の最終番地である「499」番地と、前回のペイロードP3を格納したバッファ7の最終番地である「399」番地とが、バッファ6内に格納される。他の例として、図6に示したペイロードP8が今回バッファ7に格納されたペイロードPである場合、今回のペイロードP8に対応する時刻情報T8と、今回のペイロードP8を格納したバッファ7の最終番地である「899」番地と、前回のペイロードP7を格納したバッファ7の最終番地である「799」番地とが、バッファ6内に格納される。   FIG. 7 is a diagram showing an example of the buffer 6 corresponding to FIG. As an example, when the payload P4 shown in FIG. 6 is the payload P stored in the current buffer 7, it is time information T4 corresponding to the current payload P4 and the last address of the buffer 7 storing the current payload P4. The address “499” and the address “399” which is the final address of the buffer 7 storing the previous payload P3 are stored in the buffer 6. As another example, when the payload P8 shown in FIG. 6 is the payload P stored in the current buffer 7, the time information T8 corresponding to the current payload P8 and the final address of the buffer 7 storing the current payload P8 are shown. “899” address and “799” address which is the last address of the buffer 7 storing the previous payload P7 are stored in the buffer 6.

次に、図2のステップSP105において、PESデコーダ2は、ステップSP104でバッファ6に格納した格納アドレスAを、データS4としてレジスタ8に送信し、その格納アドレスAをレジスタ8に格納する。なお、ステップSP105は、ステップSP104よりも前に実行しても良く、あるいはステップSP104と並行して実行しても良い。   Next, in step SP105 of FIG. 2, the PES decoder 2 transmits the storage address A stored in the buffer 6 in step SP104 to the register 8 as data S4, and stores the storage address A in the register 8. Step SP105 may be executed before step SP104, or may be executed in parallel with step SP104.

図8は、図6,7に対応させてレジスタ8の一例を示す図である。図7に示したバッファ6の格納データから時刻情報T1〜T8を削除した、格納アドレスAのみに関するデータが、レジスタ8に格納されている。例えば、レジスタ8の3行目の格納アドレスAである「299,399」は、バッファ6の3行目の格納データ内の格納アドレスAである「299,399」と同一であり、また、レジスタ8の7行目の格納アドレスAである「699,799」は、バッファ6の7行目の格納データ内の格納アドレスAである「699,799」と同一である。   FIG. 8 is a diagram showing an example of the register 8 corresponding to FIGS. Data relating to only the storage address A obtained by deleting the time information T1 to T8 from the stored data in the buffer 6 shown in FIG. For example, “299,399” which is the storage address A of the third row of the register 8 is the same as “299,399” which is the storage address A in the storage data of the third row of the buffer 6, and the register “699,799” which is the storage address A of the seventh row of 8 is the same as “699,799” which is the storage address A in the storage data of the seventh row of the buffer 6.

次に、図3のステップSP201において、ESデコーダ3は、バッファ7内に格納されている複数のペイロードP1〜P8の中から、シーケンスヘッダを含むペイロードPを探索する。シーケンスヘッダは、シーケンスの開始点を示すヘッダであり、固有のID番号が付されている。ESデコーダ3は、その固有のID番号をバッファ7内で探索することによって、シーケンスヘッダを含むペイロードPを探索する。   Next, in step SP201 in FIG. 3, the ES decoder 3 searches for the payload P including the sequence header from the plurality of payloads P1 to P8 stored in the buffer 7. The sequence header is a header indicating the start point of the sequence, and is given a unique ID number. The ES decoder 3 searches for the payload P including the sequence header by searching for the unique ID number in the buffer 7.

次に、図3のステップSP202において、ESデコーダ3は、シーケンスヘッダを含むペイロードPが発見されたか否かを判定し、発見されない場合(つまりステップSP202における判定の結果が「NO」である場合)は、ステップSP201に戻る。   Next, in step SP202 of FIG. 3, the ES decoder 3 determines whether or not the payload P including the sequence header has been found, and if not found (that is, if the result of the determination in step SP202 is “NO”). Returns to step SP201.

一方、シーケンスヘッダを含むペイロードPが発見された場合(つまりステップSP202における判定の結果が「YES」である場合)は、次に、図3のステップSP203において、ESデコーダ3は、シーケンスヘッダを含むペイロードPの中から、シーケンスヘッダに続くIピクチャのピクチャヘッダを特定する。次に、ESデコーダ3は、そのピクチャヘッダが格納されているバッファ7内の格納アドレスを割り出す。次に、ESデコーダ3は、その格納アドレスの先頭アドレスである格納アドレスBを、データS5としてレジスタ9に送信し、その格納アドレスBをレジスタ9に格納する。   On the other hand, if the payload P including the sequence header is found (that is, if the result of determination in step SP202 is “YES”), then in step SP203 of FIG. 3, the ES decoder 3 includes the sequence header. From the payload P, the picture header of the I picture following the sequence header is specified. Next, the ES decoder 3 determines the storage address in the buffer 7 in which the picture header is stored. Next, the ES decoder 3 transmits the storage address B, which is the head address of the storage address, to the register 9 as data S5, and stores the storage address B in the register 9.

図9は、レジスタ9の一例を示す図である。図9では、シーケンスヘッダを含むペイロードPが図6に示したペイロードP3であり、かつ、Iピクチャのピクチャヘッダの格納アドレスBが「350」番地である場合の例を示している。   FIG. 9 is a diagram illustrating an example of the register 9. FIG. 9 shows an example in which the payload P including the sequence header is the payload P3 shown in FIG. 6 and the storage address B of the picture header of the I picture is “350”.

次に、図3のステップSP204において、ESデコーダ3は、格納アドレスBをレジスタ9に格納した旨を、データS6としてCPU5に通知する。   Next, in step SP204 in FIG. 3, the ES decoder 3 notifies the CPU 5 as data S6 that the storage address B has been stored in the register 9.

次に、図4に示したステップSP301において、CPU5は、レジスタ8,9を参照し、レジスタ8に格納されている複数の格納アドレスAの中から、レジスタ9に格納されている格納アドレスBに対応する格納アドレスを探索する。具体的に、CPU5は、格納アドレスBを挟む二つの格納アドレスが規定されている格納アドレスAを探索する。この例では、格納アドレスBが「350」番地であるため、「350」番地を挟む二つの格納アドレス「299,399」が規定されている格納アドレスA(レジスタ8の3行目の格納アドレス)が、格納アドレスBに対応する格納アドレスAとして特定される。   Next, in step SP301 shown in FIG. 4, the CPU 5 refers to the registers 8 and 9 and changes the storage address A stored in the register 9 from the plurality of storage addresses A stored in the register 8. Search for the corresponding storage address. Specifically, the CPU 5 searches for the storage address A in which two storage addresses sandwiching the storage address B are defined. In this example, since storage address B is “350”, storage address A (storage address in the third row of register 8) in which two storage addresses “299, 399” sandwiching “350” are defined. Is specified as the storage address A corresponding to the storage address B.

次に、図4に示したステップSP302において、CPU5は、ステップSP301で特定した格納アドレスAを、データS7としてバッファ6に送信する。この例では、「299,399」なる格納アドレスAが、CPU5からバッファ6に送信される。   Next, in step SP302 shown in FIG. 4, the CPU 5 transmits the storage address A specified in step SP301 to the buffer 6 as data S7. In this example, the storage address A “299, 399” is transmitted from the CPU 5 to the buffer 6.

次に、図4に示したステップSP303において、CPU5から受信した格納アドレスAに対応する時刻情報Tがバッファ6から読み出され、その時刻情報TがデータS8としてCPU5に送信され、CPU5はそのデータS8を受信する。この例では、「299,399」なる格納アドレスAに対応する時刻情報T3が、バッファ6からCPU5に送信される。   Next, in step SP303 shown in FIG. 4, the time information T corresponding to the storage address A received from the CPU 5 is read from the buffer 6, and the time information T is transmitted to the CPU 5 as data S8. S8 is received. In this example, time information T 3 corresponding to the storage address A “299, 399” is transmitted from the buffer 6 to the CPU 5.

次に、図4に示したステップSP304において、CPU5は、ステップSP303においてバッファ6から受信した時刻情報Tを、データS9としてESデコーダ3に送信する。この例では、CPU5は、時刻情報T3をESデコーダ3に送信する。   Next, in step SP304 shown in FIG. 4, the CPU 5 transmits the time information T received from the buffer 6 in step SP303 to the ES decoder 3 as data S9. In this example, the CPU 5 transmits time information T3 to the ES decoder 3.

次に、図3に示したステップSP205において、ESデコーダ3は、ステップSP304においてCPU5から送信された時刻情報Tを受信する。この例では、ESデコーダ3は、CPU5から送信された時刻情報T3を受信する。   Next, in step SP205 shown in FIG. 3, the ES decoder 3 receives the time information T transmitted from the CPU 5 in step SP304. In this example, the ES decoder 3 receives time information T3 transmitted from the CPU 5.

次に、図3に示したステップSP206において、ESデコーダ3は、ステップSP205で受信した時刻情報T(この例では時刻情報T3)に基づいて、ESのデコード処理を実行する。ここで、ESデコーダ3は、レジスタ9に格納されている格納アドレスBからデコード処理を開始することにより、Iピクチャのピクチャヘッダから適切にデコード処理を実行することができる。   Next, in step SP206 shown in FIG. 3, the ES decoder 3 executes ES decoding processing based on the time information T (time information T3 in this example) received in step SP205. Here, the ES decoder 3 can appropriately execute the decoding process from the picture header of the I picture by starting the decoding process from the storage address B stored in the register 9.

このように本実施の形態に係るデータ処理システム1によれば、CPU5によるソフトウェア処理と、PESデコーダ2、ESデコーダ3、バッファ6,7、及びレジスタ8,9によるハードウェア機能との協働によって、PES及びESのデコード機能を実現することができる。そのため、全ての機能をハードウェアによって構築する場合と比較すると、デコーダ装置の回路規模を削減することが可能となる。   As described above, according to the data processing system 1 according to the present embodiment, the software processing by the CPU 5 and the hardware functions by the PES decoder 2, ES decoder 3, buffers 6 and 7, and registers 8 and 9 are cooperated. , PES and ES decoding functions can be realized. Therefore, the circuit scale of the decoder device can be reduced as compared with the case where all functions are constructed by hardware.

また、CPU5によってアクセス可能なレジスタ8,9が設けられており、レジスタ8には、複数のペイロードP1〜P8の各々の格納アドレスAが格納され、レジスタ9には、シーケンスヘッダを含むペイロードP3の格納アドレスBが格納される。従って、レジスタ8,9を参照することにより、CPU5による格納アドレスA,Bの比較処理が容易となる。   Also, registers 8 and 9 accessible by the CPU 5 are provided. The register 8 stores the storage addresses A of the plurality of payloads P1 to P8. The register 9 stores the payload P3 including the sequence header. A storage address B is stored. Therefore, by referring to the registers 8 and 9, the CPU 5 can easily compare the storage addresses A and B.

また、バッファ6には、各々のヘッダHに対応する各々のペイロードPの格納アドレスAが、各々の時刻情報Tに関連付けられて格納される。従って、CPU5は、シーケンスヘッダを含むペイロードP3の格納アドレスA(「299,399」)をバッファ6に通知することによって、シーケンスヘッダを含むペイロードP3に対応する時刻情報T3を、バッファ6から簡易かつ確実に読み出すことが可能となる。   In the buffer 6, the storage address A of each payload P corresponding to each header H is stored in association with each time information T. Therefore, the CPU 5 notifies the buffer 6 of the storage address A (“299, 399”) of the payload P3 including the sequence header to the buffer 6 so that the time information T3 corresponding to the payload P3 including the sequence header can be simply and from the buffer 6. It is possible to read the data reliably.

しかも、バッファ6には、ヘッダH自身が格納されるのではなく、ヘッダHから抽出された時刻情報Tと、時刻情報Tに関連付けられた格納アドレスAとが格納される。従って、シーケンスヘッダを含むペイロードP3に対応する時刻情報T3をバッファ6内で探索する際に、探索処理の負荷が低減するため、探索所要時間の短縮を図ることができる。   Moreover, the buffer 6 does not store the header H itself, but stores time information T extracted from the header H and a storage address A associated with the time information T. Therefore, when searching for the time information T3 corresponding to the payload P3 including the sequence header in the buffer 6, the load of the search process is reduced, so that the time required for the search can be shortened.

また、レジスタ9には、シーケンスヘッダに続くIピクチャのピクチャヘッダが格納される先頭アドレスが、格納アドレスBとして格納される。従って、ESデコーダ3は、レジスタ9に格納されている格納アドレスBからESのデコード処理を開始することにより、シーケンスヘッダに続くIピクチャのピクチャヘッダのデコード処理を適切に開始することが可能となる。   In the register 9, the head address where the picture header of the I picture following the sequence header is stored is stored as the storage address B. Therefore, the ES decoder 3 can appropriately start the decoding process of the picture header of the I picture following the sequence header by starting the decoding process of the ES from the storage address B stored in the register 9. .

さらに、CPU5がバッファ6にアクセス可能であるため、図12に示した構成のようにCPUがバッファ103にアクセスできない構成と比較すると、CPU5を用いたソフトウェア処理によるデバッグ作業が容易となる。   Furthermore, since the CPU 5 can access the buffer 6, debugging work by software processing using the CPU 5 becomes easier as compared with the configuration in which the CPU cannot access the buffer 103 as shown in FIG. 12.

また、PESデコーダ2とESデコーダ3との間では、記憶装置4及びCPU5を介した間接的なデータ通信が行われ、PESデコーダ2からESデコーダ3への直接的なデータ通信が行われない。そのため、PESデコーダ2のIPとESデコーダ3のIPとが互いに異なっていても、両者間の通信をソフトウェア処理によって実現することが可能となる。   Further, indirect data communication is performed between the PES decoder 2 and the ES decoder 3 via the storage device 4 and the CPU 5, and direct data communication from the PES decoder 2 to the ES decoder 3 is not performed. Therefore, even if the IP of the PES decoder 2 and the IP of the ES decoder 3 are different from each other, communication between the two can be realized by software processing.

以下、本実施の形態の変形例について説明する。   Hereinafter, modifications of the present embodiment will be described.

図10は、第1の変形例を示すブロック図である。図1に示した例では、時刻情報T及び格納アドレスAの双方が、PESデコーダ2によってバッファ6に格納された。これに対し、図10に示した第1の変形例では、PESデコーダ2は時刻情報TのみをデータS3Tとしてバッファ6に格納し、格納アドレスAは、レジスタ8を参照することによってCPU5がバッファ6に格納する。   FIG. 10 is a block diagram showing a first modification. In the example shown in FIG. 1, both the time information T and the storage address A are stored in the buffer 6 by the PES decoder 2. On the other hand, in the first modification shown in FIG. 10, the PES decoder 2 stores only the time information T as data S3T in the buffer 6, and the storage address A refers to the register 8 so that the CPU 5 To store.

図11は、第2の変形例を示すブロック図である。図11に示した例では、バッファ6は、CPU5によってのみアクセス可能である。図1に示した例では、PESデコーダ2によって、時刻情報T及び格納アドレスAがバッファ6に格納された。これに対し、図11に示した第2の変形例では、PESデコーダ2は時刻情報T及び格納アドレスAをレジスタ8に格納し、レジスタ8を参照することによって、CPU5が、時刻情報T及び格納アドレスAをバッファ6に格納する。   FIG. 11 is a block diagram showing a second modification. In the example shown in FIG. 11, the buffer 6 can be accessed only by the CPU 5. In the example shown in FIG. 1, the time information T and the storage address A are stored in the buffer 6 by the PES decoder 2. On the other hand, in the second modification shown in FIG. 11, the PES decoder 2 stores the time information T and the storage address A in the register 8, and by referring to the register 8, the CPU 5 stores the time information T and the storage address A. Address A is stored in buffer 6.

図10,11に示した第1及び第2の変形例によっても、上記実施の形態と同様の効果を得ることができる。   Also by the first and second modifications shown in FIGS. 10 and 11, the same effects as those of the above embodiment can be obtained.

本発明の実施の形態に係るデータ処理システムの構成を示すブロック図である。It is a block diagram which shows the structure of the data processing system which concerns on embodiment of this invention. PESデコーダにおける処理の流れを示すフローチャートである。It is a flowchart which shows the flow of the process in a PES decoder. ESデコーダにおける処理の流れを示すフローチャートである。It is a flowchart which shows the flow of the process in ES decoder. CPUにおける処理の流れを示すフローチャートである。It is a flowchart which shows the flow of the process in CPU. PESの構造を示す図である。It is a figure which shows the structure of PES. バッファの一例を示す図である。It is a figure which shows an example of a buffer. 図6に対応させてバッファの一例を示す図である。It is a figure which shows an example of a buffer corresponding to FIG. 図6,7に対応させてレジスタの一例を示す図である。It is a figure which shows an example of a register corresponding to FIG. レジスタの一例を示す図である。It is a figure which shows an example of a register | resistor. 第1の変形例を示すブロック図である。It is a block diagram which shows a 1st modification. 第2の変形例を示すブロック図である。It is a block diagram which shows the 2nd modification. ビデオデコーダの構成を示すブロック図である。It is a block diagram which shows the structure of a video decoder.

符号の説明Explanation of symbols

1 データ処理システム
2 PESデコーダ
3 ESデコーダ
4 記憶装置
5 CPU
6,7 バッファ
8,9 レジスタ
1 Data Processing System 2 PES Decoder 3 ES Decoder 4 Storage Device 5 CPU
6,7 buffer 8,9 registers

Claims (9)

処理装置と、
PES(Packetized Elementary Stream)を処理する第1の処理部と、
ES(Elementary Stream)を処理する第2の処理部と、
前記第1の処理部及び前記第2の処理部によってアクセス可能な、第1の記憶部と、
前記処理装置によってアクセス可能な第2の記憶部と
を備え、
前記第1の処理部は、複数のPESの各々のペイロードを前記第1の記憶部に格納し、
前記第2の記憶部には、複数のPESの各々のヘッダ内の時刻情報が格納され、
前記第2の処理部は、前記第1の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索し、
前記処理装置は、前記第2の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索し、
前記第2の処理部は、前記特定の時刻情報に基づいてESの処理を実行する、データ処理システム。
A processing device;
A first processing unit that processes a PES (Packetized Elementary Stream);
A second processing unit for processing an ES (Elementary Stream);
A first storage unit accessible by the first processing unit and the second processing unit;
A second storage unit accessible by the processing device,
The first processing unit stores the payload of each of a plurality of PESs in the first storage unit,
The second storage unit stores time information in each header of the plurality of PESs,
The second processing unit searches for a specific payload including specific information indicating a start point of a sequence from a plurality of payloads stored in the first storage unit,
The processing device searches for specific time information corresponding to the specific payload from a plurality of time information stored in the second storage unit,
The data processing system, wherein the second processing unit executes ES processing based on the specific time information.
前記第1の処理部及び前記処理装置によってアクセス可能な、第3の記憶部と、
前記第2の処理部及び前記処理装置によってアクセス可能な、第4の記憶部と
をさらに備え、
前記第1の処理部は、複数のペイロードの各々の格納アドレスを前記第3の記憶部に格納し、
前記第2の処理部は、前記特定のペイロードの格納アドレスを前記第4の記憶部に格納し、
前記処理装置は、前記第3の記憶部に格納されている複数の格納アドレスと、前記第4の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報を探索する、請求項1に記載のデータ処理システム。
A third storage unit accessible by the first processing unit and the processing device;
A fourth storage unit accessible by the second processing unit and the processing device;
The first processing unit stores a storage address of each of a plurality of payloads in the third storage unit,
The second processing unit stores a storage address of the specific payload in the fourth storage unit,
The processing device searches for the specific time information based on a plurality of storage addresses stored in the third storage unit and a storage address stored in the fourth storage unit. Item 4. The data processing system according to Item 1.
前記第2の記憶部には、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて格納される、請求項2に記載のデータ処理システム。   The data processing system according to claim 2, wherein a storage address of each payload corresponding to each header is stored in the second storage unit in association with each time information. 前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、
前記第4の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスである、請求項2又は3に記載のデータ処理システム。
The specific information indicating the starting point of the sequence is a sequence header,
4. The data processing system according to claim 2, wherein the storage address stored in the fourth storage unit is a head address in which a picture header following the sequence header is stored. 5.
前記処理装置はCPUである、請求項1〜4のいずれか一つに記載のデータ処理システム。   The data processing system according to claim 1, wherein the processing device is a CPU. (A)PES(Packetized Elementary Stream)をヘッダとペイロードとに分離するステップと、
(B)複数のPESの各々のペイロードを、第1の記憶部に格納するステップと、
(C)複数のPESの各々のヘッダ内の時刻情報を、第2の記憶部に格納するステップと、
(D)前記第1の記憶部に格納されている複数のペイロードの中から、シーケンスの開始点を示す特定の情報を含む特定のペイロードを探索するステップと、
(E)前記第2の記憶部に格納されている複数の時刻情報の中から、前記特定のペイロードに対応する特定の時刻情報を探索するステップと、
(F)前記特定の時刻情報に基づいてES(Elementary Stream)の処理を実行するステップと
を備える、データ処理方法。
(A) separating a PES (Packetized Elementary Stream) into a header and a payload;
(B) storing the payload of each of the plurality of PESs in the first storage unit;
(C) storing time information in each header of the plurality of PESs in the second storage unit;
(D) searching for a specific payload including specific information indicating a start point of a sequence from a plurality of payloads stored in the first storage unit;
(E) searching for specific time information corresponding to the specific payload from a plurality of time information stored in the second storage unit;
(F) A data processing method comprising: executing an ES (Elementary Stream) process based on the specific time information.
(G)複数のペイロードの各々の格納アドレスを第3の記憶部に格納するステップと、
(H)前記特定のペイロードの格納アドレスを第4の記憶部に格納するステップと
をさらに備え、
前記ステップ(E)においては、前記第3の記憶部に格納されている複数の格納アドレスと、前記第4の記憶部に格納されている格納アドレスとに基づいて、前記特定の時刻情報が探索される、請求項6に記載のデータ処理方法。
(G) storing a storage address of each of the plurality of payloads in the third storage unit;
(H) storing the storage address of the specific payload in a fourth storage unit,
In the step (E), the specific time information is searched based on a plurality of storage addresses stored in the third storage unit and a storage address stored in the fourth storage unit. The data processing method according to claim 6.
前記ステップ(C)においては、各々のヘッダに対応する各々のペイロードの格納アドレスが、各々の時刻情報に関連付けられて前記第2の記憶部に格納される、請求項7に記載のデータ処理方法。   8. The data processing method according to claim 7, wherein in step (C), the storage address of each payload corresponding to each header is stored in the second storage unit in association with each time information. . 前記シーケンスの開始点を示す特定の情報は、シーケンスヘッダであり、
前記ステップ(H)において前記第4の記憶部に格納される格納アドレスは、前記シーケンスヘッダに続くピクチャヘッダが格納される先頭アドレスである、請求項7又は8に記載のデータ処理方法。
The specific information indicating the starting point of the sequence is a sequence header,
9. The data processing method according to claim 7, wherein the storage address stored in the fourth storage unit in the step (H) is a head address in which a picture header following the sequence header is stored.
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