JP5105721B2 - Method with three masks to construct the final hard mask used to etch the fin fin silicon fins - Google Patents
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Description
本開示は、シリコンフィンをエッチングするために用いられる最終ハードマスク、ソース/ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非FinFETデバイスのシリコンメサを構築するための3つのマスクによる方法を用いる、フィン型電界効果トランジスタ(FinFET)を製造する方法を提示する。 The present disclosure uses a three-mask method to build a silicon mesa for a non-FinFET device such as a final hard mask, source / drain silicon regions, and resistors, diodes, and capacitors used to etch silicon fins. A method of manufacturing a fin field effect transistor (FinFET) is presented.
トランジスタのサイズを小さくする必要性が継続しているため、新規な小さい種類のトランジスタが創生されている。トランジスタ技術における1つの最近の進歩は、FinFETとして知られるフィン型電界効果トランジスタの導入である。引用によりここに組み入れられる(Hue他に付与された特許文献1)(以下「Hu」)は、中心に沿ってチャネルを有する中心フィンを含み、ソース及びドレインをフィン構造体の端部に有するFinFET構造体を開示する。ゲート導体がチャネル部分をカバーする。 Because of the continuing need to reduce transistor size, new small types of transistors have been created. One recent advance in transistor technology is the introduction of fin-type field effect transistors known as FinFETs. (US Pat. No. 6,069,069 to Hue et al.) Incorporated herein by reference (hereinafter “Hu”) includes a central fin having a channel along the center and a FinFET having a source and drain at the ends of the fin structure. A structure is disclosed. A gate conductor covers the channel portion.
FinFET構造体は、トランジスタをベースとするデバイスのサイズを減少させるが、継続して、FinFET、及び該FinFETを製造する方法を改善することは重要である。以下に述べられる本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク、FinFETのソース/ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非FinFETのシリコンメサを構築するための3つのマスクによる方法を用いる。 Although FinFET structures reduce the size of transistor-based devices, it is important to continue to improve FinFETs and methods of manufacturing the FinFETs. The present invention described below includes a final hard mask used to etch silicon fins, a FinFET source / drain silicon region, and three masks for building non-FinFET silicon mesas such as resistors, diodes, and capacitors. The method according to is used.
本開示は、マンドレルを積層構造体の上に形成することにより開始される、フィン型電界効果トランジスタ(FinFET)を製造するための方法を提示する。積層構造体は、基板と、該基板の上のシリコン層と、該シリコン層の上のハードマスクとを含む。次に、本発明は、マンドレルの周囲に側壁スペーサを形成し、次いで該マンドレルを除去して、自立型の側壁スペーサを所定の位置に残す。次いで本発明は、幾つかのパターン形成されたマスクを使用して、側壁スペーサの選択されたセグメントのすべてを除去する。 The present disclosure presents a method for manufacturing a fin-type field effect transistor (FinFET) that begins by forming a mandrel on a laminated structure. The stacked structure includes a substrate, a silicon layer on the substrate, and a hard mask on the silicon layer. The present invention then forms a sidewall spacer around the mandrel and then removes the mandrel, leaving the free-standing sidewall spacer in place. The present invention then uses several patterned masks to remove all selected segments of the sidewall spacer.
次に、本発明は、フォトマスクを用いて、残りの側壁スペーサ部分の上にボックス形状構造体を形成し、残りの側壁スペーサのセグメントが該ボックス形状構造体を連結して、修正H字形状構造体がハードマスクの上に生成されるようにする。ボックス形状構造体を形成するこの工程は、修正H字形状構造体とは別に、位置合わせマークを積層構造体に形成することを含む。 Next, the present invention uses a photomask to form a box-shaped structure on the remaining sidewall spacer portion, and the remaining sidewall spacer segments connect the box-shaped structure to form a modified H-shape. A structure is generated on the hard mask. This step of forming the box-shaped structure includes forming alignment marks in the laminated structure separately from the modified H-shaped structure.
次いで、本発明は、修正H字形状構造体のパターンをハードマスクに転写し、後で該修正H字形状構造体を除去する。これに続いて、本発明は、ハードマスクを用いて、修正H字形状構造体のパターンをシリコン層に転写し、該シリコン層の一部が、フィンにより連結された2つの対向するボックス形状構造体を含む修正H字形状構造体を得るようにする。 Next, the present invention transfers the pattern of the modified H-shaped structure to the hard mask, and later removes the modified H-shaped structure. Following this, the present invention uses a hard mask to transfer the pattern of the modified H-shaped structure to the silicon layer, and two opposing box-shaped structures, some of which are connected by fins A modified H-shaped structure including a body is obtained.
次に、本発明は、犠牲酸化物を、シリコン層の修正H字形状構造体上に成長させ、不純物を該シリコン層のフィンに注入して、チャネル領域におけるしきい電圧値を調整する。次いで、犠牲酸化物が除去されて、ゲート酸化物がシリコン層のフィンの上に形成/成長される。 Next, the present invention grows a sacrificial oxide on the modified H-shaped structure of the silicon layer and implants impurities into the fin of the silicon layer to adjust the threshold voltage value in the channel region. The sacrificial oxide is then removed and a gate oxide is formed / grown over the silicon layer fins.
その後で、本発明は、ゲート導体をシリコン層のボックス形状構造体の間に形成する。ゲート導体はフィンと交差する。ゲート導体を形成するこの工程は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより生成された位置合わせマークを用いて、該ゲート導体を修正H字形状構造体に対して位置合わせする。次に、本発明はゲート側壁スペーサをゲート導体上に形成する。ゲート側壁スペーサは、ゲート導体上にのみ存在し、シリコン層の修正H字形状構造体上に存在することはない。次いで、本発明の方法は、付加的なシリコンをシリコン層の修正H字形状構造体上に成長させる。付加的なシリコンを成長させる工程の後で、本発明は、不純物をシリコン層の修正H字形状構造体に注入して、ソース/ドレイン及び延長部並びにハロを形成する。次いで、周知の加工技術を用いて構造体を完成させ、種々のアイソレータ/絶縁体、コンタクトなどを形成する。 Thereafter, the present invention forms a gate conductor between the box-shaped structures of the silicon layer. The gate conductor intersects the fin. This step of forming the gate conductor involves using the alignment marks generated by the same photomask as used to generate the box-shaped structure, and then aligning the gate conductor to the modified H-shaped structure. Align. Next, the present invention forms gate sidewall spacers on the gate conductor. The gate sidewall spacer is present only on the gate conductor and not on the modified H-shaped structure of the silicon layer. The method of the present invention then grows additional silicon on the modified H-shaped structure of the silicon layer. After the additional silicon growth step, the present invention implants impurities into the modified H-shaped structure of the silicon layer to form the source / drain and extension and halo. The structure is then completed using known processing techniques to form various isolators / insulators, contacts, and the like.
本発明のこれら及びその他の態様及び目的は、以下の説明及び添付の図面と併せて考慮された場合により良く認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態及びその幾多の特定の詳細を示すが、例示目的に過ぎず、限定的なものではないことを理解すべきである。本発明の精神から離れることなく、多数の変更及び修正を本発明の範囲内で行うことができ、本発明は、そのようなすべての修正を含むものである。 These and other aspects and objects of the invention will be better appreciated and understood when considered in conjunction with the following description and the accompanying drawings. However, it is to be understood that the following description illustrates preferred embodiments of the invention and numerous specific details thereof, but is for the purpose of illustration only and not limitation. Many changes and modifications may be made within the scope of the present invention without departing from the spirit thereof, and the invention includes all such modifications.
本発明は、図面を参照することにより、以下の詳細な説明からより良く理解されるであろう。 The invention will be better understood from the following detailed description with reference to the drawings.
本発明、及びその種々の特徴並びに利点の詳細は、添付の図面に示され、以下の説明に詳述される非限定的な実施形態を参照することによって、より完全に説明される。図面に示される特徴は、必ずしも縮尺通りのものではない。周知の部品及び加工技術は、本発明を不必要に曖昧なものにしない程度に省かれている。ここで用いられる例は、本発明を実施することができる方法の理解を助けるため、及び当業者が本発明を実施することをさらに可能にするためのものに過ぎないことが意図されている。したがって、これらの例は、本発明の範囲を制限するものとして解釈されるべきではない。 The details of the invention and its various features and advantages are more fully described by reference to the non-limiting embodiments that are illustrated in the accompanying drawings and detailed in the following description. The features shown in the drawings are not necessarily to scale. Well-known components and processing techniques have been omitted to the extent that the present invention is not unnecessarily obscured. The examples used herein are intended only to assist in understanding the manner in which the present invention may be implemented and to further enable those skilled in the art to practice the present invention. Accordingly, these examples should not be construed as limiting the scope of the invention.
本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク、FinFETのソース/ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非FinFETデバイスのシリコンメサを構築するための3つのマスクによる方法を提供する。通常のCMOS工程に見出される配置構成を大部分は保持している位置合わせツリー及び工程が、以下に述べられる。 The present invention provides a three-mask method for building the final hardmask used to etch silicon fins, the FinFET source / drain silicon regions, and the silicon mesa of non-FinFET devices such as resistors, diodes, and capacitors. provide. An alignment tree and process that retains most of the layout found in a typical CMOS process is described below.
本開示は、マンドレル100を積層構造体の上に形成することにより開始される、フィン型電界効果トランジスタ(FinFET)を製造する方法を提示する(図1A、図1B)。このマンドレル100は、フォトレジスト、窒化ケイ素、二酸化ケイ素、ポリシリコンのようなパターン形成された材料のいずれかにより構成することができる。図において、「A」図は、構造体の平面図又は水平断面図を表わし、「B」図は、「A」図に示される構造体の線I−I’又はII−II’のいずれかに沿った断面図である。積層構造体は、基板108と、該基板108の上のシリコン層106と、該シリコン層106の上のハードマスク104(例えば、二酸化ケイ素、窒化ケイ素)とを含む。
The present disclosure presents a method of manufacturing a fin field effect transistor (FinFET), which begins by forming a
次いで、本発明は、マンドレル100の側部の周りに側壁スペーサ102を形成し、次いで該マンドレルを除去して、自立型の側壁スペーサ102を所定の位置に残す(図2A、図2B)。側壁スペーサは、二酸化ケイ素、窒化ケイ素、ポリシリコンのような形成されたスペーサ材料のいずれかにより構成することができる。図3A及び3Bに示すように、本発明は、次いで、パターン形成されたマスク300を使用して、側壁スペーサ110、112、116の選択されたセグメントのすべてを除去する。要素300はマスクを表わし、要素302は該マスクの開口部を表わしており、エッチング工程ではこの開口部を通してスペーサ110を除去する。マスク300は、フォトレジスト、窒化ケイ素、二酸化ケイ素のようなパターン形成された材料のいずれかにより構成することができる。これにより、(マスク300が除去された後の構造体を示す)図4A及び図4Bに示すように、(上から見た場合に)U字形状又はC字形状の自立型構造体がハードマスク104上に形成される。
The present invention then forms a
次に、図5A及び図5Bに示すように、本発明は、第1の側壁スペーサ110を除去した後の残りの対向する側壁スペーサ112、116の上にボックス形状構造体500を形成して、残りの側壁スペーサ114が該ボックス形状構造体500を連結し、修正H字形状構造体504がハードマスク104上に生成されるようにする。マスク500は、フォトレジスト、窒化ケイ素、二酸化ケイ素のようなパターン形成された材料のいずれかにより構成することができる。この構造体は、残りのフィン114が、対向するボックス形状構造体500の長さ方向中央位置にないため、「修正」H字形状構造体504と呼ばれる。ボックス形状構造体500を形成するこの工程は、修正H字形状構造体504とは別に、位置合わせマーク502を積層構造体に形成することを含む。位置合わせマーク502は、ボックス形状構造体500を定めるために用いられたマスクによって定められる形状である。これらのマーク502は、ハードマスク材料104に転写されて、後で、シリコンの領域106をパターン形成するために用いられる。これらのマーク502は、後続の工程において、ゲート導体をパターン形成するための光学的露光工具を位置合わせするために用いられ、これによって、ボックス形状構造体に対するゲートの最適な重ね合わせ(最小の重ね合わせ誤差)が達成されることを確実にする。マーク502は、H字形状構造体500から非常に遠いため、「B」図には示されていない。
Next, as shown in FIGS. 5A and 5B, the present invention forms a box-
次いで、図6A及び図6Bに示すように、本発明は、修正H字形状構造体のパターン504をハードマスク104に転写する(エッチング又は同様な周知の材料除去工程により)。ハードマスク104における修正H字形状構造体は、図において要素604として表示される。この修正H字形状構造体604は、さらに、対向するボックス形状構造体600と、連結フィン602とを含む。その後で、本発明は、修正H字形状構造体504を除去する。
Next, as shown in FIGS. 6A and 6B, the present invention transfers the modified H-shaped
したがって、上に示したように、本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク604、FinFETのソース/ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非FinFETデバイスのシリコンメサを構築するための3つのマスクによる方法を提供する。より詳細には、第1のマスクがマンドレル100を生成するために用いられ、第2のマスク300が側壁スペーサ102をパターン形成するために用いられ、第3のマスク500がボックス形状構造体600をパターン形成するために用いられる。この方法から引き出される利点は、非常に狭幅のフィンの正確な形成、及びボックス形状構造体に対するゲート導体の間隔を最小にすることを含み、これによって、外因性抵抗が低く、高速で、非常に短いゲート長のFinFETを製造することが可能性になる。
Thus, as indicated above, the present invention includes the final
これに続いて、本発明は、パターン形成されたハードマスク104を用いて(この場合にもエッチング又は同様な選択的材料除去方法を用いて)、修正H字形状構造体のパターン604を該シリコン層106に転写して、図7A及び図7Bに示すように、シリコン層106の一部が修正H字形状構造体のパターン604を得るようにする。シリコン層106における修正H字形状構造体は、同様に、図7Bに示すように、フィン702により連結された2つの対向するボックス形状構造体700を含む。次いで、本発明は、犠牲酸化物(図示せず)をシリコン層106の修正H字形状構造体上に成長させ、不純物(ホウ素、ヒ素、リン、インジウムなど)を、該シリコン層106のフィン702及びボックス形状構造体700に注入して、チャネル領域のしきい電圧を調整する。マスク(図示せず)を用いて、異なる不純物により、p型FET及びn型FETを別々にイオン注入して、様々なしきい電圧値を生成することができる。次いで、犠牲酸化物が除去されて、ゲート酸化物がシリコン層106のフィン702の上に形成/成長される。
Following this, the present invention uses the patterned hard mask 104 (again using etching or a similar selective material removal method) to pattern the modified H-shaped
次いで、本発明は、図8A及び図8Bに示すように、ゲート導体800をシリコン層106のボックス形状構造体の間に形成する。ゲート導体800は、例えば、通常のマスキング工程(図示せず)を用いてパターン形成されるポリシリコン、金属、金属合金などから構成することができる。ゲート導体800はフィン702と交差し、いわゆる高k材料(例えば、ハフニウムケイ酸塩又は二酸化ハフニウム)のようなゲート酸化物その他のゲート絶縁体によって該フィン702から分離される。ゲート導体800を形成するこの工程は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより生成された位置合わせマーク502を用いて、該ゲート導体800を修正H字形状構造体と位置合わせする。ボックス形状構造体600、700及びゲート導体800をパターン形成するために同じ位置合わせマーク502を使用することにより、本発明は、実質的に、ゲート導体800とボックス形状構造体700との間の位置合わせ及び間隔の精度を高める。通常はプレーナFETにおいて好ましいものとされる能動シリコンチャネル、すなわちフィンに対する位置合わせが、ここでは、ソース及びドレイン領域(ボックス形状構造体600、700)を定める形状に対する位置合わせに置き換えられる。プレーナの場合には、チャネルに対する厳密な重ね合わせが、チャネルに対する位置合わせを決定するが、本発明のFinFETの場合には、フィンの狭幅の性質により、チャネルに対する付加的な重ね合わせ空間が与えられ、さらに、ボックス形状構造体に対するゲート導体の位置合わせは、プレーナFETの場合とは異なり、外因性抵抗の減少及びより高速のFETをもたらす。
The present invention then forms a
次に、図9A及び図9Bに示すように、本発明は、ゲート側壁スペーサ900をゲート導体800上に形成する。ゲート側壁スペーサ900は、二酸化ケイ素、窒化ケイ素などを含むあらゆる成長された又は形成された材料を含むことができる。ゲート側壁スペーサ900は、ゲート導体800上においてのみ存在し、シリコン層106の修正H字形状構造体上に存在することはない。ゲート側壁スペーサ900は、窒化ケイ素の化学蒸着(CVD)のような材料のコンフォーマル成層の次に、方向性エッチング(例えば、反応性イオンエッチング)を行うことにより形成することができる。方向性エッチングは、垂直方向表面しかエッチングするものではなく、したがって、スペーサ材料のすべてがフィンの側壁から除去されるまで継続することができる。ゲート導体は、フィンより高さがあり、したがって、スペーサ900は、依然として、ゲート導体800の下方部分に残ることになる。
Next, as shown in FIGS. 9A and 9B, the present invention forms a
次いで、図10A及び図10Bに示すように、本発明の方法は、付加的なシリコン902をシリコン層106の修正H字形状構造体上に成長させる。この選択的なシリコンの成長は、ゲート導体及びスペーサを超えて露光されたフィンの厚さを拡張させ、これによってソース及びドレインにおける外因性抵抗の減少を可能にする。付加的なシリコン902を成長させる工程の後に、本発明は、不純物をシリコン層106の修正H字形状構造体に注入して、ソース/ドレインの延長部を形成する。さらに、この時点でハロ注入を行い、FinFETにおける短チャネル効果をさらに減少させることができる。次いで、周知の加工技術を用いて構造体を完成させ、種々のアイソレータ/絶縁体、コンタクトなどを形成する。
Then, as shown in FIGS. 10A and 10B, the method of the present invention grows
図11は、本発明をフローチャート形態で示す。より詳細には、本発明の方法は、マンドレルを積層構造体の上に形成することにより開始される1100。積層構造体は、基板と、該基板の上のシリコン層と、該シリコン層の上のハードマスクとを含む。次に、本発明は、マンドレルの周りに側壁スペーサを形成し1102、次いで、該マンドレルを除去して1104、自立型の側壁スペーサを所定の位置に残す。本発明は、次いで、幾つかのパターン形成されたマスクを使用して、側壁スペーサのセグメントを除去する1106。これにより、横方向にU字形態の又は後向きにC字形態の(上から見た場合に)自立型構造体がハードマスク上に形成される。次に、本発明は、ボックス形状構造体を、第1の側壁スペーサを除去した後の残りの対向する側壁スペーサの上に形成して1108、該側壁スペーサが該ボックス形状構造体を連結し、修正H字形状構造体がハードマスクの上に生成される。ボックス形状構造体1108を形成するこの工程は、該ボックス形状構造体1108を定めるのにも用いられたフォトマスクを用いて、修正H字形状構造体1108とは別に、位置合わせマークを積層構造体に形成することを含む。
FIG. 11 illustrates the present invention in flowchart form. More particularly, the method of the present invention begins 1100 by forming a mandrel on a laminated structure. The stacked structure includes a substrate, a silicon layer on the substrate, and a hard mask on the silicon layer. The present invention then forms 1102 sidewall spacers around the mandrels and then removes the
次いで、本発明は、修正H字形状構造体のパターンをハードマスクに転写し1110、その後で、該修正H字形状構造体を除去する1112。これに続いて、本発明は、ハードマスクを用いて、修正H字形状構造体のパターンをシリコン層に転写し1114、該シリコン層の一部が、フィンにより連結された2つの対向するボックス形状構造体を含む修正H字形状構造体を得るようにする。
The present invention then transfers 1110 the pattern of the modified H-shaped structure to a hard mask, and then 1112 removes the modified H-shaped structure. Following this, the present invention uses a hard mask to transfer the pattern of the modified H-shaped structure to the
次に、本発明は、犠牲酸化物をシリコン層の修正H字形状構造体上に成長させ1116、不純物を該シリコン層のフィン及びボックス形状構造体に注入して1118、チャネル領域及びソース/ドレイン領域を形成する。次いで、犠牲酸化物が除去され1120、ゲート酸化物がシリコン層のフィンの上に形成される/成長される1122。
Next, the present invention grows a sacrificial oxide on the modified H-shaped structure of the
その後で、本発明は、ゲート導体をシリコン層1124のボックス形状構造体の間に形成する。ゲート導体は、フィンと交差する。ゲート導体を形成するこの工程1124は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより形成された位置合わせマークを用いて、該ゲート導体を修正H字形状構造体に位置合わせする。次に、本発明は、ゲート側壁スペーサをゲート導体上に形成する1126。ゲート側壁スペーサは、ゲート導体上においてのみ存在し、シリコン層の修正H字形状構造体上に存在することはない。次いで、本発明の方法は、付加的なシリコンをシリコン層の修正H字形状構造体上に成長させる1128。付加的なシリコンを成長させる工程の後で、本発明は、不純物をシリコン層の修正H字形状構造体に注入して、ソース/ドレイン及び延長部並びにハロを形成する1130。次いで、周知の加工技術を用いて構造体を完成させ1132、様々なアイソレータ/絶縁体、コンタクトなどを形成する。
Thereafter, the present invention forms a gate conductor between the box-shaped structures of the
したがって、上に示したように、本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク604、FinFETのソース/ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非FinFETデバイスのシリコンメサを構築するための3つのマスクによる方法を提供する。より詳細には、第1のマスクがマンドレル100を生成するために用いられ、第2のマスク300が側壁スペーサ102をパターン形成するために用いられ、第3のマスク500がボックス形状構造体600をパターン形成するために用いられる。この方法から引き出される利点は、非常に狭幅のフィンの正確な形成、及びボックス形状構造体に対するゲート導体の間隔を最小にすることを含み、これによって、外因性抵抗が低く、高速で、非常に短いゲート長のFinFETを製造することが可能になる。
Thus, as indicated above, the present invention includes the final
本発明は、低ゲート対ドレイン容量で、低外因性抵抗FinFETという利点をもたらす。さらに、本発明により形成されるFinFETは、これらの利点の結果として、非常に高速で切り換えることができる。回路密度の増加及び電力消費の減少もまた、ここで提供される要素の組み合わせによりもたらされる。したがって、マイクロプロセッサ、メモリ、デジタル信号プロセッサ、及びアナログの用途における高速の及び/又は低電力のCMOS回路及び製品は、電力効率の増大、低コスト、及びより高速という利点をもたらすことができる。 The present invention provides the advantages of low gate-to-drain capacitance and low extrinsic resistance FinFETs. Furthermore, FinFETs formed according to the present invention can be switched very quickly as a result of these advantages. Increased circuit density and reduced power consumption are also brought about by the combination of elements provided herein. Thus, high-speed and / or low-power CMOS circuits and products in microprocessor, memory, digital signal processor, and analog applications can provide the advantages of increased power efficiency, lower cost, and higher speed.
本発明は、好ましい実施形態により述べられたが、当業者であれば、本発明は特許請求の精神及び範囲内の修正により実施できることが分かるであろう。 While the invention has been described in terms of preferred embodiments, those skilled in the art will recognize that the invention can be practiced with modification within the spirit and scope of the claims.
100:マンドレル
102:側壁スペーサ
104:ハードマスク
106:シリコン層
108:基板
800:ゲート導体
900:ゲート側壁スペーサ
902:付加的なシリコン
100: mandrel 102: sidewall spacer 104: hard mask 106: silicon layer 108: substrate 800: gate conductor 900: gate sidewall spacer 902: additional silicon
Claims (12)
修正H字形状構造体をシリコン層構造体の上に形成するステップであって、前記修正H字形状構造体とは別に位置合わせマークを前記シリコン層構造体に形成することを含むステップと、
前記修正H字形状構造体のパターンを前記シリコン層構造体のシリコン層に転写して、前記シリコン層の一部が、フィンにより連結された2つの対向するボックス形状構造体を含む修正H字形状構造体を有するようにするステップと、
前記フィンと交差するゲート導体を前記シリコン層の前記ボックス形状構造体の間に形成するステップであって、前記位置合わせマークを用いて前記ゲート導体を前記修正H字形状構造体に対して位置合わせするステップと、
前記ゲート導体上にのみ存在し、前記シリコン層の前記修正H字形状構造体上に存在しないゲート側壁スペーサを、前記ゲート導体上に形成するステップと、
付加的なシリコンを前記シリコン層の前記修正H字形状構造体上に成長させるステップと、
を含み、
前記修正H字形状構造体を形成する工程が、
マンドレルを前記シリコン層構造体上に形成するステップと、
側壁スペーサを前記マンドレルの周りに形成するステップと、
前記マンドレルを除去して、前記側壁スペーサを所定の位置に残すステップと、
前記側壁スペーサが2つの対向する部分及び該2つの対向する部分を連結する部分からなるように、前記側壁スペーサの一部を除去するステップと、
前記側壁スペーサの前記2つの対向する部分の上にマスクを形成して、前記側壁スペーサの前記連結する部分が前記マスクを連結し、前記修正H字形状構造体を生成するようにするステップと、
を含む、方法。 A method of manufacturing a fin-type field effect transistor (FinFET) comprising:
Forming a modified H-shaped structure on the silicon layer structure, comprising forming an alignment mark on the silicon layer structure separately from the modified H-shaped structure;
A modified H-shape including a pattern of the modified H-shaped structure transferred to a silicon layer of the silicon layer structure, wherein two portions of the silicon layer are connected by fins. Having a structure; and
Forming a gate conductor intersecting the fin between the box-shaped structures of the silicon layer, wherein the gate conductor is aligned with the modified H-shaped structure using the alignment marks; And steps to
Forming a gate sidewall spacer on the gate conductor that is only on the gate conductor and not on the modified H-shaped structure of the silicon layer;
Growing additional silicon on the modified H-shaped structure of the silicon layer;
Only including,
Forming the modified H-shaped structure,
Forming a mandrel on the silicon layer structure;
Forming a sidewall spacer around the mandrel;
Removing the mandrel and leaving the sidewall spacers in place;
Removing a portion of the sidewall spacer such that the sidewall spacer comprises two opposing portions and a portion connecting the two opposing portions;
Forming a mask over the two opposing portions of the sidewall spacer, the connecting portion of the sidewall spacer connecting the mask to produce the modified H-shaped structure;
Including a method.
犠牲酸化物を前記シリコン層の前記修正H字形状構造体上に成長させるステップと、
不純物を前記シリコン層の前記フィン及び前記ボックス形状構造体に注入するステップと、
前記犠牲酸化物を除去するするステップと、
をさらに含む請求項1に記載の方法。 Before forming the gate conductor,
Growing a sacrificial oxide on the modified H-shaped structure of the silicon layer;
Implanting impurities into the fins and the box-shaped structure of the silicon layer;
Removing the sacrificial oxide;
The method of claim 1 further comprising:
基板と、前記基板の上のシリコン層と、前記シリコン層の上のハードマスクとを含む積層構造体の上に、修正H字形状構造体を形成するステップであって、前記修正H字形状構造体とは別に位置合わせマークを該積層構造体に形成することを含むステップと、
前記修正H字形状構造体のパターンを、前記ハードマスクに転写するステップと、
前記修正H字形状構造体を除去するステップと、
前記ハードマスクを用いて前記修正H字形状構造体のパターンを前記シリコン層に転写して、該シリコン層の一部が、フィンにより連結された2つの対向するボックス形状構造体を含む修正H字形状構造体を有するようにするステップと、
前記フィンと交差するゲート導体を前記シリコン層の前記ボックス形状構造体の間に形成するステップであって、前記位置合わせマークを用いて前記ゲート導体を前記修正H字形状構造体に対して位置合わせするステップと、
前記ゲート導体上にのみ存在し、前記シリコン層の前記修正H字形状構造体上に存在しないゲート側壁スペーサを、前記ゲート導体上に形成するステップと、
付加的なシリコンを前記シリコン層の前記修正H字形状構造体上に成長させるステップと、
を含み、
前記修正H字形状構造体を形成する工程が、
マンドレルを前記ハードマスク上に形成するステップと、
側壁スペーサを前記マンドレルの周りに形成するステップと、
前記マンドレルを除去して、前記側壁スペーサを所定の位置に残すステップと、
前記側壁スペーサが2つの対向するセグメント及び該2つの対向するセグメントを連結するセグメントからなるように、前記側壁スペーサの選択されたセグメントを除去するステップと、
ボックス形状構造体を前記側壁スペーサの前記2つの対向するセグメントの上に形成して、前記側壁スペーサの前記連結するセグメントが前記ボックス形状構造体を連結し、前記修正H字形状構造体を生成するようにするステップと、
を含む、方法。 A method of manufacturing a fin-type field effect transistor (FinFET) comprising:
Forming a modified H-shaped structure on a laminated structure including a substrate, a silicon layer on the substrate, and a hard mask on the silicon layer, the modified H-shaped structure Forming alignment marks in the laminated structure separately from the body;
Transferring the pattern of the modified H-shaped structure to the hard mask;
Removing the modified H-shaped structure;
Using the hard mask, the pattern of the modified H-shaped structure is transferred to the silicon layer, and a portion of the silicon layer includes two opposing box-shaped structures connected by fins. Having a shape structure;
Forming a gate conductor intersecting the fin between the box-shaped structures of the silicon layer, wherein the gate conductor is aligned with the modified H-shaped structure using the alignment marks; And steps to
Forming a gate sidewall spacer on the gate conductor that is only on the gate conductor and not on the modified H-shaped structure of the silicon layer;
Growing additional silicon on the modified H-shaped structure of the silicon layer;
Only including,
Forming the modified H-shaped structure,
Forming a mandrel on the hard mask;
Forming a sidewall spacer around the mandrel;
Removing the mandrel and leaving the sidewall spacers in place;
Removing selected segments of the sidewall spacer such that the sidewall spacer comprises two opposing segments and a segment connecting the two opposing segments;
A box-shaped structure is formed on the two opposing segments of the sidewall spacer, and the connecting segment of the sidewall spacer connects the box-shaped structure to produce the modified H-shaped structure. Steps to do
Including a method.
犠牲酸化物を前記シリコン層の前記修正H字形状構造体上に成長させるステップと、
不純物を前記シリコン層の前記フィン及び前記ボックス形状構造体に注入するステップと、
前記犠牲酸化物を除去するステップと、
をさらに含む請求項7に記載の方法。 Before forming the gate conductor,
Growing a sacrificial oxide on the modified H-shaped structure of the silicon layer;
Implanting impurities into the fins and the box-shaped structure of the silicon layer;
Removing the sacrificial oxide;
The method of claim 7 further comprising:
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