JP5092006B2 - Nonvolatile semiconductor memory device and control method thereof - Google Patents
Nonvolatile semiconductor memory device and control method thereof Download PDFInfo
- Publication number
- JP5092006B2 JP5092006B2 JP2010244891A JP2010244891A JP5092006B2 JP 5092006 B2 JP5092006 B2 JP 5092006B2 JP 2010244891 A JP2010244891 A JP 2010244891A JP 2010244891 A JP2010244891 A JP 2010244891A JP 5092006 B2 JP5092006 B2 JP 5092006B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- subbank
- erase
- verify
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
本発明は、不揮発性半導体記憶装置及びその制御方法に関する。 The present invention relates to a nonvolatile semiconductor memory device and a control method thereof.
不揮発性半導体記憶装置(不揮発性メモリ)は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられている。尚、上述したコンピュータ等で用いられるアプリケーションソフトウェアは、バグ修正やアップグレードが可能であることが望ましいことから、データの書き換えが可能な不揮発性メモリが利用されている。不揮発性メモリには、例えば、フラッシュメモリや、RRAM(Resistive Random Access Memory)がある。 Non-volatile semiconductor memory devices (non-volatile memories) are used in a wide range of fields such as computers, communications, measuring devices, automatic control devices, and daily equipment used in the vicinity of individuals as large-capacity and small-sized information recording media. Note that the application software used in the above-described computer or the like is preferably capable of bug correction and upgrade, and therefore a non-volatile memory capable of rewriting data is used. Non-volatile memory includes, for example, flash memory and RRAM (Resistive Random Access Memory).
フラッシュメモリ及びRRAM夫々の構成及び動作について説明する。
先ず、フラッシュメモリについて説明する。フラッシュメモリとしては、例えば、ETOX(米国インテル社登録商標)型フラッシュメモリがある。
The configuration and operation of each of the flash memory and RRAM will be described.
First, the flash memory will be described. As the flash memory, for example, there is an ETOX (registered trademark of Intel Corporation) type flash memory.
ここで、図8は、ETOX型フラッシュメモリのメモリセルアレイATの概略構成例を示しており、メモリセルアレイATは、複数のメモリセル(ETOXセル)を備えて構成されている。図8に示すメモリセルアレイATは、m×n個のETOXセルMTがマトリクス状に配置され、同一行のメモリセルMTのゲート端子が同一のワード線WLi(i=1〜m、例えば、m=2048)に、同一列のメモリセルMTのドレイン端子が同一のビット線BLj(j=1〜n、例えば、n=512)に、全てのメモリセルMTのソース端子が共通のソース線SLに、夫々接続されている。ETOX型フラッシュメモリは、更に、メモリセルアレイATの周辺回路として、行アドレス信号に基づいてワード線WLi(i=1〜m)に電圧を印加する行デコーダと、列アドレス信号に基づいてビット線BLj(j=1〜n)に電圧を印加する列デコーダと、消去信号に基づいてソース線SLに高電圧Vpp(例えば12V)を印加する消去回路を備えている。 Here, FIG. 8 shows a schematic configuration example of a memory cell array A T of ETOX-type flash memory, memory cell array A T is configured to include a plurality of memory cells (ETOX cells). Memory cell array A T shown in FIG. 8, m × n pieces of ETOX cell M T are arranged in a matrix, the gate terminal of the memory cell M T in the same row is the same word line WLi (i = 1 to m, e.g. , m = 2048 in), the same column of the memory cell drain terminal of M T are same bit line BLj (j = 1 to n, for example, n = 512 in), the source terminals of all the memory cells M T of the common Each is connected to a source line SL. The ETOX type flash memory further includes a row decoder that applies a voltage to the word line WLi (i = 1 to m) based on a row address signal as a peripheral circuit of the memory cell array AT , and a bit line based on a column address signal. A column decoder for applying a voltage to BLj (j = 1 to n) and an erasing circuit for applying a high voltage Vpp (for example, 12 V) to the source line SL based on an erasing signal are provided.
図9は、ETOX型フラッシュメモリを構成するメモリセルであるETOXセルの構成を示している。ETOXセルは、図9に示すように、半導体基板101内に形成された半導体基板101とは異なる極性のソース103及びドレイン102、半導体基板101上に形成されたゲート絶縁膜104、ゲート絶縁膜104の上部領域であって、ソース・ドレイン間領域に対応する領域に形成されたフローティングゲート105、層間絶縁膜106、及び、コントロールゲート107で構成されている。
FIG. 9 shows a configuration of an ETOX cell that is a memory cell constituting the ETOX type flash memory. As shown in FIG. 9, the ETOX cell includes a
以下、ETOXセルの書き込み動作、読み出し動作、及び、消去動作の夫々について簡単に説明する。尚、フラッシュメモリでは、ここでは、メモリセルの閾値電圧が高い状態を書き込み状態“0”とし、メモリセルの閾値電圧が低い状態を消去状態“1”としている。 Hereinafter, each of the write operation, read operation, and erase operation of the ETOX cell will be briefly described. In the flash memory, a state in which the threshold voltage of the memory cell is high is referred to as a write state “0”, and a state in which the threshold voltage of the memory cell is low is referred to as an erase state “1”.
先ず、ETOXセルMTの書き込み動作について説明する。ETOXセルMTの書き込み動作は、書き込み対象のメモリセルMTである書き込み対象セルMTに対し、ソース103に低電圧のソース電圧Vs(例えば0V)を、ドレイン102にソース電圧Vsより高いドレイン電圧Vd(例えば6V)を、コントロールゲート107に高電圧のゲート電圧Vg(例えば12V)を夫々印加して行なう。このとき、半導体基板101のソース・ドレイン間領域にホットエレクトロンが発生し、フローティングゲートに注入され、ETOXセルの閾値電圧が上昇する。
First, writing operation will be described ETOX cell M T. Write operation of the ETOX cells M T, compared programming target cell M T is a memory cell M T to be written, a source voltage Vs of a low voltage to the source 103 (e.g. 0V), high drain than the source voltage Vs to the drain 102 A voltage Vd (for example, 6 V) is applied by applying a high gate voltage Vg (for example, 12 V) to the
尚、ETOXセル等のメモリセルは、製造プロセスのばらつきから、書き込み特性にばらつきが生じるため、書き込み動作後、書き込み対象セルMTの閾値電圧が所定の書き込み判定用閾値電圧Vthp(例えば5.3V)以上となっているか否かを判定する書き込みベリファイ動作を行う。書き込みベリファイ動作では、書き込み対象セルMTと閾値電圧が書き込み判定用閾値電圧であるリファレンスセルに、所定の書き込みベリファイ電圧条件で電圧を印加し、書き込み対象セルMTの閾値電圧がリファレンスセルの閾値電圧以上であると判定された場合に、書き込み動作が正常に終了したと判定する。書き込み動作が正常に終了したと判定されなかった場合には、再書き込み動作と再書き込み動作後に書き込みベリファイ動作を行う。尚、再書き込み後に書き込み動作が正常に終了したと判定された書き込み対象セルMTについては、閾値電圧を過剰書き込み判定用閾値電圧と比較して、書き込み過剰状態となっていないか否かを確認する。 Incidentally, the memory cell such as ETOX cells, from variations in the manufacturing process, since the variation in writing characteristics occurs after the write operation, the threshold voltage Vthp (e.g. 5.3V write judgment threshold voltage is a predetermined write target cell M T ) A write verify operation is performed to determine whether or not the above is satisfied. In the write verify operation, the reference cell write target cell M T and the threshold voltage is the threshold voltage for determining a write, a voltage is applied at a predetermined write verify voltage condition, the threshold of the threshold voltage is the reference cell write target cell M T When it is determined that the voltage is equal to or higher than the voltage, it is determined that the write operation is normally completed. If it is not determined that the write operation has been completed normally, a write verify operation is performed after the rewrite operation and the rewrite operation. Note that the determination has been write target cell M T and the write operation after rewriting has been completed successfully, by comparing the threshold voltage with the over-write determination threshold voltage, verify whether or not a write-over state To do.
続いて、ETOXセルMTの読み出し動作について説明する。ETOXセルMTの読み出し動作は、読み出し対象のメモリセルMTである読み出し対象セルMTに対し、ソース103に低電圧のソース電圧Vs(例えば0V)を、ドレイン102にソース電圧Vsより少し高いドレイン電圧Vd(例えば1V)を、コントロールゲート107にドレイン電圧Vdより高いゲート電圧Vg(例えば5V)を夫々印加し、読み出し対象セルMTのソース・ドレイン間に流れる電流の過多によって読み出し対象セルMTの状態が書き込み状態であるか消去状態であるかを判定する。具体的には、読み出し対象セルMTのソース・ドレイン間に流れる電流の電流値が、所定の判定電流値より小さい場合は書き込み状態“0”であると判定し、判定電流値より大きい場合は消去状態“1”であると判定する。
Next, read operation will be described in ETOX cell M T. The read operation of the ETOX cells M T, compared reading target cell M T is a read target memory cell M T, the source voltage Vs of a low voltage to the source 103 (e.g. 0V), slightly higher than the source voltage Vs to the
引き続き、ETOXセルMTの消去動作について説明する。ETOXセルMTの消去動作は、消去対象のメモリセルMTである消去対象セルMTに対し、ソース103に高電圧のソース電圧Vs(例えば12V)を、コントロールゲート107に低電圧のゲート電圧Vg(例えば0V)を印加し、ドレイン102をフローティング状態にして行う。このとき、消去対象セルMTのトンネル酸化膜104を介してフローティングゲート・ソース間にファウラーノルドハイム電流が流れ、フローティングゲート105から電子が抜き取られて消去対象セルMTの閾値電圧が低下する。
Subsequently, the erase operation will be described of ETOX cell M T. Erase operation of ETOX cell M T, compared erasing target cell M T is a memory cell M T to be erased, the source voltage Vs of the high voltage to the source 103 (for example, 12V), and the gate voltage of the low voltage to the
消去動作後、消去対象セルMTの閾値電圧が所定の消去判定用閾値電圧Vthe(例えば3.1V)以下となっているか否かを判定する消去ベリファイ動作を行う。消去ベリファイ動作では、消去対象セルMTと閾値電圧が消去判定用閾値電圧であるリファレンスセルに、所定の消去ベリファイ電圧条件で電圧を印加し、消去対象セルMTの閾値電圧がリファレンスセルの閾値電圧以下であると判定された場合に、消去動作が正常に終了したと判定する。消去動作が正常に終了したと判定されなかった場合には、再消去動作と再消去動作後に消去ベリファイ動作を行う。 After the erase operation, performing the erase verify operation determines whether the threshold voltage of the erased cell M T is less than or equal to a predetermined erasure determination threshold voltage Vthe (e.g. 3.1 V). In the erase verify operation, the reference cell erased cell M T and the threshold voltage is the threshold voltage for determining the erase, the voltage is applied with a predetermined erase verify voltage condition, the threshold of the threshold voltage is the reference cell to be erased cell M T When it is determined that the voltage is equal to or lower than the voltage, it is determined that the erasing operation is normally completed. If it is not determined that the erase operation has been normally completed, the erase verify operation is performed after the re-erase operation and the re-erase operation.
ところで、消去動作の消去速度は、一般的に0.6〜1秒であり、書き込み動作の書き込み速度等に比べて遅い。このため、実際のデバイスでは、複数、例えば、64kバイトのメモリセルからなるブロック単位で行われる。 By the way, the erase speed of the erase operation is generally 0.6 to 1 second, which is slower than the write speed of the write operation. For this reason, in an actual device, the process is performed in units of blocks including a plurality of, for example, 64 kbyte memory cells.
次に、RRAMについて説明する。RRAMは、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリである。 Next, the RRAM will be described. The RRAM is a resistive nonvolatile memory using a variable resistance element whose electric resistance reversibly changes when a voltage pulse is applied.
ここで、図10は、RRAMのメモリセルアレイARの概略構成例を示しており、メモリセルアレイARは、メモリセルMRを複数備えて構成されている。メモリセルMRは、1つのトランジスタTと1つの可変抵抗素子Rを備えて構成され、トランジスタTのドレイン端子に可変抵抗素子Rの一端が接続されている。図10に示すメモリセルアレイARは、m×n個のメモリセルMRがマトリクス状に配置され、同一行のトランジスタTのゲート端子が同一のワード線WLi(i=1〜m)に、同一列の可変抵抗素子Rの他端が同一のビット線BLj(j=1〜n)に、全てのメモリセルMRのソース端子が共通のソース線SLに、夫々接続されている。RRAMは、更に、メモリセルアレイARの周辺回路として、行アドレス信号に基づいてワード線WLi(i=1〜m)に電圧を印加する行デコーダと、列アドレス信号に基づいてビット線BLj(j=1〜n)に電圧を印加する列デコーダと、消去信号に基づいてソース線SLに電圧を印加する消去回路を備えている。 Here, FIG. 10 shows a schematic configuration example of a memory cell array A R of RRAM, the memory cell array A R is constituted by a plurality of memory cells M R. Memory cells M R is configured with one transistor T and one variable resistive element R, one end of the variable resistor element R is connected to the drain terminal of the transistor T. Memory cell array A R shown in FIG. 10, m × n number of memory cells M R are arranged in a matrix, the gate terminal of the transistor T in the same row is the same word line WLi (i = 1~m), the same the other end of the variable resistive element R column the same bit line BLj (j = 1~n), the source terminals of all the memory cells M R to a common source line SL, and are respectively connected. RRAM further as a peripheral circuit of the memory cell array A R, a row decoder for applying a voltage to the word line WLi (i = 1~m) based on the row address signal, the bit line BLj based on the column address signal (j = 1 to n) includes a column decoder for applying a voltage, and an erasing circuit for applying a voltage to the source line SL based on an erasing signal.
図11は、可変抵抗素子Rの概略構成例を示している。図11に示すように、可変抵抗素子Rの構造は極めて単純であり、下部電極211と可変抵抗体212と上部電極213とがこの順に積層された構造となっている。可変抵抗素子Rは、上部電極213と下部電極211との間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作(以下、適宜「スイッチング動作」という)により抵抗状態を変化させることにより、データを記憶できる。尚、ここでは、可変抵抗素子Rが低抵抗状態にある場合を書き込み状態、高抵抗状態にある場合を消去状態として説明する。
FIG. 11 shows a schematic configuration example of the variable resistance element R. As shown in FIG. 11, the variable resistance element R has a very simple structure in which a
図12は、図10におけるメモリセルアレイARを構成する一メモリセルMRの断面模式図である。メモリセルMRは、上述したように、トランジスタTと可変抵抗素子Rとで一つのメモリセルを形成している。 Figure 12 is a schematic cross sectional view of a memory cell M R constituting the memory cell array A R in FIG. Memory cells M R, as described above, to form a single memory cell in the transistor T and the variable resistance element R.
トランジスタTは、半導体基板201上に積層されたゲート絶縁膜203とゲート電極204、半導体基板201内に形成されたドレイン拡散領域205とソース拡散領域206から構成されており、トランジスタT間には、各トランジスタTを電気的に分離するための素子分離領域202が形成されている。図12では、半導体基板101及びトランジスタT上に、BPSG(Boron Phosphorous Silicate Glass)からなる第1層間絶縁膜207が形成されている。
The transistor T includes a
可変抵抗素子Rは、図12では、第1層間絶縁膜207上に形成されており、図11と同様に、膜厚100nmのTiN膜211bと膜厚50nmのTi膜211aで構成された下部電極211、膜厚5〜50nmの酸化コバルトで構成された可変抵抗体212、膜厚100nmのTa膜で構成された上部電極213がこの順に積層されて構成されている。また、下部電極211が、導電性金属で形成されたコンタクト電極208を介してトランジスタTのドレイン拡散領域205と電気的に接続している。尚、可変抵抗体212は、酸化コバルトではなく、酸化ニッケルや酸化タンタルで構成しても良いし、酸化亜鉛、酸化ニオブ等の繊維金属元素の酸化物で構成しても良い。また、下部電極211及び上部電極213は、窒化チタンやPt、Ir、Os、Ru、Rh、Pd、Al、W等の材料で構成されていても良い。図12では、第1層間絶縁膜207及び可変抵抗素子R上に、膜厚50〜60nmの第2層間絶縁膜209が形成されている。
In FIG. 12, the variable resistance element R is formed on the first
更に、図12では、トランジスタTのゲート電極204がワード線WLiを構成している。また、ソース線SLを構成するソース線配線215が、第2層間絶縁膜209上にTiN/Al−Si/TiN/Tiを用いて形成され、コンタクト電極214を介してトランジスタTのソース拡散領域206と電気的に接続している。また、ビット線BLiを構成するビット線配線217が、第2層間絶縁膜209上に形成され、コンタクト電極216を介して可変抵抗素子Rの上部電極213と電気的に接続している。更に、ソース配線215、ビット線配線217及び第2層間絶縁膜209上に第3層間絶縁膜218が、第3層間絶縁膜218上に第4層間絶縁膜219が、第4層間絶縁膜219上にSiN膜で構成された表面保護膜220が形成されている。
Further, in FIG. 12, the
図12に示すように、トランジスタTと可変抵抗素子Rとが直列に配置される構成により、ワード線WLiの電圧変化によって選択されたメモリセルMRのトランジスタTがオン状態となり、更に、ビット線BLiの電圧変化によって選択されたメモリセルMRの可変抵抗素子Rのみに選択的に書き込み、または、消去を行うことができる構成となっている。 As shown in FIG. 12, the configuration in which the transistor T and the variable resistance element R is placed in series, the transistor T of the memory cell M R selected by the voltage change of the word line WLi is turned on, further, the bit line only the variable resistor element R of the memory cell M R selected by a voltage change in BLi selectively write to, or has a configuration that can be erased.
以下、可変抵抗素子の書き込み動作、読み出し動作、及び、消去動作の夫々について説明する。尚、ここでは、可変抵抗素子Rの構造や材料を特性が非対称になるように構成し、書き込み動作と消去動作で極性の異なる電圧パルスを印加する場合について説明する。 Hereinafter, each of the write operation, the read operation, and the erase operation of the variable resistance element will be described. Here, a case will be described in which the structure and material of the variable resistance element R are configured so that the characteristics are asymmetric, and voltage pulses having different polarities are applied in the write operation and the erase operation.
先ず、メモリセルMRを構成する可変抵抗素子Rの書き込み動作について説明する。可変抵抗素子Rの書き込み動作では、書き込み対象のメモリセルMRである書き込み対象セルMRに接続するワード線WLi(i=1〜m)に所定の書き込み行電圧、例えば、2Vを、書き込み対象セルMRに接続するワード線WLi以外のワード線WLiに0Vを夫々印加する。また、書き込み対象セルMRに接続するビット線BLj(j=1〜n)に所定の書き込み列電圧、例えば、2Vを、書き込み対象セルMRに接続するビット線BLj以外のビット線BLjに0Vを夫々印加する。更に、ソース線SLに0Vを印加する。尚、書き込み対象セルMRに接続するワード線WLiに印加する書き込み行電圧は、可変抵抗素子Rが低抵抗状態となるように、可変抵抗素子Rの両端間電圧差が可変抵抗素子Rの抵抗値を変化させる値(スイッチング動作の閾値電圧値)より大きくなるように設定する。 First, an explanation will be made of the write operation of the variable resistive element R constituting the memory cell M R. Variable in the write operation of the resistance element R, the word line WLi (i = 1~m) to a predetermined write row voltage is connected to the write target cell M R is a memory cell M R to be written, for example, a 2V, write target the 0V respectively applied to the word line WLi other word lines WLi to connect to cell M R. Also, 0V predetermined write column voltage to the bit line BLj (j = 1 to n) to be connected to the write target cell M R, e.g., a 2V, to the write target cell M bit line BLj other bit line BLj is connected to R Are applied respectively. Further, 0 V is applied to the source line SL. The write row voltage applied to the word line WLi is connected to the write target cell M R, as the variable resistive element R is low-resistance state, the variable resistor R across voltage difference between the resistance of the variable resistor element R of The value is set to be larger than the value for changing the value (threshold voltage value of the switching operation).
これにより、書き込み対象セルMRの可変抵抗素子Rに正極性の電圧が印加され、抵抗値が減少して低抵抗状態となる。尚、書き込み対象セルMR以外のメモリセルMRである非書き込み対象セルMRには、電圧が印加されず、書き込みは行われない。 Thus, the voltage of positive polarity is applied to the variable resistor element R of the write target cell M R, a low resistance state resistance is reduced. Note that the non-programming target cell M R, which is a memory cell M R other than the write target cell M R, no voltage is applied, the write is not performed.
尚、RRAMのメモリセルMRは、ETOXセルと同様に、製造プロセスのばらつきから書き込み特性にばらつきが生じるため、書き込み動作後、書き込みベリファイ動作を行う。 Incidentally, the memory cell M R of the RRAM, similarly to the ETOX cells, since the variation from the variation in the manufacturing process to the write characteristics occurs after the write operation, performs a write verify operation.
続いて、メモリセルMRを構成する可変抵抗素子Rの読み出し動作について説明する。可変抵抗素子Rの読み出し動作では、読み出し対象のメモリセルMRである読み出し対象セルMRに接続するワード線WLi(i=1〜m)に所定の読み出し行電圧、例えば、2Vを、読み出し対象セルMRに接続するワード線WLi以外のワード線WLiに0Vを夫々印加する。また、読み出し対象セルMRに接続するビット線BLj(j=1〜n)に所定の読み出し列電圧、例えば、0.7Vを、読み出し対象セルMRに接続するビット線BLj以外のビット線BLjに0Vを夫々印加する。更に、ソース線SLに0Vを印加する。尚、読み出し対象セルMRに接続するワード線WLiに印加する読み出し列電圧は、可変抵抗素子Rの抵抗値が変化しないように、可変抵抗素子Rの両端間電圧差がスイッチング動作の閾値電圧値より小さくなるように設定する。 Next, an explanation will be made of the read operation of the variable resistive element R constituting the memory cell M R. Variable in the read operation of the resistance element R, the word line WLi (i = 1~m) to a predetermined read row voltage is connected to the reading target cell M R is a memory cell M R being read, for example, a 2V, read target the 0V respectively applied to the word line WLi other word lines WLi to connect to cell M R. The predetermined read column voltage to the bit line BLj is connected to the reading target cell M R (j = 1~n), for example, 0.7 V, and the reading target cell M bit lines other than the bit line BLj is connected to the R BLj 0V is applied to each. Further, 0 V is applied to the source line SL. The read column voltage applied to the word line WLi is connected to the reading target cell M R, as the resistance value of the variable resistor element R is not changed, the variable resistive element the voltage across differential threshold voltage value of the switching operation of the R Set to be smaller.
読み出し対象セルMRの可変抵抗素子Rが低抵抗状態の場合は、メモリセルMRを流れる電流の電流値が大きくなり、可変抵抗素子Rが高抵抗状態の場合は、メモリセルMRを流れる電流の電流値が小さくなることから、メモリセルMRを流れる電流の電流値を検出することにより、メモリセルの状態を検出することができる。 If the variable resistor element R of the read target cell M R is in the low resistance state, the current value of the current flowing through the memory cell M R is increased, if the variable resistor element R has a high resistance, flows through the memory cell M R since the current value of the current decreases, by detecting the current value of the current flowing through the memory cell M R, it is possible to detect the state of the memory cell.
引き続き、メモリセルMRの消去動作について説明する。可変抵抗素子Rの消去動作では、例えば、消去対象のメモリセルMRである消去対象セルMRに接続するワード線WLi(i=1〜m)に所定の消去行電圧、例えば、2Vを、消去対象セルMRに接続するワード線WLi以外のワード線WLiに0Vを夫々印加する。また、消去対象セルMRに接続するビット線BLj(j=1〜n)に0Vを、消去対象セルMRに接続するビット線BLj以外のビット線BLjに2Vを夫々印加する。更に、ソース線SLに所定のソース電圧、例えば、2Vを印加する。 Subsequently, the erase operation will be described of the memory cell M R. In the erase operation of the variable resistor element R, for example, the word line WLi (i = 1~m) to a predetermined erase row voltage to be connected to the erasing target cell M R is a memory cell M R to be erased, for example, a 2V, the 0V respectively applied to the word line WLi other than the word line WLi is connected to the erasing target cell M R. Also, 0V to the bit line BLj is connected to the erasing target cell M R (j = 1~n), 2V is respectively applied to the bit line BLj other than the bit line BLj is connected to the erasing target cell M R. Further, a predetermined source voltage, for example, 2V is applied to the source line SL.
これにより、消去対象セルMRの可変抵抗素子Rに負極性の電圧が印加され、抵抗値が増加して高抵抗状態となる。尚、消去対象セルMR以外のメモリセルMRである非消去対象セルMRには、可変抵抗素子Rに電圧が印加されず、消去は行われない。尚、消去対象セルMRに接続するワード線WLiに印加する消去行電圧は、消去対象セルMRを構成するトランジスタTがON状態となる電圧に、ソース線SLに印加するソース電圧は、消去対象セルMRを構成する可変抵抗素子Rの両端間電圧差がスイッチング動作の閾値電圧値より大きくなるように、夫々設定する。 Thus, a negative voltage is applied to the variable resistor element R of the erasing target cell M R, the resistance value is high resistance state increases. Note that the non-erased cell M R, which is a memory cell M R other than the erasing target cell M R, no voltage is applied to the variable resistor element R, the erase is not performed. Incidentally, the erase line voltage applied to the word line WLi is connected to the erasing target cell M R is the voltage at which the transistor T is turned ON constituting the erasing target cell M R, the source voltage applied to the source line SL is deleted as the voltage across differential of the variable resistive element R constituting the target cell M R is greater than the threshold voltage value of the switching operation, respectively set.
尚、RRAMの書き込み動作及び消去動作について、極性の異なる電圧パルスを印加する場合について説明したが、RRAMのメモリセルMRを構成する可変抵抗素子Rの抵抗値を変化させる他の方法として、例えば、書き込み動作と消去動作でパルス幅の異なる電圧パルスを印加する方法がある。 Incidentally, the writing operation and the erasing operation of the RRAM, the description has been given of the case of applying a voltage pulse having different polarities, as another method of changing the resistance value of the variable resistor element R constituting the memory cell M R of the RRAM, e.g. There is a method of applying voltage pulses having different pulse widths in the write operation and the erase operation.
更に、RRAMのメモリセルMRを構成する可変抵抗素子Rの抵抗値を変化させる他の方法としては、行デコーダ、列デコーダ、負荷抵抗特性可変回路、及び、これらの回路間を接続する信号配線の寄生抵抗等の合成回路で規定される負荷回路の負荷抵抗特性を、書き込み動作時と消去動作時で切り替えることにより、メモリセルMRを構成する可変抵抗素子Rの値を変化させる不揮発性半導体記憶装置がある(例えば、特許文献2参照)。 Further, as another method of changing the resistance value of the variable resistor element R constituting the memory cell M R of the RRAM, row decoder, column decoder, the load resistance characteristic variable circuit, and a signal line for connecting these circuits of the load resistance characteristics of the load circuit defined by the synthesis circuit of the parasitic resistance and the like, by switching in the erase operation and the write operation, the nonvolatile semiconductor changing the value of the variable resistive element R constituting the memory cell M R There is a storage device (see, for example, Patent Document 2).
特許文献2に記載の不揮発性半導体記憶装置では、電圧発生回路と行デコーダの間に負荷抵抗特性可変回路を設け、選択メモリセルに電気的に直列に接続する負荷回路の負荷抵抗特性を書き込み動作時と消去動作時で切り替えている。尚、詳細な原理・動作については、特許文献2に記載されている。
In the nonvolatile semiconductor memory device described in
ところで、RRAMの書き込み速度及び消去速度は、可変抵抗素子Rに1.5V〜3Vの電圧を印加した場合、数十n秒であり、フラッシュメモリと比べて高速である。このため、RRAMの消去動作は、フラッシュメモリとは異なり、ブロック単位で行う必要がなく、ビット単位で行える。これにより、例えば、特許文献2に記載のRRAMのように、書き込み動作と消去動作を同時に行えるRRAMでは、書き込み動作、読み出し動作及び消去動作を同一サイクル中に行うことが可能になる。
Incidentally, the writing speed and erasing speed of the RRAM are several tens of nanoseconds when a voltage of 1.5 V to 3 V is applied to the variable resistance element R, which is faster than the flash memory. For this reason, unlike the flash memory, the erase operation of the RRAM does not need to be performed in units of blocks but can be performed in units of bits. Thus, for example, in an RRAM that can simultaneously perform a write operation and an erase operation, such as the RRAM described in
近年、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、上述したフラッシュメモリやRRAM等の不揮発性メモリにおいて、データの書き換え動作を高速化することが課題となっている。 In recent years, since the capacity of application software and data tends to increase, it has become a problem to speed up the data rewriting operation in the above-described nonvolatile memory such as flash memory and RRAM.
尚、フラッシュメモリには、複数の書き込み命令による書き込み動作を連続して行うバースト機能を備えるものがあるが、バースト機能を備えるフラッシュメモリでは、バースト機能で扱う書き込み命令数に比例して書き込み動作全体にかかる時間が増大することになる。そうすると、上述したように、近年、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、バースト機能で扱う書き込み命令数が増大化する傾向にあり、今後、書き換え動作全体における時間の増大がより顕著になると考えられる。このことから、特に、バースト機能を備えるフラッシュメモリでは、書き換え動作にかかる時間の短縮化が望まれている。 Some flash memories have a burst function that continuously performs a write operation using a plurality of write commands. However, in a flash memory having a burst function, the entire write operation is proportional to the number of write commands handled by the burst function. This will increase the time it takes. Then, as described above, since the application software and data capacity has been increasing in recent years, the number of write commands handled by the burst function tends to increase. It will be more prominent. For this reason, particularly in a flash memory having a burst function, it is desired to shorten the time required for the rewrite operation.
これに対し、RRAMでは、フラッシュメモリと比較して書き換え動作にかかる時間は短い。しかしながら、フラッシュメモリの場合と同様に、特に、バースト機能を備える構成の場合には、アプリケーションソフトウェアやデータの容量が増大化する傾向にあることから、今後、書き換え動作全体における時間が増大することが予想される。このため、バースト機能を備えるRRAMにおいても、フラッシュメモリの場合と同様に、書き換え動作にかかる時間の短縮化が望まれている。 On the other hand, in the RRAM, the time required for the rewrite operation is shorter than that in the flash memory. However, as in the case of a flash memory, especially in the case of a configuration having a burst function, the capacity of application software and data tends to increase. is expected. For this reason, also in the RRAM having the burst function, it is desired to shorten the time required for the rewrite operation, as in the case of the flash memory.
本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルの書き換え動作を高速に行うことができる不揮発性半導体記憶装置を提供する点にある。 The present invention has been made in view of the above problems, and an object thereof is to provide a nonvolatile semiconductor memory device capable of performing a rewrite operation of a memory cell at high speed.
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクを備えてなるメモリセルアレイと、前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、前記制御回路が、前記第1サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第1動作サイクルと、前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記書き込み動作または前記消去動作を行う第2動作サイクルと、を交互に実行し、前記第1動作サイクルと前記第2動作サイクルが、対象動作の種類に拘わらず同じ長さであることを第1の特徴とする。 In order to achieve the above object, a non-volatile semiconductor memory device according to the present invention includes a variable resistance element and a transistor whose electrical resistance reversibly changes when a voltage pulse is applied, and information is obtained depending on the resistance state of the variable resistance element. A plurality of non-volatile memory cells that store the memory cells, the plurality of memory cells are arranged in a matrix, the first terminals of the memory cells in the same row are connected to a common word line, and the memory cells in the same column Common to both the first subbank and the second subbank, a memory cell array comprising a first subbank having a second terminal connected to a common bit line, and a second subbank having the same configuration as the first subbank. A row decoder configured to apply a voltage simultaneously to the corresponding word lines of each of the first subbank and the second subbank; and A first column decoder for applying a voltage to the bit line of the sub-bank; a second column decoder for applying a voltage to the bit line of the second sub-bank; and a write operation, a write verify operation, and the write verify operation for the memory cell array The erase operation is normally performed in the rewrite operation with respect to the memory cell determined to have not been normally performed in the above, the write verify operation with respect to the rewrite operation, the erase operation, the erase verify operation, and the erase verify operation. A re-erase operation for the memory cell determined not to be performed, and a control circuit for controlling the erase verify operation for the re-erase operation, the control circuit including the write operation or the first sub-bank The erasing operation, and A first operation cycle for performing a read operation for the write verify operation or a read operation for the erase verify operation on the second subbank, and the read operation for the write verify operation on the first subbank or the A read operation for an erase verify operation and a second operation cycle for performing the write operation or the erase operation on the second sub-bank are alternately executed, and the first operation cycle and the second operation cycle include: The first feature is that the length is the same regardless of the type of the target motion.
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、前記第1動作サイクルにおいて、前記第1サブバンクに対する前記再書き込み動作または前記再消去動作、及び、前記第2サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作を行い、前記第2動作サイクルにおいて、前記第1サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記再書き込み動作または前記再消去動作を行うことを第2の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having the above characteristics, in the first operation cycle, the control circuit causes the rewrite operation or the reerase operation to the first subbank and the rewrite to the second subbank. A read operation for the write verify operation for the write operation or a read operation for the erase verify operation for the re-erase operation is performed, and the write verify for the re-write operation for the first subbank is performed in the second operation cycle. The second feature is that the read operation for the erase verify operation for the read operation or the re-erasure operation for the operation, and the rewrite operation or the re-erasure operation for the second sub-bank are performed.
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、前記第1サブバンク及び前記第2サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを第3の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having any one of the above characteristics, the control circuit performs the write operation on any single bit or any single byte in the first subbank and the second subbank. The write verify operation, the rewrite operation, the write verify operation for the rewrite operation, the erase operation, the erase verify operation, the reerase operation, and the erase verify operation for the reerase operation can be controlled. This is the third feature.
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイが、前記第1サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第2サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを第4の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having any one of the above characteristics, the memory cell array is configured to be capable of simultaneously executing the write operation and the erase operation in the first subbank, and the memory cell array in the second subbank. A fourth feature is that the write operation and the erase operation can be executed simultaneously.
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、1つの書き込み命令により、所定数のメモリセルからなる単位メモリセル群に対する前記書き込み動作及び前記書き込みベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記書き込み動作において、前記書き込み命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第1サブバンク及び前記第2サブバンクに自動的に振り分けて設定し、前記第1動作サイクル或いは前記第2動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを第5の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having any one of the above characteristics, the control circuit performs the write operation and the write verify operation on a unit memory cell group including a predetermined number of memory cells by one write command. A burst function that performs several consecutive times according to a burst length, and in the write operation by the burst function, a subsequent address from the start address of the unit memory cell group specified by the write command is sent to the first sub-bank A fifth feature is that the write operation and the write verify operation by the burst function are completed in the first operation cycle or the second operation cycle. .
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、1つの消去命令により、所定数のメモリセルからなる単位メモリセル群に対する前記消去動作及び前記消去ベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記消去動作において、前記消去命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第1サブバンク及び前記第2サブバンクに自動的に振り分けて設定し、前記第1動作サイクル或いは前記第2動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを第6の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having any one of the above characteristics, the control circuit performs the erase operation and the erase verify operation on a unit memory cell group composed of a predetermined number of memory cells by one erase command. A burst function that is continuously performed in accordance with a burst length, and in the erase operation by the burst function, a subsequent address from the start address of the unit memory cell group specified by the erase command is sent to the first sub-bank. A sixth feature is that the write operation and the write verify operation by the burst function are completed in the first operation cycle or the second operation cycle. .
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記制御回路が、所定の前記サブバンク対の前記第1動作サイクルと前記第2動作サイクルの間の中間サイクルに、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第1動作サイクルと他方の前記サブバンクに対する前記第2動作サイクルの少なくとも何れか一方を実行し、並行して、前記中間サイクルに、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再消去動作と他方の前記サブバンクに対する前記再消去動作に対する前記消去ベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行するように構成されていることを第7の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention having the above characteristics, the control circuit configures another subbank pair in an intermediate cycle between the first operation cycle and the second operation cycle of the predetermined subbank pair. Executing at least one of the first operation cycle for one of the subbanks and the second operation cycle for the other subbank, and concurrently configuring the predetermined subbank pair in the intermediate cycle A seventh feature is that at least one of the read operation for the erase verify operation for the re-erase operation for the sub-bank and the re-erase operation for the other sub-bank is executed. To do.
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子とトランジスタを備え、前記可変抵抗素子の抵抗状態によって情報を記憶する不揮発性のメモリセルを複数備え、前記メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクを備えてなるメモリセルアレイと、前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、前記第1サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第1動作工程と、前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記書き込み動作または前記消去動作を行う第2動作工程と、を交互に実行し、前記第1動作工程と前記第2動作工程が、対象動作の種類に拘わらず同じ長さであることを第1の特徴とする。 In order to achieve the above object, a method for controlling a nonvolatile semiconductor memory device according to the present invention includes a variable resistance element and a transistor whose electrical resistance reversibly changes when a voltage pulse is applied, and the resistance of the variable resistance element A plurality of non-volatile memory cells for storing information according to a state; a plurality of the memory cells are arranged in a matrix; the first terminals of the memory cells in the same row are connected to a common word line; A memory cell array comprising: a first subbank having a second terminal of a memory cell connected to a common bit line; a second subbank having the same configuration as the first subbank; the first subbank and the second subbank; A row decoder for applying a voltage simultaneously to the corresponding word lines in the first subbank and the second subbank, A first column decoder for applying a voltage to the bit line of the first subbank; a second column decoder for applying a voltage to the bit line of the second subbank; a write operation to the memory cell array; a write verify operation; It is determined that the write operation is not normally performed in the write verify operation, the rewrite operation for the memory cell, the write verify operation for the rewrite operation, the erase operation, the erase verify operation, and the erase operation in the erase verify operation. A control method for a nonvolatile semiconductor memory device, comprising: a re-erase operation for the memory cell that is determined not to be normally performed; and a control circuit that controls the erase verify operation for the re-erase operation. Before the first sub-bank A first operation step of performing a write operation or an erase operation, a read operation for the write verify operation for the second subbank or a read operation for the erase verify operation, and the write verify operation for the first subbank. The first operation step is performed alternately with the read operation for the read operation or the erase verify operation for the second sub-bank and the second operation step for performing the write operation or the erase operation with respect to the second sub-bank. The first feature is that the second operation step has the same length regardless of the type of the target operation.
上記特徴の本発明に係る不揮発性半導体記憶装置の制御方法は、前記制御回路が、前記第1サブバンク及び前記第2サブバンクの任意の単ビットまたは任意の単バイトに対して、前記書き込み動作、前記書き込みベリファイ動作、前記再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、前記消去動作、前記消去ベリファイ動作、前記再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御可能に構成されていることを第2の特徴とする。 In the control method of the nonvolatile semiconductor memory device according to the present invention having the above characteristics, the control circuit may perform the write operation on any single bit or any single byte in the first subbank and the second subbank, The write verify operation, the rewrite operation, the write verify operation for the rewrite operation, the erase operation, the erase verify operation, the reerase operation, and the erase verify operation for the reerase operation can be controlled. This is the second feature.
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の制御方法は、前記メモリセルアレイが、前記第1サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成され、前記第2サブバンク内で前記書き込み動作及び前記消去動作を同時に実行可能に構成されていることを第3の特徴とする。 The method of controlling a nonvolatile semiconductor memory device according to the present invention having any one of the above features is characterized in that the memory cell array is configured to be able to simultaneously execute the write operation and the erase operation in the first subbank. The third feature is that the write operation and the erase operation can be executed simultaneously.
上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第1サブバンク及び第2サブバンクに共通に設け、同じサイクル中に、一方のサブバンクに対する書き込み動作と、他方のサブバンクに対する書き込みベリファイ動作のための読み出し動作を実行するように構成することにより、メモリセルアレイに対する書き込み動作及び書き込みベリファイ動作の全体で、書き込み時間の短縮化を図ることが可能になる。 According to the nonvolatile semiconductor memory device having the above characteristics, the row decoder is provided in common in the first subbank and the second subbank, and for the write operation for one subbank and the write verify operation for the other subbank in the same cycle. By configuring so as to execute the read operation, the write time can be shortened in the entire write operation and write verify operation for the memory cell array.
また、上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第1サブバンク及び第2サブバンクに共通に構成したので、読み出し動作にかかるセンスアンプを共用でき、簡単な装置構成で、メモリセルアレイに対する書き込み動作及び書き込みベリファイ動作の全体で、書き込み時間の短縮化を図ることが可能になる。 According to the nonvolatile semiconductor memory device having the above characteristics, since the row decoder is configured in common in the first subbank and the second subbank, the sense amplifier for the read operation can be shared, and the memory cell array can be configured with a simple device configuration. It is possible to shorten the write time in the entire write operation and write verify operation.
更に、上記特徴の不揮発性半導体記憶装置によれば、同じサイクル中に、書き込み動作及び書き込みベリファイ動作のための読み出し動作を実行するので、消費電力が平準化される。 Furthermore, according to the nonvolatile semiconductor memory device having the above characteristics, since the read operation for the write operation and the write verify operation is executed during the same cycle, the power consumption is leveled.
また、上記特徴の不揮発性半導体記憶装置によれば、行デコーダを第1サブバンク及び第2サブバンクに共通に設け、同じサイクル中に、一方のサブバンクに対する消去動作と、他方のサブバンクに対する消去ベリファイ動作のための読み出し動作を実行するように構成することにより、メモリセルアレイに対する消去動作及び消去ベリファイ動作の全体で、消去時間の短縮化を図ることが可能になる。また、1つのサブバンク中に書き込み対象セルと消去対象セルが混在する場合に、特に、書き込み動作と消去動作をビット単位で同時に並行して行える不揮発性半導体記憶装置、例えば、書き込み動作と消去動作で負荷回路の負荷抵抗特性を変化させるRRAMでは、書き込み動作及び消去動作の全体で、動作時間の短縮化を図ることが可能になる。 According to the nonvolatile semiconductor memory device having the above characteristics, the row decoder is provided in common for the first subbank and the second subbank, and during the same cycle, the erase operation for one subbank and the erase verify operation for the other subbank are performed. Therefore, it is possible to shorten the erase time in the entire erase operation and erase verify operation for the memory cell array. In addition, when a cell to be written and a cell to be erased are mixed in one subbank, in particular, a nonvolatile semiconductor memory device capable of performing a write operation and an erase operation simultaneously in bit units, for example, a write operation and an erase operation. In the RRAM that changes the load resistance characteristic of the load circuit, the operation time can be shortened in the entire write operation and erase operation.
以下、本発明に係る不揮発性半導体記憶装置(以下、適宜「本発明装置」と略称する)の実施形態を図面に基づいて説明する。 Embodiments of a nonvolatile semiconductor memory device according to the present invention (hereinafter simply referred to as “device of the present invention” as appropriate) will be described below with reference to the drawings.
〈第1実施形態〉
本発明装置の第1実施形態について、図1〜図4を基に説明する。ここで、図1は、本発明装置1の概略構成例を示しており、図2は、本発明装置1のメモリセルアレイの構成を示している。尚、本実施形態では、本発明装置1がRRAMである場合を想定して説明する。
<First Embodiment>
1st Embodiment of this invention apparatus is described based on FIGS. Here, FIG. 1 shows a schematic configuration example of the
本発明装置1は、図1に示すように、第1サブバンクSB1及び第2サブバンクSB2の2つのサブバンクを備えて構成されるメモリセルアレイ、後述する制御回路10からの指示に基づいて第1サブバンクSB1及び第2サブバンクSB2のワード線WL1〜WLmに電圧を印加する行デコーダDR、後述する制御回路10からの指示に基づいて第1サブバンクSB1のビット線BL11〜BL1nに電圧を印加する第1列デコーダDC1、後述する制御回路10からの指示に基づいて第2サブバンクSB2のビット線BL21〜BL2nに電圧を印加する第2列デコーダDC2、及び、書き込み動作及び書き込みベリファイ動作を含む各動作の制御を行う制御回路10を備えて構成されている。また、本発明装置1は、本実施形態では、複数の書き込み命令を連続的に実行するバースト機能を備えている。
As shown in FIG. 1, the
メモリセルアレイの第1サブバンクSB1は、図2に示すように、1つのトランジスタTと1つの可変抵抗素子Rを備え、トランジスタTのドレイン端子に可変抵抗素子Rの一端が接続されてなるメモリセルMRを複数備えて構成されている。第1サブバンクSB1は、m×n個のメモリセルMRがマトリクス状に配置され、同一行のメモリセルMRを構成するトランジスタTのゲート端子(第1端子に相当)が同一のワード線WLi(i=1〜m)に、同一列のメモリセルMRを構成する可変抵抗素子Rの一端(第2端子に相当)が同一のビット線BL1j(j=1〜n)に、第1サブバンクSB1の全てのメモリセルMRを構成するトランジスタTのソース端子が共通のソース線SL1に、夫々接続されている。本実施形態の第1サブバンクSB1は、トランジスタTのゲート端子(第1端子)への電圧印加状態によって、メモリセルMRの選択・非選択を切り替え、可変抵抗素子Rの一端(第2端子)への電圧印加状態によってメモリセルMRの動作(書き込み動作、読み出し動作、消去動作)を切り替えるように構成されている。尚、書き込み動作及び消去動作の切り替えは、極性の異なる電圧パルスを印加する方法、パルス幅の異なる電圧パルスを印加する方法、負荷回路の負荷抵抗特性を切り替える方法等があるが、何れの方法を利用するかは任意である。書き込み動作及び消去動作の切り替えについては、本発明の要旨ではなく、詳細は、上記特許文献2に記載されている。
As shown in FIG. 2, the first subbank SB1 of the memory cell array includes one transistor T and one variable resistance element R, and a memory cell M in which one end of the variable resistance element R is connected to the drain terminal of the transistor T. A plurality of Rs are provided. The first sub-bank SB1 is, m × n number of memory cells M R are arranged in a matrix, (corresponding to the first terminal) the gate terminal of the transistor T in the memory cell M R of the same row the same word line WLi in (i = 1 to m), the one end of the variable resistive element R constituting the memory cell M R of the same column (corresponding to the second terminal) is the same bit line BL1j (j = 1~n), first sub-bank the source terminal of the transistor T constituting the all the memory cells M R of SB1 is a common source line SL1, are respectively connected. First sub-bank SB1 of the present embodiment, the voltage application state to the gate terminal of the transistor T (first terminal), switches the selection and non-selection of the memory cell M R, one end of the variable resistive element R (second terminal) operation of the memory cell M R by the voltage application state to (a write operation, read operation, erase operation) is configured to switch. The switching between the write operation and the erase operation includes a method of applying voltage pulses having different polarities, a method of applying voltage pulses having different pulse widths, and a method of switching the load resistance characteristics of the load circuit. Use is optional. The switching between the writing operation and the erasing operation is not the gist of the present invention, but the details are described in
メモリセルアレイの第2サブバンクSB2は、図2に示すように、第1サブバンクSB1と同様に、メモリセルMRを複数備えて構成されており、m×n個のメモリセルMRがマトリクス状に配置され、同一行のメモリセルMRを構成するトランジスタTのゲート端子(第1端子に相当)が同一のワード線WLi(i=1〜m)に、同一列のメモリセルMRを構成する可変抵抗素子Rの一端(第2端子に相当)が同一のビット線BL2j(j=1〜n)に、第2サブバンクSB2の全てのメモリセルMRを構成するトランジスタTのソース端子が共通のソース線SL2に、夫々接続されている。また、第1サブバンクSB1と同様に、第2サブバンクSB2は、トランジスタTのゲート端子(第1端子)への電圧印加状態によって、メモリセルMRの選択・非選択を切り替え、可変抵抗素子Rの一端(第2端子)への電圧印加状態によってメモリセルMRの動作(書き込み動作、読み出し動作、消去動作)を切り替えるように構成されている。 The second sub-bank SB2 of the memory cell array, as shown in FIG. 2, similarly to the first sub-bank SB1, is constituted by a plurality of memory cells M R, m × n number of memory cells M R is the matrix are arranged, the gate terminal of the transistor T in the memory cell M R of the same row (corresponding to the first terminal) the same word line WLi (i = 1 to m), constituting the memory cell M R on the same column to one end of the variable resistive element R (corresponding to the second terminal) is the same bit line BL2j (j = 1~n), the source terminal of the transistor T constituting the all the memory cells M R of the second sub-bank SB2 is common Each is connected to the source line SL2. Similar to the first sub-bank SB1, second sub-bank SB2 is the voltage application state to the gate terminal of the transistor T (first terminal), it switches the selection and non-selection of the memory cell M R, of the variable resistor element R one end (second terminal) operation of the memory cell M R by the voltage application state to (a write operation, read operation, erase operation) is configured to switch.
本実施形態では、第1サブバンクSB1に偶数アドレス(AC1、AC1+2、AC2、AC2+2)が、第2サブバンクSB2に奇数アドレス(AC1+1、AC1+3、AC2+1、AC2+3)が割り当てられている。尚、アドレスの割り当ては、これに限られるものではなく、例えば、2アドレス毎に交互にアドレスを割り当てる(第1サブバンクSB1にAC1、AC1+1を、第2サブバンクSB2にAC1+2、AC1+3を割り当てる)等、所定数毎に交互にアドレスを割り当てるように構成しても良い。
In the present embodiment, even-numbered addresses (A C1 , A C1 + 2 , A C2 , A C2 + 2 ) are allocated to the first subbank SB 1 , and odd-numbered addresses (A C1 + 1 , A C1 + 3 , A C2 + 1 , A C2 + 3 ) are allocated to the
制御回路10は、外部入力されたコマンドを受け付けて各回路部を制御する命令制御部11、外部入力されたアドレス信号を格納するバッファ12、第1サブバンクSB1または第2サブバンクSB2から出力された出力データの出力制御を行う出力制御部13、出力データ及び外部入力された外部入力データを格納するバッファ14、バッファ12に格納されたアドレス信号の内の行アドレスを格納する行アドレスバッファ15、読み出し動作の制御を行う読み出し部16、出力データと書き込みデータ(外部入力データの期待値)を比較する比較部17、読み出し部16からのアドレス信号AddCrを格納するバッファ18、書き込み動作、書き込みベリファイ動作、消去動作及び消去ベリファイ動作の制御を行う書き込み/消去部19、動作切り替え制御部20、及び、サブバンク制御部21を備えて構成されている。
The
書き込み/消去部19は、比較部17から出力される信号Compが、書き込み動作が正常に終了しなかったことを示す場合に、書き込み動作が正常に終了しなかった書き込み対象セルMRのアドレス及び書き込みデータをサブバンク別に蓄積し、書き込み動作が正常に行われなかったことを示す信号WE、書き込み対象セルMRのアドレスを示す信号AddOW、及び、書き込みデータを示す信号DAtOwをサブバンク制御部21に出力する。
The write / erase
サブバンク制御部21は、第1サブバンクSB1の第1列デコーダDC1に対し、実行する動作が、書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号RWA、信号RWAが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号WEA、列アドレスを示す信号ADA、書き込みデータを示す信号DWAを出力し、第1列デコーダDC1から読み出しデータを示す信号DRAを受け付けるように構成されている。
The
尚、本実施形態では、説明のために、第1サブバンクSB1及び第2サブバンクSB2の全てのメモリセルMRが消去状態“1”であり、書き込み状態“0”に書き込む場合について説明する。また、外部入力データの期待値とメモリセルMRの値が異なる場合に、書き込みデータがあると判断して、書き込み動作または消去動作を行うものとし、本実施形態では、全てのメモリセルMRが消去状態“1”の場合を想定しているので、外部入力データの期待値が書き込み状態“0”であるメモリセルMRを書き込み対象セルとして、書き込み動作を実行する。具体的には、例えば、本実施形態の場合、外部入力データD0〜D7が“00000001”であるとすると、第2サブバンクSB2のアドレスAC2+3が割り当てられたメモリセルMRが書き込み対象セルとなり、信号ADAが列アドレスAC2+3の場合に、信号DWAが書き込み状態“0”となる。 In the present embodiment, for explanation, a first sub-bank SB1 and all the memory cells M R are erased state "1" of the second sub-bank SB2, described case of writing in the writing state "0". When the value of the expected value and the memory cell M R of the external input data is different, it is determined that there is write data, and performs a write or erase operation, in the present embodiment, all the memory cells M R because There is assumed a case where the erase state "1", the expected value of the external input data as a target cell write the memory cell M R in the written state "0", it executes the write operation. Specifically, for example, in the present embodiment, when the external input data D0~D7 is "00000001", the memory cell M R of the address A C2 + 3 of the second sub-bank SB2 is assigned is a write target cell, When the signal ADA is the column address AC2 + 3 , the signal DWA is in the write state “0”.
同様に、サブバンク制御部21は、第2サブバンクSB2の第2列デコーダDC2に対し、実行する動作が書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号RWB、信号RWAが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号WEB、列アドレスを示す信号ADB、書き込みデータを示す信号DWBを出力し、第1列デコーダDC1から読み出しデータを示す信号DRBを受け付けるように構成されている。
Similarly, the
以下、本発明装置1の処理動作について、図3及び図4を基に説明する。ここで、図3は、本発明装置1の第1サブバンクSB1に対する書き込み動作及び書き込みベリファイ動作の動作手順を、図4は、本発明装置1の書き込み動作及び書き込みベリファイ動作のタイミングチャートを、夫々示している。
Hereinafter, the processing operation of the
尚、本発明装置1は、本実施形態では、第1サブバンクSB1に対する書き込み動作と第2サブバンクSB2に対する書き込みベリファイ動作における読み出し動作を行う第1動作サイクル、第1サブバンクSB1に対する書き込みベリファイ動作における読み出し動作と第2サブバンクSB2に対する書き込み動作を行う第2動作サイクルとを交互に実行するように構成されている。図3では、第1サブバンクSB1の動作手順を示しているが、第2サブバンクSB2の動作手順は、第1サブバンクSB1の動作手順における各サイクルと各動作の対応関係が、第1サイクルと第2サイクルを入れ替えた構成となっている。
In the present embodiment, the
また、図4では、バースト機能により、4つの書き込みデータを連続して書き込む(バースト長が4の)書き込み命令WB4が入力された場合を示している。尚、本実施形態では、説明のために、書き込みデータが1ビット構成である場合について説明する。より詳しくは、図4では、バースト機能により、行アドレスAR1、書き込みアドレス(列アドレス)AC1で示される第1サブバンクSB1のメモリセルMRに対し書き込みデータD0〜D3を書き込む書き込み命令WB4と、行アドレスAR1、書き込みアドレスAC2で示される第2サブバンクSB2のメモリセルMRに対し書き込みデータD4〜D7を書き込む書き込み命令WB4が連続して入力される場合を示している。尚、書き込みデータD1〜D3の列アドレスは、バースト機能により、自動的に、AC1+1、AC1+2、AC1+3が設定され、書き込みデータD5〜D7の列アドレスは、バースト機能により、自動的に、AC2+1、AC2+2、AC2+3が設定される。また、図4では、書き込みデータD0〜D7が、クロック信号に同期して、各クロック信号の立ち上がりのタイミングで変化しないように、順次バッファ14に入力される。
FIG. 4 shows a case where a write command WB4 for sequentially writing four write data (with a burst length of 4) is input by the burst function. In the present embodiment, a case where the write data has a 1-bit configuration will be described for the sake of explanation. More specifically, in FIG. 4, the burst function, a row address A R1, the write address (column address) write instruction to the memory cell M R of the first sub-bank SB1 represented by A C1 writes write data D0 to D3 W B4 when shows the case where row addresses a R1, write command W B4 for writing write data D4~D7 the memory cell M R of the second sub-bank SB2 indicated by the write address a C2 is input continuously. The column addresses of the write data D1 to D3 are automatically set to A C1 + 1 , A C1 + 2 and A C1 + 3 by the burst function, and the column addresses of the write data D5 to D7 are automatically set by the burst function. A C2 + 1 , A C2 + 2 and A C2 + 3 are set. In FIG. 4, the write data D0 to D7 are sequentially input to the
図4において、信号RWA、信号RWBの“W”は書き込み動作を、“V”は書き込みベリファイ動作のための読み出し動作を、“WR”は書き込みベリファイ結果が“Fail”の場合の再書き込み動作を、“VR”は再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を、夫々示している。 In FIG. 4, “W” of the signal RWA and the signal RWB is a write operation, “V” is a read operation for the write verify operation, and “W R ” is a rewrite operation when the write verify result is “Fail”. “V R ” indicates a read operation for a write verify operation relative to a rewrite operation.
本実施形態の本発明装置1は、バースト機能による書き込みコマンドAが入力され、行アドレスを示すアドレスAR1がバッファ12に入力されると、書き込み動作を開始する(時間t2、ステップ#101)。行アドレスバッファ15は、バッファ12に入力されたアドレスAR1を行デコーダDRに出力する。続いて、最初の書き込みコマンドWが命令制御部11に入力され、書き込みアドレス(列アドレス)がバッファ12に、外部入力データがバッファ14に夫々格納される。具体的には、図4では、時間t3〜時間t4のクロックの立ち下がりで、書き込みコマンドWが命令制御部11に、書き込みアドレスAC1がバッファ12に、書き込みデータD0がバッファ14に、夫々入力される。
The
本発明装置1のサブバンク制御部21は、初期サイクル(図4の時間t7〜時間t8)において、第1サブバンクSB1に対する書き込み動作を行う(ステップ#102)。具体的には、図4の時間t7において、書き込みアドレスAC1によって示される第1サブバンクSB1の書き込み対象セルMRのトランジスタTをON状態にし、書き込みデータD0に応じて可変抵抗素子Rの抵抗値を書き込み状態に変化させる書き込み電圧を印加する。
In the initial cycle (time t7 to time t8 in FIG. 4), the
本発明装置1のサブバンク制御部21は、最初の第2サイクル(第2動作サイクルに相当、図4の時間t8〜時間t9)において、第1サブバンクSB1の書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行う(ステップ#103)。具体的には、書き込みアドレスAC1によって示される第1サブバンクSB1の書き込み対象セルMRを読み出し、読み出しデータQ0をデータDatCとして出力する。
このとき、更に、並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2の書き込み対象セルMRに対する書き込み動作を行う(ステップ#102)。具体的には、書き込みアドレスAC1+1によって示される第2サブバンクSB2の書き込み対象セルMRに対し、書き込みデータD1に応じた書き込み電圧を印加する。
At this time, further, in parallel, the
本発明装置1のサブバンク制御部21は、次の第1サイクル(第1動作サイクルに相当、図4の時間t9〜時間t10)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC1+2に対する最初の書き込み動作であるので、書き込みアドレスAC1+2によって示される書き込み対象セルMRに対し、書き込みデータD2に応じた電圧を印加して、書き込み動作を行う(ステップ#112でYES分岐)。また、本発明装置1の比較部17は、直前の第2サイクルにおいて読み出したデータDatCの値と、信号DatOの値、図4の時間t9〜時間t10ではデータQ0とデータD0の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t9〜時間t10では、データQ0とデータD0の値が合っていないことを示す“Err0”が結果信号Compとして出力されている。
In the next first cycle (corresponding to the first operation cycle, time t9 to time t10 in FIG. 4), the
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC1+1によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ1をデータDatCとして出力する(ステップ#103)。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第2サイクル(第2動作サイクルに相当、図4の時間t10〜時間t11)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC1+2によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ2をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、直前の第1サイクルにおいて比較部17から出力された結果信号Compに基づいて、書き込み対象セルMRに対する書き込み動作が正常に終了したか否かを判定し(ステップ#121)、正常に終了しなかったと判定した場合は、サブバンク制御部21に対し、書き込み動作が正常に終了しなかったことを示す信号WE、書き込み対象セルMRのアドレスを示す信号AddOw、書き込みデータを示す信号DatOwを出力する。具体的には、図4の時間t10〜時間t11では、書き込み/消去部19は、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Err0”となっているので、書き込みベリファイの結果がFailであると判定し、サブバンク制御部21に対し、信号WE、アドレスAC1を示す信号AddOw、データD0を示す信号DatOwを出力する。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC1+3に対する最初の書き込み動作であるので、書き込みアドレスAC1+3によって示される書き込み対象セルMRに対し、書き込みデータD3に応じた書き込み電圧を印加して、書き込み動作を行う(ステップ#112でYES分岐)。また、本発明装置1の比較部17は、直前の第1サイクルにおいて読み出したデータDatC(データQ1)の値と信号DatO(データD1)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t10〜時間t11では、データQ1とデータD1の値が合っていないことを示す“Err1”が結果信号Compとして出力されている。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第1サイクル(第1動作サイクルに相当、図4の時間t11〜時間t12)において、第1サブバンクSB1に対する動作として、再書き込み動作の対象となる再書き込み対象セルMRがある場合には、再書き込み対象セルMRに対する再書き込み動作を、再書き込み対象セルMRが無い場合において、他の書き込み対象セルMRに対する書き込みデータがある場合には、書き込み対象セルMRに対する書き込み動作を行う(ステップ#112でYES分岐)。具体的には、図4の時間t11〜時間t12では、直前の第2サイクルにおいて、書き込み/消去部19から、信号WE、アドレスAC1を示す信号AddOw、データD0を示す信号DatOwが出力されているので、再書き込み対象セルMRがあると判定し、書き込みアドレスAC1によって示される第1サブバンクSB1の再書き込み対象セルMRに対し、書き込みデータD0に応じて、再書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第2サイクルにおいて読み出したデータDatC(データQ2)の値と信号DatO(データD2)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t11〜時間t12では、データQ2とデータD2の値が合っていることを示す“Pass2”が結果信号Compとして出力されている。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC1+3によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ3をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t11〜時間t12では、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Err1”となっているので、書き込みベリファイの結果がFailであると判定し、サブバンク制御部21に対し、信号WE、アドレスAC1+1を示す信号AddOw、データD1を示す信号DatOwを出力する。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第2サイクル(第2動作サイクルに相当、図4の時間t12〜時間t13)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC1によって示される再書き込み対象セルMRに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ0をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t12〜時間t13では、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Pass2”となっているので、書き込みアドレスAC1+2によって示される書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、直前の第1サイクルにおいて、書き込み/消去部19から、信号WE、アドレスAC1+1を示す信号AddOw、データD1を示す信号DatOwが出力されているので、再書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、書き込みアドレスAC1+1によって示される第2サブバンクSB2の再書き込み対象セルMRに対し、書き込みデータD1に応じて、再書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第1サイクルにおいて読み出したデータDatC(データQ3)の値と信号DatO(データD3)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t12〜時間t13では、データQ3とデータD3の値が合っていないことを示す“Err3”が結果信号Compとして出力されている。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第1サイクル(第1動作サイクルに相当、図4の時間t13〜時間t14)において、第1サブバンクSB1に対する動作として、直前の第2サイクルにおいて、書き込み/消去部19から信号WEが出力されていないことから、再書き込み対象セルMRはないと判定する。更に、サブバンク制御部21は、バースト機能により連続してアドレスAC2に対するデータD4〜D7の書き込み命令WB4が入力されていることから、書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、アドレスAC2によって示される第1サブバンクSB1の書き込み対象セルMRに対し、書き込みデータD4に応じて、書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第2サイクルにおいて読み出したデータDatC(データQ0)の値と信号DatO(データD0)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t13〜時間t14では、データQ0とデータD0の値が合っていることを示す“Pass0”が結果信号Compとして出力されている。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC1+1によって示される再書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ1をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t13〜時間t14では、直前の第2サイクルにおいて比較部17から出力された結果信号Compが“Err3”となっているので、書き込みベリファイの結果がFailであると判定し、サブバンク制御部21に対し、信号WE、アドレスAC1+3を示す信号AddOw、データD3を示す信号DatOwを出力する。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第2サイクル(第2動作サイクルに相当、図4の時間t14〜時間t15)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC2によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ4をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t14〜時間t15では、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Pass0”となっているので、書き込みアドレスAC1によって示される再書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、直前の第1サイクルにおいて、書き込み/消去部19から、信号WE、アドレスAC1+3を示す信号AddOw、データD3を示す信号DatOwが出力されているので、再書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、書き込みアドレスAC1+3によって示される第2サブバンクSB2の再書き込み対象セルMRに対し、書き込みデータD3に応じて、再書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第1サイクルにおいて読み出したデータDatC(データQ1)の値と信号DatO(データD1)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t14〜時間t15では、データQ1とデータD1の値が合っていることを示す“Pass1”が結果信号Compとして出力されている。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第1サイクル(第1動作サイクルに相当、図4の時間t15〜時間t16)において、第1サブバンクSB1に対する動作として、直前の第2サイクルにおいて、書き込み/消去部19から信号WEが出力されていないことから、再書き込み対象セルMRはないと判定する。更に、サブバンク制御部21は、バッファ12に書き込みアドレスAC2+2が、バッファ14にデータD6が格納されていることから、書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、書き込みアドレスAC2+2によって示される第1サブバンクSB1の書き込み対象セルMRに対し、書き込みデータD6に応じて、書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第2サイクルにおいて読み出したデータDatC(データQ4)の値と信号DatO(データD4)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t15〜時間t16では、データQ4とデータD4の値が合っていることを示す“Pass4”が結果信号Compとして出力されている。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC1+3によって示される第2サブバンクSB2の再書き込み対象セルMRに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ3をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t15〜時間t16では、直前の第2サイクルにおいて比較部17から出力された結果信号Compが“Pass4”となっているので、書き込みアドレスAC2によって示される書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第2サイクル(第2動作サイクルに相当、図4の時間t16〜時間t17)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC2+2によって示される第1サブバンクSB1の書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ6をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t16〜時間t17では、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Pass4”となっているので、書き込みアドレスAC2によって示される書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
The
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、直前の第1サイクルにおいて、書き込み/消去部19から信号WEが出力されていないことから、第2サブバンクSB2には再書き込み対象セルMRはないと判定する。更に、サブバンク制御部21は、バッファ12にアドレスAC2+1が、バッファ14にデータD5が格納されていることから、書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、書き込みアドレスAC2+1によって示される第2サブバンクSB2の書き込み対象セルMRに対し、書き込みデータD5に応じて、書き込み動作のための書き込み電圧を印加する(ステップ#113)。また、本発明装置1の比較部17は、直前の第1サイクルにおいて読み出したデータDatC(データQ3)の値と信号DatO(データD3)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t16〜時間t17では、データQ3とデータD3の値が合っていることを示す“Pass3”が結果信号Compとして出力されている。
In parallel, since the signal WE is not output from the write / erase
本発明装置1のサブバンク制御部21は、次の第1サイクル(図4の時間t17〜時間t18)において、第1サブバンクSB1に対する動作として、直前の第2サイクルにおいて、書き込み/消去部19から信号WEが出力されていないことから、第1サブバンクSB1には再書き込み対象セルMRはないと判定する。更に、サブバンク制御部21は、バッファ12にサブバンクSB1に割り当てられているアドレスが格納されていないことから、第1サブバンクSB1には書き込み対象セルMRがないと判定する(ステップ#112でNO分岐)。また、本発明装置1の比較部17は、直前の第2サイクルにおいて読み出したデータDatC(データQ6)の値と信号DatO(データD6)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t17〜時間t18では、データQ6とデータD6の値が合っていないことを示す“Err6”が結果信号Compとして出力されている。
In the next first cycle (time t17 to time t18 in FIG. 4), the
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC2+1によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ5をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t17〜時間t18では、直前の第2サイクルにおいて比較部17から出力された結果信号Compが“Pass3”となっているので、書き込みアドレスAC1+3によって示される再書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
In parallel, the
本発明装置1の書き込み/消去部19は、次の第2サイクル(図4の時間t18〜時間t19)において、第1サブバンクSB1に対する動作として、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Err6”となっているので、書き込みベリファイの結果がFailであると判定し、サブバンク制御部21に対し、信号WE、アドレスAC2+2を示す信号AddOw、データD6を示す信号DatOwを出力する。更に、サブバンク制御部21は、第1サブバンクSB1に対する書き込み動作が完了したか否かを判定する。図4の時間t18〜時間t19の時点では、アドレスAC2+2によって示される書き込み対象セルMRに対する書き込み動作が完了していないので、第1サブバンクSB1に対する書き込み動作は完了していないと判定する(ステップ#123でNO分岐)。
In the next second cycle (time t18 to time t19 in FIG. 4), the write / erase
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC2+3によって示される書き込み対象セルMRに対し、書き込みデータD7に応じた書き込み電圧を印加して、書き込み動作を行う(ステップ#112でYES分岐)。また、本発明装置1の比較部17は、前回の第1サイクルにおいて読み出したデータDatC(データQ5)の値と信号DatO(データD5)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t18〜時間t19では、データQ5とデータD5の値が合っていることを示す“Pass5”が結果信号Compとして出力されている。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第1サイクル(第1動作サイクルに相当、図4の時間t19〜時間t20)において、第1サブバンクSB1に対する動作として、直前の第2サイクルにおいて書き込み/消去部19から信号WEが出力されていることから、再書き込み対象セルMRがあると判定し(ステップ#112でYES分岐)、書き込みアドレスAC2+2によって示される再書き込み対象セルMRに対し、書き込みデータD6に応じて、再書き込み動作のための書き込み電圧を印加する(ステップ#113)。
In the next first cycle (corresponding to the first operation cycle, time t19 to time t20 in FIG. 4), the
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、書き込みアドレスAC2+3によって示される書き込み対象セルMRに対し、書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ7をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t19〜時間t20では、直前の第1サイクルにおいて比較部17から出力された結果信号Compが“Pass5”となっているので、書き込みアドレスAC2+3によって示される書き込み対象セルMRの書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。
In parallel, the
本発明装置1のサブバンク制御部21は、次の第2サイクル(図4の時間t20〜時間t21)において、第1サブバンクSB1に対する動作として、書き込みアドレスAC2+2によって示される再書き込み対象セルMRに対し、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を行い、読み出しデータQ6をデータDatCとして出力する(ステップ#122)。また、本発明装置1の書き込み/消去部19は、図4の時間t20〜時間t21では、直前の第1サイクルにおいて比較部17から結果信号Compが出力されていないので、サブバンク制御部21に対する信号WE等の出力は行わない。
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、直前の第1サイクルにおいて、書き込み/消去部19から信号WEが出力されていないことから、第2サブバンクSB2には再書き込み対象セルMRはないと判定する。更に、サブバンク制御部21は、バッファ12に書き込みアドレスが格納されていないことから、第2サブバンクSB2には書き込み対象セルMRがないと判定する(ステップ#112でNO分岐)。また、本発明装置1の比較部17は、直前の第1サイクルにおいて読み出したデータDatC(データQ7)の値と信号DatO(データD7)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t20〜時間t21では、データQ7とデータD7の値が合っていることを示す“Pass7”が結果信号Compとして出力されている。
In parallel, since the signal WE is not output from the write / erase
本発明装置1の比較部17は、次のサイクル(図4の時間t21〜時間t22)において、第1サブバンクSB1に対する動作として、直前の第2サイクルにおいて読み出したデータDatC(データQ6)の値と信号DatO(データD6)の値を比較し、その結果を結果信号Compとして、書き込み/消去部19に出力する(ステップ#111)。図4の時間t21〜時間t22では、データQ6とデータD6の値が合っていることを示す“Pass6”が結果信号Compとして出力されている。
In the next cycle (time t21 to time t22 in FIG. 4), the
並行して、本発明装置1のサブバンク制御部21は、第2サブバンクSB2に対する動作として、直前の第2サイクルにおいて、第2サブバンクB2には再書き込み対象セルMR及び書き込み対象セルMRがないと判定されているので、第2サブバンクSB2に対する書き込み動作が完了したか否かを判定する。図4の時間t20〜時間t21では、直前の第2サイクルにおいて比較部17から出力された結果信号Compが“Pass7”となっているので、書き込みアドレスAC2+3によって示される再書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、第2サブバンクSB2の全ての書き込み対象セルMRに対する書き込み動作が完了していると判定し(ステップ#123でYES分岐)、第2サブバンクSB2に対する書き込み動作を終了する。
In parallel, the
引き続き、本発明装置1の書き込み/消去部19は、第1サブバンクSB1に対する動作として、時間t21〜時間t22において比較部17から出力された結果信号Compが“Pass6”となっているので、書き込みアドレスAC2+2によって示される書き込み対象セルMRに対する書き込み動作が正常に終了したと判定し、サブバンク制御部21に対する信号WE等の出力は行わない。引き続き、本発明装置1のサブバンク制御部21は、信号WEが出力されていないことから第1サブバンクSB1には再書き込み対象セルMRはないと判定し、更に、バッファ12に書き込みアドレスが格納されていないことから、第1サブバンクSB1には書き込み対象セルMRがないと判定する(ステップ#112でNO分岐)。更に、サブバンク制御部21は、図4の時間t22〜時間t21では、第1サブバンクSB1の全ての書き込み対象セルMRに対する書き込み動作が完了していると判定し(ステップ#123でYES分岐)、第1サブバンクSB1に対する書き込み動作を終了する。これにより、メモリセルアレイの第1サブバンクSB1及び第2サブバンクSB2に対する書き込み動作を終了する。
Subsequently, the write / erase
図4から分かるように、本実施形態では、第1サブバンクSB1に対する書き込み動作及び書き込みベリファイ動作の期間内に、第2サブバンクSB2に対する書き込み動作及び書き込みベリファイ動作が終了しており、第1サブバンクSB1及び第2サブバンクSB2に対する書き込み動作及び書き込みベリファイ動作を順次行う場合に比べ、メモリセルアレイ全体で、第2サブバンクSB2に対する書き込み動作及び書き込みベリファイ動作の時間分、書き込み動作及び書き込みベリファイ動作にかかる時間が短縮されている。 As can be seen from FIG. 4, in the present embodiment, the write operation and the write verify operation for the second subbank SB2 are completed within the period of the write operation and the write verify operation for the first subbank SB1, and the first subbank SB1 and Compared with the case where the write operation and the write verify operation are sequentially performed on the second subbank SB2, the time required for the write operation and the write verify operation is reduced by the time of the write operation and the write verify operation on the second subbank SB2 in the entire memory cell array. ing.
〈第2実施形態〉
本発明装置1の第2実施形態について図5及び図6を基に説明する。尚、本実施形態では、上記第1実施形態とは、メモリセルアレイのサブバンクの構成が異なる場合について説明する。
Second Embodiment
A second embodiment of the
ここで、図5は、本実施形態の本発明装置1の概略構成例を示している。本実施形態の本発明装置1は、図5に示すように、第1サブバンクSB1〜第4サブバンクSB4の4つのサブバンクを備えて構成されるメモリセルアレイ、第1サブバンクSB1及び第3サブバンクSB3のワード線に電圧を印加する第1行デコーダDR1、第2サブバンクSB2及び第4サブバンクSB4のワード線に電圧を印加する第2行デコーダDR2、後述する制御回路10からの指示に基づいて第1サブバンクSB1のビット線に電圧を印加する第1列デコーダDC1、後述する制御回路10からの指示に基づいて第2サブバンクSB2のビット線に電圧を印加する第2列デコーダDC2、後述する制御回路10からの指示に基づいて第3サブバンクSB3のビット線に電圧を印加する第3列デコーダDC3、後述する制御回路10からの指示に基づいて第4サブバンクSB4のビット線に電圧を印加する第4列デコーダDC4、及び、書き込み動作及び書き込みベリファイ動作を含む各動作の制御を行う制御回路10を備えて構成されている。また、本実施形態の本発明装置1は、上記第1実施形態と同様に、複数の書き込み命令を連続的に実行するバースト機能を備えている。
Here, FIG. 5 shows a schematic configuration example of the
尚、第1サブバンクSB1、第2サブバンクSB2、第1列デコーダDC1及び第2列デコーダDC2の構成は、上記第1実施形態と同じである。また、第3サブバンクSB3及び第4サブバンクSB4の構成は、上記第1実施形態の第1サブバンクSB1及び第2サブバンクSB2の構成と同じである。本実施形態では、第1サブバンクSB1と第3サブバンクSB3が1つのサブバンク対を構成し、共通の第1行デコーダDR1が設けられる構成となっている。また、第2サブバンクSB2と第4サブバンクSB4が1つのサブバンク対を構成し、共通の第2行デコーダDR2が設けられる構成となっている。 The configurations of the first subbank SB1, the second subbank SB2, the first column decoder DC1, and the second column decoder DC2 are the same as those in the first embodiment. The configurations of the third subbank SB3 and the fourth subbank SB4 are the same as the configurations of the first subbank SB1 and the second subbank SB2 of the first embodiment. In the present embodiment, the first subbank SB1 and the third subbank SB3 constitute one subbank pair, and a common first row decoder DR1 is provided. In addition, the second subbank SB2 and the fourth subbank SB4 constitute one subbank pair, and a common second row decoder DR2 is provided.
本実施形態では、図5に示すように、第1サブバンクSB1に4の倍数のアドレス(AC1、AC2、・・・)が、第2サブバンクSB2に4の倍数+1のアドレス(AC1+1、AC2+1、・・・)が、第3サブバンクSB3に4の倍数+2のアドレス(AC1+2、AC2+2、・・・)が、第4サブバンクSB4に4の倍数+3のアドレス(AC1+3、AC2+3、・・・)が、夫々割り当てられている。 In the present embodiment, as shown in FIG. 5, addresses of multiples of 4 (A C1 , A C2 ,...) Are assigned to the first subbank SB1 and addresses of multiples of 4 + 1 (A C1 + 1 ,. A C2 + 1 ,... Is a multiple of 4 + 2 address (A C1 + 2 , A C2 + 2 ,...) In the third subbank SB3, and a multiple of 4 + 3 address (A C1 + 3 , A C2 + 3 ) is in the fourth subbank SB4. ,...) Are assigned respectively.
制御回路10は、図示しないが、外部入力されたコマンドを受け付けて各回路部を制御する命令制御部11、外部入力されたアドレス信号を格納するバッファ12、第1サブバンクSB1または第2サブバンクSB2から出力された出力データの出力制御を行う出力制御部13、出力データ及び外部入力された外部入力データを格納する得バッファ14、バッファ12に格納されたアドレス信号の内の行アドレスを格納する行アドレスバッファ15、読み出し動作の制御を行う読み出し部16、出力データと書き込みデータを比較する比較部17、読み出し部16からのアドレス信号AddCrを格納するバッファ18、書き込み動作、書き込みベリファイ動作及び消去動作の制御を行う書き込み/消去部19、動作切り替え制御部20、及び、サブバンク制御部21を備えて構成されている。
Although not shown, the
以下、本実施形態の本発明装置1の処理動作について、図6を基に説明する。ここで、図6は、本実施形態における書き込み動作及び書き込みベリファイ動作のタイミングチャートを示している。
Hereinafter, the processing operation of the
本実施形態では、図6に示すように、4つのサイクルを順次繰り返すように構成され、第1サイクルでは、第1サブバンクSB1に対する書き込み動作及び第3サブバンクSB3に対する書き込みベリファイ動作のための読み出し動作を行う。第2サイクルでは、第2サブバンクSB2に対する書き込み動作及び第4サブバンクSB4に対する書き込みベリファイ動作のための読み出し動作を行う。第3サイクルでは、第1サブバンクSB1に対する書き込みベリファイ動作のための読み出し動作及び第3サブバンクSB3に対する書き込動作を行う。第4サイクルでは、第2サブバンクSB2に対する書き込みベリファイ動作のための読み出し動作及び第4サブバンクSB4に対する書き込動作を行う。 In the present embodiment, as shown in FIG. 6, four cycles are sequentially repeated. In the first cycle, a write operation for the first subbank SB1 and a read operation for the write verify operation for the third subbank SB3 are performed. Do. In the second cycle, a write operation for the second subbank SB2 and a read operation for the write verify operation for the fourth subbank SB4 are performed. In the third cycle, a read operation for a write verify operation for the first subbank SB1 and a write operation for the third subbank SB3 are performed. In the fourth cycle, a read operation for a write verify operation for the second subbank SB2 and a write operation for the fourth subbank SB4 are performed.
そして、第1サブバンクSB1に対する再書き込み動作を第2サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第4サイクルで行う。同様に、第3サブバンクSB3に対する再書き込み動作を第4サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第2サイクルで行う。第2サブバンクSB2に対する再書き込み動作を第3サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第1サイクルで行う。第4サブバンクSB4に対する再書き込み動作を第1サイクルで、再書き込み動作に対する書き込みベリファイ動作のための読み出し動作を第3サイクルで行う。 Then, the rewrite operation for the first subbank SB1 is performed in the second cycle, and the read operation for the write verify operation for the rewrite operation is performed in the fourth cycle. Similarly, the rewrite operation for the third subbank SB3 is performed in the fourth cycle, and the read operation for the write verify operation for the rewrite operation is performed in the second cycle. The rewrite operation for the second subbank SB2 is performed in the third cycle, and the read operation for the write verify operation for the rewrite operation is performed in the first cycle. The rewrite operation for the fourth subbank SB4 is performed in the first cycle, and the read operation for the write verify operation for the rewrite operation is performed in the third cycle.
このように、図6では、再書き込み処理及び再書き込み処理に対する書き込みベリファイ動作のための読み出し動作を、書き込み処理及び書き込みベリファイ動作のための読み出し動作を行うサイクルの間の中間サイクルで行う構成となっており、メモリセルアレイ全体で書き込み動作及び書き込みベリファイ動作にかかる時間の短縮を図ることが可能になる。 As described above, in FIG. 6, the rewrite process and the read operation for the write verify operation for the rewrite process are performed in an intermediate cycle between the cycles for performing the write process and the read operation for the write verify operation. Therefore, it is possible to reduce the time required for the write operation and the write verify operation in the entire memory cell array.
〈別実施形態〉
〈1〉上記第1実施形態では、メモリセルアレイが2つのサブバンクを備える場合について、第2実施形態では、メモリセルアレイが4つのサブバンクを備える場合について説明したが、これに限られるものではない。メモリセルアレイは、サブバンクの数が偶数であれば、更に多くのサブバンクを備えていても良い。この場合には、サブバンク対毎に共通の行デコーダを、サブバンク毎に列デコーダを構成する。
<Another embodiment>
<1> In the first embodiment, the case where the memory cell array includes two subbanks has been described. In the second embodiment, the case where the memory cell array includes four subbanks has been described. However, the present invention is not limited to this. The memory cell array may include more subbanks as long as the number of subbanks is an even number. In this case, a common row decoder is configured for each subbank pair, and a column decoder is configured for each subbank.
〈2〉上記第1実施形態及び第2実施形態では、説明のために、第1サブバンクSB1及び第2サブバンクSB2の全てのメモリセルMRが消去状態であり、書き込み状態に書き込む場合について説明したが、これに限るものではない。 <2> In the above first and second embodiments, for purposes of explanation, all the memory cells M R of the first sub-bank SB1 and the second sub-bank SB2 is erased state, has been described a case where writing to the write state However, it is not limited to this.
例えば、特許文献2に記載の負荷回路の負荷抵抗特性を書き込み動作時と消去動作時で切り替えるRRAMのように、書き込み動作と消去動作を同時に行えるRRAMでは、第1動作サイクルにおいて、第1サブバンクの書き込み対象セルMRに対する書き込み動作と消去対象セルMRに対する消去動作の少なくとも何れか一方、及び、第2サブバンクの書き込み対象セルMRに対する書き込みベリファイ動作のための読み出し動作と消去対象セルMRに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方を実行するように構成し、第2動作サイクルにおいて、第1サブバンクの書き込み対象セルMRに対する書き込みベリファイ動作のための読み出し動作と消去対象セルMRに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方、及び、第2サブバンクの書き込み対象セルMRに対する書き込みベリファイ動作のための読み出し動作と消去対象セルMRに対する消去ベリファイ動作のための読み出し動作の少なくとも何れか一方を実行するように構成しても良い。
For example, in an RRAM that can simultaneously perform a write operation and an erase operation, such as an RRAM that switches load resistance characteristics of a load circuit described in
〈3〉上記第1及び第2実施形態では、書き込み動作にかかる書き込み時間と読み出し動作にかかる読み出し時間がほぼ同じであり、読み出し動作以降の他の書き込みベリファイ動作を、読み出し動作の次のサイクルで実行する場合について説明したが、これに限るものではない。読み出し時間が書き込み時間より相当短い場合には、一方のサブバンクに対する書き込み動作と同じサイクルで、他方のサブバンクに対する書き込みベリファイ動作の読み出し動作以降の動作を前倒しして行うように構成しても良い。 <3> In the first and second embodiments, the write time required for the write operation and the read time required for the read operation are substantially the same, and other write verify operations after the read operation are performed in the next cycle of the read operation. Although the case where it performs is demonstrated, it is not restricted to this. When the read time is considerably shorter than the write time, the operation after the read operation of the write verify operation for the other subbank may be advanced in the same cycle as the write operation for one subbank.
〈4〉上記第1実施形態及び第2実施形態では、説明のために、1つの書き込みデータが1ビット構成の場合について示したが、これに限るものではない。複数ビット構成の場合は、例えば、図13に示すように、対応するビット毎にサブバンク対を設ける、即ち、書き込みデータのデータ長と同じ数のサブバンク対を設ける構成にしても良い。尚、図13において、jは書き込みデータのデータ長−1となっている。 <4> In the first and second embodiments described above, the case where one write data has a 1-bit configuration has been described for the sake of explanation. However, the present invention is not limited to this. In the case of a multi-bit configuration, for example, as shown in FIG. 13, a subbank pair may be provided for each corresponding bit, that is, a subbank pair having the same number as the data length of write data may be provided. In FIG. 13, j is the data length-1 of the write data.
また、例えば、書き込みデータの各ビットに対応するアドレスを、先頭アドレスに(ビットの序数−1)を加算して設定することで、複数ビット構成の書き込みデータに対応するように構成しても良い。この場合において、バースト機能を備える場合には、自動的に生成する各書き込みデータの列アドレスの先頭アドレスを、書き込み命令で指定された列アドレスに(書き込みデータのデータ長×(書き込みデータの序数−1))を加算して設定するように構成する。 In addition, for example, an address corresponding to each bit of the write data may be configured to correspond to the write data having a multi-bit configuration by adding (bit ordinal −1) to the head address. . In this case, when the burst function is provided, the start address of the column address of each write data to be automatically generated is set to the column address specified by the write command (data length of write data × (ordinal number of write data− 1)) is added and set.
1 本発明に係る不揮発性半導体記憶装置
10 制御回路
11 命令制御部
12 バッファ
13 出力制御部
14 バッファ
15 行アドレスバッファ
16 読み出し部
17 比較部
18 バッファ
19 書き込み/消去部
20 動作切り替え制御部
21 サブバンク制御部
101 半導体基板
102 ドレイン
103 ソース
104 ゲート絶縁膜
105 フローティングゲート
106 層間絶縁膜
107 コントロールゲート
201 半導体基板
202 素子分離領域
203 ゲート絶縁膜
204 ゲート電極
205 ドレイン拡散領域
206 ソース拡散領域
207 第1層間絶縁膜
208 コンタクト電極
209 第2層間絶縁膜
211 下部電極
211a Ti膜
211b TiN膜
212 可変抵抗体
213 上部電極
214 コンタクト電極
215 ソース線配線
216 コンタクト電極
217 ビット線配線
218 第3層間絶縁膜
219 第4層間絶縁膜
220 表面保護膜
DC1 第1列デコーダ
DC2 第2列デコーダ
DC3 第3列デコーダ
DC4 第4列デコーダ
DR 行デコーダ
DR1 第1行デコーダ
DR2 第2行デコーダ
SB1 第1サブバンク
SB2 第2サブバンク
SB3 第3サブバンク
SB4 第4サブバンク
BL ビット線
SL ソース線
WL ワード線
A メモリセルアレイ
T トランジスタ
R 可変抵抗素子
DESCRIPTION OF
Claims (9)
前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、
前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、
前記制御回路が、前記第1サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第1動作サイクルと、
前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記書き込み動作または前記消去動作を行う第2動作サイクルと、を交互に実行し、
前記第1動作サイクルと前記第2動作サイクルが、対象動作の種類に拘わらず同じ長さであることを特徴とする不揮発性半導体記憶装置。 A variable resistance element and a transistor whose electric resistance reversibly changes by applying a voltage pulse, a plurality of nonvolatile memory cells that store information according to a resistance state of the variable resistance element, and a plurality of the memory cells A first sub-bank arranged in a matrix, wherein the first terminals of the memory cells in the same row are connected to a common word line, and the second terminals of the memory cells in the same column are connected to a common bit line; A memory cell array comprising a second subbank having the same configuration as the first subbank;
A row decoder that is provided in common to the first subbank and the second subbank and applies a voltage simultaneously to the corresponding word lines of the first subbank and the second subbank;
A first column decoder for applying a voltage to the bit lines of the first subbank;
A second column decoder for applying a voltage to the bit lines of the second sub-bank;
A write operation on the memory cell array, a write verify operation, a rewrite operation on the memory cell determined to have not been performed normally in the write verify operation, a write verify operation on the rewrite operation, an erase operation, An erase verify operation, a re-erase operation for the memory cell that is determined to have not been normally performed in the erase verify operation, and a control circuit that controls the erase verify operation for the re-erase operation. ,
A first operation cycle in which the control circuit performs the write operation or the erase operation for the first subbank and the read operation for the write verify operation or the read operation for the erase verify operation for the second subbank. When,
The read operation for the write verify operation for the first subbank or the read operation for the erase verify operation and the second operation cycle for performing the write operation or the erase operation for the second subbank are alternately performed. Run to
The non-volatile semiconductor memory device, wherein the first operation cycle and the second operation cycle have the same length regardless of the type of target operation.
前記第2動作サイクルにおいて、前記第1サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作または前記再消去動作に対する前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記再書き込み動作または前記再消去動作を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 In the first operation cycle, the control circuit performs a read operation for the write verify operation for the rewrite operation or the reerase operation for the first subbank and the rewrite operation for the second subbank, or A read operation for the erase verify operation with respect to the re-erase operation is performed,
In the second operation cycle, the read operation for the write verify operation for the rewrite operation for the first subbank or the read operation for the erase verify operation for the reerase operation, and for the second subbank The nonvolatile semiconductor memory device according to claim 1, wherein the rewriting operation or the reerasing operation is performed.
前記第1動作サイクル或いは前記第2動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。 The control circuit includes a burst function that performs the write operation and the write verify operation on a unit memory cell group including a predetermined number of memory cells in succession according to a burst length by one write command. In the write operation by function, from the head address of the unit memory cell group specified by the write command, the subsequent address is automatically distributed and set to the first subbank and the second subbank,
5. The nonvolatile semiconductor memory according to claim 1, wherein the write operation and the write verify operation by the burst function are completed in the first operation cycle or the second operation cycle. 6. apparatus.
前記第1動作サイクル或いは前記第2動作サイクルにおいて、前記バースト機能による前記書き込み動作及び前記書き込みベリファイ動作が完了することを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。 The control circuit has a burst function that performs the erase operation and the erase verify operation on a unit memory cell group composed of a predetermined number of memory cells in succession according to a burst length by one erase command, In the erasing operation by function, from the head address of the unit memory cell group specified by the erasing command, the subsequent address is automatically assigned to the first subbank and the second subbank, and set.
6. The nonvolatile semiconductor memory according to claim 1, wherein the write operation and the write verify operation by the burst function are completed in the first operation cycle or the second operation cycle. 7. apparatus.
前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、
前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、
前記第1サブバンクに対する前記書き込み動作または前記消去動作、及び、前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作または前記消去ベリファイ動作のための読み出し動作を行う第1動作工程と、
前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作または前記消去ベリファイ動作のための読み出し動作、及び、前記第2サブバンクに対する前記書き込み動作または前記消去動作を行う第2動作工程と、を交互に実行し、
前記第1動作工程と前記第2動作工程が、対象動作の種類に拘わらず同じ長さであることを特徴とする不揮発性半導体記憶装置の制御方法。 A variable resistance element and a transistor whose electric resistance reversibly changes by applying a voltage pulse, a plurality of nonvolatile memory cells that store information according to a resistance state of the variable resistance element, and a plurality of the memory cells A first sub-bank arranged in a matrix, wherein the first terminals of the memory cells in the same row are connected to a common word line, and the second terminals of the memory cells in the same column are connected to a common bit line; A memory cell array comprising a second subbank having the same configuration as the first subbank;
A row decoder that is provided in common to the first subbank and the second subbank and applies a voltage simultaneously to the corresponding word lines of the first subbank and the second subbank;
A first column decoder for applying a voltage to the bit lines of the first subbank;
A second column decoder for applying a voltage to the bit lines of the second sub-bank;
A write operation on the memory cell array, a write verify operation, a rewrite operation on the memory cell determined to have not been performed normally in the write verify operation, a write verify operation on the rewrite operation, an erase operation, An erase verify operation, a re-erase operation for the memory cell that is determined to have not been normally performed in the erase verify operation, and a control circuit that controls the erase verify operation for the re-erase operation. A method for controlling a non-volatile semiconductor memory device,
A first operation step of performing the write operation or the erase operation on the first subbank and the read operation for the write verify operation or the read operation for the erase verify operation on the second subbank;
The read operation for the write verify operation for the first subbank or the read operation for the erase verify operation and the second operation step for performing the write operation or the erase operation for the second subbank are alternately performed. Run to
The method for controlling a nonvolatile semiconductor memory device, wherein the first operation step and the second operation step have the same length regardless of the type of target operation.
The memory cell array is configured such that the write operation and the erase operation can be performed simultaneously in the first subbank, and the write operation and the erase operation can be performed simultaneously in the second subbank. 9. The method for controlling a nonvolatile semiconductor memory device according to claim 7, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010244891A JP5092006B2 (en) | 2010-11-01 | 2010-11-01 | Nonvolatile semiconductor memory device and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010244891A JP5092006B2 (en) | 2010-11-01 | 2010-11-01 | Nonvolatile semiconductor memory device and control method thereof |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008283009A Division JP4653833B2 (en) | 2008-11-04 | 2008-11-04 | Nonvolatile semiconductor memory device and control method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011065745A JP2011065745A (en) | 2011-03-31 |
JP5092006B2 true JP5092006B2 (en) | 2012-12-05 |
Family
ID=43951810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010244891A Expired - Fee Related JP5092006B2 (en) | 2010-11-01 | 2010-11-01 | Nonvolatile semiconductor memory device and control method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5092006B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4088323B1 (en) * | 2006-12-06 | 2008-05-21 | シャープ株式会社 | Nonvolatile semiconductor memory device |
WO2009013819A1 (en) * | 2007-07-25 | 2009-01-29 | Renesas Technology Corp. | Semiconductor memory device |
JP5100554B2 (en) * | 2008-07-30 | 2012-12-19 | 株式会社東芝 | Semiconductor memory device |
-
2010
- 2010-11-01 JP JP2010244891A patent/JP5092006B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011065745A (en) | 2011-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4653833B2 (en) | Nonvolatile semiconductor memory device and control method thereof | |
JP5072723B2 (en) | Nonvolatile semiconductor memory device | |
JP4124635B2 (en) | Semiconductor memory device and memory cell array erasing method | |
JP5521612B2 (en) | Nonvolatile semiconductor memory device | |
US8004898B2 (en) | Nonvolatile memory device, program method thereof, and memory system including the same | |
US20070091694A1 (en) | Flash memory device capable of improving reliability | |
US20100008145A1 (en) | Method of programming nonvolatile memory device | |
JP2003217288A (en) | Flash memory in which read-disturbance is relaxed | |
JP5091999B2 (en) | Semiconductor memory device | |
TWI569274B (en) | Sense operation in a stacked memory array device | |
US7881115B2 (en) | Method of programming nonvolatile memory device | |
JP2011018397A (en) | Nand flash memory | |
JP6053080B2 (en) | Complementary decoding for non-volatile memory | |
US20070140017A1 (en) | Nonvolatile semiconductor memory device | |
JP5259667B2 (en) | Nonvolatile semiconductor memory device | |
US10366750B2 (en) | Nonvolatile memory device | |
JP2002230981A (en) | Non-volatile semiconductor memory, and its erasing method | |
JP2006139895A (en) | Erasure verification method for nand-type flash memory element, and its nand-type flash memory element | |
JP5453078B2 (en) | Nonvolatile memory control device and control method | |
US20100046293A1 (en) | Memory cell block of nonvolatile memory device and method of managing supplementary information | |
US20090122616A1 (en) | Non-volatile memory device and method of controlling a bulk voltage thereof | |
TW202324416A (en) | Semiconductor memory device | |
JP2010218623A (en) | Nonvolatile semiconductor storage device | |
JP5092006B2 (en) | Nonvolatile semiconductor memory device and control method thereof | |
JP5787921B2 (en) | Nonvolatile semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120820 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120914 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |