JP5080564B2 - キャッシュメモリの最大レジデンシー交換のための方法およびシステム - Google Patents
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Description
(2)ビデオ処理(例えばH.264フォーマット);
(3) イメージ処理;
(4) 音声処理;
(5) 3Dグラフィックスフロントエンドソフトウェア;
そして、(6)制御コード、プロトコルスタック、RTOSなどをサポートする。そのため、DSP40はVLIW命令パケット並びに個々のスーパースカラー発行命令の両方を発行する。個々の命令のための発行幅は、発行スロットあたり1命令から最大VLIWパケットに及ぶことができる。例示として、DSP 40は、発行スロットあたりVLIMパケット中の4つもの命令を発行してもよい。また、DSP 40はスーパースカラー発行を使用して、1つあるいは2つの命令を発行してもよい。
Claims (29)
- 下記を具備する、キャッシュタグミスの場合にキャッシュメモリの複数のセットウエイの1つを交換するための方法:
デジタルシグナルプロセッサの動作に使用するためにキャッシュウエイのFIFOリスト上の前記キャッシュウエイの位置によって交換されるキャッシュウエイとしてビクティムウエイを選択するステップ、ここにおいて、前記選択するステップは前記キャッシュメモリのビクティムウエイのFIFO交換リストを形成することを含み、前記FIFO交換リストの深さは前記キャッシュメモリ内のウエイの数に等しい;
次のキャッシュタグミスでビクティムウエイを再使用する前記キャッシュメモリについての次のキャッシュタグミスをキャッシュセットFIFOリストのおわりに配置するステップ;
前記ビクティムウエイのイニシャルアロケーションがキャッシュタグと前記キャッシュセットとの間のインコヒーレンシー(incoherency)を回避するまでビクティムウエイの再使用を防止するステップ;
前記ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストに対する応答を引き止めておくことにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまでビクティムウエイの再使用を防止するステップ;
前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまで再使用リクエストをリプレイ(replay)することにより前記ビクティムウエイのイニシャルアロケーションが完了するまでビクティムウエイの再使用を防止するステップ。 - 前記選択ステップはさらに前記キャッシュミスに続いてキャッシュセットFIFOリストの終わりに前記ビクティムウエイを配置することにより交換される前記キャッシュウエイとしてビクティムウエイを選択するステップをさらに備えた、請求項1の方法。
- デジタルシグナルプロセッサデータユニット命令に関連したキャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換するステップをさらに備えた、請求項1の方法。
- デジタルシグナルプロセッサ命令ユニット命令の実行に関連したキャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換するステップをさらに備えた、請求項1の方法。
- 再使用ハザードの場合に、
現在の/入ってくる一次ミスビクティムウエイを前記FIFOリスト内の他のウエイと比較するステップと、
前記入ってくる一次ミスのセットアドレスを他のセットアドレスと比較するステップと、
前記比較ステップに応答して、再使用ハザードが無いビクティムウエイが生じるまで現在の/入ってくるスレッドをリプレイするステップと、
をさらに備えた請求項4の方法。 - 最も最近に使用されたビクティムウエイを前記FIFOリストの終わりに加えるステップをさらに備えた、請求項1の方法。
- マルチスレッドデジタルシグナルプロセッサ内の前記ビクティムウエイを交換するステップをさらに備えた、請求項1の方法。
- 使用されたビクティムウエイを記録するために記憶ビットの使用を必要とすることなく前記交換ステップを実行するステップをさらに備えた、請求項1の方法。
- キャッシュウエイミスの場合に前記FIFOリストを単にインクリメントするステップをさらに備えた、請求項1の方法。
- 下記を具備する、デジタルシグナルプロセッサに関連して動作するためのキャッシュウエイ交換回路であって、キャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換するキャッシュウエイ交換回路:
デジタルシグナルプロセッサの動作に使用するためにキャッシュウエイのFIFOリスト上の前記キャッシュウエイの位置によって交換される前記キャッシュウエイとしてビクティムウエイを選択するビクティムウエイ選択回路、ここにおいて、前記ビクティムウエイ選択回路は前記ビクティムウエイのFIFO交換リストを形成することを含み、前記FIFO交換リストの深さは前記キャッシュウエイの数に等しい;
次のキャッシュタグミスでビクティムウエイを再使用する前記キャッシュセットについての次のキャッシュタグミスを前記キャッシュセットFIFOリストのおわりに配置するFIFOリストポピュレーション(population)回路;
前記ビクティムウエイのイニシャルアロケーションがキャッシュタグと前記キャッシュセットとの間のインコヒーレンシー(incoherency)を回避するまでビクティムウエイの再使用を防止するキャッシュウエイ再使用ハザード検出回路であって、前記ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストに対する応答を引き止めておくことにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまでビクティムウエイの再使用を防止するキャッシュウエイ再使用ハザード検出回路。 - 前記キャッシュミスに続いてキャッシュセットFIFOリストの終わりに前記ビクティムウエイを配置することにより交換される前記キャッシュウエイとしてビクティムウエイを選択するためのビクティムウエイ選択回路をさらに備え、前記FIFOの深さは、前記キャッシュセット内のウエイの数にほぼ等しい、請求項10のキャッシュウエイ交換回路。
- デジタルシグナルプロセッサデータユニット命令の実行に関連したキャッシュタグミスの場合にはキャッシュセットの複数のセットウエイの1つを交換するためのデータユニット回路をさらに備えた、請求項10のキャッシュウエイ交換回路。
- デジタルシグナルプロセッサ命令ユニット命令の実行に関連したキャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換する命令ユニット回路をさらに備えた、請求項10のキャッシュウエイ交換回路。
- 現在の/入ってくる一次ミスビクティムウエイを前記FIFOリスト内の他のウエイと比較し、入ってくる一次ミスのセットアドレスを他のセットアドレスと比較する比較回路と、
再使用ハザードが無いビクティムウエイが生じるまで前記比較ステップに応答して前記現在の/入ってくるスレッドをリプレイするためのキャッシュウエイリプレイ回路とをさらに備えた、請求項10のキャッシュウエイ交換回路。 - 最も最近に使用されたビクティムウエイを前記FIFOリストのおわりに加えるFIFOリスト回路をさらに備える、請求項10のキャッシュウエイ交換リスト。
- マルチスレッドのデジタルシグナルプロセッサ内の前記ビクティムウエイを交換するマルチスレッドのデジタルシグナルプロセッサをさらに備えた、請求項10のキャッシュウエイ交換回路。
- 使用されたビクティムウエイを記録するために記憶ビットの使用を必要とせずに前記交換ステップの性能を可能にする交換回路をさらに備えた、請求項10のキャッシュウエイ交換回路。
- キャッシュウエイミスの場合に前記FIFOリストを単にインクリメントするインクリメント回路をさらに備えた、請求項10のキャッシュウエイ交換回路。
- キャッシュタグミスの場合にキャッシュメモリの複数のセットウエイの1つを交換するための手段を含むデジタルシグナルプロセッサであって、下記を具備するデジタルシグナルプロセッサ:
デジタルシグナルプロセッサの動作で使用するためにキャッシュウエイのFIFOリスト上の前記キャッシュウエイの位置にしたがって交換される前記キャッシュウエイとしてビクティムウエイを選択する手段、ここにおいて、前記選択する手段は前記キャッシュメモリのビクティムウエイのFIFO交換リストを形成することを含み、前記FIFO交換リストの深さは前記キャッシュメモリ内のウエイの数に等しい;
次のキャッシュタグミスでビクティムウエイを再使用する前記キャッシュメモリについての次のキャッシュタグミスを前記キャッシュセットFIFOリストのおわりに配置する手段;
前記ビクティムウエイのイニシャルアロケーションがキャッシュタグと前記キャッシュセットとの間のインコヒーレンシー(incoherency)を回避するまでビクティムウエイの再使用を防止する手段;
ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストに対する応答を引き止めておくことにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまで前記ビクティムウエイの再使用を防止する手段;
前記ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストをリプレイすることにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまでビクティムウエイの再使用を防止する手段。 - 前記キャッシュミスに続いてキャッシュセットFIFOリストのおわりに前記ビクティムウエイを配置することにより交換される前記キャッシュウエイとしてビクティムウエイを選択する手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- デジタルシグナルプロセッサデータユニット命令に関連したキャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換する手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- デジタルシグナルプロセッサ命令ユニット命令の実行に関連したキャッシュタグミスの場合にキャッシュセットの複数のセットウエイの1つを交換する手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- 現在の/入ってくる一次ミスビクティムウエイを前記FIFOリスト内の他のウエイと比較する手段と、
前記入ってくる一次ミスのセットアドレスを他のセットアドレスと比較する手段と、
再使用ハザードの無いビクティムウエイが生じるまで前記比較に応答して現在の/入ってくるスレッドをリプレイする手段、
とをさらに備えた、請求項22のデジタルシグナルプロセッサ。 - 最も最近に使用されたビクティムウエイを前記FIFOリストの終わりに加える手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- マルチスレッドのデジタルシグナルプロセッサ内の前記ビクティムウエイを交換する手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- 使用されるビクティムウエイを記録するために記憶ビットの使用を必要とすることなく前記交換を実行する手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- キャッシュウエイミスの場合に前記FIFOリストを単にインクリメントする手段をさらに備えた、請求項19のデジタルシグナルプロセッサ。
- キャッシュタグミスの場合にキャッシュメモリの複数のセットウエイの1つを交換するデジタルシグナルプロセッサ上の命令を処理するためにコンピュータ読み取り可能プログラムコード手段が具現化されたコンピュータ使用可能媒体において、前記コンピュータ読み取り可能媒体は下記を具備する:
コンピュータに、デジタルシグナルプロセッサの動作で使用するためにキャッシュウエイのFIFOリスト上の前記キャッシュウエイの位置によって交換されるキャッシュウエイとしてビクティムウエイを選択させるコンピュータ読み取り可能プログラムコード手段、ここにおいて、前記選択することは前記キャッシュメモリのビクティムウエイのFIFO交換リストを形成することを含み、前記FIFO交換リストの深さは前記キャッシュメモリ内のウエイの数に等しい;
前記コンピュータに、次のキャッシュタグミスでビクティムウエイを再使用する前記キャッシュメモリについての次のキャッシュタグミスを前記キャッシュセットFIFOリストのおわりに配置させるコンピュータ読み取り可能プログラムコード手段;
前記コンピュータに、前記ビクティムウエイのイニシャルアロケーションがキャッシュタグと前記キャッシュセットとの間のインコヒーレンシーを回避するまでビクティムウエイの再使用を防止させるコンピュータ読み取り可能プログラムコード手段;
前記コンピュータに、前記ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストに対する応答を引き止めておくことにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまで前記ビクティムウエイの再使用を防止させるコンピュータ読み取り可能プログラムコード手段;
前記コンピュータに、前記ビクティムウエイのイニシャルアロケーションが完了するまで再使用リクエストをリプレイすることにより前記ビクティムウエイのそのようなイニシャルアロケーションが完了するまで前記ビクティムウエイの再使用を防止させるコンピュータ読み取り可能プログラムコード手段。 - 前記コンピュータに、前記キャッシュミスに続いてキャッシュセットFIFOリストの終わりに前記ビクティムウエイを配置することにより交換される前記キャッシュウエイとしてビクティムウエイを選択させるコンピュータ読み取り可能プログラムコードをさらに備えた、請求項28のコンピュータ使用媒体。
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