JP4994096B2 - Semiconductor device manufacturing method and semiconductor device using the same - Google Patents

Semiconductor device manufacturing method and semiconductor device using the same Download PDF

Info

Publication number
JP4994096B2
JP4994096B2 JP2007109755A JP2007109755A JP4994096B2 JP 4994096 B2 JP4994096 B2 JP 4994096B2 JP 2007109755 A JP2007109755 A JP 2007109755A JP 2007109755 A JP2007109755 A JP 2007109755A JP 4994096 B2 JP4994096 B2 JP 4994096B2
Authority
JP
Japan
Prior art keywords
semiconductor device
manufacturing
forming
insulating film
protruding structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007109755A
Other languages
Japanese (ja)
Other versions
JP2007312373A (en
Inventor
昭範 橋村
博之 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
University of Tokyo NUC
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
University of Tokyo NUC
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, University of Tokyo NUC, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2007109755A priority Critical patent/JP4994096B2/en
Publication of JP2007312373A publication Critical patent/JP2007312373A/en
Application granted granted Critical
Publication of JP4994096B2 publication Critical patent/JP4994096B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Micromachines (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Description

本発明は、半導体装置の製造方法およびこれを用いた半導体装置に係り、MEMS(Micro Electro Mechanical Systems) 技術を用いて作製するマイクロデバイス、およびその製造方法に関し、特に電極とギャップを有するRF−MEMS共振器、およびRF−MEMSフィルタの突出構造部の形成に関する。   The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device using the same, and more particularly to a microdevice manufactured using MEMS (Micro Electro Mechanical Systems) technology and a method for manufacturing the same, and more particularly, an RF-MEMS having an electrode and a gap. The present invention relates to the formation of a resonator and a protruding structure portion of an RF-MEMS filter.

現在のMEMSデバイスにおいて、微小構造体にギャップを挟んで電極を形成する構造体は、容量結合を有するセンサー、アクチュエータ、スイッチ、共振器、フィルタなど、幅広いデバイス分野で応用されている。このようなデバイスの中で1つの突出構造部に、2つ以上の電極配置を行う場合、基板に対して電極が平面に配置される平行電極構造と、基板に対して垂直な面あるいは傾斜した面に電極を配置する側面電極構造の2種類に大きく分類される。又、2つの突出構造部の製造方法は異なり、平行電極構造の場合、最低でも2回の成膜工程を必要とするが、側面電極構造では1回の成膜工程で多数の電極を同時形成することが可能となるため、製造方法も簡易であるという利点を有する。   In a current MEMS device, a structure in which an electrode is formed with a gap sandwiched between microstructures is applied in a wide range of device fields such as sensors, actuators, switches, resonators, and filters having capacitive coupling. When two or more electrodes are arranged on one protruding structure in such a device, a parallel electrode structure in which electrodes are arranged in a plane with respect to the substrate and a plane perpendicular to the substrate or inclined There are two types of side electrode structures in which electrodes are arranged on the surface. In addition, the manufacturing method of the two protruding structures is different, and in the case of the parallel electrode structure, at least two film forming steps are required. Therefore, there is an advantage that the manufacturing method is also simple.

しかし、側面電極構造の場合、1回の工程で成膜した導電性膜(電極膜)を、2つにパターン分離し、電極を形成する製造方法が必要となる。例えば、橋口・原が提案した電子銃の製造方法では、エッチバック工程により導電性膜をパターン分離し、2つの電極の形成を実現した(特許文献1)。この方法では、傾斜面を有する構造の上に堆積された導電性膜を覆うレジストの上部をエッチングし、このレジストをマスクとして、導電性膜の所望の領域を、上部からエッチングすることにより、上端部で導電性膜を分離することができる。この場合、他端部など他の領域をパターニングするには、必要な部分だけエッチングする必要がある。このためには、エッチングする領域以外の領域をマスクで保護する必要がある。   However, in the case of the side electrode structure, a manufacturing method is required in which the conductive film (electrode film) formed in one step is separated into two patterns to form electrodes. For example, in the method of manufacturing an electron gun proposed by Hashiguchi and Hara, the conductive film is pattern-separated by an etch-back process to realize the formation of two electrodes (Patent Document 1). In this method, an upper portion of a resist covering a conductive film deposited on a structure having an inclined surface is etched, and a desired region of the conductive film is etched from above by using the resist as a mask. The conductive film can be separated at the portion. In this case, in order to pattern other regions such as the other end portion, it is necessary to etch only a necessary portion. For this purpose, it is necessary to protect a region other than the region to be etched with a mask.

そこで、表面全体にレジストを塗布してレジストエッチバックを行い、エッチングすべき部分をレジストから露呈せしめた後に、その領域の電極膜をエッチングして電極を形成する方法を用いている。この製造方法を図6に示す。   Therefore, a method is used in which a resist is applied to the entire surface, resist etch back is performed, a portion to be etched is exposed from the resist, and then an electrode film in that region is etched to form an electrode. This manufacturing method is shown in FIG.

この方法では、図6(a)に示すように、シリコンの異方性エッチングを用いて(111)面で囲まれた断面三角形のパターンを形成し、このシリコン基板100の表面を熱酸化し、酸化シリコン膜からなる絶縁膜101を成膜する。
そして、図6(b)に示すように、その上層にタングステン膜などの金属膜102をさらに堆積する。その後、シリコン基板100の断面三角形の凸部の高さより、膜厚が厚くなるようにレジストR1を塗布する(図6(c))。
そして図6(d)に示すように、このレジストR1を上からエッチバックし、酸化シリコン膜からなる絶縁膜102で被覆されたシリコン基板100の突出部を露呈せしめる。
In this method, as shown in FIG. 6 (a), a pattern having a triangular cross section surrounded by the (111) plane is formed by using anisotropic etching of silicon, the surface of the silicon substrate 100 is thermally oxidized, An insulating film 101 made of a silicon oxide film is formed.
Then, as shown in FIG. 6B, a metal film 102 such as a tungsten film is further deposited thereon. Thereafter, a resist R1 is applied so that the film thickness becomes thicker than the height of the convex portion having a triangular cross section of the silicon substrate 100 (FIG. 6C).
Then, as shown in FIG. 6D, the resist R1 is etched back from above, and the protruding portion of the silicon substrate 100 covered with the insulating film 102 made of a silicon oxide film is exposed.

この状態で、このレジストR1をマスクとして、金属膜102を図6(e)に示すように、エッチングすることにより、突出部上の金属膜102は第1回目のエッチングにより上端部で分離され、電極が分離して形成される。   In this state, by using the resist R1 as a mask and etching the metal film 102 as shown in FIG. 6E, the metal film 102 on the protruding portion is separated at the upper end by the first etching, The electrodes are formed separately.

そしてさらに、図6(f)に示すように、その後のフォトリソグラフィで電極マスクのパターニングを行い、レジストパターンR2を形成し、図6(g)に示すように第2回目の金属膜のエッチングにより、他端部が規定され、電極が形成される。最後に、図6(h)に示すように、絶縁膜101を局所的に除去して、電子銃放出部の先端を露出することにより、側面電極パターンを備えたMOSデバイス構造部が完成する。
特開平6-310029号公報
Further, as shown in FIG. 6 (f), the electrode mask is patterned by subsequent photolithography to form a resist pattern R2, and as shown in FIG. 6 (g), the second etching of the metal film is performed. The other end is defined and an electrode is formed. Finally, as shown in FIG. 6H, the insulating film 101 is locally removed to expose the tip of the electron gun emitting portion, thereby completing the MOS device structure having the side electrode pattern.
JP-A-6-310029

しかしながら、これら従来の電極を形成する製造方法でレジストなどの犠牲層をエッチバックする工程は、高精度のエッチング制御技術が必要となり、十分なパターン精度を得ることができないという問題があった。例えば傾斜を有する突出構造部に、頂点を露出して犠牲層マスクを形成するのは極めて困難である。レジストエッチバック法では、エッチングレートの制御で頂点のパターニングを行うため、精密な時間管理や、装置にエッチングのエンドポイント検出機能などの特殊な機能が搭載されていることが必要となる。   However, the process of etching back a sacrificial layer such as a resist in the manufacturing method for forming these conventional electrodes requires a high-precision etching control technique, and has a problem that sufficient pattern accuracy cannot be obtained. For example, it is extremely difficult to form a sacrificial layer mask by exposing the apex to a projecting structure having an inclination. In the resist etch-back method, apex patterning is performed by controlling the etching rate, so that it is necessary to have precise functions such as precise time management and an etching endpoint detection function in the apparatus.

又、従来のエッチバック工程を利用した製造方法では、最低でも頂点と電極とをパターニングする2回のエッチング工程を必要とするため、製造工程が増加し、コストの高騰にもつながることになる。
本発明は、前記実情に鑑みてなされたもので、精密な時間管理や特殊な装置を用いることなく、高精度で信頼性の高いパターン形成を実現することを目的とする。
In addition, since the conventional manufacturing method using the etch back process requires at least two etching processes for patterning the apex and the electrode, the manufacturing process increases and the cost increases.
The present invention has been made in view of the above circumstances, and an object thereof is to realize highly accurate and reliable pattern formation without using precise time management and a special apparatus.

すなわち、本発明の方法は、半導体基板表面に傾斜面をもつ突出構造部を形成する工程と、前記突出構造部の表面に絶縁膜を成膜する工程と、前記絶縁膜の上面に導電性膜を成膜する工程と、前記導電性膜の形成された表面に前記突出構造部の少なくとも頂部が露呈するように、レジストを塗布する工程と、レジストから露呈せしめられた前記突出構造部の頂部の導電性膜をエッチングすることにより、前記導電性膜を電気的に分離する工程と、前記レジストを除去する工程とを含む。
この構成により、凹凸のある表面にレジストを塗布し、凸部の一部を露呈した状態で、エッチングすることにより、導電性膜を分離しているため、凸部の底部が一致していれば導電性膜の高さは一致することになる。
That is, the method of the present invention includes a step of forming a protruding structure portion having an inclined surface on a semiconductor substrate surface, a step of forming an insulating film on the surface of the protruding structure portion, and a conductive film on the upper surface of the insulating film. A step of applying a resist so that at least a top portion of the protruding structure portion is exposed on the surface on which the conductive film is formed, and a top portion of the protruding structure portion exposed from the resist. It includes a step of electrically separating the conductive film by etching the conductive film and a step of removing the resist.
With this configuration, the resist is applied to the uneven surface, and the conductive film is separated by etching in a state where a part of the convex portion is exposed. The heights of the conductive films are the same.

また本発明は、上記半導体装置の製造方法において、前記分離する工程は、フォトリソグラフィにより上記レジストをパターニングする工程と、上記パターニング工程で、レジストから露出せしめられた領域および前記突出構造部の頂部の導電性膜をエッチングする工程とを含む。
この構成により、導電性膜の効率よいパターニングが一時に実現可能となる。
According to the present invention, in the method of manufacturing a semiconductor device, the separating step includes a step of patterning the resist by photolithography, a region exposed from the resist in the patterning step, and a top portion of the protruding structure portion. Etching the conductive film.
With this configuration, efficient patterning of the conductive film can be realized at a time.

また本発明は、上記半導体装置の製造方法において、前記半導体基板は表面に単結晶シリコン層を有するSOI基板であり、前記突出構造部を形成する工程は、異方性エッチングにより、(111)面を傾斜面として残すように形成する工程を含む。
この構成によれば、(111)面のエッチング速度が遅くなるような異方性エッチングを用いることにより、(111)面におけるエッチング選択性を利用して、再現性よく高効率のパターニングを行うことが可能となる。
According to the present invention, in the method of manufacturing a semiconductor device, the semiconductor substrate is an SOI substrate having a single crystal silicon layer on a surface, and the step of forming the protruding structure portion includes (111) plane by anisotropic etching. Is formed so as to leave as an inclined surface.
According to this configuration, by using anisotropic etching that slows the etching rate of the (111) plane, high-efficiency patterning can be performed with high reproducibility using the etching selectivity on the (111) plane. Is possible.

また本発明は、上記半導体装置の製造方法において、前記突出構造部の形成に先立ち、埋め込み絶縁膜(BOX層)を形成する工程を含み、前記導電性膜をエッチングする工程後、前記レジストを除去する工程と、前記電極および前記突出構造部の間の絶縁膜と前記突出構造部の下部に形成された前記埋め込み絶縁膜とを除去する工程を含む。
この構成により、埋め込み絶縁膜を除去することによって、極めて効率よく中空構造を実現することが可能となる。
According to the present invention, in the method of manufacturing a semiconductor device, the method includes a step of forming a buried insulating film (BOX layer) prior to the formation of the protruding structure portion, and the resist is removed after the step of etching the conductive film. And a step of removing the insulating film between the electrode and the protruding structure portion and the buried insulating film formed under the protruding structure portion.
With this configuration, it is possible to realize a hollow structure very efficiently by removing the buried insulating film.

また本発明は、上記半導体装置の製造方法において、前記埋め込み絶縁膜を形成する工程は、前記半導体基板の裏面から深溝を掘る工程と、前記電極と前記突出構造部の間に位置する前記絶縁膜である第1の絶縁膜と前記突出構造部の下部に成膜された絶縁膜であると第2の絶縁膜を除去する工程を含む。
この構成により、第1および第2の絶縁膜を除去することによって、極めて効率よく中空構造を実現することが可能となる。また前記第1及び第2の絶縁膜を同一材料で形成することにより、これら第1及び第2の絶縁膜を同時にエッチングすることができる。また前記第1及び第2の絶縁膜は同一材料でなくても、同一のエッチング条件でエッチングできる材料であればよい。
According to the present invention, in the method of manufacturing a semiconductor device, the step of forming the buried insulating film includes a step of digging a deep groove from the back surface of the semiconductor substrate, and the insulating film positioned between the electrode and the protruding structure portion. And a step of removing the second insulating film when the first insulating film is an insulating film formed under the protruding structure portion.
With this configuration, it is possible to realize a hollow structure extremely efficiently by removing the first and second insulating films. In addition, by forming the first and second insulating films with the same material, the first and second insulating films can be simultaneously etched. The first and second insulating films are not necessarily made of the same material as long as they can be etched under the same etching conditions.

また本発明は、上記半導体装置の製造方法において、前記突出構造部の形成に先立ち、前記突出構造部形成領域の下層で段差を有して高くなるように形成された埋め込み絶縁膜(BOX層)を形成する工程を含む。
この構成により、突出構造部頂点を突出させるためのレジストを厚くすることが可能となり、均一性、選択性を改善することが可能となる。
According to the present invention, in the method of manufacturing a semiconductor device, a buried insulating film (BOX layer) formed to have a step and become higher in a lower layer of the projecting structure portion forming region prior to the formation of the projecting structure portion. Forming a step.
With this configuration, it is possible to increase the thickness of the resist for projecting the apex of the projecting structure portion, and it is possible to improve uniformity and selectivity.

また本発明は、上記半導体装置の製造方法において、前記第1の絶縁膜を形成する工程が、前記半導体基板の酸化により酸化膜を形成する工程であるものを含む。
この構成により、効率よく高精度の膜厚を有する酸化膜を形成することが可能となる。
The present invention also includes the method for manufacturing a semiconductor device, wherein the step of forming the first insulating film is a step of forming an oxide film by oxidation of the semiconductor substrate.
With this configuration, it is possible to efficiently form an oxide film having a highly accurate film thickness.

また本発明は、上記半導体装置の製造方法において、前記第1の絶縁膜を形成する工程は、RCAやSPM洗浄により、前記半導体基板表面を化学反応させて膜厚数nmの酸化膜を形成する工程である。
この構成により、洗浄工程で得られた酸化膜を絶縁膜として用いることにより、容易に効率よく薄い酸化膜を形成することが可能となる。RCAとは、RCA社によって開発された洗浄技術であり、パーティクル除去を目的としたアンモニア水と過酸化水素水からなるSC−1洗浄(Standard Clean 1)と金属不純物除去を目的とした塩酸と過酸化水素水とからなるSC−2洗浄(Standard Clean 2)とを組み合わせた洗浄技術である。SPM洗浄は有機物除去を目的とし、濃硫酸に過酸化水素水を添加し100℃以上の高温で処理を行う洗浄技術である。
According to the present invention, in the method for manufacturing a semiconductor device, the step of forming the first insulating film includes forming an oxide film having a thickness of several nm by chemically reacting the surface of the semiconductor substrate by RCA or SPM cleaning. It is a process.
With this configuration, it becomes possible to easily and efficiently form a thin oxide film by using the oxide film obtained in the cleaning process as an insulating film. RCA is a cleaning technology developed by RCA. SC-1 cleaning (Standard Clean 1) consisting of aqueous ammonia and hydrogen peroxide for particle removal, and hydrochloric acid and excess for the purpose of metal impurity removal. This is a cleaning technique combined with SC-2 cleaning (Standard Clean 2) composed of hydrogen oxide water. SPM cleaning is a cleaning technique for removing organic substances and performing treatment at a high temperature of 100 ° C. or higher by adding hydrogen peroxide to concentrated sulfuric acid.

また本発明は、上記半導体装置の製造方法において、機械的振動可能に形成された振動子と、前記振動子に対して所定の間隔を隔てて配設された電極とを有し、電気機械変換を可能にする電気機械共振器であって、前記振動子が、前記突出構造部で構成されたMEMS共振器を構成する。
この構成により、微細で信頼性の高い梁状の振動子を形成することが可能となる。
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a vibrator formed so as to be capable of mechanical vibration; and an electrode disposed at a predetermined interval with respect to the vibrator; The vibrator constitutes a MEMS resonator including the protruding structure portion.
With this configuration, it is possible to form a fine and reliable beam-like vibrator.

また本発明は、上記半導体装置の製造方法において、前記振動子は、断面三角形を有するものを含む。
この構成により、たとえば(111)面を1辺とする断面三角形を用いることにより、高精度のパターン形成が容易に再現性よく可能となる。
According to the present invention, in the method for manufacturing a semiconductor device, the vibrator includes a vibrator having a triangular cross section.
With this configuration, for example, by using a triangle with a (111) plane as one side, a highly accurate pattern can be easily formed with good reproducibility.

また本発明は、上記半導体装置の製造方法において、前記電極が段差を有して形成されものを含む。   The present invention also includes the method for manufacturing a semiconductor device, wherein the electrode is formed with a step.

すなわち、本発明の製造方法は、ある傾斜をもつ突出構造部に絶縁膜を成膜する工程と、前記絶縁膜の上に導電性膜を堆積する工程と、前記導電性膜に突出構造部の高さより薄くなるようにレジストを供給し、前記レジストのスピンコートにより突出構造部の頂点を露出する工程と、前記レジストの露光と現像により前記導電性膜のマスクをパターニングする工程と、前記パターニングした導電性膜と露出した頂点のエッチングを行う工程と、前記絶縁膜を除去する工程とを有することを特徴とするギャップを有した突出構造部に電極を形成する製造方法である。
この構成により、スピンコートによる膜厚の再現性を利用し、高度の寸法精度を持つギャップの形成が可能となり、高精度で信頼性の高いギャップ形成が可能となる。
That is, the manufacturing method of the present invention includes a step of forming an insulating film on a protruding structure portion having a certain inclination, a step of depositing a conductive film on the insulating film, and a step of forming the protruding structure portion on the conductive film. Supplying a resist so as to be thinner than the height, exposing the apex of the protruding structure by spin coating of the resist, patterning the mask of the conductive film by exposing and developing the resist, and patterning It is a manufacturing method for forming an electrode on a protruding structure portion having a gap, which includes a step of etching a conductive film and an exposed vertex, and a step of removing the insulating film.
With this configuration, it is possible to form a gap with a high degree of dimensional accuracy by utilizing the reproducibility of the film thickness by spin coating, and it is possible to form a gap with high accuracy and high reliability.

本発明の方法によれば、制御が困難であるレジストのエッチバック工程を不要とし、従来では不可能だった頂点と電極との形成を、同時に1回のエッチング工程で完成させるMEMSデバイスを作製することができる。これによって簡易で精度良く、頂点と多数の電極との形成を可能とする製造方法が実現し、ギャップを介して電極を形成するさまざまなMEMSデバイスに応用が可能となる。   According to the method of the present invention, a resist device that is difficult to control is not required, and a MEMS device that completes the formation of apexes and electrodes, which was impossible in the past, by a single etching process is manufactured. be able to. As a result, a manufacturing method capable of forming apexes and a large number of electrodes in a simple and accurate manner is realized, and can be applied to various MEMS devices that form electrodes through gaps.

以下、本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1における製造方法およびそれによって形成されるMEM
Sデバイスの断面図である。
本発明のマイクロ突出構造部への電極形成方法は、主にMEMS共振器の作製に適用可能である。本実施の形態の電極形成方法では、まず図1(a)に示すように、SOI基板の単結晶シリコン層を異方性エッチングすることにより、三角断面梁1を形成し、その表面に熱酸化により、薄い絶縁膜10を成膜する。SOI基板を用いた場合、BOX層2が酸化膜で形成されているため、この絶縁膜10としては、同じ材料である酸化シリコン膜を用いるのが望ましい。この絶縁膜10がMEMS共振器の狭ギャップを形成するもので、数十nm〜数百nmの膜厚を必要とし、高精度の膜厚制御が可能なLPCVD酸化膜や熱酸化膜を用いるのが望ましい。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a manufacturing method and a MEM formed thereby according to Embodiment 1 of the present invention.
It is sectional drawing of S device.
The electrode forming method on the micro-projection structure of the present invention is mainly applicable to the production of a MEMS resonator. In the electrode forming method of the present embodiment, first, as shown in FIG. 1A, the single crystal silicon layer of the SOI substrate is anisotropically etched to form the triangular cross-section beam 1 and the surface is thermally oxidized. Thus, a thin insulating film 10 is formed. When an SOI substrate is used, since the BOX layer 2 is formed of an oxide film, it is desirable to use a silicon oxide film made of the same material as the insulating film 10. The insulating film 10 forms a narrow gap of the MEMS resonator, and uses an LPCVD oxide film or a thermal oxide film that needs a film thickness of several tens to several hundreds of nanometers and can control the film thickness with high precision. Is desirable.

このように、共振器の構造は、水酸化テトラメチルアンモニウム(TMAH)水溶液を利用した結晶異方性エッチングにより、三角断面梁1を形成することによって得られる。この時、例えばシリコン層の厚さが1.5μmのSOI基板を使用して異方性エッチングを実施することにより、シリコンが(111)側面に沿ってエッチングされ、三角断面梁がシリコン表面に対して54.7°の角度を保ってエッチングされる。これにより、梁の幅(2.1μm)は、製造する基板のシリコン層の厚さで決定されるため、精度良く梁型振動子を形成することが可能となる。   Thus, the structure of the resonator can be obtained by forming the triangular cross-section beam 1 by crystal anisotropic etching using a tetramethylammonium hydroxide (TMAH) aqueous solution. At this time, for example, by performing anisotropic etching using an SOI substrate having a silicon layer thickness of 1.5 μm, the silicon is etched along the (111) side surface, and the triangular cross-section beam is in contact with the silicon surface. Etching is performed at an angle of 54.7 °. Thus, since the beam width (2.1 μm) is determined by the thickness of the silicon layer of the substrate to be manufactured, the beam-type vibrator can be formed with high accuracy.

このようにして三角断面梁からなる梁型振動子の形成後、ギャップを形成する酸化膜を成膜する。このギャップ幅は共振器のRF特性につながるため、ここで用いられる酸化膜は均一で、しかも薄い膜であることが望ましい。例えば熱酸化膜を犠牲層に用いる場合、酸化炉で三角断面梁の側面に50nmの酸化膜を成長させる。その後、LPCVD法により、電極膜となるドーピングされたポリシリコン(導電性膜)を堆積する。   In this way, after the beam-type vibrator having the triangular cross-section beam is formed, an oxide film for forming a gap is formed. Since this gap width leads to the RF characteristics of the resonator, the oxide film used here is desirably a uniform and thin film. For example, when a thermal oxide film is used as the sacrificial layer, an oxide film having a thickness of 50 nm is grown on the side surface of the triangular cross section beam in an oxidation furnace. Thereafter, doped polysilicon (conductive film) to be an electrode film is deposited by LPCVD.

なお、本発明の製造方法では更なる狭ギャップの実現に向けて、図1(b)の工程前に必要とする基板洗浄(RCA,SPM等)の処理工程により、三角断面梁1のシリコン表面が化学的反応により形成される数nmの酸化膜を、前記絶縁膜10として用いるようにしてもよい。   In the manufacturing method of the present invention, the silicon surface of the triangular cross section beam 1 is formed by a substrate cleaning (RCA, SPM, etc.) processing step required before the step of FIG. An oxide film of several nm formed by a chemical reaction may be used as the insulating film 10.

次に、三角断面梁の頂点を露出する工程と電極のマスクパターンを形成する工程をフォトリソグラフィ工程で実施するが、その詳細を以下に記載する。
レジストとしては商品名Shipley1805(登録商標)のポジ型レジストを使用し、スピンコータで回転数4000rpm、時間30秒のコーティングを実施する。その後、90℃のホットプレートで約2分間のべーキングを行うことで、レジストが基板全体に平坦な表面をもつように、均一な厚さ(410nm)を保持してコーティングされる。三角断面梁の高さはSOI基板のシリコン層の厚さ(1500nm)で決定されるため、ばらつきは少なく、これによって梁の頂点(1090nm)を精度良く露出することが可能となる。
Next, the process of exposing the apex of the triangular cross-section beam and the process of forming the mask pattern of the electrode are performed by a photolithography process, the details of which will be described below.
A positive resist having a trade name of Shipley 1805 (registered trademark) is used as the resist, and coating is performed with a spin coater at a rotational speed of 4000 rpm for 30 seconds. Thereafter, baking is performed for about 2 minutes on a hot plate at 90 ° C., and the resist is coated while maintaining a uniform thickness (410 nm) so that the entire surface of the substrate has a flat surface. Since the height of the triangular cross-section beam is determined by the thickness (1500 nm) of the silicon layer of the SOI substrate, there is little variation, and this makes it possible to accurately expose the apex (1090 nm) of the beam.

すなわち、まず図1(b)に示すように導電性膜11を、CVD法などを用いて均一に成膜し、図1(c)に示すように、レジスト12を成膜する。導電性膜11としてはポリシリコンを使用するのが望ましい。図1(c)はレジスト12を前記導電性膜の上に塗布し、スピンコートした状態を示す。ここで導電性膜11の頂面が露呈している。すなわち、レジストの塗布厚が三角断面梁1の高さよりも薄くなるように、スピナーの回転数およびレジストの粘度を決定し、スピンコートしてレジスト12の膜厚を決定する。この場合、露出する領域にも依存するが、主にレジスト12の膜厚を三角断面梁1の高さの1/3から1/4の膜厚にすると、スピンコート後に頂点13が露出する。この後は通常の導電性膜11のフォトリソ工程に戻り、レジストの露光と現像後を行い、電極マスクのパターニングを行う。
そして図1(d)に示すように、フォトリソグラフィを実施し、導電性膜11をパター
ニングする。
That is, first, as shown in FIG. 1B, the conductive film 11 is uniformly formed using a CVD method or the like, and the resist 12 is formed as shown in FIG. It is desirable to use polysilicon as the conductive film 11. FIG. 1C shows a state in which a resist 12 is applied on the conductive film and spin-coated. Here, the top surface of the conductive film 11 is exposed. That is, the spinner rotation speed and the resist viscosity are determined so that the resist coating thickness is thinner than the height of the triangular cross section beam 1, and the film thickness of the resist 12 is determined by spin coating. In this case, although depending on the exposed region, when the film thickness of the resist 12 is mainly set to 1/3 to 1/4 of the height of the triangular cross section beam 1, the vertex 13 is exposed after spin coating. Thereafter, the process returns to the normal photolithographic process of the conductive film 11, and after exposure and development of the resist, patterning of the electrode mask is performed.
Then, as shown in FIG. 1D, photolithography is performed to pattern the conductive film 11.

このようにして、スピンコートによる頂点の露出後、フォトマスクを用い、レジストを露光し、その後にレジストの現像を行うことにより、電極パターン形成用のマスクパターンが形成される。この工程後の状態を図2(a)および(b)にSEM写真で示す。図2(a)および(b)はそれぞれ長さ20μm、幅2μmの三角断面梁の全体図と拡大図を表わし、この写真から梁の頂点が精度良く露出され、しかも所望の電極パターン形成用のマスクパターンが形成されたことが確認できる。   In this manner, after the apex is exposed by spin coating, the resist is exposed using a photomask, and then the resist is developed, whereby a mask pattern for forming an electrode pattern is formed. The state after this process is shown by SEM photographs in FIGS. 2 (a) and 2 (b) show an overall view and an enlarged view of a triangular cross-section beam having a length of 20 μm and a width of 2 μm, respectively, and from this photograph, the apex of the beam is accurately exposed, and for forming a desired electrode pattern It can be confirmed that a mask pattern is formed.

次に、図1(e)に示すように、突出した頂点13とパターニングされた導電性膜11を1回のエッチング工程で同時にパターニングする。ここで、エッチング工程は、主に導電性膜11となるポリシリコン膜の、絶縁膜10となる酸化膜に対する選択性の良好なエッチング条件を用いることが必要であるため、ここではSFガスを利用したドライエッチングなどが、この製造方法に適している。 Next, as shown in FIG. 1E, the protruding apex 13 and the patterned conductive film 11 are simultaneously patterned by one etching process. Here, since the etching process needs to use etching conditions with good selectivity of the polysilicon film mainly serving as the conductive film 11 with respect to the oxide film serving as the insulating film 10, SF 6 gas is used here. The dry etching used is suitable for this manufacturing method.

このように、露出された頂点と電極をRIE装置でドライエッチングを行い、エッチングした後は基板からレジストを完全に除去する。   As described above, the exposed apex and the electrode are dry-etched by the RIE apparatus, and after the etching, the resist is completely removed from the substrate.

次に、図1(f)に示すように、支持部となる部分を残して、絶縁膜10とBOX層2を除去して三角断面梁1を開放し、狭ギャップを有する電極が突出構造部の側面に配置された空中突出構造部が完成する。   Next, as shown in FIG. 1 (f), the insulating film 10 and the BOX layer 2 are removed to leave the portion serving as a support portion, the triangular cross-section beam 1 is opened, and an electrode having a narrow gap protrudes from the structure portion. The aerial projecting structure portion arranged on the side surface is completed.

最後の工程では、ギャップの形成と三角断面梁の基板から開放とが、必要であるため、フッ酸などを利用して電極と梁の間の酸化膜と梁の下層部に存在する酸化膜を除去し、梁型共振器を作製させる。製作後の共振器を図3に示す。   In the last step, it is necessary to form a gap and release the triangular cross-section beam from the substrate. Therefore, using hydrofluoric acid, etc., the oxide film between the electrode and the beam and the oxide film present in the lower layer of the beam are removed. The beam-type resonator is manufactured by removing. The manufactured resonator is shown in FIG.

図3は、長さ20μm、幅2μmの三角断面梁の両側に電極を付加した共振器の構造を有する。電極と梁の間は、50nmの狭ギャップが形成されており、シリコン梁の頂点は完全に露出されていることが、この写真から確認される。   FIG. 3 shows a resonator structure in which electrodes are added to both sides of a triangular cross-section beam having a length of 20 μm and a width of 2 μm. From this photograph, it is confirmed that a narrow gap of 50 nm is formed between the electrode and the beam, and the vertex of the silicon beam is completely exposed.

これにより、従来のエッチバック工程を利用した電極の形成方法と比べて、少ない工程数で電極のパターンを高精度に作製することが可能となる。   This makes it possible to produce an electrode pattern with high accuracy with a smaller number of steps as compared with a conventional electrode forming method using an etch-back process.

(実施の形態2)
図4は、本発明の実施の形態2における製造方法およびそれによって形成されるMEMSデバイスの断面図である。本発明の製造方法は、エッチバック工程を不要とすることを特徴とするが、BOX層に溝17を掘り、段差を設けるとともに、突出構造部で構成される三角断面梁15の高さが1μm以下であるため、所望の部分の頂点を露出するためには、後の工程で塗布するレジスト19を極めて薄い薄膜に形成する必要がある。レジスト19の厚さを三角断面梁19の高さの約1/4にすると、250nm以下の薄膜で塗布することになり、この厚さではレジスト19の均一性やエッチングする電極との選択性が取れなくなってしまうことが考えられる。
(Embodiment 2)
FIG. 4 is a cross-sectional view of the manufacturing method and the MEMS device formed thereby according to the second embodiment of the present invention. The manufacturing method of the present invention is characterized in that an etch-back process is not required, but a groove 17 is dug in the BOX layer, a step is provided, and the height of the triangular cross-section beam 15 formed by the protruding structure portion is 1 μm. Therefore, in order to expose the apex of a desired portion, it is necessary to form the resist 19 to be applied in a later process in a very thin thin film. If the thickness of the resist 19 is about 1/4 of the height of the triangular cross-section beam 19, the resist 19 is coated with a thin film of 250 nm or less. With this thickness, the uniformity of the resist 19 and the selectivity with respect to the electrode to be etched can be obtained. It may be impossible to remove.

そこで、本発明の方法では、BOX層に溝17を掘り、段差を設けるようにしたことを特徴とする。これによってナノ突出構造部15の頂点を突出させるためのレジスト19を厚くすることが可能となり、均一性、選択性を改善することが可能となる他、特殊な薄膜レジストを利用する必要がなくなる。   Therefore, the method of the present invention is characterized in that a groove 17 is dug in the BOX layer to provide a step. This makes it possible to increase the thickness of the resist 19 for projecting the apex of the nano-projection structure portion 15, thereby improving uniformity and selectivity, and eliminates the need to use a special thin film resist.

本発明の電極を形成するナノ突出構造部の製造方法は、主にMEMS共振器の作製に応用する。まず、図4(a)に示すBOX層2、シリコン支持基板3、裏側の保護膜4を堆
積したSOI基板100の表面の単結晶シリコン層を、異方性エッチングによりパターニングし、幅が1μm以下の三角断面梁15となるように形成し、表面熱酸化によりその上に絶縁膜(酸化シリコン膜)16を成膜する。
The manufacturing method of the nanoprojection structure part which forms the electrode of this invention is mainly applied to preparation of a MEMS resonator. First, the monocrystalline silicon layer on the surface of the SOI substrate 100 on which the BOX layer 2, the silicon support substrate 3, and the back side protective film 4 shown in FIG. 4A are deposited is patterned by anisotropic etching, and the width is 1 μm or less. And an insulating film (silicon oxide film) 16 is formed thereon by surface thermal oxidation.

次に、図4(b)に示すように、このまま絶縁膜16をマスクとして、BOX層2をエッチングして溝17を形成する。深さは後の工程のレジストの厚さによって調整を行うが、数百nm〜数μmの範囲でエッチングをする。図4(b)に示すように溝17を形成した後、図4(c)に示すように、導電性膜18をBOX層2と突出構造部で構成された三角断面梁15との上に成膜する。   Next, as shown in FIG. 4B, the BOX layer 2 is etched using the insulating film 16 as a mask to form a groove 17. The depth is adjusted by the thickness of the resist in a later step, but etching is performed in the range of several hundred nm to several μm. After the groove 17 is formed as shown in FIG. 4B, the conductive film 18 is formed on the BOX layer 2 and the triangular cross-section beam 15 composed of the protruding structure as shown in FIG. 4C. Form a film.

そして、図4(d)に示すように、レジスト19を塗布し、頂点と電極とのマスクをパターニングする。まず、導電性膜18の上にレジスト19を塗布するが、厚さは溝17の深さ以上であって、突出構造部で構成された三角断面梁15の高さ以下となるように設定する。ここでは溝17を形成している分、レジストの膜厚を大きくすることができる。このように、レジスト塗布後に突出構造部で構成された三角断面梁15の頂点が突き出した状態で、電極のアライメント、露光、現像を行い、電極マスクのパターンを形成する。   Then, as shown in FIG. 4 (d), a resist 19 is applied, and a mask between the apex and the electrode is patterned. First, a resist 19 is applied on the conductive film 18, and the thickness is set to be equal to or greater than the depth of the groove 17 and equal to or less than the height of the triangular cross-section beam 15 formed by the protruding structure portion. . Here, as the groove 17 is formed, the resist film thickness can be increased. Thus, after the resist application, with the apex of the triangular cross section beam 15 constituted by the protruding structure portion protruding, the electrode alignment, exposure, and development are performed to form an electrode mask pattern.

次に、図4(e)で表わす頂点20の導電性膜および周辺21の導電性膜のパターンの形成をするが、ここで1回のエッチング工程により両方のエッチングを完成させることを特徴とする。最後に、図4(f)ではBOX層2と絶縁膜16を除去し、BOX層の開放部22とギャップ23の形成を行い、MEMS共振器の中空構造を完成する。   Next, the pattern of the conductive film at the apex 20 and the conductive film at the periphery 21 shown in FIG. 4E is formed. Here, both etchings are completed by one etching process. . Finally, in FIG. 4F, the BOX layer 2 and the insulating film 16 are removed, and the opening 22 and the gap 23 of the BOX layer are formed, thereby completing the hollow structure of the MEMS resonator.

(実施の形態3)
図5は、本発明の実施の形態3における製造方法およびそれによって形成されるMEMSデバイスの断面図である。
本発明の電極を形成する製造方法は、断面四角形の突出構造部51のうちの頂上に1つ以上の小さな溝28を設けることによって頂面にレジストが流れる場所を確保し、突出構造部51の上面部を完全に露出させるようにしたことを特徴とするものである。
(Embodiment 3)
FIG. 5 is a cross-sectional view of the manufacturing method and the MEMS device formed thereby according to Embodiment 3 of the present invention.
The manufacturing method for forming the electrode of the present invention secures a place where the resist flows on the top surface by providing one or more small grooves 28 on the top of the projecting structure 51 having a square cross section. The upper surface portion is completely exposed.

本実施の形態では、まず、図5(a)で示す単結晶シリコン基板25に、1μm以上の酸化膜26を成膜する。次に図5(b)では、可動構造を形成するためのアモルファスシリコン層からなるデバイス形成層27を成膜し、図5(c)で、デバイス形成層27をパターニングして、四角突出構造部50、51を形成する。 In this embodiment, first, an oxide film 26 of 1 μm or more is formed on the single crystal silicon substrate 25 shown in FIG. Next, in FIG. 5B, a device forming layer 27 made of an amorphous silicon layer for forming a movable structure is formed, and in FIG. 5C, the device forming layer 27 is patterned to form a square protruding structure portion. 50 and 51 are formed.

次に、図5(d)に示すようにフォトリソグラフィにより、デバイス形成層に2回目のパターニングをしてレジストパターンを形成し、レジストパターンをマスクとして、エッチングを行って、四角突出構造部51に溝28を形成する。この方法において、この溝28の役目としては、例えば四角突出構造部51のように、突出構造部の上面が、平行面での面の幅が数μm以上ある場合、レジストを塗布して頂点を出す工程を行うと、突出構造部51の上面にレジストが残ってしまい、所望の上面部を露出できなくなるのを防止するためである。   Next, as shown in FIG. 5D, a second patterning is performed on the device formation layer by photolithography to form a resist pattern, and etching is performed using the resist pattern as a mask to form the square projecting structure 51. A groove 28 is formed. In this method, as the role of the groove 28, for example, when the upper surface of the projecting structure portion has a parallel surface width of several μm or more as in the case of the square projecting structure portion 51, a resist is applied and the apex is formed This is to prevent the resist from remaining on the upper surface of the projecting structure portion 51 and the desired upper surface portion from being exposed.

これに対して、本発明の実施の形態では、溝28を形成した後、図5(e)に示すように表面を熱酸化し、薄い絶縁膜29を成膜して、薄い絶縁膜29の上に導電性膜30を堆積する(図5(f))。   On the other hand, in the embodiment of the present invention, after the groove 28 is formed, the surface is thermally oxidized as shown in FIG. A conductive film 30 is deposited thereon (FIG. 5 (f)).

そしてさらに、図5(g)に示すように、デバイス形成層の3回目のパターニングをしてマスクを形成するが、ここでもレジスト31の厚さをデバイス形成層の高さよりも薄くなるようにして基板に塗布する。この時に四角突出構造部51の上面に付着したレジストが図5(d)で形成した溝28に滞留するため、四角突出構造部50,51の上面部32
が所望の領域の部分でのみ突出せしめられる。
Further, as shown in FIG. 5G, the mask is formed by patterning the device forming layer for the third time. Here again, the thickness of the resist 31 is made thinner than the height of the device forming layer. Apply to substrate. At this time, the resist adhering to the upper surface of the square projecting structure 51 stays in the groove 28 formed in FIG.
Is protruded only at a desired region.

図5(h)に示すように、露出せしめられた導電性膜のエッチングを行うが、この場合、四角突出構造部50、51の上面部を1回の工程で同時にエッチングを行う。エッチング後は溝28にパターン分離された電極33が形成される。   As shown in FIG. 5H, the exposed conductive film is etched. In this case, the upper surface portions of the square protruding structure portions 50 and 51 are simultaneously etched in one step. After the etching, the electrode 33 is formed in the groove 28 by pattern separation.

次に、図5(i)では、シリコン基板25の裏側面からエッチングをして、深溝34を形成する。その後、図5(j)で示す突出構造部開放(構造部開放のための空隙の形成)を行う。
ここで例えばウェットエッチングを行うことで、基板25の両面からエッチングを行うことができるため、酸化膜26と絶縁膜29とを同時に除去することが可能になる。又、この工程で絶縁膜29を除去すると、溝28に形成された電極33が開放されるため、突出構造部51の溝28の間には電極が残留しないようになる。エッチング後はギャップ35の形成と構造部開放のための溝36とが完了し、電極を有する四角突出構造部50、51の中空構造が作製される。
Next, in FIG. 5I, the deep groove 34 is formed by etching from the back side surface of the silicon substrate 25. Thereafter, the protruding structure part is opened (formation of a gap for opening the structure part) shown in FIG.
Here, for example, by performing wet etching, etching can be performed from both surfaces of the substrate 25, so that the oxide film 26 and the insulating film 29 can be simultaneously removed. Further, when the insulating film 29 is removed in this step, the electrode 33 formed in the groove 28 is opened, so that no electrode remains between the grooves 28 of the protruding structure portion 51. After the etching, the formation of the gap 35 and the groove 36 for opening the structure portion are completed, and the hollow structure of the square projecting structure portions 50 and 51 having electrodes is produced.

なお以上の実施の形態では、導電性膜のパターン分離について説明したが、導電性膜のみならず、絶縁膜や他の機能膜などの薄膜のパターン分離にも適用可能である。   In the above embodiment, the pattern separation of the conductive film has been described. However, the present invention can be applied not only to the conductive film but also to the pattern separation of thin films such as an insulating film and other functional films.

本発明にかかる電極を形成する製造方法は、制御が困難であるレジストエッチバック工程を不要とし、簡易で精度良く凸部頂点の分離と電極の形成を同時に行うことのできる方法であり、特にMEMS分野のMEMS共振器等として有用である。   The manufacturing method for forming an electrode according to the present invention eliminates the resist etch-back process, which is difficult to control, and can easily and accurately separate the convex apex and form the electrode at the same time. It is useful as a MEMS resonator in the field.

本発明の実施の形態1におけるMEMS共振器の製造工程を示す断面説明図Sectional explanatory drawing which shows the manufacturing process of the MEMS resonator in Embodiment 1 of this invention 本発明の実施の形態1におけるMEMS共振器の三角断面梁を示す図The figure which shows the triangular cross-section beam of the MEMS resonator in Embodiment 1 of this invention 本発明の実施の形態1におけるMEMS共振器を示す図The figure which shows the MEMS resonator in Embodiment 1 of this invention. 本発明の実施の形態2におけるナノサイズのMEMS共振器の製造工程を示す断面説明図Cross-sectional explanatory drawing which shows the manufacturing process of the nanosized MEMS resonator in Embodiment 2 of this invention 本発明の実施の形態3におけるMEMSデバイスの製造工程を示す断面説明図Cross-sectional explanatory drawing which shows the manufacturing process of the MEMS device in Embodiment 3 of this invention 従来のエッチバック工程で作製された電子銃の製造工程を示す断面説明図Cross-sectional explanatory drawing showing the manufacturing process of an electron gun manufactured in a conventional etch-back process

符号の説明Explanation of symbols

1 三角断面梁
2 BOX層
3 支持基板
4 保護膜
10、16、29 絶縁膜
11、18、30 導電性膜
12,19、31 レジスト
15 三角断面梁(単結晶シリコン層)
13、20 頂点
17 BOX層の溝
21 電極パターン
22、36 突出構造部の解放(部)
23、35 ギャップ
25 シリコン基板
26 酸化膜
27 デバイス形成層
28 溝
32 露出された上面部
33 溝に形成される電極
34 深溝
DESCRIPTION OF SYMBOLS 1 Triangular cross-section beam 2 BOX layer 3 Support substrate 4 Protective film 10, 16, 29 Insulating film 11, 18, 30 Conductive film 12, 19, 31 Resist 15 Triangular cross-section beam (single crystal silicon layer)
13, 20 Vertex 17 BOX layer groove 21 Electrode pattern 22, 36 Release of protruding structure (part)
23, 35 Gap 25 Silicon substrate 26 Oxide film 27 Device formation layer 28 Groove 32 Exposed upper surface portion 33 Electrode 34 formed in groove Deep groove

Claims (11)

半導体基板表面に傾斜面をもつ突出構造部を形成する工程と、
前記突出構造部の表面に絶縁膜を成膜する工程と、
前記絶縁膜の上面を覆うように導電性膜を成膜する工程と、
前記導電性膜の形成された表面に前記突出構造部の前記導電性膜の少なくとも頂部が露呈するように、レジストを塗布する工程と、
前記レジストから露呈せしめられた前記突出構造部の頂部の導電性膜をエッチングすることにより、前記導電性膜を電気的に分離する工程と、
前記レジストを除去する工程とを含む半導体装置の製造方法。
Forming a protruding structure having an inclined surface on the surface of the semiconductor substrate ;
Forming an insulating film on the surface of the protruding structure;
Forming a conductive film so as to cover the upper surface of the insulating film;
Applying a resist so that at least the top of the conductive film of the protruding structure portion is exposed on the surface on which the conductive film is formed;
Electrically isolating the conductive film by etching the conductive film on the top of the protruding structure portion exposed from the resist;
And a step of removing the resist.
請求項に記載の半導体装置の製造方法であって、
前記分離する工程は、
フォトリソグラフィにより上記レジストをパターニングする工程と、
前記導電性膜のうち、前記パターニングする工程で上記レジストから露出された領域および前記突出構造部の頂部の導電性膜をエッチングする工程とを含む半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 1 ,
The separating step includes
Patterning the resist by photolithography,
A method of manufacturing a semiconductor device, comprising: etching the conductive film on the top of the projecting structure portion and the region exposed from the resist in the patterning step of the conductive film.
請求項またはに記載の半導体装置の製造方法であって、
前記半導体基板は表面に単結晶シリコン層を有するSOI基板であり、
前記突出構造部を形成する工程は、異方性エッチングにより、(111)面を傾斜面として残すように形成する工程を含む半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 1 or 2 ,
The semiconductor substrate is an SOI substrate having a single crystal silicon layer on the surface,
The step of forming the protruding structure portion includes a step of forming the (111) plane as an inclined surface by anisotropic etching.
請求項乃至のいずれかに記載の半導体装置の製造方法であって、
前記突出構造部の形成に先立ち、埋め込み絶縁膜(BOX層)を形成する工程を含み、
前記レジストを除去する工程後、
前記導電性膜および前記突出構造部の間の絶縁膜と前記突出構造部の下部に形成された前記埋め込み絶縁膜とを除去する工程を含む半導体装置の製造方法。
A method of manufacturing a semiconductor device according to any one of claims 1 to 3,
A step of forming a buried insulating film (BOX layer) prior to the formation of the protruding structure portion;
After the step of removing the resist,
A method of manufacturing a semiconductor device, comprising: removing an insulating film between the conductive film and the protruding structure portion and the buried insulating film formed below the protruding structure portion.
請求項に記載の半導体装置の製造方法であって、
前記突出構造部の形成に先立ち、前記突出構造部形成領域の下層で段差を有して高くなるように形成された埋め込み絶縁膜(BOX層)を形成する工程を含む半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 4 ,
A method of manufacturing a semiconductor device including a step of forming a buried insulating film (BOX layer) formed so as to have a level difference in a lower layer of the protruding structure portion forming region before forming the protruding structure portion.
請求項4または5に記載の半導体装置の製造方法であって
前記埋め込み絶縁膜を形成する工程は、
前記半導体基板の裏面から深溝を掘る工程と、
前記導電性膜と前記突出構造部の間に位置する前記絶縁膜である第1の絶縁膜と前記突出構造部の下部に成膜された絶縁膜である第2の絶縁膜とを除去する工程を含む半導体装置の製造方法。
The method for manufacturing a semiconductor device according to claim 4, wherein the step of forming the buried insulating film comprises:
Digging deep grooves from the back surface of the semiconductor substrate;
Removing the first insulating film, which is the insulating film located between the conductive film and the protruding structure portion, and the second insulating film, which is an insulating film formed under the protruding structure portion A method of manufacturing a semiconductor device including:
請求項乃至のいずれかに記載の半導体装置の製造方法であって、
前記第1の絶縁膜を形成する工程は、前記半導体基板の酸化により酸化膜を形成する工程である半導体装置の製造方法。
A method of manufacturing a semiconductor device according to any one of claims 1 to 6,
The method of manufacturing a semiconductor device, wherein the step of forming the first insulating film is a step of forming an oxide film by oxidizing the semiconductor substrate.
請求項に記載の半導体装置の製造方法であって、
前記第1の絶縁膜を形成する工程は、基板洗浄により、前記半導体基板表面を化学反応させることにより膜厚数nmの酸化膜を形成する工程である半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 7 ,
The step of forming the first insulating film is a method of manufacturing a semiconductor device, which is a step of forming an oxide film having a thickness of several nm by chemically reacting the surface of the semiconductor substrate by cleaning the substrate.
請求項1乃至のいずれかに記載の半導体装置の製造方法を用いて形成され、
機械的振動可能に形成された振動子と、前記振動子に対して所定の間隔を隔てて配設された電極とを有し、
前記振動子が、前記突出構造部で構成されたMEMS共振器を構成する半導体装置。
Is formed by using a method of manufacturing a semiconductor device according to any one of claims 1 to 8,
A vibrator formed so as to be capable of mechanical vibration and an electrode disposed at a predetermined interval with respect to the vibrator;
A semiconductor device in which the vibrator constitutes a MEMS resonator including the protruding structure.
請求項に記載の半導体装置であって、
前記振動子は、断面が三角形を有する半導体装置。
The semiconductor device according to claim 9 ,
The vibrator is a semiconductor device having a triangular cross section.
請求項に記載の半導体装置であって、
前記電極が段差を有して形成された半導体装置。
The semiconductor device according to claim 9 ,
A semiconductor device in which the electrode is formed with a step.
JP2007109755A 2006-04-20 2007-04-18 Semiconductor device manufacturing method and semiconductor device using the same Expired - Fee Related JP4994096B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007109755A JP4994096B2 (en) 2006-04-20 2007-04-18 Semiconductor device manufacturing method and semiconductor device using the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006116411 2006-04-20
JP2006116411 2006-04-20
JP2007109755A JP4994096B2 (en) 2006-04-20 2007-04-18 Semiconductor device manufacturing method and semiconductor device using the same

Publications (2)

Publication Number Publication Date
JP2007312373A JP2007312373A (en) 2007-11-29
JP4994096B2 true JP4994096B2 (en) 2012-08-08

Family

ID=38844755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007109755A Expired - Fee Related JP4994096B2 (en) 2006-04-20 2007-04-18 Semiconductor device manufacturing method and semiconductor device using the same

Country Status (1)

Country Link
JP (1) JP4994096B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5230810B2 (en) * 2009-06-30 2013-07-10 パナソニック株式会社 Resonator and manufacturing method thereof
JP5751206B2 (en) 2011-10-21 2015-07-22 株式会社豊田中央研究所 Optical deflection device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310029A (en) * 1993-02-26 1994-11-04 Nippon Steel Corp Manufacture of electron gun and quantum wire
FR2811163B1 (en) * 2000-06-30 2002-10-04 Centre Nat Rech Scient NONOELECTROMECHANICAL FILTER
JP3775276B2 (en) * 2001-10-24 2006-05-17 株式会社デンソー Electrostatic actuator
JP2005303706A (en) * 2004-04-13 2005-10-27 Seiko Epson Corp Micro resonator, its manufacturing method, and electronic equipment
WO2006013741A1 (en) * 2004-08-05 2006-02-09 Matsushita Electric Industrial Co., Ltd. Tortional resonator and filter using this

Also Published As

Publication number Publication date
JP2007312373A (en) 2007-11-29

Similar Documents

Publication Publication Date Title
US6428713B1 (en) MEMS sensor structure and microfabrication process therefor
JP4869847B2 (en) Method for manufacturing nanowire element
KR100692593B1 (en) Manufacturing method of mems structure
KR100290852B1 (en) method for etching
JP4431502B2 (en) Method of forming a semiconductor device by epitaxy
US20060278942A1 (en) Antistiction MEMS substrate and method of manufacture
KR20020091856A (en) Method for fabricating stiction-resistant micromachined structures
US20070178703A1 (en) Method for release of surface micromachined structures in an epitaxial reactor
KR100373739B1 (en) Method for Fabrication of Electrostatic Vertical Actuators Using One Single-crystalline Silicon Wafer
JP4146850B2 (en) Manufacturing method of vertical step structure
KR100923296B1 (en) MEMS device used as microphone and speaker and method of fabricating the same
JP2007015101A (en) Hidden hinge mems device
JP4994096B2 (en) Semiconductor device manufacturing method and semiconductor device using the same
US20070128757A1 (en) Method for forming comb electrodes using self-alignment etching
KR100817813B1 (en) A method for fabricating a micro structures with multi differential gap on silicon substrate
JP2002200599A (en) Producing method for three-dimensional structure
US20070284680A1 (en) Method for manufacturing semiconductor device and semiconductor device using the same
JP2008072209A (en) Oscillator, electromechanical resonator employing it and its manufacturing process
CN211445040U (en) Electrothermal MEMS actuating arm
JP2006224219A (en) Manufacturing method for mems element
JP2008137123A (en) Method for manufacturing micromachine, and micromachine
CN112466803B (en) Method for manufacturing semiconductor device
JP2006095632A (en) Manufacturing method of mems element and mems element
Pal et al. Design and fabrication of SiO 2 micromechanical structures inside anisotropically etched cavity
KR100465914B1 (en) Micro-actuator fabrication method

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120410

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120508

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees