JP4965602B2 - Differential distribution circuit IC package - Google Patents

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本発明は、高速動作の差動分布回路ＩＣチップをパッケージに実装する技術に関するものである。   The present invention relates to a technology for mounting a high-speed differential distribution circuit IC chip on a package.

高速動作の差動分布回路の例として、図５に示す回路構成が知られている。この図５の回路構成は、非特許文献１、非特許文献２、非特許文献３に開示されている。図５において、１００は差動集中回路、１０１は差動分布回路、ＤＩＮＰ，ＤＩＮＮはそれぞれ差動入力の正相入力端子、逆相入力端子、ＰＤは次段の差動分布回路１０１を駆動するプリドライバ、Ｒ１Ｐ，Ｒ１ＮはプリドライバＰＤの入力端抵抗、Ｒ２Ｐ，Ｒ２ＮはプリドライバＰＤの送端抵抗、ＣＰＷ１Ｐ，ＣＰＷ１Ｎは入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎは出力コプレナー線路、Ｒ３Ｐ，Ｒ３Ｎは直列に接続された複数の入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎのうち終端の入力コプレナー線路を接地する抵抗、Ｒ４Ｐ，Ｒ４Ｎは直列に接続された複数の出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎのうち先端の出力コプレナー線路をバイアス電圧ＶＣＣと接続する抵抗、ＣＭＬは電流モード論理インバータ（差動増幅器）、ＤＯＵＴＰ，ＤＯＵＴＮはそれぞれ差動出力の正相出力端子、逆相出力端子である。なお、抵抗Ｒ１Ｐ，Ｒ１Ｎ，Ｒ４Ｐ，Ｒ４Ｎの抵抗値は５０Ω、抵抗Ｒ３Ｐ，Ｒ３Ｎの抵抗値は４５Ωである。   A circuit configuration shown in FIG. 5 is known as an example of a high-speed differential distribution circuit. The circuit configuration of FIG. 5 is disclosed in Non-Patent Document 1, Non-Patent Document 2, and Non-Patent Document 3. In FIG. 5, reference numeral 100 denotes a differential lumped circuit, 101 denotes a differential distribution circuit, DINP and DINN denote differential input positive-phase input terminals and negative-phase input terminals, and PD drives the next-stage differential distribution circuit 101. Pre-drivers, R1P and R1N are input terminal resistors of the pre-driver PD, R2P and R2N are transmission end resistors of the pre-driver PD, CPW1P and CPW1N are input coplanar lines, CPW2P and CPW2N are output coplanar lines, and R3P and R3N are connected in series Among the plurality of input coplanar lines CPW1P and CPW1N, a resistor for grounding the terminal input coplanar line, R4P and R4N are connected to the output coplanar line CPW2P and CPW2N connected in series with the bias voltage VCC. CML is a current mode logic inverter (differential amplification) ), DOUTP, Doutn the positive-phase output terminals of the differential output, a negative-phase output terminal. The resistance values of the resistors R1P, R1N, R4P, and R4N are 50Ω, and the resistance values of the resistors R3P and R3N are 45Ω.

正相入力端子ＤＩＮＰには、正相信号と逆相信号とからなる差動信号のうち正相信号が入力され、逆相入力端子ＤＩＮＮには、逆相信号が入力される。入力コプレナー線路ＣＰＷ１Ｐの入力端には、プリドライバＰＤから出力された正相信号が入力され、入力コプレナー線路ＣＰＷ１Ｎの入力端には、プリドライバＰＤから出力された逆相信号が入力される。そして、正相出力端子ＤＯＵＴＰからは正相信号が出力され、逆相出力端子ＤＯＵＴＮからは逆相信号が出力される。
非特許文献１に開示されたチップの平面図を図６に示す。図６において、図５と同じ符号は同じ構成要素を表す。 A positive phase signal out of a differential signal composed of a positive phase signal and a negative phase signal is input to the positive phase input terminal DINP, and a negative phase signal is input to the negative phase input terminal DINN. The positive phase signal output from the pre-driver PD is input to the input end of the input coplanar line CPW1P, and the negative phase signal output from the pre-driver PD is input to the input end of the input coplanar line CPW1N. A normal phase signal is output from the positive phase output terminal DOUTP, and a negative phase signal is output from the negative phase output terminal DOUTN.
A plan view of the chip disclosed in Non-Patent Document 1 is shown in FIG. 6, the same reference numerals as those in FIG. 5 represent the same components.

Yves Baeyens et al.，“High Gain-Bandwidth Differential Distributed InP D-HBT Driver Amplifiers With Large (11.3Vpp) Output Swing at 40Gb/s”，IEEE Journal of Solid-State Circuits，vol.39，No.10，p.1697-1705，2004Yves Baeyens et al., “High Gain-Bandwidth Differential Distributed InP D-HBT Driver Amplifiers With Large (11.3Vpp) Output Swing at 40Gb / s”, IEEE Journal of Solid-State Circuits, vol.39, No.10, p. .1697-1705, 2004 Mark Yu et al.，“The Development of 40Gb/s Limiting-Distributed Modulator Drivers in InP HBTs”，2003 IEEE Radio Frequency Integrated Circuits Symposium，p.71-73，2003Mark Yu et al., “The Development of 40Gb / s Limiting-Distributed Modulator Drivers in InP HBTs”, 2003 IEEE Radio Frequency Integrated Circuits Symposium, p.71-73, 2003 Yasuyuki Suzuki et al.，“An 80-Gb/s 2.7-Vpp Driver IC Based on Functional Distributed Circuits for Optical Transmission Systems”，2005 IEEE Radio Frequency Integrated Circuits Symposium，p.325-328，2005Yasuyuki Suzuki et al., “An 80-Gb / s 2.7-Vpp Driver IC Based on Functional Distributed Circuits for Optical Transmission Systems”, 2005 IEEE Radio Frequency Integrated Circuits Symposium, p.325-328, 2005

非特許文献１〜非特許文献３は、差動分布回路をパッケージや筐体に実装する前のオンウェファ状態での動作を報告するものであり、パッケージや筐体に実装された差動分布回路についての先行技術文献は発明者の知る限り無い。しかしながら、差動分布回路ＩＣチップをパッケージに実装すると、以下のような問題点があった。   Non-Patent Document 1 to Non-Patent Document 3 report the operation in an on-wafer state before the differential distribution circuit is mounted on a package or a case. About the differential distribution circuit mounted on the package or the case. There is no prior art document as far as the inventors know. However, when the differential distribution circuit IC chip is mounted on a package, there are the following problems.

差動分布回路ＩＣチップをパッケージに実装したときのブロック図を図７に示す。図７において、１０２は差動分布回路ＩＣチップ、１０３はパッケージ、１０４は差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰとパッケージ１０３の正相入力端子ＤＩＮＰ＿Ｐとを接続するボンディングワイヤ、１０５は差動分布回路ＩＣチップ１０２の逆相入力端子ＤＩＮＮとパッケージ１０３の逆相入力端子ＤＩＮＮ＿Ｎとを接続するボンディングワイヤ、１０６は差動分布回路ＩＣチップ１０２の正相出力端子ＤＯＵＴＰとパッケージ１０３の正相出力端子ＤＯＵＴＰ＿Ｐとを接続するボンディングワイヤ、１０７は差動分布回路ＩＣチップ１０２の逆相出力端子ＤＯＵＴＮとパッケージ１０３の逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤ、１０８，１０９は差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮとパッケージ１０３の電源電圧端子ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮとを接続するボンディングワイヤ、１１０，１１１は差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３のバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤである。差動分布回路ＩＣチップ１０２の内部構成は、図５、図６に示したとおりである。   FIG. 7 shows a block diagram when the differential distribution circuit IC chip is mounted on a package. In FIG. 7, 102 is a differential distribution circuit IC chip, 103 is a package, 104 is a bonding wire for connecting the positive phase input terminal DINP of the differential distribution circuit IC chip 102 and the positive phase input terminal DINP_P of the package 103, 105 is A bonding wire connecting the negative phase input terminal DINN of the differential distribution circuit IC chip 102 and the negative phase input terminal DINN_N of the package 103, 106 is a positive phase output terminal DOUTP of the differential distribution circuit IC chip 102 and the positive phase of the package 103 Bonding wire connecting the output terminal DOUTP_P, 107 is a bonding wire connecting the negative phase output terminal DOUTN of the differential distribution circuit IC chip 102 and the negative phase output terminal DOUTN_N of the package 103, and 108 and 109 are the differential distribution circuit IC. Power supply voltage end of chip 102 Bonding wires for connecting VEE_CP, VEE_CN and power supply voltage terminals VEE_PP, VEE_PN of the package 103; 110, 111, bias voltage terminals VCC_CP, VCC_CN of the differential distribution circuit IC chip 102; and bias voltage terminals VCC_PP, VCC_PN of the package 103 It is a bonding wire to be connected. The internal configuration of the differential distribution circuit IC chip 102 is as shown in FIGS.

ボンディングワイヤ１０４〜１１１は、インダクタンス成分（寄生インダクタンス）を有する。図７では、このような寄生インダクタンスの存在をコイルの記号で表現している。このように、差動分布回路ＩＣチップ１０２をパッケージ１０３に実装すると、差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰ、逆相入力端子ＤＩＮＮ、正相出力端子ＤＯＵＴＰ、逆相出力端子ＤＯＵＴＮ、および電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮ，ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３の各端子との間にボンディングワイヤ１０４〜１１１による寄生インダクタンスが付加される。   The bonding wires 104 to 111 have an inductance component (parasitic inductance). In FIG. 7, the presence of such a parasitic inductance is represented by a coil symbol. Thus, when the differential distribution circuit IC chip 102 is mounted on the package 103, the positive phase input terminal DINP, the negative phase input terminal DINN, the positive phase output terminal DOUTP, the negative phase output terminal DOUTN of the differential distribution circuit IC chip 102, In addition, parasitic inductances by bonding wires 104 to 111 are added between the power supply voltage terminals VEE_CP, VEE_CN, VCC_CP, VCC_CN and each terminal of the package 103.

この寄生インダクタンス込みの状態、すなわち図７に示した状態での差動分布回路のＳ２１パラメータ（電力利得）をシミュレーションした結果を図８に示す。図８に示されているように、１５ＧＨｚ付近に先鋭度の高い１ｄＢ程度のピークが存在している。このような先鋭度の高いＳ２１のピークは、出力波形品質の劣化や最小入力感度の悪化を引き起し、最悪の場合には回路の発振等を引き起こすことから、可能な限り小さいことが望ましい。以上のように、従来の差動分布回路では、パッケージに実装したときに、先鋭度の高い利得ピークが発生するという問題点があった。   FIG. 8 shows a result of simulating the S21 parameter (power gain) of the differential distribution circuit in the state including the parasitic inductance, that is, the state shown in FIG. As shown in FIG. 8, a peak of about 1 dB with a high degree of sharpness exists in the vicinity of 15 GHz. Such a peak of S21 having a high degree of sharpness causes deterioration of output waveform quality and deterioration of minimum input sensitivity. In the worst case, it causes circuit oscillation and the like. As described above, the conventional differential distribution circuit has a problem in that a gain peak with high sharpness occurs when mounted on a package.

ここで、図７の差動分布回路で先鋭度の高い利得ピークが発生する理由を説明する。非特許文献１に開示された差動増幅器ＣＭＬの回路を図９に示す。図９において、ＩＮＰ，ＩＮＮはそれぞれ入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎと接続される差動増幅器ＣＭＬの非反転入力端子、反転入力端子、ＯＵＴＰ，ＯＵＴＮはそれぞれ出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎと接続される差動増幅器ＣＭＬの非反転出力端子、反転出力端子、ＥＦ１Ｐ，ＥＦ１Ｎ，ＥＦ２Ｐ，ＥＦ２Ｎはエミッタフォロワ用トランジスタ、Ｑ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎはカスコード接続型差動アンプを構成するトランジスタ、ＬＥ１Ｐ，ＬＥ１Ｎ，ＬＣ１Ｐ，ＬＣ１Ｎ，ＬＣ２Ｐ，ＬＣ２Ｎは素子接続のための線路、ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎ，ＲＥ１Ｐ，ＲＥ１Ｎは抵抗、ＩＳは電流源、ＶＥＥは差動増幅器ＣＭＬの電源電圧である。   Here, the reason why a gain peak with high sharpness occurs in the differential distribution circuit of FIG. 7 will be described. A circuit of the differential amplifier CML disclosed in Non-Patent Document 1 is shown in FIG. In FIG. 9, INP and INN are the non-inverting input terminal and inverting input terminal of the differential amplifier CML connected to the input coplanar lines CPW1P and CPW1N, respectively, and OUTP and OUTN are the differentials connected to the output coplanar lines CPW2P and CPW2N, respectively. Non-inverting output terminal, inverting output terminal of amplifier CML, EF1P, EF1N, EF2P, and EF2N are emitter follower transistors, Q1P, Q1N, Q2P, and Q2N are transistors that constitute a cascode-connected differential amplifier, LE1P, LE1N, LC1P, LC1N, LC2P, and LC2N are lines for connecting elements, REF1P, REF1N, REF2P, REF2N, RE1P, and RE1N are resistors, IS is a current source, and VEE is a power supply voltage of the differential amplifier CML.

前記のとおり差動分布回路ＩＣチップ１０２とパッケージ１０３との間に存在するボンディングワイヤ１０４〜１１１のインダクタンス成分の付加により先鋭度の高い利得ピークが発生するが、実際にはボンディングワイヤ１０４〜１０９のインダクタンス成分は利得ピークが生じる原因ではない。差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰ、逆相入力端子ＤＩＮＮ、正相出力端子ＤＯＵＴＰおよび逆相出力端子ＤＯＵＴＮとパッケージ１０３の正相入力端子ＤＩＮＰ＿Ｐ、逆相入力端子ＤＩＮＮ＿Ｎ、正相出力端子ＤＯＵＴＰ＿Ｐおよび逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤ１０４〜１０７は、５０Ω整合が取られた素子（差動分布回路ＩＣチップ１０２とパッケージ１０３に接続される図示しない外部回路）に挟まれており、このボンディングワイヤ１０４〜１０７のインダクタンス成分によって先鋭度の高い利得ピークに繋がる共振は発生しにくい。   As described above, the addition of the inductance component of the bonding wires 104 to 111 existing between the differential distribution circuit IC chip 102 and the package 103 causes a gain peak with a high degree of sharpness. The inductance component is not the cause of the gain peak. The positive phase input terminal DINP, the negative phase input terminal DINN, the positive phase output terminal DOUTP and the negative phase output terminal DOUTN of the differential distribution circuit IC chip 102 and the positive phase input terminal DINP_P, the negative phase input terminal DINN_N, the positive phase output of the package 103 Bonding wires 104 to 107 that connect the terminal DOUTP_P and the negative-phase output terminal DOUTN_N are sandwiched between 50Ω-matched elements (an external circuit (not shown) connected to the differential distribution circuit IC chip 102 and the package 103). In addition, resonance that leads to a gain peak with a high degree of sharpness is less likely to occur due to the inductance components of the bonding wires 104 to 107.

差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮは、図９から明らかなように差動増幅器ＣＭＬのエミッタフォロワの電流源を構成する抵抗ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎおよび差動増幅器ＣＭＬの電流源ＩＳに接続されている。また電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮは、プリドライバＰＤに対しても、プリドライバＰＤ中のエミッタフォロワの電流源を構成する抵抗、およびプリドライバＰＤ中の差動増幅器の電流源へと接続される。このため、差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮとパッケージ１０３の電源電圧端子ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮとを接続するボンディングワイヤ１０８，１０９に流れるのは、直流的な定常電流のみである。したがって、ボンディングワイヤ１０８，１０９のインダクタンス成分によって先鋭度の高い利得ピークに繋がる共振は発生しにくい。   As is apparent from FIG. 9, the power supply voltage terminals VEE_CP and VEE_CN of the differential distribution circuit IC chip 102 are resistors REF1P, REF1N, REF2P, and REF2N that constitute the current source of the emitter follower of the differential amplifier CML, and the differential amplifier CML. Connected to a current source IS. Further, the power supply voltage terminals VEE_CP and VEE_CN are connected to the pre-driver PD also to the resistor constituting the current source of the emitter follower in the pre-driver PD and the current source of the differential amplifier in the pre-driver PD. For this reason, only a DC steady current flows through the bonding wires 108 and 109 that connect the power supply voltage terminals VEE_CP and VEE_CN of the differential distribution circuit IC chip 102 and the power supply voltage terminals VEE_PP and VEE_PN of the package 103. Therefore, resonance that leads to a gain peak with a high degree of sharpness due to the inductance components of the bonding wires 108 and 109 hardly occurs.

残るボンディングワイヤ、すなわち差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３のバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤ１１０，１１１のインダクタンス成分が先鋭度の高い利得ピークの主要因ということになる。バイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮ，ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮおよびボンディングワイヤ１１０，１１１は抵抗Ｒ４Ｐ，Ｒ４Ｎを介して出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎにバイアス電圧ＶＣＣを供給するものであるが、差動増幅器ＣＭＬの電流切り替え動作毎にボンディングワイヤ１１０，１１１のインダクタンスを流れる電流も切り替わることと、バイアス電圧ＶＣＣに関しては差動分布回路ＩＣチップ１０２側でのみ５０Ω整合がとられていて外部回路側で５０Ω整合がとられていないことから、先鋭度の高い利得ピークに繋がる共振が発生し易い。   The remaining bonding wires, that is, the inductance components of the bonding wires 110 and 111 that connect the bias voltage terminals VCC_CP and VCC_CN of the differential distribution circuit IC chip 102 and the bias voltage terminals VCC_PP and VCC_PN of the package 103 are the main gain peaks with high sharpness. That is why. Bias voltage terminals VCC_PP, VCC_PN, VCC_CP, VCC_CN and bonding wires 110 and 111 supply the bias voltage VCC to the output coplanar lines CPW2P and CPW2N via the resistors R4P and R4N, respectively, but the current switching operation of the differential amplifier CML The current flowing through the inductances of the bonding wires 110 and 111 is switched every time, and the bias voltage VCC is 50Ω matched only on the differential distribution circuit IC chip 102 side and not 50Ω matching on the external circuit side. For this reason, resonance that leads to a gain peak with high sharpness is likely to occur.

本発明は、上記課題を解決するためになされたもので、回路性能の劣化に繋がる先鋭度の高い利得ピークを抑圧することができる差動分布回路ＩＣパッケージを提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a differential distribution circuit IC package that can suppress a gain peak with high sharpness that leads to deterioration of circuit performance.

本発明の差動分布回路ＩＣパッケージは、差動分布回路ＩＣチップと、この差動分布回路ＩＣチップを搭載するパッケージとを備え、前記差動分布回路ＩＣチップは、チップのバイアス電圧端子から入力端にバイアス電圧が供給され、出力端がチップの出力端子に接続された出力伝送線路と、チップの入力端子から差動信号が入力され、出力が前記出力伝送線路に接続された少なくとも１つの差動増幅器とを有し、前記パッケージは、前記差動分布回路ＩＣチップの各端子とこれに対応するパッケージの各端子とを接続する複数のボンディングワイヤと、この複数のボンディングワイヤのうち、前記バイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に挿入された抵抗とを有することを特徴とするものである。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、パッケージ上に設けられた内装基板上に搭載されることを特徴とするものである。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、薄膜抵抗である。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、チップ抵抗である。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、さらに、前記内装基板は、その表面に前記差動増幅器への電源電圧供給用の配線を有し、前記配線は、所望の高周波ろ波特性を実現する容量性の配線であることを特徴とするものである。 The differential distribution circuit IC package of the present invention includes a differential distribution circuit IC chip and a package on which the differential distribution circuit IC chip is mounted. The differential distribution circuit IC chip is input from a bias voltage terminal of the chip. A bias voltage is supplied to the end, an output transmission line whose output end is connected to the output terminal of the chip, and a differential signal is input from the input terminal of the chip, and an output is connected to the output transmission line. A plurality of bonding wires connecting each terminal of the differential distribution circuit IC chip and each terminal of the package corresponding thereto, and the bias among the plurality of bonding wires. And a resistor inserted in series with respect to a bonding wire for supplying a bias voltage to the voltage terminal.
In one configuration example of the differential distribution circuit IC package of the present invention, the resistor is mounted on an interior substrate provided on the package.
In one configuration example of the differential distribution circuit IC package of the present invention, the resistor is a thin film resistor.
In one configuration example of the differential distribution circuit IC package of the present invention, the resistor is a chip resistor.
Moreover, in one configuration example of the differential distribution circuit IC package of the present invention, the interior board further has a wiring for supplying a power supply voltage to the differential amplifier on a surface thereof, and the wiring has a desired high frequency. This is a capacitive wiring that realizes a filtering characteristic.

本発明によれば、パッケージの複数のボンディングワイヤのうち、チップのバイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に抵抗を挿入することにより、回路性能の劣化に繋がるような先鋭度の高い利得ピークの発生を抑圧することができる。   According to the present invention, a sharpness that leads to deterioration in circuit performance by inserting a resistor in series with a bonding wire that supplies a bias voltage to a bias voltage terminal of a chip among a plurality of bonding wires of a package. Generation of a high gain peak can be suppressed.

また、本発明では、パッケージ上に設けられた内装基板上に抵抗を搭載することにより、ボンディングワイヤを最小限の長さに抑えることが可能となり、ボンディングワイヤのインダクタンス成分を最小限に抑えることが可能となる。この結果、本発明では、インダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に追いやり、共振が発生したとしても回路性能上問題とならないようにすることが可能となる。   Further, in the present invention, it is possible to suppress the bonding wire to the minimum length by mounting the resistor on the interior substrate provided on the package, and to minimize the inductance component of the bonding wire. It becomes possible. As a result, in the present invention, the frequency of resonance caused by the inductance component is driven to a frequency higher than the cut-off frequency on the high frequency side of the differential distribution circuit so that even if resonance occurs, there is no problem in circuit performance. Is possible.

また、本発明では、内装基板上に、差動増幅器への電源電圧供給用の配線を設け、この配線を所望の高周波ろ波特性を実現する容量性の配線とすることにより、高周波成分が重畳しない安定的な電圧電圧の供給を実現することができる。   In the present invention, a wiring for supplying a power supply voltage to the differential amplifier is provided on the interior substrate, and this wiring is a capacitive wiring that realizes a desired high-frequency filtering characteristic. A stable voltage supply without superimposing can be realized.

本発明の第１の実施の形態に係る差動分布回路ＩＣパッケージの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the differential distribution circuit IC package which concerns on the 1st Embodiment of this invention. 図１の差動分布回路ＩＣパッケージで用いる内装基板の斜視図である。FIG. 2 is a perspective view of an interior board used in the differential distribution circuit IC package of FIG. 1. 図１の差動分布回路ＩＣパッケージの利得の周波数特性を示す図である。It is a figure which shows the frequency characteristic of the gain of the differential distribution circuit IC package of FIG. 本発明の第２の実施の形態に係る内装基板の斜視図である。It is a perspective view of the interior substrate which concerns on the 2nd Embodiment of this invention. 従来の差動分布回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional differential distribution circuit. 図５の差動分布回路を搭載したチップの平面図である。FIG. 6 is a plan view of a chip on which the differential distribution circuit of FIG. 5 is mounted. 従来の差動分布回路ＩＣパッケージの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the conventional differential distribution circuit IC package. 図７の差動分布回路ＩＣパッケージの利得の周波数特性を示す図である。It is a figure which shows the frequency characteristic of the gain of the differential distribution circuit IC package of FIG. 差動分布回路の差動増幅器の構成を示す回路図である。It is a circuit diagram which shows the structure of the differential amplifier of a differential distribution circuit.

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る差動分布回路ＩＣパッケージの内部構成を示すブロック図であり、図７と同一の構成には同一の符号を付してある。
差動分布回路ＩＣチップ１０２は、プリドライバＰＤと、プリドライバＰＤの入力端抵抗Ｒ１Ｐ，Ｒ１Ｎと、プリドライバＰＤの送端抵抗Ｒ２Ｐ，Ｒ２Ｎと、入力端にプリドライバＰＤからの正相入力信号が入力され、出力端が抵抗Ｒ３Ｐを介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｐと、入力端にプリドライバＰＤからの逆相入力信号が入力され、出力端が抵抗Ｒ３Ｎを介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｎと、入力端に抵抗Ｒ４Ｐを介してバイアス電圧ＶＣＣが供給され、出力端が差動出力の正相出力端子ＤＯＵＴＰに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｐと、入力端に抵抗Ｒ４Ｎを介してバイアス電圧ＶＣＣが供給され、出力端が差動出力の逆相出力端子ＤＯＵＴＮに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｎと、入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎおよび出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎに沿って配置され、非反転入力端子ＩＮＰが入力コプレナー線路ＣＰＷ１Ｐに接続され、反転入力端子ＩＮＮが入力コプレナー線路ＣＰＷ１Ｎに接続され、非反転出力端子ＯＵＴＰが出力コプレナー線路ＣＰＷ２Ｐに接続され、反転出力端子ＯＵＴＮが出力コプレナー線路ＣＰＷ２Ｎに接続された複数の差動増幅器ＣＭＬとを含む。 [First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the internal configuration of the differential distribution circuit IC package according to the first embodiment of the present invention. The same components as those in FIG. 7 are denoted by the same reference numerals.
The differential distribution circuit IC chip 102 includes a pre-driver PD, input terminal resistors R1P and R1N of the pre-driver PD, transmission terminal resistors R2P and R2N of the pre-driver PD, and a positive-phase input signal from the pre-driver PD at the input terminal. Is input, an input coplanar line CPW1P which is an input transmission line whose output terminal is grounded via a resistor R3P, a negative phase input signal from the pre-driver PD is input to an input terminal, and an output terminal is connected via a resistor R3N. The input coplanar line CPW1N, which is a grounded input transmission line, and the output transmission line in which the bias voltage VCC is supplied to the input terminal via the resistor R4P and the output terminal is connected to the positive-phase output terminal DOUTP of the differential output. The output coplanar line CPW2P and the bias voltage VCC is supplied to the input terminal via the resistor R4N, and the output terminal is a negative output terminal having a differential output. An output coplanar line CPW2N which is an output transmission line connected to OUTN, input coplanar lines CPW1P and CPW1N, and output coplanar lines CPW2P and CPW2N are arranged, and a non-inverting input terminal INP is connected to the input coplanar line CPW1P and inverted And a plurality of differential amplifiers CML having an input terminal INN connected to the input coplanar line CPW1N, a non-inverting output terminal OUTP connected to the output coplanar line CPW2P, and an inverting output terminal OUTN connected to the output coplanar line CPW2N.

従来と同様に、１０４は差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰとパッケージ１０３ａの正相入力端子ＤＩＮＰ＿Ｐとを接続するボンディングワイヤ、１０５は差動分布回路ＩＣチップ１０２の逆相入力端子ＤＩＮＮとパッケージ１０３ａの逆相入力端子ＤＩＮＮ＿Ｎとを接続するボンディングワイヤ、１０６は差動分布回路ＩＣチップ１０２の正相出力端子ＤＯＵＴＰとパッケージ１０３ａの正相出力端子ＤＯＵＴＰ＿Ｐとを接続するボンディングワイヤ、１０７は差動分布回路ＩＣチップ１０２の逆相出力端子ＤＯＵＴＮとパッケージ１０３ａの逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤである。   As in the prior art, 104 is a bonding wire that connects the positive phase input terminal DINP of the differential distribution circuit IC chip 102 and the positive phase input terminal DINP_P of the package 103a, and 105 is a negative phase input terminal of the differential distribution circuit IC chip 102. A bonding wire connecting DINN and the negative phase input terminal DINN_N of the package 103a, 106 is a bonding wire connecting the positive phase output terminal DOUTP of the differential distribution circuit IC chip 102 and the positive phase output terminal DOUTP_P of the package 103a, 107 This is a bonding wire for connecting the negative phase output terminal DOUTN of the differential distribution circuit IC chip 102 and the negative phase output terminal DOUTN_N of the package 103a.

また、本実施の形態のパッケージ１０３ａは、内装基板２００，２０１を備えている。内装基板２００，２０１の材質はセラミックでも有機材料でも良い。内装基板２００上の電源電圧ＶＥＥ供給用の金配線の一端と差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰとの間はボンディングワイヤ１０８ａによって接続され、内装基板２０１上の電源電圧ＶＥＥ供給用の金配線の一端と差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＮとの間はボンディングワイヤ１０９ａによって接続される。また、内装基板２００上の電源電圧ＶＥＥ供給用の金配線の他端とパッケージ１０３ａの電源電圧端子ＶＥＥ＿ＰＰとの間はボンディングワイヤ２０２によって接続され、内装基板２０１上の電源電圧ＶＥＥ供給用の金配線の他端とパッケージ１０３ａの電源電圧端子ＶＥＥ＿ＰＮとの間はボンディングワイヤ２０３によって接続される。   In addition, the package 103a of the present embodiment includes interior substrates 200 and 201. The material of the interior substrates 200 and 201 may be ceramic or organic material. One end of the gold wiring for supplying the power supply voltage VEE on the internal substrate 200 and the power supply voltage terminal VEE_CP of the differential distribution circuit IC chip 102 are connected by a bonding wire 108a, and the power supply voltage VEE supply on the internal substrate 201 is supplied. One end of the gold wiring and the power supply voltage terminal VEE_CN of the differential distribution circuit IC chip 102 are connected by a bonding wire 109a. The other end of the power supply voltage VEE supply gold wiring on the interior substrate 200 and the power supply voltage terminal VEE_PP of the package 103a are connected by a bonding wire 202, and the power supply voltage VEE supply gold wiring on the interior substrate 201 is connected. Is connected to the power supply voltage terminal VEE_PN of the package 103a by a bonding wire 203.

さらに、内装基板２００，２０１上には、それぞれ薄膜抵抗Ｒ５Ｐ，Ｒ５Ｎが形成されている。薄膜抵抗Ｒ５Ｐの一端の金配線と差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰとの間はボンディングワイヤ１１０ａによって接続され、薄膜抵抗Ｒ５Ｎの一端の金配線と差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＮとの間はボンディングワイヤ１１１ａによって接続される。また、薄膜抵抗Ｒ５Ｐの他端の金配線とパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＰとの間はボンディングワイヤ２０４によって接続され、薄膜抵抗Ｒ５Ｎの他端の金配線とパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＮとの間はボンディングワイヤ２０５によって接続される。   Furthermore, thin film resistors R5P and R5N are formed on the interior substrates 200 and 201, respectively. The gold wire at one end of the thin film resistor R5P and the bias voltage terminal VCC_CP of the differential distribution circuit IC chip 102 are connected by a bonding wire 110a, and the gold wire at one end of the thin film resistor R5N and the bias of the differential distribution circuit IC chip 102 are connected. The voltage terminal VCC_CN is connected by a bonding wire 111a. The gold wire at the other end of the thin film resistor R5P and the bias voltage terminal VCC_PP of the package 103a are connected by a bonding wire 204, and between the gold wire at the other end of the thin film resistor R5N and the bias voltage terminal VCC_PN of the package 103a. Are connected by a bonding wire 205.

図２は内装基板２００の斜視図である。図２において、２０６は内装基板２００上に形成された電源電圧ＶＥＥ供給用の金配線、２０７は内装基板２００上の薄膜抵抗Ｒ５Ｐの一端に接続するように形成された金配線、２０８は薄膜抵抗Ｒ５Ｐの他端に接続するように形成された金配線である。金配線２０６の一端にボンディングワイヤ１０８ａが接続され、金配線２０６の他端にボンディングワイヤ２０２が接続される。また、金配線２０７にボンディングワイヤ１１０ａが接続され、金配線２０８にボンディングワイヤ２０４が接続される。内装基板２０１の構成も内装基板２００と同様である。   FIG. 2 is a perspective view of the interior substrate 200. In FIG. 2, 206 is a gold wiring for supplying a power supply voltage VEE formed on the interior substrate 200, 207 is a gold wiring formed so as to be connected to one end of a thin film resistor R5P on the interior substrate 200, and 208 is a thin film resistor. It is a gold wiring formed so as to be connected to the other end of R5P. The bonding wire 108 a is connected to one end of the gold wiring 206, and the bonding wire 202 is connected to the other end of the gold wiring 206. Further, the bonding wire 110 a is connected to the gold wiring 207, and the bonding wire 204 is connected to the gold wiring 208. The configuration of the interior substrate 201 is the same as that of the interior substrate 200.

本実施の形態は、差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５に対して直列に抵抗Ｒ５Ｐ，Ｒ５Ｎが挿入されている点を特徴としている。この抵抗Ｒ５Ｐ，Ｒ５Ｎの抵抗値は例えば２Ω程度である。差動分布回路ＩＣチップ１０２にバイアス電圧ＶＣＣを供給するラインに抵抗Ｒ５Ｐ，Ｒ５Ｎを挿入することにより、ボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５のインダクタンス成分に起因する共振を抑圧することが可能になる。   In the present embodiment, the resistor R5P is connected in series to the bonding wires 110a, 111a, 204, and 205 that connect the bias voltage terminals VCC_CP and VCC_CN of the differential distribution circuit IC chip 102 and the bias voltage terminals VCC_PP and VCC_PN of the package 103a. , R5N are inserted. The resistance values of the resistors R5P and R5N are, for example, about 2Ω. By inserting the resistors R5P and R5N into the line that supplies the bias voltage VCC to the differential distribution circuit IC chip 102, it is possible to suppress the resonance caused by the inductance components of the bonding wires 110a, 111a, 204, and 205. .

また、本実施の形態では、内装基板２００，２０１を設けることにより、ボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５を最小限の長さに抑えることが可能となり、これらのボンディングワイヤのインダクタンス成分を最小限に抑えることが可能となる。この結果、インダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に追いやり、共振が発生したとしても回路性能上問題とならないようにすることも可能となる。   In the present embodiment, by providing the interior substrates 200 and 201, the bonding wires 110a, 111a, 204, and 205 can be suppressed to a minimum length, and the inductance component of these bonding wires is minimized. It becomes possible to suppress to. As a result, it is possible to drive the resonance frequency caused by the inductance component to a frequency higher than the cut-off frequency on the high frequency side of the differential distribution circuit, so that even if resonance occurs, there is no problem in circuit performance. .

さらに、図２の例では、金配線２０６を単なる直線状の配線としているが、この電源電圧ＶＥＥ供給用の金配線２０６に対して例えばグラウンド配線を近接して配置し、金配線２０６とグラウンドとの間の容量成分が大きくなるようにすれば、ローパスフィルタとしての働きを持たせることができるので、高周波成分が重畳しない安定的な電圧電圧ＶＥＥの供給を実現することができる。電源電圧ＶＥＥの安定性は、差動分布回路全体の安定性につながる。   Further, in the example of FIG. 2, the gold wiring 206 is a simple linear wiring. However, for example, a ground wiring is arranged close to the gold wiring 206 for supplying the power supply voltage VEE, and the gold wiring 206 and the ground are connected. Since the function as a low-pass filter can be provided, the stable supply of the voltage voltage VEE that does not superimpose the high-frequency component can be realized. The stability of the power supply voltage VEE leads to the stability of the entire differential distribution circuit.

図３に本実施の形態の差動分布回路ＩＣパッケージにおけるＳ２１パラメータ（電力利得）のシミュレーション結果を示す。図８に示した従来の差動分布回路ＩＣパッケージのＳ２１パラメータと比較して、本実施の形態では１５ＧＨｚ付近の先鋭度の高い利得ピークが抑圧され、高周波側のカットオフ周波数以下では平坦な特性が得られていることが確認できる。   FIG. 3 shows a simulation result of the S21 parameter (power gain) in the differential distribution circuit IC package of the present embodiment. Compared with the S21 parameter of the conventional differential distribution circuit IC package shown in FIG. 8, the gain peak with a high sharpness near 15 GHz is suppressed in this embodiment, and the characteristics are flat below the cutoff frequency on the high frequency side. Can be confirmed.

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係る内装基板２００の構成を示す斜視図である。第１の実施の形態では抵抗Ｒ５Ｐとして薄膜抵抗を用いたが、本実施の形態では薄膜抵抗の代わりにチップ抵抗を用いている。内装基板２０１も同様に実現することができる。
こうして、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 4 is a perspective view showing a configuration of an interior board 200 according to the second embodiment of the present invention. In the first embodiment, a thin film resistor is used as the resistor R5P. In this embodiment, a chip resistor is used instead of the thin film resistor. The interior substrate 201 can be realized in the same manner.
Thus, in this embodiment, the same effect as that of the first embodiment can be obtained.

なお、第１、第２の実施の形態では、差動分布回路ＩＣチップとして入力部に集中定数型のプリドライバを有する構成を用いたが、この集中定数型のプリドライバが無い構成の差動分布回路ＩＣチップに対しても本発明は適用可能である。この場合は差動分布回路ＩＣチップ１０２の入力端子ＤＩＮＰ，ＤＩＮＮと入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎの入力端とを直接接続すればよい。   In the first and second embodiments, as the differential distribution circuit IC chip, a configuration having a lumped constant type pre-driver in the input unit is used. However, a differential having a configuration without this lumped constant type pre-driver is used. The present invention can also be applied to a distributed circuit IC chip. In this case, the input terminals DINP and DINN of the differential distribution circuit IC chip 102 may be directly connected to the input terminals of the input coplanar lines CPW1P and CPW1N.

また、第１、第２の実施の形態では、内装基板２００，２０１を用いたが、内装基板２００，２０１は必須の構成要素ではない。例えばパッケージ１０３ａがセラミック製であれば、バイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮと繋がる抵抗Ｒ５Ｐ，Ｒ５Ｎをパッケージ１０３ａに形成したり搭載したりすることも可能である。この場合は、必要に応じて差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮと抵抗Ｒ５Ｐ，Ｒ５Ｎとの間をボンディングワイヤで接続すればよい。   In the first and second embodiments, the interior boards 200 and 201 are used, but the interior boards 200 and 201 are not essential components. For example, if the package 103a is made of ceramic, resistors R5P and R5N connected to the bias voltage terminals VCC_PP and VCC_PN can be formed or mounted on the package 103a. In this case, the bias voltage terminals VCC_CP and VCC_CN of the differential distribution circuit IC chip 102 and the resistors R5P and R5N may be connected with bonding wires as necessary.

内装基板２００，２０１を用いない場合、ボンディングワイヤのインダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に設定する効果と、電圧電圧ＶＥＥの安定化という効果を得ることはできないが、抵抗Ｒ５Ｐ，Ｒ５Ｎの挿入によって差動分布回路の利得ピークを抑圧するという効果は十分に得ることができる。   When the interior substrates 200 and 201 are not used, the effect of setting the frequency of resonance caused by the inductance component of the bonding wire to a frequency higher than the cutoff frequency on the high frequency side of the differential distribution circuit, and stabilization of the voltage voltage VEE. Although the effect cannot be obtained, the effect of suppressing the gain peak of the differential distribution circuit by inserting the resistors R5P and R5N can be sufficiently obtained.

本発明は、高速動作の差動分布回路に適用することができる。   The present invention can be applied to a differential distribution circuit that operates at high speed.

１０２…差動分布回路ＩＣチップ、１０３ａ…パッケージ、１０４〜１０７、１０８ａ〜１１１ａ，２０２〜２０５…ボンディングワイヤ、２００，２０１…内装基板、２０６〜２０８…金配線、ＣＰＷ１Ｐ，ＣＰＷ１Ｎ…入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎ…出力コプレナー線路、ＣＭＬ…差動増幅器、ＤＩＮＰ…差動分布回路ＩＣチップの正相入力端子、ＤＩＮＮ…差動分布回路ＩＣチップの逆相入力端子、ＤＯＵＴＰ…差動分布回路ＩＣチップの正相出力端子、ＤＯＵＴＮ…差動分布回路ＩＣチップの逆相出力端子、ＤＩＮＰ＿Ｐ…パッケージの正相入力端子、ＤＩＮＮ＿Ｎ…パッケージの逆相入力端子、ＤＯＵＴＰ＿Ｐ…パッケージの正相出力端子、ＤＯＵＴＮ＿Ｎ…パッケージの逆相出力端子、Ｒ１Ｐ，Ｒ１Ｎ，Ｒ２Ｐ，Ｒ２Ｎ，Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎ，Ｒ５Ｐ，Ｒ５Ｎ…抵抗、ＶＥＥ…電源電圧、ＶＣＣ…バイアス電圧、ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮ…差動分布回路ＩＣチップの電源電圧端子、ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮ…パッケージの電源電圧端子、ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮ…差動分布回路ＩＣチップのバイアス電圧端子、ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮ…パッケージのバイアス電圧端子。   DESCRIPTION OF SYMBOLS 102 ... Differential distribution circuit IC chip, 103a ... Package, 104-107, 108a-111a, 202-205 ... Bonding wire, 200, 201 ... Interior substrate, 206-208 ... Gold wiring, CPW1P, CPW1N ... Input coplanar line, CPW2P, CPW2N: output coplanar line, CML: differential amplifier, DINP: positive phase input terminal of differential distribution circuit IC chip, DINN: negative phase input terminal of differential distribution circuit IC chip, DOUTP: differential distribution circuit IC chip DOUTN: negative phase output terminal of differential distribution circuit IC chip, DINP_P: positive phase input terminal of package, DINN_N: negative phase input terminal of package, DOUTP_P: positive phase output terminal of package, DOUTN_N: package Negative phase output terminal, R1P, R1N, R2P R2N, R3P, R3N, R4P, R4N, R5P, R5N ... resistors, VEE ... power supply voltage, VCC ... bias voltage, VEE_CP, VEE_CN ... power supply voltage terminals of the differential distribution circuit IC chip, VEE_PP, VEE_PN ... power supply voltage terminals of the package , VCC_CP, VCC_CN: bias voltage terminals of the differential distribution circuit IC chip, VCC_PP, VCC_PN: bias voltage terminals of the package.

Claims (5)

差動分布回路ＩＣチップと、この差動分布回路ＩＣチップを搭載するパッケージとを備え、
前記差動分布回路ＩＣチップは、
チップのバイアス電圧端子から入力端にバイアス電圧が供給され、出力端がチップの出力端子に接続された出力伝送線路と、
チップの入力端子から差動信号が入力され、出力が前記出力伝送線路に接続された少なくとも１つの差動増幅器とを有し、
前記パッケージは、
前記差動分布回路ＩＣチップの各端子とこれに対応するパッケージの各端子とを接続する複数のボンディングワイヤと、
この複数のボンディングワイヤのうち、前記バイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に挿入された抵抗とを有することを特徴とする差動分布回路ＩＣパッケージ。 A differential distribution circuit IC chip and a package on which the differential distribution circuit IC chip is mounted;
The differential distribution circuit IC chip is:
An output transmission line in which a bias voltage is supplied from the bias voltage terminal of the chip to the input terminal, and an output terminal is connected to the output terminal of the chip;
A differential signal input from an input terminal of the chip, and an output having at least one differential amplifier connected to the output transmission line;
The package is
A plurality of bonding wires connecting each terminal of the differential distribution circuit IC chip and each terminal of the package corresponding thereto;
A differential distribution circuit IC package having a resistance inserted in series with respect to a bonding wire for supplying a bias voltage to the bias voltage terminal among the plurality of bonding wires. 請求項１記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、パッケージ上に設けられた内装基板上に搭載されることを特徴とする差動分布回路ＩＣパッケージ。 The differential distribution circuit IC package according to claim 1,
The differential distribution circuit IC package, wherein the resistor is mounted on an internal substrate provided on the package. 請求項１または２記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、薄膜抵抗であることを特徴とする差動分布回路ＩＣパッケージ。 The differential distribution circuit IC package according to claim 1 or 2,
The differential distribution circuit IC package, wherein the resistor is a thin film resistor. 請求項１または２記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、チップ抵抗であることを特徴とする差動分布回路ＩＣパッケージ。 The differential distribution circuit IC package according to claim 1 or 2,
The differential distribution circuit IC package, wherein the resistor is a chip resistor. 請求項２記載の差動分布回路ＩＣパッケージにおいて、
さらに、前記内装基板は、その表面に前記差動増幅器への電源電圧供給用の配線を有し、
前記配線は、所望の高周波ろ波特性を実現する容量性の配線であることを特徴とする差動分布回路ＩＣパッケージ。 The differential distribution circuit IC package according to claim 2,
Furthermore, the interior board has wiring for supplying a power supply voltage to the differential amplifier on the surface thereof,
The differential distribution circuit IC package, wherein the wiring is a capacitive wiring that realizes a desired high-frequency filtering characteristic.
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