JP4871105B2 - Calculation method and calculation device for finite field GF (3) - Google Patents
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本発明は、標数が３の有限体（ガロア体）ＧＦ（３）の演算方法および演算装置に関し、特に乗算、加算及び減算の演算方法および演算装置に関する。 The present invention relates to a calculation method and a calculation device for a finite field (Galois field) GF (3) having a characteristic of 3, and more particularly to a calculation method and a calculation device for multiplication, addition, and subtraction.
有限体（ガロア体）の演算は，デジタルオーディオ機器などのエラー訂正方式、公開鍵暗号方式などの技術分野で広く行われており、前者では主に標数２の有限体、後者では標数２以上の有限体が用いられる．有限体（ガロア体）ＧＦ（３）の演算は、標数３の有限体ＧＦ（３m）の計算過程で多数回行うことが必要である（ｍは正の整数）。ＧＦ（３m）の計算を必要とする例としては、楕円曲線暗号におけるペアリングの高速演算などが挙げられる。ペアリングの高速演算については、例えば、非特許文献１、２および特許文献１などに記載されている。非特許文献１は、ペアリングを用いることでＩＤベース暗号などの新しい暗号システムが可能になることも記載している。
Arithmetic operations of finite fields (Galois fields) are widely performed in technical fields such as error correction methods and public key cryptosystems for digital audio equipment, etc. The former is mainly a finite field with
有限体（ガロア体）ＧＦ（３）の演算自体については、広く知られているので、これ以上の説明は省略する。 Since the calculation itself of the finite field (Galois field) GF (3) is widely known, further explanation is omitted.
ペアリングの計算は演算量が多いため、非特許文献１、２および特許文献１に記載されているように計算を効率化する手法が求められる。
Since the calculation of pairing requires a large amount of computation, a method for improving the efficiency of calculation as described in
本発明は、標数３の有限体ＧＦ（３）の乗算と加減算が高速に行える有限体ＧＦ（３）の演算方法及び演算装置の実現を目的とする。
An object of the present invention is to realize a calculation method and a calculation apparatus for a finite field GF (3) in which multiplication, addition and subtraction of a finite field GF (3) with
上記目的を実現するため、本発明の有限体ＧＦ（３）の演算方法及び演算装置は、２ビットで表現することが可能であり、通常は２ビットで表現されていた３個の元０、１、２を３ビットで表現し、ビット同士の論理演算のみで、乗算・加減算・表現の相互変換演算を行うことを特徴とする。
To achieve the above object, the finite field GF (3) computation method and computation device of the present invention can be represented by 2 bits, and usually 3
本発明によれば、３ビットの外へのキャリー／ボローが発生せず、ＧＦ（３）の各元に共通のアルゴリズムで演算が可能であり、実質的に演算ステップ数を減少させることができる。 According to the present invention, the carry / borrow to the outside of 3 bits does not occur, the calculation can be performed with an algorithm common to each element of GF (3), and the number of calculation steps can be substantially reduced. .
演算装置では、３ビット表現の各ビットを異なるレジスタに割り当てるように、少なくとも６個のレジスタを設ける。各レジスタのビット幅は、適宜設定され、ビット幅と同じ個数の演算が並列に行える。 In the arithmetic unit, at least six registers are provided so that each bit of the 3-bit representation is assigned to a different register. The bit width of each register is set as appropriate, and the same number of operations as the bit width can be performed in parallel.
上記のように、本発明では、通常は２ビットで表現されていた３個の元を３ビットで表現するため、必要に応じて、演算の入力を２ビット表現から３ビット表現に変換し、演算の出力を３ビット表現から２ビット表現に変換する処理を行う。表現の変換処理が簡単に行える表現を使用する。 As described above, in the present invention, since the three elements normally expressed in 2 bits are expressed in 3 bits, the input of the operation is converted from the 2-bit expression to the 3-bit expression as necessary. A process of converting the output of the operation from the 3-bit representation to the 2-bit representation is performed. Use expressions that can be easily converted.
乗算においては、入力と出力の３ビット表現が異なるようにしてもよい。 In multiplication, the input and output 3-bit representations may be different.
また、乗算と加算及び減算とで、３個の元の３ビット表現が異なるようにしてもよい。 Further, the three original 3-bit representations may be different between multiplication, addition and subtraction.
ＧＦ（３）の演算では、０の減算は０の加算とし、１の減算は２の加算とし、２の減算は１の加算として行うことが可能であり、本発明でも同様である。 In the calculation of GF (3), subtraction of 0 can be performed as addition of 0, subtraction of 1 can be performed as addition of 2, and subtraction of 2 can be performed as addition of 1, which is the same in the present invention.
多項式の積の演算は、乗算結果を加減算するので、乗算結果の出力表現と、加算または減算の入力表現を一致させると変換処理が不要である。 Since the multiplication operation of the polynomial adds and subtracts the multiplication result, conversion processing is not required if the output expression of the multiplication result matches the input expression of addition or subtraction.
本発明によれば、３ビットの外へのキャリー／ボローが発生しないので、乗算と加減算とでそれぞれ演算が効率的に実行でき、実質的に演算ステップ数を減少させて高速化が図れる。また、３ビットの外へのキャリー／ボローが発生せず、ＧＦ（３）の各元に共通のアルゴリズムで演算が可能であるので、演算装置の構成を簡単にできる。 According to the present invention, since carry / borrow to the outside of 3 bits does not occur, the operation can be executed efficiently by multiplication and addition / subtraction, respectively, and the speed can be increased by substantially reducing the number of operation steps. Further, since carry / borrow to the outside of 3 bits does not occur and calculation can be performed with an algorithm common to each element of GF (3), the configuration of the calculation device can be simplified.
また、演算装置の構成が簡単であるので、各レジスタのビット幅を大きくすることが容易であり、演算の並列度を高くして高速化が可能である。 Further, since the configuration of the arithmetic unit is simple, it is easy to increase the bit width of each register, and the parallelism of the arithmetic can be increased to increase the speed.
本発明の実施例を説明する前に有限体（ガロア体）ＧＦ（３）の演算について簡単に説明する。 Before describing the embodiment of the present invention, the operation of a finite field (Gaalois field) GF (3) will be briefly described.
図１は、有限体ＧＦ（３）の演算規則を示す図である。本発明は、有限体ＧＦ（３）の四則演算のうちの、加算、減算、乗算を対象とする。 FIG. 1 is a diagram showing calculation rules for the finite field GF (3). The present invention is directed to addition, subtraction, and multiplication among the four arithmetic operations of the finite field GF (3).
図２は、本発明の実施例のＧＦ（３）演算装置のハードウェア構成図である。図示のように、演算装置は、３２ビットのビット幅を有する９個のレジスタＲ０−Ｒ８、３２ビット並列ＡＮＤ回路１２と、３２ビット並列ＯＲ回路１３と、３２ビット並列ＸＯＲ回路１４と、３２ビット並列ＣＯＰＹ回路１５と、各部を制御する制御部１６と、３つのバス１７−１８と、を有する。レジスタＲ０−Ｒ２が第１レジスタグループ１１Ｘを、レジスタＲ３−Ｒ５が第２レジスタグループ１１Ｙを、レジスタＲ６−Ｒ８が第３レジスタグループ１１Ｚを、構成する。レジスタＲ０−Ｒ８のそれぞれは、記憶しているデータをバス１７および１８に出力し、バス１９からのデータを記憶するように構成されている。３２ビット並列ＡＮＤ回路１２、３２ビット並列ＯＲ回路１３および３２ビット並列ＸＯＲ回路１４は、バス１７および１８のデータを入力として、ＡＮＤ（論理積）、ＯＲ（論理和）、ＸＯＲ（排他的論理和）演算を行い、演算結果をバス１９に出力する。従って、３２ビット並列ＡＮＤ回路１２、３２ビット並列ＯＲ回路１３および３２ビット並列ＸＯＲ回路１４は、レジスタＲ０−Ｒ８のいずれか２つに記憶されたデータを入力として演算を行い、演算結果はレジスタＲ０−Ｒ８のいずれかに格納される。また、３２ビット並列ＣＯＰＹ回路１５は、バス１７のデータを入力して、バス１９にそのまま出力する。従って、レジスタＲ０−Ｒ８のいずれかに記憶されたデータが、３２ビット並列ＣＯＰＹ回路１５を介して、レジスタＲ０−Ｒ８のいずれかにコピーされる。
FIG. 2 is a hardware configuration diagram of the GF (3) arithmetic device according to the embodiment of the present invention. As shown in the figure, the arithmetic unit includes nine registers R0 to R8 having a 32-bit bit width, a 32-bit parallel AND
ここでは、レジスタ、演算回路およびバスのビット幅を３２ビットとしたが、これに限定されず、任意のビット数に設定可能である。また、第３レジスタグループ１１Ｚを構成するレジスタＲ６−Ｒ８を設けたが、このレジスタＲ６−Ｒ８を必要とするのはある加減算を行う時のみであり、この加減算を行わない時には設ける必要はない。また、他のレジスタグループと同じ構成にするために第３レジスタグループ１１Ｚにも３個のレジスタＲ６−Ｒ８を設けたが、この加減算を行う時でもレジスタＲ８は使用しないので、Ｒ８を除くことが可能である。
Here, the bit width of the register, the arithmetic circuit, and the bus is 32 bits, but the present invention is not limited to this, and any number of bits can be set. Although the registers R6-R8 constituting the
図３は、演算装置の各演算回路の動作およびレジスタのデータ格納動作を説明する図である。各演算回路は、任意の２個のレジスタ（同一でもよい）Ｒｉ、Ｒｊに格納されているデータを入力として、それらのビットごとの指示された論理演算を、１ステップ（１クロックサイクル）で行い、演算結果は最初に指定したレジスタＲｉに上書きされる。各演算回路の処理を式で表せば、図３の（Ａ）から（Ｃ）のようになる。ここで、０≦ｉ≦８および０≦ｊ≦８である。また、３２ビット並列ＣＯＰＹ回路１５は、任意のレジスタＲｉの値を任意のレジスタＲｊに１ステップでコピーする。この処理を式で表せば、図３の（Ｄ）のようになる。ここで、０≦ｉ≦８および０≦ｊ≦８である。
FIG. 3 is a diagram for explaining the operation of each arithmetic circuit of the arithmetic unit and the data storage operation of the register. Each arithmetic circuit inputs the data stored in any two registers (may be the same) Ri and Rj and performs the logical operation instructed for each bit in one step (one clock cycle). The operation result is overwritten in the first designated register Ri. If the processing of each arithmetic circuit is expressed by an equation, it will be as shown in FIGS. Here, 0 ≦ i ≦ 8 and 0 ≦ j ≦ 8. The 32-bit
次に、レジスタにおけるデータの格納方法を説明する。３ビットで表現された元は、ビットごとに各グループの別のレジスタに格納する。レジスタのビット幅（ここでは３２ビット）と同じ個数の元について、それらの３ビット表現を、（Ｘｃ−３２，Ｘｂ−３２，Ｘａ−３２），・・・，（Ｘｃ−１，Ｘｂ−１，Ｘａ−１）とすると、それを第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納すると、図２に示すようになる。第２レジスタグループ１１Ｙ、第３レジスタグループ１１Ｚについても、同様に図２に示すようになる。
Next, a method for storing data in the register will be described. The element represented by 3 bits is stored in a separate register of each group for each bit. For the same number of elements as the bit width of the register (32 bits in this case), the three-bit representation is expressed as (Xc−32, Xb−32, Xa−32),..., (Xc−1, Xb−1). , Xa-1), when stored in the registers R0-R2 of the
演算回路のうち、例えばＡＮＤ回路をＲ３←ＡＮＤ（Ｒ３，Ｒ０）で動作させると、
Ｙａ−ｉ←Ｙａ−ｉ ＡＮＤ Ｘａ−ｉ
が、１ステップでｉ＝１から３２まで同時に実行される。
Of the arithmetic circuits, for example, when an AND circuit is operated as R3 ← AND (R3, R0),
Ya-i ← Ya-i AND Xa-i
Are simultaneously executed from i = 1 to 32 in one step.
以下、乗算、加算および減算の各演算についての処理を説明する。 Hereinafter, processing for each operation of multiplication, addition, and subtraction will be described.
実施例の演算装置では、乗算処理は、２つの処理方法で行うことが可能である。 In the arithmetic device of the embodiment, the multiplication processing can be performed by two processing methods.
図４は、第１の乗算処理におけるレジスタの値の変化を示す第１の乗算処理の説明図であり、図５は第１の乗算処理を示すフローチャートである。３２ビット幅の各データについて、図示のような処理が行われる。 FIG. 4 is an explanatory diagram of the first multiplication process showing the change in the register value in the first multiplication process, and FIG. 5 is a flowchart showing the first multiplication process. The processing as shown in the figure is performed for each data having a 32-bit width.
図４に示すように、第１の乗算処理では、元０、１、２はそれぞれ”０００”、”０１１”、”１１０”で表現される。図４に示した処理では、入力の一方は、第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納されたデータであり、入力の他方は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納されたデータであり、演算結果は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納される。第１の入力の３ビットのうち、ＸａビットがＲ０に、ＸｂビットがＲ１に、ＸｃビットがＲ２に格納され、第２の入力の３ビットのうち、ＹａビットがＲ３に、ＹｂビットがＲ４に、ＹｃビットがＲ５に格納される。
As shown in FIG. 4, in the first multiplication process, the
図４において、各列は、図示した入力に対するレジスタの値の変化を示し、上段が第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納されたデータを、下段が第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納されたデータを示す。
In FIG. 4, each column shows a change in the value of the register with respect to the illustrated input. The upper row shows the data stored in the registers R0-R2 of the
図５に示すように、ステップ１０１では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ３の値とレジスタＲ０の値のＡＮＤを演算し、演算結果がレジスタＲ３に格納される。
As shown in FIG. 5, in
ステップ１０２では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ４の値とレジスタＲ１の値のＡＮＤを演算し、演算結果がレジスタＲ４に格納される。
In
ステップ１０３では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ５の値とレジスタＲ２の値のＡＮＤを演算し、演算結果がレジスタＲ５に格納される。
In
ステップ１０４では、３２ビット並列ＯＲ回路１３が、レジスタＲ３の値とレジスタＲ５の値のＯＲを演算し、演算結果がレジスタＲ３に格納される。
In
ステップ１０５では、３２ビット並列ＯＲ回路１３が、レジスタＲ５の値とレジスタＲ４の値のＯＲを演算し、演算結果がレジスタＲ５に格納される。
In
ステップ１０６では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ５の値とレジスタＲ３の値のＸＯＲを演算し、演算結果がレジスタＲ５に格納される。
In
各ステップで、各レジスタの値は図示のように変化する。 At each step, the value of each register changes as shown.
以上の処理により、入力のそれぞれの組合せに対して、ＧＦ（３）乗算に即した演算結果が得られる。演算結果は、入力と同じ形で表現される。 With the above processing, an operation result corresponding to GF (3) multiplication is obtained for each combination of inputs. The calculation result is expressed in the same form as the input.
第１の乗算処理では、入力および出力において、元０、１、２はそれぞれ”０００”、”０１１”、”１１０”で表現されるが、これは通常使用される表現、すなわち元０、１、２を”００”、”０１”、”１０”で表現する形式と異なる。そのため、通常の表現のデータを本発明の演算装置に入力する場合、および本発明の演算装置で演算した結果を通常の表現のデータとして出力する場合には、表現形式の変換処理が必要である。
In the first multiplication process, the
図６の（Ａ）は、通常表現から第１の乗算処理の表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図であり、図６の（Ｂ）は、第１の乗算処理の表現から通常表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図であり、図７の（Ａ）は通常表現から第１の乗算処理の表現に変換する変換処理を示すフローチャートであり、図７の（Ｂ）は第１の乗算処理の表現から通常表現に変換する変換処理を示すフローチャートである。 6A is an explanatory diagram of a conversion process showing a change in a register value in a conversion process for converting from a normal expression to an expression of the first multiplication process. FIG. 6B is a diagram illustrating the first process. FIG. 8A is an explanatory diagram of a conversion process showing a change in a register value in a conversion process for converting a representation of a multiplication process into a normal expression, and FIG. 7A shows a conversion process for converting the normal expression into a first multiplication process expression FIG. 7B is a flowchart showing a conversion process for converting the expression of the first multiplication process into the normal expression.
図６の（Ａ）に示すように、通常表現では、元０、１、２は”００”、”０１”、”１０”で表現されるので、これを”０００”、”０１１”、”１１０”に変換する。変換に第１レジスタグループ１１Ｘを使用する場合には、通常表現の２ビットの値をそれぞれレジスタＲ０、Ｒ１に入力する。この時、レジスタＲ３の値は何でもよい。図７の（Ａ）に示すように、ステップ２０１では、３２ビット並列ＣＯＰＹ回路１５が、レジスタＲ１の値をレジスタＲ２にコピーする。ステップ２０２では、３２ビット並列ＯＲ回路１３がレジスタＲ１の値とレジスタＲ０の値のＯＲを演算して、演算結果がレジスタＲ１に格納される。この時の各レジスタの値の変化は図６の（Ａ）の通りであり、第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に第１の乗算処理の表現のデータが格納される。
As shown in FIG. 6A, in the normal expression, the
図６の（Ｂ）に示すように、第１の乗算処理の出力の元０、１、２は”０００”、”０１１”、”１１０”で表現されるので、これを通常表現の”００”、”０１”、”１０”に変換する。ここでは、第１レジスタグループ１１Ｘのデータを変換するとする。図７の（Ｂ）に示すように、ステップ２１１では、３２ビット並列ＸＯＲ回路１４がレジスタＲ０の値とレジスタＲ１の値のＸＯＲを演算して、演算結果がレジスタＲ０に格納される。この時の各レジスタの値の変化は図６の（Ｂ）の通りであり、第１レジスタグループ１１ＸのレジスタＲ０、Ｒ１に通常表現のデータが格納される。
As shown in FIG. 6B, the
次に実施例のＧＦ（３）の演算装置が行う第２の乗算処理について説明する。 Next, the second multiplication process performed by the arithmetic unit of GF (3) of the embodiment will be described.
図８は、第２の乗算処理におけるレジスタの値の変化を示す第２の乗算処理の説明図であり、図９は第１の乗算処理を示すフローチャートである。３２ビット幅の各データについて、図示のような処理が行われる。 FIG. 8 is an explanatory diagram of the second multiplication process showing the change in the register value in the second multiplication process, and FIG. 9 is a flowchart showing the first multiplication process. The processing as shown in the figure is performed for each data having a 32-bit width.
図８に示すように、第２の乗算処理の入力データの表現は第１の乗算処理と同じであるが、出力（演算結果）の表現は異なり、元０、１、２はそれぞれ”Ｘ００”、”Ｘ１１”、”Ｘ１０”で表現される（ここで、Ｘは０または１のどちらでもよい）。図４の説明と同様に、図８に示した処理では、入力の一方は、第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納されたデータであり、入力の他方は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納されたデータであり、演算結果は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納される。
As shown in FIG. 8, the representation of the input data of the second multiplication process is the same as that of the first multiplication process, but the expression of the output (calculation result) is different, and the
図９に示すように、ステップ３０１では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ３の値とレジスタＲ０の値のＡＮＤを演算し、演算結果がレジスタＲ３に格納される。
As shown in FIG. 9, in
ステップ２０２では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ４の値とレジスタＲ１の値のＡＮＤを演算し、演算結果がレジスタＲ４に格納される。
In
ステップ２０３では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ５の値とレジスタＲ２の値のＡＮＤを演算し、演算結果がレジスタＲ５に格納される。
In step 203, the 32-bit parallel AND
ステップ３０４では、３２ビット並列ＯＲ回路１３が、レジスタＲ３の値とレジスタＲ５の値のＯＲを演算し、演算結果がレジスタＲ３に格納される。
In
各ステップで、各レジスタの値は図示のように変化する。 At each step, the value of each register changes as shown.
以上の処理により、入力のそれぞれの組合せに対して、ＧＦ（３）乗算に即した演算結果が得られる。演算結果では、元０、１、２がそれぞれ”Ｘ００”、”Ｘ１１”、”Ｘ１０”で表現される。
With the above processing, an operation result corresponding to GF (3) multiplication is obtained for each combination of inputs. In the calculation result, the
図１０の（Ａ）は、通常表現から第２の乗算処理の表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図であり、図１０の（Ｂ）は、第２の乗算処理の表現から通常表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図である。この変換処理は、実質的に通常表現と第１の乗算処理用表現の間の変換と同じであるので、説明は省略する。 FIG. 10A is an explanatory diagram of a conversion process showing a change in the value of a register in the conversion process for converting the normal expression into the expression of the second multiplication process. FIG. 10B is a diagram illustrating the second process. It is explanatory drawing of the conversion process which shows the change of the value of the register | resistor in the conversion process which converts into a normal expression from the expression of a multiplication process. Since this conversion process is substantially the same as the conversion between the normal expression and the first expression for multiplication processing, the description is omitted.
実施例の演算装置では、加算処理についても２つの処理方法で行うことが可能である。 In the arithmetic device of the embodiment, the addition process can be performed by two processing methods.
図１１は、第１の加算処理におけるレジスタの値の変化を示す第１の加算処理の説明図であり、図１２は第１の加算処理を示すフローチャートである。３２ビット幅の各データについて、図示のような処理が行われる。 FIG. 11 is an explanatory diagram of the first addition process showing a change in the value of the register in the first addition process, and FIG. 12 is a flowchart showing the first addition process. The processing as shown in the figure is performed for each data having a 32-bit width.
図１１に示すように、第１の加算処理では、元０、１、２はそれぞれ”Ｘ００”、”Ｘ１１”、”Ｘ１０”で表現される（Ｘは０または１のどちらでもよい）。図１１に示した処理では、入力の一方は、第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納されたデータであり、入力の他方は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納されたデータであり、演算結果は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納される。第１の入力の３ビットのうち、ＸａビットがＲ０に、ＸｂビットがＲ１に、ＸｃビットがＲ２に格納され、第２の入力の３ビットのうち、ＹａビットがＲ３に、ＹｂビットがＲ４に、ＹｃビットがＲ５に格納される。
As shown in FIG. 11, in the first addition process, the
図１２に示すように、ステップ４０１では、レジスタＲ０の値をレジスタＲ５にコピーする。
As shown in FIG. 12, in
ステップ４０２では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ５の値とレジスタＲ４の値のＡＮＤを演算し、演算結果がレジスタＲ５に格納される。
In
ステップ４０３では、レジスタＲ３の値をレジスタＲ２にコピーする。
In
ステップ４０４では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ２の値とレジスタＲ０の値のＸＯＲを演算し、演算結果がレジスタＲ２に格納される。
In
ステップ４０５では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ０の値とレジスタＲ５の値のＸＯＲを演算し、演算結果がレジスタＲ０に格納される。
In
ステップ４０６では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ３の値とレジスタＲ５の値のＸＯＲを演算し、演算結果がレジスタＲ３に格納される。
In
ステップ４０７では、３２ビット並列ＯＲ回路１３が、レジスタＲ３の値とレジスタＲ０の値のＯＲを演算し、演算結果がレジスタＲ３に格納される。
In
ステップ４０８では、３２ビット並列ＯＲ回路１３が、レジスタＲ４の値とレジスタＲ１の値のＯＲを演算し、演算結果がレジスタＲ４に格納される。
In
ステップ４０９では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ５の値とレジスタＲ２の値のＡＮＤを演算し、演算結果がレジスタＲ５に格納される。
In step 409, the 32-bit parallel AND
ステップ４１０では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ４の値とレジスタＲ５の値のＸＯＲを演算し、演算結果がレジスタＲ４に格納される。
In
ステップ４１１では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ３の値とレジスタＲ５の値のＸＯＲを演算し、演算結果がレジスタＲ３に格納される。
In step 411, the 32-bit
各ステップで、各レジスタの値は図１１のように変化する。 At each step, the value of each register changes as shown in FIG.
以上の処理により、入力のそれぞれの組合せに対して、ＧＦ（３）加算に即した演算結果が得られる。演算結果は、入力と同じ形で表現される。 With the above processing, a calculation result corresponding to the addition of GF (3) is obtained for each combination of inputs. The calculation result is expressed in the same form as the input.
図１３の（Ａ）は、通常表現から第１の加算処理の表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図であり、図１３の（Ｂ）は、第１の加算処理の表現から通常表現に変換する変換処理におけるレジスタの値の変化を示す変換処理の説明図である。 FIG. 13A is an explanatory diagram of a conversion process showing a change in a register value in the conversion process for converting the normal expression into the expression of the first addition process. FIG. 13B is a diagram illustrating the first process. It is explanatory drawing of the conversion process which shows the change of the value of the register | resistor in the conversion process which converts from the expression of an addition process to a normal expression.
図１３の（Ａ）に示すように、通常表現から第１の加算処理の表現に変換する変換処理は、図６の（Ａ）および図７の（Ａ）の変換処理においてステップ２０１を除いた処理である。また、図１３の（Ｂ）に示すように、第１の加算処理の表現から通常表現に変換する変換処理は、図６の（Ｂ）および図７の（Ｂ）の変換処理と同じであるので、説明は省略する。
As shown in FIG. 13A, the conversion process for converting from the normal expression to the expression of the first addition process excludes
第１の加算処理では、入力は第２の乗算処理の出力と同じ表現であり、第２の乗算処理の出力に対して第１の加算処理で加算を行うのであれば、変換処理は不要である。 In the first addition process, the input is the same expression as the output of the second multiplication process, and if the addition is performed in the first addition process with respect to the output of the second multiplication process, the conversion process is unnecessary. is there.
図１４及び図１５は、第２の加算処理におけるレジスタの値の変化を示す第２の加算処理の説明図であり、図１６は第２の加算処理を示すフローチャートである。３２ビット幅の各データについて、図示のような処理が行われる。第２の加算処理では、第３レジスタグループ１１ＺのレジスタＲ６およびＲ７も使用される。
14 and 15 are explanatory diagrams of the second addition process showing changes in register values in the second addition process, and FIG. 16 is a flowchart showing the second addition process. The processing as shown in the figure is performed for each data having a 32-bit width. In the second addition process, the registers R6 and R7 of the
図１４および図１５に示すように、第２の加算処理では、元０、１、２はそれぞれ”Ｘ００”、”Ｘ０１”、”Ｘ１０”で表現される（Ｘは０または１のどちらでもよい）。言い換えれば、通常表現と同じ表現である。図１４および図１５に示した処理では、入力の一方は、第１レジスタグループ１１ＸのレジスタＲ０−Ｒ２に格納されたデータであり、入力の他方は第２レジスタグループ１１ＹのレジスタＲ３−Ｒ５に格納されたデータであり、演算結果は第３レジスタグループ１１ＺのレジスタＲ６−Ｒ８（Ｒ８は実際には使用されない）に格納される。第１の入力の３ビットのうち、ＸａビットがＲ０に、ＸｂビットがＲ１に、ＸｃビットがＲ２に格納され、第２の入力の３ビットのうち、ＹａビットがＲ３に、ＹｂビットがＲ４に、ＹｃビットがＲ５に格納される。
As shown in FIGS. 14 and 15, in the second addition process, the
図１６に示すように、ステップ６０１では、レジスタＲ３の値をレジスタＲ６にコピーする。
As shown in FIG. 16, in
ステップ６０２では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ６の値とレジスタＲ０の値のＸＯＲを演算し、演算結果がレジスタＲ６に格納される。
In
ステップ６０３では、レジスタＲ４の値をレジスタＲ７にコピーする。 In step 603, the value of the register R4 is copied to the register R7.
ステップ６０４では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ７の値とレジスタＲ１の値のＸＯＲを演算し、演算結果がレジスタＲ７に格納される。
In
ステップ６０５では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ１の値とレジスタＲ４の値のＡＮＤを演算し、演算結果がレジスタＲ１に格納される。
In
ステップ６０６では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ３の値とレジスタＲ０の値のＡＮＤを演算し、演算結果がレジスタＲ３に格納される。
In
ステップ６０７では、３２ビット並列ＯＲ回路１３が、レジスタＲ７の値とレジスタＲ３の値のＯＲを演算し、演算結果がレジスタＲ７に格納される。
In
ステップ６０８では、３２ビット並列ＯＲ回路１３が、レジスタＲ６の値とレジスタＲ１の値のＯＲを演算し、演算結果がレジスタＲ６に格納される。
In
ステップ６０９では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ１の値とレジスタＲ６の値のＸＯＲを演算し、演算結果がレジスタＲ１に格納される。
In
ステップ６１０では、３２ビット並列ＡＮＤ回路１２が、レジスタＲ１の値とレジスタＲ７の値のＡＮＤを演算し、演算結果がレジスタＲ１に格納される。
In
ステップ６１１では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ７の値とレジスタＲ１の値のＸＯＲを演算し、演算結果がレジスタＲ７に格納される。
In
ステップ６１２では、３２ビット並列ＸＯＲ回路１４が、レジスタＲ６の値とレジスタＲ１の値のＸＯＲを演算し、演算結果がレジスタＲ６に格納される。
In
各ステップで、各レジスタの値は図１１のように変化する。 At each step, the value of each register changes as shown in FIG.
以上の処理により、入力のそれぞれの組合せに対して、ＧＦ（３）加算に即した演算結果が得られる。演算結果は、入力と同じ形で表現される。 With the above processing, a calculation result corresponding to the addition of GF (3) is obtained for each combination of inputs. The calculation result is expressed in the same form as the input.
上記のように、第２の加算処理では、元は通常表現で表現されるので、変換処理は必要ない。 As described above, in the second addition process, since the original is expressed in a normal expression, no conversion process is necessary.
ＧＦ（３）の演算では、０の減算は０の加算に等しく、１の減算は２の加算に等しく、２の減算は１の加算に等しい。従って、減算処理は、加算処理において、Ｙ１について”１”を”２”に、”２”を”１”に変換した後加算処理すればよい。 In the operation of GF (3), subtraction of 0 is equal to addition of 0, subtraction of 1 is equal to addition of 2, and subtraction of 2 is equal to addition of 1. Accordingly, the subtraction process may be performed after converting “1” into “2” and “2” into “1” for Y1 in the addition process.
図１７は、第１の加算処理を利用した減算処理のフローチャートを示す。最初のステップ７０１で、３２ビット並列ＸＯＲ回路１４が、レジスタＲ３の値とレジスタＲ４の値のＸＯＲを演算し、演算結果がレジスタＲ３に格納され、それ以後は図１２の第１の加算処理と同じである。
FIG. 17 shows a flowchart of a subtraction process using the first addition process. In the
図１８は、第２の加算処理を利用した減算処理のフローチャートを示す。レジスタＲ３をＲ４と、レジスタＲ４をＲ３とみなして図１６の第２の加算処理と同じ処理を行う。 FIG. 18 shows a flowchart of a subtraction process using the second addition process. The register R3 is regarded as R4 and the register R4 is regarded as R3, and the same process as the second addition process of FIG. 16 is performed.
以上、本発明の実施例の演算装置の処理を説明したが、次に従来例と比較して、本発明の効果を説明する。 The processing of the arithmetic unit according to the embodiment of the present invention has been described above. Next, the effect of the present invention will be described in comparison with the conventional example.
従来のＧＦ（３）の計算例としては、例えば非特許文献２に記載されている方法がある。非特許文献２では、５．１節に、図１９に示すような通常の２ビット表現を用いたＧＦ（３）の加算と乗算が記載されている。ここで、”Ｈ”は上位ビットを、”Ｌ”は下位ビットを表す。この演算は、本発明の場合と同様に、ビットごとに別レジスタに格納され、図２に示した本発明の演算装置により計算することができる。
As a conventional calculation example of GF (3), for example, there is a method described in
図２０は、非特許文献２に記載された従来の乗算処理におけるレジスタの値の変化を示す説明図である。
FIG. 20 is an explanatory diagram showing changes in register values in the conventional multiplication process described in
図２０の詳しい説明は省略するが、従来例の乗算処理では、式の上では６回の論理演算で実現できるが、図２に示したような論理回路の演算装置を使用する場合、第１引数に結果が上書きされるため、最低２回のコピー処理が必要になる。従って、全体では８ステップ必要であり、乗算処理単体では、本発明の第１の乗算処理は６ステップであり、第２の乗算処理は４ステップであり、本発明の方が従来例よりステップ数が少なく速い。通常表現との相互変換を含めた場合は、第１の乗算処理では１１ステップで、第２の乗算処理では９ステップである。これは、２個の入力で４ステップ増加し、１個の出力で１ステップ増加するためである。しかし、べき乗（ａe，ｅ≧２）を計算する場合には、相互変換は最初と最後に行えばよいため、入力の変換に２ステップ、変換後の入力のコピーに３ステップ、出力の変換に１ステップ増加するので、追加は６ステップである。従って、第１の乗算処理では６（ｅ−１）＋６ステップ、第２の乗算処理で（４＋２）（ｅ−１）＋６ステップとなる（１回の乗算で出力表現から入力表現に２ステップ増加する）。従って、従来例の８（ｅ−１）＋２ステップ（入力のコピーで２ステップ増加）に対して、第１および第２の乗算処理とも、ｅ≧４で従来例に比べて高速になる。 Although the detailed description of FIG. 20 is omitted, the multiplication processing of the conventional example can be realized by six logical operations on the equation, but when the arithmetic unit of the logic circuit as shown in FIG. Since the result is overwritten in the argument, at least two copy processes are required. Therefore, 8 steps are required as a whole, and for the multiplication process alone, the first multiplication process of the present invention is 6 steps, the second multiplication process is 4 steps, and the present invention has more steps than the conventional example. There are few and fast. When mutual conversion with the normal expression is included, the first multiplication process takes 11 steps, and the second multiplication process takes 9 steps. This is because two inputs increase four steps and one output increases one step. However, when calculating the power (a e , e ≧ 2), the mutual conversion may be performed at the beginning and the end. Therefore, 2 steps are performed for the input conversion, 3 steps are performed for the copy of the input after the conversion, and the output conversion is performed. Therefore, the number of additions is 6 steps. Therefore, 6 (e-1) +6 steps in the first multiplication process, and (4 + 2) (e-1) +6 steps in the second multiplication process (2 steps increase from the output representation to the input representation in one multiplication) To do). Therefore, in contrast to the conventional example of 8 (e-1) +2 steps (increase of 2 steps by copying the input), both the first and second multiplication processes are faster than the conventional example when e ≧ 4.
図２１は、非特許文献２に記載された従来の加算処理におけるレジスタの値の変化を示す説明図である。
FIG. 21 is an explanatory diagram showing changes in register values in the conventional addition process described in
図２１の詳しい説明は省略するが、従来例の加算処理では、式の上では７回の論理演算で実現できるが、図２に示したような論理回路の演算装置を使用する場合、乗算と同様に、最低２回のコピー処理が必要になるため９ステップになる。加算処理単体では、本発明の第１の加算処理は１１ステップであり、第２の加算処理は１２ステップであり、加算処理自体は従来例より遅い。しかし、係数がＧＦ（３）の元である多項式同士の積の場合は、ＧＦ（３）の乗算と加算の両方（積和演算）が実行されるため、全体として高速化され得る（このような多項式同士の積はＧＦ（３）の拡大体ＧＦ（３m）の乗算の途中で使用される）。以下その速度比較を行う。 Although detailed description of FIG. 21 is omitted, the conventional addition processing can be realized by seven logical operations on the equation, but when using the arithmetic unit of the logic circuit as shown in FIG. Similarly, since at least two copy processes are required, there are 9 steps. In the addition process alone, the first addition process of the present invention is 11 steps, the second addition process is 12 steps, and the addition process itself is slower than the conventional example. However, in the case of a product of polynomials whose coefficients are elements of GF (3), both multiplication and addition (product-sum operation) of GF (3) are executed, so that the overall speed can be increased (such as this) The product of the polynomials is used in the middle of the multiplication of the extension field GF (3 m ) of GF (3)). The speed comparison is performed below.
ＧＦ（３）の元を係数とする２個のｎ−１次多項式を考える。この計算は通常のように項同士の積和演算の繰り返しとなる。例えば、２次多項式の積を考えると図２２の（Ａ）のようになる。 Consider two n-1 order polynomials whose coefficients are elements of GF (3). This calculation is a repetitive product-sum operation between terms as usual. For example, when considering a product of a quadratic polynomial, the result is as shown in FIG.
初期状態では、各多項式の係数は通常の表現で４個のレジスタに格納されているものとする。本発明においても従来例においても、乗算層１を並列計算し、その結果に乗算層２の計算結果を加算し、さらにその結果に乗算層３の計算結果を加算する順番となる。なお、例えば、乗算層１の並列計算において、図２２の（Ｂ）に示すように、係数ｆの上位ビットと下位ビットを各々レジスタに展開する手順が必要であるが、このための手間は本発明でも従来例でも同一であり、全体の速度差には関係しない。
In the initial state, it is assumed that the coefficients of each polynomial are stored in four registers in a normal expression. In the present invention and the conventional example, the
本発明の第２の乗算処理と第１の加算処理をｆ（ｘ）＊ｇ（ｘ）の計算に適用すると、第２の乗算処理における３ビット出力表現は第１の加算処理における３ビット入出力表現と同一のため、乗算結果を直接加算処理へ入力できる。 When the second multiplication process and the first addition process of the present invention are applied to the calculation of f (x) * g (x), the 3-bit output representation in the second multiplication process is the 3-bit input in the first addition process. Since it is the same as the output representation, the multiplication result can be directly input to the addition process.
各多項式は、ｎ個の係数を持つが、これを２ビット表現（通常表現）でビット幅Ｗのレジスタに格納するには多項式１個当たり２＊｛ｎ／Ｗ｝（ここで、｛ ｝は小数点以下切り上げを表す）個のレジスタであれば十分である。また、本発明および従来例でのＧＦ（３）の並列計算により多項式の積を計算するには、ＧＦ（３）の並列乗算が｛ｎ／Ｗ｝＊ｎ回、ＧＦ（３）の並列加算が｛ｎ／Ｗ｝＊（ｎ−１）回必要になる。積の結果は２ｎ−１個の項を持つ多項式となる。本発明の第２の乗算処理と第１の加算処理を適用する場合には、２ｎ個の入力項について通常表現から３ビット表現に変換し、多項式の積は３ビット表現で計算し、２ｎ−１個の出力項について３ビット表現から通常表現に変換するものとする。従って、全体の計算ステップ数は図２２の（Ｃ）に示される。 Each polynomial has n coefficients, but 2 * {n / W} per polynomial (where { It is sufficient to have a number of registers (representing rounding up after the decimal point). In addition, in order to calculate the product of the polynomial by the parallel calculation of GF (3) in the present invention and the conventional example, the parallel multiplication of GF (3) is {n / W} * n times and the parallel addition of GF (3) Is required {n / W} * (n-1) times. The result of the product is a polynomial with 2n-1 terms. When applying the second multiplication process and the first addition process of the present invention, 2n input terms are converted from a normal expression to a 3-bit expression, a product of polynomials is calculated in a 3-bit expression, and 2n− It is assumed that one output term is converted from a 3-bit representation to a normal representation. Therefore, the total number of calculation steps is shown in FIG.
なお、図２２の（Ｃ）の右辺の第４項は、実際にはＶ＊｛（２ｎ−１）／Ｗ｝であるが、式を簡略にするため、本発明に対して不利になるように、図示の式としている。 Note that the fourth term on the right side of FIG. 22C is actually V * {(2n−1) / W}, but this is disadvantageous for the present invention in order to simplify the equation. In addition, the formula shown in the figure is used.
これにより、第２の乗算処理と第１の加算処理を適用した本発明と従来例とでステップ数を計算すると、図２２の（Ｄ）のようになる。 Thus, when the number of steps is calculated between the present invention to which the second multiplication process and the first addition process are applied and the conventional example, the result is as shown in FIG.
これらのステップ数を比較すると、従来例のステップ数から本発明のステップ数を減じたステップ数は、｛ｎ／Ｗ｝＊［２＊ｎ−４］となり、ｎ≧３で正となる。従って、２次以上の多項式の積では、第２の乗算処理と第１の加算処理を適用した本発明の方が従来例よりも速くなる。
（付記１）
標数が３の有限体ＧＦ（３）の演算方法であって、
前記有限体ＧＦ（３）の３個の元０、１、２を、３ビットで表し、
乗算、加算及び減算の少なくとも１つの演算を、３ビットで表された元で行う、ことを特徴とする有限体ＧＦ（３）の演算方法。
（付記２）
３個の元０、１、２を２ビットで表現した入力を、前記３ビット表現の入力に変換する変換処理を行う付記１に記載の有限体ＧＦ（３）の演算方法。
（付記３）
３ビット表現の出力を、３個の元０、１、２を２ビットで表現した出力に変換する変換処理を行う付記１に記載の有限体ＧＦ（３）の演算方法。
（付記４）
乗算は、入力と出力の３ビット表現が異なる付記１に記載の有限体ＧＦ（３）の演算方法。
（付記５）
乗算と加算及び減算とで、３個の元の３ビット表現が異なる付記１に記載の有限体ＧＦ（３）の演算方法。
（付記６）
第１の入力と第２の入力の乗算は、
３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して前記第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して前記第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して前記第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して前記第３レジスタに格納し、
前記第５レジスタと前記第４レジスタの値のＯＲを演算して前記第５レジスタに格納し、
前記第５レジスタと前記第３レジスタの値のＸＯＲを演算して前記第５レジスタに格納し、
前記３から第５レジスタの値を、３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現する出力の０−２ビットとして出力する付記１から３のいずれかに記載の有限体ＧＦ（３）の演算方法。
（付記７）
第１の入力と第２の入力の乗算は、
３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して前記第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して前記第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して前記第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して前記第３レジスタに格納し、
前記３及び第４レジスタの値を、３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力する付記１から４のいずれかに記載の有限体ＧＦ（３）の演算方法。
（付記８）
第１の入力と第２の入力の加算は、
前記３個の元０、１、２を、”Ｘ００”、”Ｘ１１”、”Ｘ１０”（Ｘは０と１のいずれも可）で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第１レジスタの値を第５レジスタに格納し、
前記第５レジスタと前記第４レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第３レジスタの値を第２レジスタに格納し、
前記第２レジスタと前記第０レジスタの値のＸＯＲを演算して第２レジスタに格納し、
前記第０レジスタと前記第５レジスタの値のＸＯＲを演算して第０レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＸＯＲを演算して第３レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＯＲを演算して第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＯＲを演算して第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第４レジスタと前記第５レジスタの値のＸＯＲを演算して第４レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＸＯＲを演算して第３レジスタに格納し、
前記６及び第７レジスタの値を、前記３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力する付記１から３のいずれかに記載の有限体ＧＦ（３）の演算方法。
（付記９）
０の減算は０の加算とし、１の減算は２の加算とし、２の減算は１の加算として行われる付記８に記載の有限体ＧＦ（３）の演算方法。
（付記１０）
多項式の積の演算は、付記７に記載の演算方法における乗算を行い、その結果を入力として、付記８に記載の演算方法による加算または減算により行われる有限体ＧＦ（３）の演算方法。
（付記１１）
２グループで構成され、各グループが３個のレジスタで構成される合計６個のレジスタ群と、前記６個のレジスタの２個の値を入力としてＡＮＤ、ＯＲ、ＸＯＲ及びコピー処理を行い、処理結果を前記２個の入力の一方のレジスタに格納するように構成された演算回路と、を備える標数が３の有限体ＧＦ（３）の演算装置であって、
乗算、加算及び減算の少なくとも１つの演算は、有限体ＧＦ（３）の３個の元０、１、２を、３ビットで表し、
第１の入力の０−２ビットを第１のグループの第０から第２レジスタにそれぞれ格納し、
第２の入力の０−２ビットを第２のグループの第３から第５レジスタにそれぞれ格納して演算を行うことを特徴とする有限体ＧＦ（３）の演算装置。
（付記１２）
３個の元０、１、２を２ビットで表現した入力を、前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに入力し、上記３ビット表現に変換する変換処理を行う付記１１に記載の有限体ＧＦ（３）の演算装置。
（付記１３）
前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに格納された３ビット表現の出力を、３個の元０、１、２を２ビットで表現した出力に変換する変換処理を行う付記１１に記載の有限体ＧＦ（３）の演算装置。
（付記１４）
乗算は、入力と出力の３ビット表現が異なる付記１１に記載の有限体ＧＦ（３）の演算装置。
（付記１５）
乗算と加算及び減算で、３個の元の３ビット表現が異なる付記１１に記載の有限体ＧＦ（３）の演算装置。
（付記１６）
第１の入力と第２の入力の乗算は、
３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
前記第１の入力の０−２ビットをそれぞれ前記第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ前記第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して前記第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して前記第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して前記第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して前記第３レジスタに格納し、
前記第５レジスタと前記第４レジスタの値のＯＲを演算して前記第５レジスタに格納し、
前記第５レジスタと前記第３レジスタの値のＸＯＲを演算して前記第５レジスタに格納し、
前記３から第５レジスタの値を、３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現する出力の０−２ビットとして出力する付記１１から１３のいずれかに記載の有限体ＧＦ（３）の演算装置。
（付記１７）
第１の入力と第２の入力の乗算は、
前記３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して第３レジスタに格納し、
前記３及び第４レジスタの値を、前記３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力する付記１１から１４のいずれかに記載の有限体ＧＦ（３）の演算装置。
（付記１８）
３個の元０、１、２を２ビットで表現した入力を、前記第１のグループの前記第０および第１レジスタまたは前記第２のグループの前記第３および第４レジスタに入力し、
前記第１レジスタまたは前記第４レジスタの値を、前記第２レジスタまたは第５レジスタに格納し、
前記第１レジスタと前記第０レジスタの値のＯＲまたは前記第４レジスタと前記第３レジスタの値のＯＲを演算して前記第１レジスタまたは第４レジスタに格納し、
前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに格納された値を、入力として演算を行う付記１６または１７に記載の有限体ＧＦ（３）の演算装置。
（付記１９）
前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに格納された３ビット表現の出力に対して、
前記第１レジスタと前記第０レジスタの値のＸＯＲまたは前記第４レジスタと前記第３レジスタの値のＸＯＲを演算して前記第１レジスタまたは前記第４レジスタに格納し、
前記第１のグループの前記第０及び第１レジスタまたは前記第２のグループの前記第３及び第４レジスタに格納された値を、２ビットで表現した出力として出力する付記１６または１７に記載の有限体ＧＦ（３）の演算装置。
（付記２０）
第１の入力と第２の入力の加算は、
前記３個の元０、１、２を、”Ｘ００”、”Ｘ１１”、”Ｘ１０”（Ｘは０と１のいずれも可）で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第１レジスタの値を第５レジスタに格納し、
前記第５レジスタと前記第４レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第３レジスタの値を第２レジスタに格納し、
前記第２レジスタと前記第０レジスタの値のＸＯＲを演算して第２レジスタに格納し、
前記第０レジスタと前記第５レジスタの値のＸＯＲを演算して第０レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＸＯＲを演算して第３レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＯＲを演算して第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＯＲを演算して第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第４レジスタと前記第５レジスタの値のＸＯＲを演算して第４レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＸＯＲを演算して第３レジスタに格納し、
前記６及び第７レジスタの値を、前記３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力する付記１１から１３のいずれか１項に記載の有限体ＧＦ（３）の演算装置。
（付記２１）
３個の元０、１、２を２ビットで表現した入力を、前記第１のグループの前記第０および第１レジスタまたは前記第２のグループの前記第３および第４レジスタに入力し、
前記第１レジスタと前記第０レジスタの値のＯＲまたは前記第４レジスタと前記第３レジスタの値のＯＲを演算して前記第１レジスタまたは第４レジスタに格納し、
前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに格納された値を、入力として演算を行う付記２０に記載の有限体ＧＦ（３）の演算装置。
（付記２２）
前記第１のグループの前記第０から第２レジスタまたは前記第２のグループの前記第３から第５レジスタに格納された３ビット表現の出力に対して、
前記第１レジスタと前記第０レジスタの値のＸＯＲまたは前記第４レジスタと前記第３レジスタの値のＸＯＲを演算して前記第１レジスタまたは前記第４レジスタに格納し、
前記第１のグループの前記第０及び第１レジスタまたは前記第２のグループの前記第３及び第４レジスタに格納された値を、２ビットで表現した出力として出力する付記２０に記載の有限体ＧＦ（３）の演算装置。
（付記２３）
ＡＮＤ、ＯＲ、ＸＯＲ及びコピー処理を行える第６から第７の２個のレジスタで構成される第３グループのレジスタ群をさらに備え、
第１の入力と第２の入力の加算は、
前記３個の元０、１、２を、”Ｘ００”、”Ｘ０１”、”Ｘ１０”（Ｘは０と１のいずれも可）で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタの値を第６レジスタに格納し、
前記第６レジスタと前記第０レジスタの値のＸＯＲを演算して第６レジスタに格納し、
前記第４レジスタの値を第７レジスタに格納し、
前記第７レジスタと前記第１レジスタの値のＸＯＲを演算して第７レジスタに格納し、
前記第１レジスタと前記第４レジスタの値のＡＮＤを演算して第１レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して第３レジスタに格納し、
前記第７レジスタと前記第３レジスタの値のＯＲを演算して第７レジスタに格納し、
前記第６レジスタと前記第１レジスタの値のＯＲを演算して第６レジスタに格納し、
前記第１レジスタと前記第６レジスタの値のＸＯＲを演算して第１レジスタに格納し、
前記第１レジスタと前記第７レジスタの値のＡＮＤを演算して第１レジスタに格納し、
前記第７レジスタと前記第１レジスタの値のＸＯＲを演算して第７レジスタに格納し、
前記第６レジスタと前記第１レジスタの値のＸＯＲを演算して第６レジスタに格納し、
前記６及び第７レジスタの値を、前記３個の元０、１、２を、”００”、”０１”、”１０”で表現する出力の０−１ビットとして出力する付記１１に記載の有限体ＧＦ（３）の演算装置。
（付記２４）
０の減算は０の加算とし、１の減算は２の加算とし、２の減算は１の加算として行われる付記１１、２０から２３のいずれか１項に記載の有限体ＧＦ（３）の演算装置。
（付記２５）
多項式の積の演算は、付記１７に記載の乗算を行い、その結果を入力として、付記２０に記載の加算または減算により行われる有限体ＧＦ（３）の演算装置。
（付記２６）
前記第０から第５レジスタは、３２ビット長を有し、３２個の演算が並列に行われる付記１１から２５のいずれか１項に記載の有限体ＧＦ（３）の演算装置。
（付記２７）
前記第６および第７レジスタは、３２ビット長を有し、３２個の演算が並列に行われる付記２３に記載の有限体ＧＦ（３）の演算装置。
Comparing these numbers of steps, the number of steps obtained by subtracting the number of steps of the present invention from the number of steps of the conventional example is {n / W} * [2 * n-4], and n ≧ 3 is positive. Therefore, in the case of a product of second or higher order polynomials, the present invention to which the second multiplication process and the first addition process are applied is faster than the conventional example.
(Appendix 1)
A calculation method of a finite field GF (3) having a characteristic of 3,
The three
An operation method of a finite field GF (3), wherein at least one operation of multiplication, addition, and subtraction is performed on an element represented by 3 bits.
(Appendix 2)
The calculation method of the finite field GF (3) according to
(Appendix 3)
The calculation method of the finite field GF (3) according to
(Appendix 4)
Multiplication is a calculation method for the finite field GF (3) according to
(Appendix 5)
The calculation method of the finite field GF (3) according to
(Appendix 6)
The multiplication of the first input and the second input is
The three
The 0-2 bits of the first input are stored in the 0th to 2nd registers, respectively,
Store the 0-2 bits of the second input in the third to fifth registers respectively,
AND the values of the third register and the zeroth register and store in the third register;
ANDing the values of the fourth register and the first register and storing them in the fourth register;
ANDing the values of the fifth register and the second register and storing them in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
Calculating the OR of the values of the fifth register and the fourth register and storing them in the fifth register;
XOR of the values of the fifth register and the third register is calculated and stored in the fifth register;
Any one of
(Appendix 7)
The multiplication of the first input and the second input is
The three
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
AND the values of the third register and the zeroth register and store in the third register;
ANDing the values of the fourth register and the first register and storing them in the fourth register;
ANDing the values of the fifth register and the second register and storing them in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
Any one of
(Appendix 8)
The addition of the first input and the second input is
The three
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
Storing the value of the first register in a fifth register;
AND the values of the fifth register and the fourth register and store in the fifth register;
Storing the value of the third register in the second register;
Calculates the XOR of the values of the second register and the zeroth register and stores them in the second register;
Calculates the XOR of the values of the zeroth register and the fifth register and stores them in the zeroth register;
Calculates the XOR of the values of the third register and the fifth register and stores them in the third register;
Calculating the OR of the values of the third register and the zeroth register and storing them in the third register;
Calculating the OR of the values of the fourth register and the first register and storing them in the fourth register;
AND the values of the fifth register and the second register and store in the fifth register;
Compute the XOR of the values of the fourth register and the fifth register and store in the fourth register;
Calculates the XOR of the values of the third register and the fifth register and stores them in the third register;
The values of the sixth and seventh registers are output as 0-1 bits of output expressing the three
(Appendix 9)
The calculation method of the finite field GF (3) according to
(Appendix 10)
The calculation of the polynomial product is a calculation method of the finite field GF (3) which is performed by performing multiplication in the calculation method described in
(Appendix 11)
It consists of two groups, each group consisting of three registers, and a total of six registers and two values of the six registers as inputs, and performs AND, OR, XOR and copy processing An arithmetic circuit configured to store a result in one register of the two inputs, and an arithmetic device of a finite field GF (3) having a characteristic of 3,
At least one operation of multiplication, addition, and subtraction represents the three
Store 0-2 bits of the first input in the 0th to 2nd registers of the first group respectively;
An arithmetic unit for a finite field GF (3), wherein 0-2 bits of the second input are stored in the third to fifth registers of the second group, respectively, and the arithmetic is performed.
(Appendix 12)
Input the three
(Appendix 13)
The output of the 3-bit representation stored in the 0th to 2nd registers of the first group or the 3rd to 5th registers of the second group, and the 3
(Appendix 14)
The multiplication is an arithmetic unit for the finite field GF (3) according to
(Appendix 15)
The arithmetic unit of the finite field GF (3) according to
(Appendix 16)
The multiplication of the first input and the second input is
The three
Storing 0-2 bits of the first input in the 0th to 2nd registers respectively;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
AND the values of the third register and the zeroth register and store in the third register;
ANDing the values of the fourth register and the first register and storing them in the fourth register;
ANDing the values of the fifth register and the second register and storing them in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
Calculating the OR of the values of the fifth register and the fourth register and storing them in the fifth register;
XOR of the values of the fifth register and the third register is calculated and stored in the fifth register;
Any one of
(Appendix 17)
The multiplication of the first input and the second input is
The three
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
AND the values of the third register and the zeroth register and store in the third register;
AND the values of the fourth register and the first register and store in the fourth register;
AND the values of the fifth register and the second register and store in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
The values of the third and fourth registers are output as 0-1 bits of the output expressing the three
(Appendix 18)
Input the three
Storing the value of the first register or the fourth register in the second register or the fifth register;
Calculating the OR of the values of the first register and the zeroth register or the values of the fourth register and the third register and storing them in the first register or the fourth register;
The finite field GF (1) according to the
(Appendix 19)
For the output of the 3-bit representation stored in the 0th to 2nd registers of the first group or the 3rd to 5th registers of the second group,
Calculating the XOR of the values of the first register and the zeroth register or the XOR of the values of the fourth register and the third register and storing them in the first register or the fourth register;
The
(Appendix 20)
The addition of the first input and the second input is
The three
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
Storing the value of the first register in a fifth register;
AND the values of the fifth register and the fourth register and store in the fifth register;
Storing the value of the third register in the second register;
Calculates the XOR of the values of the second register and the zeroth register and stores them in the second register;
Calculates the XOR of the values of the zeroth register and the fifth register and stores them in the zeroth register;
Calculates the XOR of the values of the third register and the fifth register and stores them in the third register;
Calculating the OR of the values of the third register and the zeroth register and storing them in the third register;
Calculating the OR of the values of the fourth register and the first register and storing them in the fourth register;
AND the values of the fifth register and the second register and store in the fifth register;
Compute the XOR of the values of the fourth register and the fifth register and store in the fourth register;
Calculates the XOR of the values of the third register and the fifth register and stores them in the third register;
The values of the sixth and seventh registers are output as 0-1 bits of output expressing the three
(Appendix 21)
Input the three
Calculating the OR of the values of the first register and the zeroth register or the values of the fourth register and the third register and storing them in the first register or the fourth register;
Item 21. The finite field GF (3) according to
(Appendix 22)
For the output of the 3-bit representation stored in the 0th to 2nd registers of the first group or the 3rd to 5th registers of the second group,
Calculating the XOR of the values of the first register and the zeroth register or the XOR of the values of the fourth register and the third register and storing them in the first register or the fourth register;
The finite field according to
(Appendix 23)
A third group of registers composed of two registers, 6th to 7th, which can perform AND, OR, XOR, and copy processing;
The addition of the first input and the second input is
The three
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
Storing the value of the third register in the sixth register;
Calculates the XOR of the values of the sixth register and the zeroth register and stores them in the sixth register;
Storing the value of the fourth register in the seventh register;
Calculates the XOR of the values of the seventh register and the first register and stores them in the seventh register;
ANDing the values of the first register and the fourth register and storing them in the first register;
AND the values of the third register and the zeroth register and store in the third register;
Calculating the OR of the values of the seventh register and the third register and storing them in the seventh register;
Calculating the OR of the values of the sixth register and the first register and storing the result in the sixth register;
Calculates the XOR of the values of the first register and the sixth register and stores them in the first register;
AND the values of the first register and the seventh register and store in the first register;
Calculates the XOR of the values of the seventh register and the first register and stores them in the seventh register;
XOR of the values of the sixth register and the first register is calculated and stored in the sixth register;
The value of the sixth and seventh registers is output as 0-1 bits of an output expressing the three
(Appendix 24)
The subtraction of 0 is the addition of 0, the subtraction of 1 is the addition of 2, the subtraction of 2 is performed as the addition of 1, the operation of the finite field GF (3) according to any one of
(Appendix 25)
The calculation of the product of polynomials is an arithmetic unit for a finite field GF (3), which is obtained by performing the multiplication described in Appendix 17 and performing the addition or subtraction described in
(Appendix 26)
26. The arithmetic device for a finite field GF (3) according to any one of
(Appendix 27)
The arithmetic unit of the finite field GF (3) according to appendix 23, wherein the sixth and seventh registers have a 32-bit length and 32 operations are performed in parallel.
本発明は、標数３の有限体（ガロア体）演算を使用する場合には、どのような場合にも適用可能である。 The present invention can be applied to any case when using a characteristic 3 finite field (Galois field) operation.
１１Ｘ 第１レジスタグループ
１１Ｙ 第２レジスタグループ
１１Ｚ 第３レジスタグループ
１２ ３２ビット並列ＡＮＤ回路
１３ ３２ビット並列ＯＲ回路
１４ ３２ビット並列ＸＯＲ回路
１５ ３２ビット並列ＣＯＰＹ回路
１６ 制御部
１７、１８、１９ バス
Ｒ０−Ｒ８ レジスタ
11X
Claims (2)
有限体ＧＦ（３）の３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して第３レジスタに格納し、
前記３及び第４レジスタの値を、前記３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力することを特徴とする有限体ＧＦ（３）の演算方法。 A calculation method of a finite field GF (3) having a characteristic of 3,
The three elements 0, 1, 2 of the finite field GF (3) are represented by “000”, “011”, “110”,
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
AND the values of the third register and the zeroth register and store in the third register;
AND the values of the fourth register and the first register and store in the fourth register;
AND the values of the fifth register and the second register and store in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
The values of the third and fourth registers are output as 0-1 bits of output expressing the three elements 0, 1, and 2 as "00", "11", and "10". Calculation method of finite field GF (3).
第１の入力と第２の入力の乗算は、
有限体ＧＦ（３）の３個の元０、１、２を、”０００”、”０１１”、”１１０”で表現し、
前記第１の入力の０−２ビットをそれぞれ第０から第２レジスタに格納し、
前記第２の入力の０−２ビットをそれぞれ第３から第５レジスタに格納し、
前記第３レジスタと前記第０レジスタの値のＡＮＤを演算して第３レジスタに格納し、
前記第４レジスタと前記第１レジスタの値のＡＮＤを演算して第４レジスタに格納し、
前記第５レジスタと前記第２レジスタの値のＡＮＤを演算して第５レジスタに格納し、
前記第３レジスタと前記第５レジスタの値のＯＲを演算して第３レジスタに格納し、
前記３及び第４レジスタの値を、前記３個の元０、１、２を、”００”、”１１”、”１０”で表現する出力の０−１ビットとして出力することを特徴とする有限体ＧＦ（３）の演算装置。 It consists of two groups, each group consisting of three registers, and a total of six registers and two values of the six registers as inputs, and performs AND, OR, XOR and copy processing An arithmetic circuit configured to store a result in one register of the two inputs, and an arithmetic device of a finite field GF (3) having a characteristic of 3,
The multiplication of the first input and the second input is
The three elements 0, 1, 2 of the finite field GF (3) are represented by “000”, “011”, “110”,
The 0-2 bits of the first input are respectively stored in the 0th to 2nd registers;
Storing 0-2 bits of the second input in the third to fifth registers respectively;
AND the values of the third register and the zeroth register and store in the third register;
AND the values of the fourth register and the first register and store in the fourth register;
AND the values of the fifth register and the second register and store in the fifth register;
Calculating the OR of the values of the third register and the fifth register and storing them in the third register;
The values of the third and fourth registers are output as 0-1 bits of output expressing the three elements 0, 1, and 2 as "00", "11", and "10". Arithmetic device for finite field GF (3).
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