JP4860058B2 - D / a converter circuit and a semiconductor device - Google Patents

D / a converter circuit and a semiconductor device Download PDF

Info

Publication number
JP4860058B2
JP4860058B2 JP2001173956A JP2001173956A JP4860058B2 JP 4860058 B2 JP4860058 B2 JP 4860058B2 JP 2001173956 A JP2001173956 A JP 2001173956A JP 2001173956 A JP2001173956 A JP 2001173956A JP 4860058 B2 JP4860058 B2 JP 4860058B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
electrode
dielectric
capacitance
plurality
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001173956A
Other languages
Japanese (ja)
Other versions
JP2002368111A5 (en )
JP2002368111A (en )
Inventor
幸夫 田中
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体を用いて形成される容量に関する。 The present invention relates to a capacitor formed by using a semiconductor. また該容量を用いたD/A変換(デジタル/アナログ変換)回路(DAC)に関する。 Also regarding the capacitive D / A conversion using the (digital / analog converter) circuit (DAC). また、このDACを用いた半導体装置に関する。 Further, a semiconductor device using this DAC.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ(TFT)の研究開発が活発に行われている。 Recently, a polycrystalline silicon film formed on a glass substrate was used for the active layer, the research and development of thin film transistors (TFT) have been actively conducted. 多結晶シリコン膜を用いたTFTは、非晶質シリコン膜を用いたTFTと比べて移動度が2桁以上高いため、TFTのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。 TFT is using a polycrystalline silicon film, the mobility than the TFT using an amorphous silicon film is higher 2 digits or more, the current value required for the operation of the circuit even if the gate width smaller and finer TFT enough it can be secured. よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。 Thus, by integrally forming the pixel portion and a driving circuit of a flat panel display matrix on the same substrate, it is possible to realize a system-on-panel.
【0003】 [0003]
システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。 Implementation of the system-on-panel allows the cost by reducing the display assembly process and inspection process, also, miniaturization of the flat panel display, allowing even higher definition.
【0004】 [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいDACの実現である。 Further miniaturization of a flat panel display, The challenge in advancing higher definition is capable of high speed operation, and the realization of small DAC occupying area on the substrate.
【0005】 [0005]
DACには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。 The DAC there are various types, but the capacitance division type as representative include a resistive divider type. 容量分割型のDACは、抵抗分割型に比べて比較的少ない面積での高速動作が可能である。 Capacitance division type DAC, as compared to the resistance division type can operate at high speed with a relatively small area.
【0006】 [0006]
図16に、一般的な容量分割型のDACの一例を、回路図で示す。 Figure 16, a typical volume split an example of DAC, shown in the circuit diagram. 図16に示す容量分割型のDACは、nビットのデジタル信号D 0 〜D n-1の各ビットが制御するn個のスイッチSW 0 〜SW n-1と、各スイッチに接続されたn個の容量C、2C、…、2 n-1 C(Cは定数)と、リセット用スイッチSW Rとを有している。 Capacitance division type DAC shown in FIG. 16, the n switches SW 0 to SW n-1 in which each bit of the digital signal D 0 to D n-1 of n bits to control, n pieces connected to each switch capacity C, 2C, ..., and 2 n-1 C (C is a constant), and a reset switch SW R.
【0007】 [0007]
また、この図16に示したDACには、電源A(電圧V A )、電源B(電圧V B )から電圧が与えられている。 Further, the DAC shown in FIG. 16, power supply A (voltage V A), the voltage is applied from a power source B (voltage V B). 電源Aと電源Bは異なる電圧に保たれている。 Source A and source B is held at a different voltage. なお本明細書において電圧とは、特に断りがない限り、グラウンドの電位との電位差を意味している。 Incidentally voltage in this specification, unless stated otherwise, it means the potential difference between the potential of the ground. DACから出力されるアナログ信号の電圧V OUTは、出力線に与えられる。 Voltage V OUT of the analog signal output from the DAC is applied to the output line.
【0008】 [0008]
なお、容量C Lは出力V OUTに接続された信号線の負荷容量である。 Incidentally, the capacitance C L is a load capacitance of the signal line connected to the output V OUT.
【0009】 [0009]
スイッチSW 0 〜SW n-1のそれぞれに、対応するビットのデジタル信号が入力される。 Each of the switches SW 0 ~SW n-1, a digital signal of the corresponding bit is input. そして入力されたデジタル信号の有する0または1の情報によって、各容量の一方の電極(第1電極)に、電源Aから電圧が与えられるか、電源Bから電圧が与えられるかが選択される。 And by 0 or 1 of the information possessed by the input digital signal, to one electrode (first electrode) of each capacitor, or the voltage from the power source A is applied, or a voltage is applied is selected from the power source B.
【0010】 [0010]
この図16示したDACの動作を、順を追って説明する。 The operation of FIG. 16 DAC shown, will be described in order. 図16示したDACの動作は、リセット期間T Rと書き込み期間T Aとに分けて説明される。 Figure 16 shows the operation of the DAC is described separately a reset period T R and a write period T A. 図17を用いて、図16に示したDACの、各期間における動作を示す。 With reference to Figure 17, the DAC shown in FIG. 16, showing the operation of each period.
【0011】 [0011]
まず、リセット期間T R中、リセット用スイッチSW Rによって、電源Bの電圧V Bが、全ての容量の一方の電極(第2電極)に与えられる。 First, during the reset period T R, the reset switch SW R, the voltage V B of the power supply B, is applied to one of electrodes of all of the capacitor (second electrode). また、デジタル信号によってスイッチSW 0 〜SW n-1が制御され、全ての容量のもう一方の電極(第1電極)に、同じ電源から電圧が与えられる。 The switch SW 0 to SW n-1 is controlled by a digital signal, the other electrodes of all of the capacitor (the first electrode), a voltage is applied from the same power source. ここでは仮に、電源Bから電圧V Bが与えられたとする。 Here if is that the voltage V B supplied from the power supply B. このリセット期間終了直前における、DACの等価回路図を、図12(A)に示す。 In the reset period immediately before the end, an equivalent circuit diagram of the DAC, shown in FIG. 12 (A). なおC Tは全ての容量の合成容量を意味する。 Incidentally C T denotes the combined capacitance of all the capacitors.
【0012】 [0012]
リセット期間T R終了後、書き込み期間T Aが開始される。 After the reset period T R ended, the writing period T A is started. 書き込み期間T Aでは、各ビットのデジタル信号が有する情報にしたがって、スイッチSW 0 〜SW n-1が制御され、各容量の第1電極に、電源Aまたは電源Bから電圧V Aまたは電圧V Bが与えられる。 In the writing period T A, according to the information which the digital signals of each bit having the switches SW 0 to SW n-1 are controlled, to the first electrode of the capacitor, the power supply A or voltage V A or the voltage V B from the power supply B It is given. そして、電荷がn個の容量へ充電され、その後定常状態になる。 Then, charges are charged into the n capacities, then it becomes a steady state. この時の等価回路図を図12(B)に示す。 The equivalent circuit diagram at this time is shown in FIG. 12 (B). なおC Aは電圧V Aが与えられた容量の合成容量を意味し、C Bは電圧V Bが与えられた容量の合成容量を意味する。 Note C A denotes the combined capacitance of the capacitance voltage V A given, C B denotes the combined capacitance of the capacitor to which the voltage V B given.
【0013】 [0013]
上述したリセット期間T Rと書き込み期間T Aの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。 By repeating the operation of the reset period T R and a write period T A as described above, it is possible to convert a digital signal into an analog signal.
【0014】 [0014]
しかし、フラットパネルディスプレイをより高精細化するために、扱うデジタル信号のビット数を増やすと、容量分割型のDACの場合でも、基板の占有面積を抑えることが難しくなる。 However, in order to higher definition and more flat panel displays, increasing the number of bits of digital signals handled, even when the capacitance division type DAC, it becomes difficult to suppress the area occupied by the substrate.
【0015】 [0015]
占有面積を抑えるために、容量分割型のDACの容量を単純に縮小して設計すると、最下位ビットに対応する容量の面積及び容量値が小さくなる。 In order to suppress the occupied area and designed to simply reduce the capacity of the capacitance division type DAC, area and capacitance of the capacitor corresponding to the least significant bit is reduced. 容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。 Capacity, misalignment of a mask or the like at the time of forming, patterning accent, the parasitic capacitance or the like did not predict, a slight deviation in capacitance value occurs. そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のDACを形成するのが難しくなる。 Therefore, to design by reducing the capacity, the rate of displacement to total capacitance value of the capacitor corresponding to the least significant bit is increased, it becomes difficult to form a good linearity capacitance division type DAC.
【0016】 [0016]
また、抵抗分割型のDACは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。 The resistance division type DAC, if the number of bits of the corresponding digital signal is increased, not only can not be suppressed area, high-speed operation is difficult and high output resistance.
【0017】 [0017]
上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速動作が可能な線形性の良いDACの作製を課題とする。 In view of the problems described above, further downsizing of the flat-panel display, in order to promote higher definition, can the number of bits of the digital signal is suppressed area be increased, yet high speed operation of the linearity possible it is an object of the present invention for manufacturing a good DAC.
【0018】 [0018]
【課題を解決するための手段】 In order to solve the problems]
本発明者は、間に誘電体となる絶縁膜を挟んで積層された、第1電極、第2電極及び第3電極の3つの電極を有する容量を形成し、該容量をDACに用いた。 The present inventors have been stacked to sandwich the insulating film serving as a dielectric between the first electrode to form a capacitor with three electrodes of the second electrode and the third electrode, using said capacity to DAC.
【0019】 [0019]
具体的には、D/A変換回路が有する複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有している。 Specifically, a plurality of capacitance of the D / A conversion circuit includes a first electrode, a first dielectric in contact with the first electrode, and a second electrode in contact with said first dielectric, a second dielectric in contact with the second electrode, and a third electrode in contact with the second dielectric, respectively. そして、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されている。 Then, the second electrode is overlapped with the first electrode and the third electrode, the second electrode has an opening in a part thereof overlapping the first electrode and the third electrode in opening having said second electrode, said first and contact holes are formed in the dielectric and the second dielectric, wherein is connected to the third electrode and the first electrode via a contact hole there.
【0020】 [0020]
上記構成により、容量の基板に占める面積を抑えつつ、容量値を増加させることができる。 With the above structure, while suppressing the area occupied on the substrate of the capacitance, it is possible to increase the capacitance value. そのため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、容量分割型のDACの線形性を良好に保つことができる。 Therefore, the total capacity, the patterning of accent, the percentage of deviation of the capacitance value caused by the parasitic capacitance or the like did not predict is reduced, it is possible to maintain a good linearity of the capacitance division type DAC.
【0021】 [0021]
また、第1電極と第3電極を電気的に接続し、第2電極をDACの出力側に接続する。 Further, the first electrode and the third electrode are electrically connected, to connect the second electrode to the output side of the DAC. 上記構成により、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。 With the above structure, since the second electrode sandwiched between the first electrode and the third electrode, the second electrode less susceptible to parasitic capacitance connected to the output line, favorably maintain that the linearity of the DAC can.
【0022】 [0022]
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。 The present invention is the above configuration, it can operate at high speed, and the area occupied on the substrate is relatively suppressed, also can form a DAC corresponding to higher bits of the digital signal without deteriorating the linearity.
【0023】 [0023]
また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。 The capacitance having the above structure (unit cell) forming a plurality of the first electrode or the third electrode of the unit cell of the plurality of electrically connected to each other, and that the second electrode is electrically connected to each other, one volume having a desired capacitance value can be easily formed. そのため、本発明の容量を有するDACは、設計が比較的容易である。 Therefore, DAC having a capacity of the present invention, the design is relatively easy.
【0024】 [0024]
以下に、本発明の構成を示す。 The following shows the configuration of the present invention.
【0025】 [0025]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1に本発明の単位セルの構成を示す。 It shows the configuration of a unit cell of the present invention in FIG. 図1(A)は単位セルの上面図であり、図1(B)は図1(A)のA−A'における断面図、図1(C)は図1(A)のB−B'における断面図を示している。 1 (A) is a top view of the unit cell, FIG. 1 (B) A-A of FIG. 1 (A) 'cross section in FIG. 1 (C) Fig. 1 (A) of B-B' a cross sectional view taken along the plane.
【0026】 [0026]
本発明の容量は、導電性を有する第1電極101に接して第1誘電体102が形成されており、第1誘電体102に接して導電性を有する第2電極103が形成されている。 Capacity of the present invention is the first dielectric 102 is formed in contact first electrode 101 having conductivity, the second electrode 103 having a conductive contact with the first dielectric 102 is formed. そして、第2電極103に接して第2誘電体104が形成されており、第2誘電体104に接して導電性を有する第3電極105が形成されている。 Then, in contact with the second electrode 103 are second dielectric 104 is formed, a third electrode 105 having an electrically conductive contact with the second dielectric 104 is formed.
【0027】 [0027]
第2電極103には開口部106が形成されており、該開口部106において、第1誘電体102及び第2誘電体104に形成されたコンタクトホールを介して、第1電極101と第3電極105が接続されている。 The second electrode 103 has an opening 106 is formed in the opening 106, through a contact hole formed in the first dielectric 102 and the second dielectric 104, a first electrode 101 third electrode 105 are connected. このとき、第1電極101及び第3電極105は、第2電極103とは接触せず、互いに電気的に分離している。 At this time, the first electrode 101 and the third electrode 105 and the second electrode 103 without contact, are electrically isolated from each other.
【0028】 [0028]
第1誘電体102と第2誘電体105は絶縁材料で形成されている。 The first dielectric 102 and the second dielectric 105 is formed of an insulating material. また第1電極101、第2電極103及び第3電極105は導電性を有する材料で形成されている。 The first electrode 101, second electrode 103 and the third electrode 105 are formed of a conductive material.
【0029】 [0029]
なお、本発明の容量は、第1電極101と、第1誘電体102と、第2電極103とが重なり合うことで形成される容量と、第2電極103と、第2誘電体105と及び第3電極105が重なり合うことで形成される容量とを併せて用いることができる。 The capacity of the present invention includes a first electrode 101, a first dielectric 102, and a capacitor formed by the second electrode 103 overlap, the second electrode 103, Metropolitan second dielectric 105 and the it can be used together with capacitor formed by third electrode 105 overlap.
【0030】 [0030]
上記構成により、容量の基板に占める面積を抑えつつ容量値を増加させることができる。 With the above structure, it is possible to increase the capacitance value while suppressing the area occupied on the substrate of the capacitance. また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極を出力側に接続することで、第1電極と第3電極の間に第2電極が挟まれるので、出力側に接続された第2電極が、他の配線または回路素子との間の寄生容量の影響を受けにくくなる。 Further, the first electrode and the third electrode electrically connected to the input side of the first electrode and the third electrode signal, by connecting the second electrode to the output side, of the first electrode and the third electrode since the second electrode sandwiched between the second electrode connected to the output side, less susceptible to parasitic capacitance between the other wiring or circuit elements.
【0031】 [0031]
次に、図2を用いて、本発明の単位セルを複数用いて形成される容量について説明する。 Next, with reference to FIG. 2, it will be described capacitance formed using a plurality of unit cells of the present invention. 図2(A)は複数の単位セルで形成される容量の上面図であり、図2(B)は図2(A)のC−C'における断面図、図2(C)は図2(A)のD−D'における断面図を示している。 2 (A) is a top view of a capacitor formed by a plurality of unit cells, and FIG. 2 (B) is a cross-sectional view taken along C-C 'in FIG. 2 (A), FIG. 2 (C) 2 ( It shows a cross-sectional view taken along D-D 'in a).
【0032】 [0032]
図2に示す容量が有する単位セルの構造は、図1に示したものと同じであり、導電性を有する第1電極201に接して第1誘電体202が形成されている。 Structure of the unit cell having the capacity shown in FIG. 2 are the same as those shown in FIG. 1, the first dielectric 202 in contact with the first electrode 201 having conductivity is formed. そして、第1誘電体202に接して第2電極203が形成されている。 A second electrode 203 in contact with the first dielectric 202 is formed. また、第2電極203に接して第2誘電体204が形成されており、第2誘電体204に接して導電性を有する第3電極205が形成されている。 Moreover, it is formed in contact with the second electrode 203 and the second dielectric 204, a third electrode 205 having a conductive contact with the second dielectric 204 is formed.
【0033】 [0033]
第2電極203には開口部206が形成されており、該開口部206において第1誘電体202と第2誘電体204とに形成されたコンタクトホールを介して、第1電極201と第3電極205が接続されている。 The second electrode 203 has an opening 206 is formed through the contact hole and the first dielectric 202 is formed on the second dielectric 204 in the opening 206, the first electrode 201 third electrode 205 is connected. なお、第1電極201及び第3電極205は、第2電極203とは接触せず、互いに電気的に分離している。 Note that the first electrode 201 and the third electrode 205 and the second electrode 203 without contact, are electrically isolated from each other.
【0034】 [0034]
第1誘電体202と第2誘電体205は絶縁材料で形成されている。 A first dielectric 202 second dielectric 205 is formed of an insulating material. また第1電極201、第2電極203及び第3電極205は導電性を有する材料で形成されている。 The first electrode 201, second electrode 203 and the third electrode 205 is formed of a conductive material.
【0035】 [0035]
そして、各単位容量が有する第2電極203は、互いに電気的に接続されている。 A second electrode 203 each unit capacity has are electrically connected to each other. 具体的には、各単位容量が有する第2電極203は、全て1つの導電膜に含まれており、電気的に等価である。 Specifically, the second electrode 203 each unit capacity has are all included in one conductive film is electrically equivalent.
【0036】 [0036]
そして、図2においては、複数の単位セルがそれぞれ有する第3電極205が、ノード207において互いに電気的に接続され、1つの容量を形成している。 Then, in FIG. 2, the third electrode 205 having a plurality of unit cells each of which are electrically connected to each other at node 207, to form a single volume.
【0037】 [0037]
なお、ノード207と、第2誘電体204と、第2電極203を含む膜とで容量が形成されることが予想されるが、この容量値を計算に入れて、容量を設計するようにしても良い。 Incidentally, a node 207, a second dielectric 204, it is expected that the capacitor is formed with the film comprising the second electrode 203, putting the capacitance value in the calculation, so as to design the capacity it may be.
【0038】 [0038]
図1及び図2に示した容量を有するDACは、容量の基板に占める面積を抑えつつ容量値を増加させることができるため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、線形性を良好に保つことができる。 DAC having a capacity as shown in FIGS. 1 and 2, it is possible to increase the capacitance value while suppressing the area occupied on the substrate of the volume, the total volume, the patterning of accent, the parasitic capacitance or the like did not predict deviation ratio of the capacitance value caused decreases, it is possible to maintain the linearity good.
【0039】 [0039]
また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極をDACの出力側に接続しているので、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。 Further, the first electrode and the third electrode electrically connected to the input side of the first electrode and the third electrode signal, so connecting the second electrode to the output side of the DAC, and a first electrode first during the three-electrode because the second electrode is sandwiched, a second electrode connected to the output line is less susceptible to parasitic capacitance, it can be satisfactorily maintained the linearity of the DAC.
【0040】 [0040]
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。 The present invention is the above configuration, it can operate at high speed, and the area occupied on the substrate is relatively suppressed, also can form a DAC corresponding to higher bits of the digital signal without deteriorating the linearity.
【0041】 [0041]
また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。 The capacitance having the above structure (unit cell) forming a plurality of the first electrode or the third electrode of the unit cell of the plurality of electrically connected to each other, and that the second electrode is electrically connected to each other, one volume having a desired capacitance value can be easily formed. そのため、本発明の容量を有するDACは、設計が比較的容易である。 Therefore, DAC having a capacity of the present invention, the design is relatively easy.
【0042】 [0042]
【実施例】 【Example】
以下に、本発明の実施例について説明する。 Hereinafter, a description will be given of an embodiment of the present invention.
【0043】 [0043]
(実施例1) (Example 1)
本実施例では、本発明の容量を用いて形成されるDACの構成について説明する。 In this embodiment, the configuration of the DAC, which is formed by using the capacity of the present invention.
【0044】 [0044]
図3に本実施例のDACの回路図を示す。 It shows a circuit diagram of a DAC of the embodiment in FIG. 本実施例のDACは8ビットのデジタル信号をアナログ信号に変換することが可能である。 DAC of this embodiment is capable of converting the 8-bit digital signal to an analog signal.
【0045】 [0045]
図3に示す容量分割型のDACは、8ビットのデジタル信号の各ビットD 0 〜D 7によって動作が制御される8個のスイッチSW 0 〜SW 7と、各スイッチによって与えられる電圧が制御されている8個の容量C 0 、C 1 、…、C 7と、リセット用スイッチSW Rとを有している。 Capacitance division type DAC shown in FIG. 3, the eight switches SW 0 to SW 7 whose operation is controlled by the respective bits D 0 to D 7 of the 8-bit digital signal, the voltage provided by each switch is controlled and it has eight capacitance C 0, C 1, ..., and C 7, and a reset switch SW R. また、この図3に示したDACは、電源A、電源B、電源Rによって、それぞれ電圧V A 、電圧V B 、電圧V Rが与えられている。 Furthermore, DAC shown in FIG. 3, a power supply A, the power supply B, by the power supply R, respectively voltages V A, the voltage V B, the voltage V R is given. 電圧V Aと電圧V Bの値は異なっている。 The value of the voltage V A and the voltage V B are different. また、DACから出力されるアナログ信号の電圧V OUTは出力線に与えられる。 Further, the voltage V OUT of the analog signal output from the DAC is applied to the output line.
【0046】 [0046]
容量C 0 、C 1 、…、C 7の容量値はそれぞれ、C 0 =C、C 1 =2C、…、C 7 =2 7 Cで表される。 Capacitance C 0, C 1, ..., each capacitance value of C 7, C 0 = C, C 1 = 2C, ..., represented by C 7 = 2 7 C.
【0047】 [0047]
スイッチSW 0 〜SW 7のそれぞれに、対応するビットのデジタル信号が入力される。 Each of the switches SW 0 to SW 7, the digital signal of the corresponding bit is input. そして入力されたデジタル信号の有する0または1の情報によって、各容量の電極に、電源Aによって電圧V Aが与えられるか、電源Bによって電圧V Bが与えられるかが選択される。 And by 0 or 1 of the information possessed by the input digital signal, to the electrodes of the capacitors, whether the voltage V A supplied by the power supply A, is given or the voltage V B is selected by the power supply B.
【0048】 [0048]
図4に、図3の回路図で示したDACを、本発明の単位セルを用いて形成した場合の、8個の容量C 0 、C 1 、…、C 7の上面図を示す。 Figure 4 shows the DAC shown in the circuit diagram of FIG. 3, in the case of forming by using a unit cell of the present invention, eight capacitance C 0, C 1, ..., a top view of a C 7. なお図4では、第2電極が設けられている位置を明らかにするために、敢えて第1誘電体302及び第2誘電体304を示さなかった。 In FIG. 4, in order to clarify the position where the second electrode is provided, did not dare show first dielectric 302 and the second dielectric 304.
【0049】 [0049]
容量C 2 、…、C 7は、それぞれ単位セルを1、2、…、2 5個づつ有している。 Capacitance C 2, ..., C 7 1, 2 a unit cell, respectively, ..., and has 2 five increments. そして容量C 2 、…、C 7のそれぞれにおいて、各単位セルの第3電極は、互いにノードを介して接続されている。 The capacitor C 2, ..., in each of the C 7, the third electrode of each unit cell are connected via the nodes to each other.
【0050】 [0050]
容量C 0は、単位セルの1/4の容量値を有しており、容量C 1は、単位セルの1/2の容量値を有している。 Capacitance C 0 has a capacitance value 1/4 of the unit cell, capacitor C 1 has a capacitance value of half the unit cell. 容量C 0と容量C 1の拡大図を、図5に示す。 An enlarged view of the capacity C 0 and the capacitor C 1, shown in FIG.
【0051】 [0051]
図5(A)は、容量C 0及びC 1の上面図であり、図5(B)は図5(A)のE−E'における断面図であり、図5(C)は図5(A)のF−F'における断面図である。 5 (A) is a top view of a capacitive C 0 and C 1, a cross-sectional view in FIG. 5 (B) E-E in FIG. 5 (A) ', 5 (C) is 5 ( it is a cross-sectional view along F-F 'of a).
【0052】 [0052]
図5に示す容量C 0及びC 1は、導電性を有する第1電極301に接して第1誘電体302が形成されている。 Capacitance C 0 and C 1 shown in FIG. 5, the first dielectric 302 in contact with the first electrode 301 having conductivity is formed. そして、第1誘電体302に接して第2電極303が形成されている。 A second electrode 303 in contact with the first dielectric 302 is formed. また、第2電極303に接して第2誘電体304が形成されており、第2誘電体304に接して導電性を有する第3電極305が形成されている。 Also been second dielectric 304 in contact with the second electrode 303 is formed, a third electrode 305 having a conductive contact with the second dielectric 304 is formed.
【0053】 [0053]
第1電極301と第3電極305は、コンタクトホール308において接続されている。 A first electrode 301 third electrode 305 is connected in the contact hole 308. なお、図5において、第1電極と第3電極とが重なる面積は、容量C 0の場合単位セルの1/4、容量C 1の場合単位セルの1/2になっている。 In FIG. 5, an area where the first electrode and the third electrode overlap, 1/4 when the unit cell volume C 0, which is the half of that unit cell volume C 1.
【0054】 [0054]
第1誘電体302と第2誘電体305は絶縁材料で形成されている。 A first dielectric 302 second dielectric 305 is formed of an insulating material. また第1電極301、第2電極303及び第3電極305は導電性を有する材料で形成されている。 The first electrode 301, second electrode 303 and the third electrode 305 are formed of a conductive material.
【0055】 [0055]
図6に、図3に示した本実施例のDACの、スイッチの上面図を示す。 6, the DAC of this embodiment shown in FIG. 3 shows a top view of the switch. なお、図6では図4と同様に、配線の配置及びTFTの位置を明らかにするために、第1誘電体302及び第2誘電体304は示さなかった。 Similarly to FIG. 4 in FIG. 6, in order to clarify the position of the arrangement and a TFT wiring, the first dielectric 302 and the second dielectric 304 is not shown.
【0056】 [0056]
本実施例では、図6に示すように、スイッチSW 4 〜スイッチSW 7は、nチャネル型TFTとpチャネル型TFTを有するトランスミッションゲートを用いている。 In this embodiment, as shown in FIG. 6, the switch SW 4 ~ switch SW 7 uses a transmission gate having an n-channel TFT and a p-channel TFT.
【0057】 [0057]
さらに本実施例では、図6に示すように、スイッチSW 4 〜スイッチSW 7が有するTFTのチャネル幅を、スイッチSW 0 〜スイッチSW 3が有するTFTのチャネル幅よりも大きくしている。 Further, in the present embodiment, as shown in FIG. 6, the channel width of the TFT having the switch SW 4 ~ switch SW 7 has been larger than the channel width of the TFT having the switch SW 0 ~ switch SW 3. そして、スイッチSW 4 〜スイッチSW 7は、対応する容量の容量値が大きければ大きいほど、チャネル幅が大きくなっている。 The switch SW 4 ~ switch SW 7 is, the greater the capacitance of the corresponding capacitor, the channel width is large. チャネル幅を大きくすることによりTFTの電流能力が大きくなり、電荷のチャージのスピードが高くなる。 TFT current capability by increasing the channel width is increased, the speed is higher the charge of the charge. 容量値の大きい容量ほど、チャージする電荷の量が大きくなるので、電荷のチャージのスピードが高い方が好ましい。 The larger the capacitance of the capacitance value, the amount of electric charge for charging is increased, it is preferable speed of the charge of the charge is higher.
【0058】 [0058]
なお、本実施例では、8ビットのデジタル信号をアナログ信号に変換するDACについて説明したが、本発明はこれに限定されず、ビット数は任意に設定することができる。 In the present embodiment has been described DAC which converts the 8-bit digital signal into an analog signal, the present invention is not limited to this, the number of bits can be set arbitrarily.
【0059】 [0059]
(実施例2) (Example 2)
本実施例では、本発明のDACに用いられる容量及びTFTと、液晶ディスプレイの画素部のTFT及び保持容量とを、同一基板上に形成する場合の作成工程の一例について説明する。 In this embodiment, a capacitor and a TFT used in the DAC of the present invention, a TFT and a storage capacitor of a pixel portion of a liquid crystal display, an example of a creation process in the case of forming on the same substrate. なお図7〜図10には、DACのリセット用スイッチが有するpチャネル型TFTとnチャネル型TFTを作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図7〜図10に示した工程に基づいて作成することが可能である。 Note in FIGS. 7 to 10 showed only a step of creating a p-channel TFT and n-channel TFT having the reset switch of the DAC, all transistors used in the present invention in FIGS. 7 to 10 it is possible to create on the basis of the indicated process.
【0060】 [0060]
図7(A)において、基板901にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)など光学的異方性を有しないプラスチック基板を用いることができる。 In FIG. 7 (A), a glass substrate such as Corning # 7059 glass and # barium borosilicate glass typified by 1737 glass or alumino borosilicate glass on the substrate 901, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and polyether sulfone (PES) can be used a plastic substrate having no optical anisotropy. また、石英基板を用いても良い。 Moreover, a quartz substrate may be used. ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。 In the case of using a glass substrate, a substrate in advance thermal treatment to keep the subsequent steps at a lower temperature of about 10 to 20 ° C. than the glass strain point it can be prevented from being deformed.
【0061】 [0061]
基板901のTFTを形成する表面に、基板901からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜902を10〜200nmの厚さで形成する。 Formed on the surface forming the TFT substrate 901, in order to prevent impurity diffusion from the substrate 901, a silicon oxide film, a base film 902 made from an insulating film such as a silicon oxide film or a silicon nitride film nitride with a thickness of 10~200nm to. 下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。 Base film may be formed by one layer of the insulating film may be formed by a plurality of layers.
【0062】 [0062]
半導体層903〜906は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法(RTA法)などで結晶化させた結晶性を有する半導体膜から形成する。 The semiconductor layer 903 to 906 is formed from a semiconductor film having a semiconductor film with a laser annealing method or a thermal annealing method or rapid thermal annealing (RTA) crystallized was crystalline, etc., having an amorphous structure. また、スパッタ法、プラズマCVD法、熱CVD法などで形成した結晶性を有する半導体膜から形成しても良い。 Further, a sputtering method, a plasma CVD method, may be formed from a semiconductor film having crystallinity formed by a thermal CVD method, or the like. 或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶性を有する半導体層903〜906を形成することもできる。 Or in accordance with the disclosed technology Hei 7-130652 discloses, the crystallization method using a catalytic element may be formed a semiconductor layer 903 to 906 having crystallinity. 結晶化の工程ではまず、非晶質の半導体膜が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができる。 First in the crystallization step, it is preferable to keep to release hydrogen amorphous semiconductor film contains crystals from the amount of hydrogen contained by heat treatment of about 1 hour at 400 to 500 ° C. below 5 atom% roughening can be prevented the reduction is to the film surface. いずれにしても、このように形成した結晶性を有する半導体膜を選択的にエッチングして所定の場所に結晶性を有する半導体層903〜906を形成する。 In any case, to form the semiconductor layer 903 to 906 having a crystallinity in place the semiconductor film having the thus-formed crystalline selectively etched. (図7(A)) (FIG. 7 (A))
【0063】 [0063]
または、基板901上に単結晶シリコン層を形成したSOI(Silicon On Insulators)基板としても良い。 Or, SOI forming a monocrystalline silicon layer on the substrate 901 (Silicon On Insulators) may be used as the substrate. SOI基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、SIMOX(Separation by Implanted Oxygen)、ELTRAN(Epitaxial Layer Transfer:キャノン社の登録商標)基板、Smart-Cut(SOITEC社の登録商標)などを使用することができる。 Although the SOI substrate are several types depending on the structure and the manufacturing method are known, typically, SIMOX (Separation by Implanted Oxygen), ELTRAN (Epitaxial Layer Transfer: Canon trademark) substrate, Smart- such as Cut (SOITEC registered trademark of) can be used. 勿論、その他のSOI基板を使用することも可能である。 Of course, it is also possible to use other SOI substrate.
【0064】 [0064]
次いで、DACの容量及び画素の保持容量を形成するため、マスク907を形成して、半導体層903と、半導体層906の一部(保持容量とする領域)にリンをドーピングし、不純物領域908、909を形成する(図7(B))。 Then, for forming a storage capacitor of capacitance and the pixel of the DAC, by forming a mask 907, the semiconductor layer 903, the phosphorus doped in a portion of the semiconductor layer 906 (a region which the storage capacitor), impurity regions 908, 909 to form (Fig. 7 (B)). この不純物領域908、909のリンの濃度は、1×10 13 〜1×10 15 atoms/cm 3 (代表的には5×10 13 〜5×10 14 atoms/cm 3 )となるように調整する。 The concentration of the phosphorus impurity regions 908 and 909 is adjusted to a 1 × 10 13 ~1 × 10 15 atoms / cm 3 ( typically 5 × 10 13 ~5 × 10 14 atoms / cm 3) .
【0065】 [0065]
次いで、マスク907を除去し、半導体層を覆う絶縁膜910を形成した後、パターニングにより画素の保持容量とする領域909上に位置する絶縁膜910の一部を除去する。 Then, the mask is removed 907, after forming an insulating film 910 covering the semiconductor layer, removing a portion of the insulating film 910 located on the region 909 to the storage capacitor of the pixel by patterning. (図7(C)) (FIG. 7 (C))
【0066】 [0066]
次いで、熱酸化を行ってゲート絶縁膜911を形成する。 Then, thermal oxidation is carried out to form a gate insulating film 911. この熱酸化によって最終的なゲート絶縁膜の膜厚は80nmとなった。 The final thickness of the gate insulating film by the thermal oxidation became 80 nm. なお、ゲート絶縁膜911の、保持容量とする不純物領域909上に位置する部分は、他の領域より膜厚が薄く形成される。 Incidentally, the gate insulating film 911, the portion located on the impurity regions 909 to the storage capacitor, the film thickness than the other region is formed thinly. (図7(D)) (FIG. 7 (D))
【0067】 [0067]
次いで、TFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行った。 It was then carried out channel doping step of adding a p-type or n-type impurity element at a low concentration on the whole surface or selectively to a region to be a channel region of the TFT. このチャネルドープ工程は、TFTしきい値電圧を制御するための工程である。 The channel dope process is a process for controlling the TFT threshold voltage. なお、ここではジボラン(B 26 )を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。 Here, the addition of boron by ion doping is excited by plasma without mass separation of diborane (B 2 H 6). もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。 Of course, it may be used an ion implantation method with mass separation.
【0068】 [0068]
次いで、導電膜を形成し、パターニングを行ってゲート電極912〜914および容量配線915、916を形成する(図8(A))。 Then, a conductive film is formed to form gate electrodes 912-914 and capacitor wiring 915 and 916 by patterning (FIG. 8 (A)). ここでは、リンがドープされたシリコン膜(膜厚150nm)とタングステンシリサイド(膜厚150nm)との積層構造を用いた。 Here, a laminated structure of a silicon film doped with phosphorous and (thickness 150 nm) and a tungsten silicide (thickness 150 nm).
【0069】 [0069]
なお、ゲート電極912〜914及び容量配線915、916は、単層で形成しても良いし、必要に応じて二層以上の複数の層から成る積層構造としても良い。 Note that the gate electrodes 912 to 914 and the capacitor wiring 915 and 916 may be formed in a single layer or a stacked structure comprising a plurality of layers of two or more layers as needed. 例えば、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。 For example, tungsten (W), tantalum (Ta), titanium (Ti), or an alloy of the element selected from molybdenum (Mo), or the elemental components to form an alloy film of a combination of the above elements. また、これらの元素の窒化物である窒化タングステン(WN)、窒化タンタル(TaN)、窒化チタン(TiN)、窒化モリブデン(MoN)やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。 These elements tungsten nitride is a nitride of (WN), tantalum nitride (TaN), titanium nitride (TiN), tungsten silicide is molybdenum nitride (MoN) or silicide compound, tantalum silicide, titanium silicide, molybdenum silicide, etc. it may form a layered structure of a.
【0070】 [0070]
次いで、ゲート電極912〜914をマスクとして、半導体層904〜906に自己整合的にリンを低濃度に添加する(図8(B))。 Then, the gate electrode 912 to 914 as masks, adding a self-aligned manner with phosphorus low concentration semiconductor layer 904 to 906 (FIG. 8 (B)). この低濃度に添加された領域のリンの濃度が、1×10 16 〜5×10 18 atoms/cm 3 、代表的には3×10 17 〜3×10 18 atoms/cm 3となるように調整する。 The concentration of phosphorus in the lightly added region, 1 × 10 16 ~5 × 10 18 atoms / cm 3, typically adjusted to be 3 × 10 17 ~3 × 10 18 atoms / cm 3 to. なお、この工程において、先の図7(B)の工程でリンを添加した不純物領域908、909の一部にもリンが添加される。 Incidentally, in this step, phosphorus is added to some of the previous figures 7 impurity regions 908 and 909 where phosphorus is added in the step of (B). 上記工程によって、不純物領域921〜927が形成される。 Through the aforementioned steps, the impurity regions 921 to 927 are formed.
【0071】 [0071]
次いで、マスク931を形成してリンを高濃度に添加し、高濃度不純物領域934〜939を形成する(図8(C))。 Next, a mask 931 by adding phosphorus to a high concentration, to form a high-concentration impurity regions 934 to 939 (FIG. 8 (C)). この高濃度不純物領域のリンの濃度が1×10 20 〜1×10 21 atoms/cm 3 (代表的には2×10 20 〜5×10 20 atoms/cm 3 )の範囲内に納まるように調整する。 The high concentration phosphorus concentration of 1 × 10 impurity regions 20 ~1 × 10 21 atoms / cm 3 ( typically 2 × 10 20 ~5 × 10 20 atoms / cm 3) adjusted to fall within the scope of to. なお、不純物領域938と939は、先の図7(A)及び図8(B)の工程によって、不純物濃度が均一ではないが、図8(C)の工程において添加される不純物の濃度が図7(A)及び図8(B)の工程によって添加される不純物の濃度よりも高いので、最終的な不純物濃度は上記範囲内に納まる。 The impurity regions 938 and 939, by a process of the preceding shown in FIG. 7 (A) and FIG. 8 (B), the although not uniform impurity concentration, the concentration of the impurity added in the step shown in FIG. 8 (C) Fig. since 7 (a) and higher than the concentration of impurities added by the process of FIG. 8 (B), the final impurity concentration falls within the above range. なお、不純物領域921〜927のうち、マスク931で覆われた領域は不純物濃度が低く、LDD領域として機能する。 Of the impurity regions 921 to 927, the regions covered by the masks 931 has a low impurity concentration, and functions as an LDD region.
そして、不純物元素の添加後、マスク931を除去する。 Then, after addition of the impurity element, the mask is removed 931.
【0072】 [0072]
次に、半導体層903、904、906を覆ってマスク943を形成し、半導体層905にゲート電極913をマスクとしてボロンを高濃度に添加する(図9(A))。 Next, a mask 943 covering the semiconductor layer 903,904,906, boron is added at a high concentration into the semiconductor layer 905 using the gate electrode 913 as a mask (FIG. 9 (A)). ここで形成される不純物領域944、945はジボラン(B 26 )を用いたイオンドープ法で形成する。 Here the impurity regions are formed 944 and 945 are formed by ion doping using diborane (B 2 H 6). 不純物領域944、945のp型を付与する不純物元素の濃度は、2×10 20 〜2×10 21 atoms/cm 3となるようにする。 The concentration of the impurity element imparting p-type impurity regions 944 and 945 is made to be 2 × 10 20 ~2 × 10 21 atoms / cm 3.
【0073】 [0073]
しかしながら、この不純物領域944、945は、詳細にはn型を付与する不純物元素を含有している。 However, the impurity regions 944 and 945 may contain the impurity element imparting n-type in detail. しかし、これらの不純物領域944、945におけるp型を付与する不純物元素の濃度を、n型を付与する不純物元素の濃度の1.5から3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。 However, the concentration of the impurity element imparting p-type in the impurity regions 944 and 945, by such an 1.5 3 times the concentration of the impurity element imparting n-type, the p-channel type TFT there is no problem for functioning as a source region and a drain region.
【0074】 [0074]
次いで、マスク943を除去した後、ゲート電極912〜914および容量配線915、916を覆うパッシベーション膜946を形成する。 After removing the mask 943, a passivation film 946 covering the gate electrode 912 to 914 and the capacitor wiring 915 and 916. ここでは、酸化シリコン膜を70nmの膜厚で形成した。 Here, a silicon oxide film was formed at a film thickness of 70 nm. 次いで、半導体層にそれぞれの濃度で添加されたn型またはp型不純物元素を活性化するための熱処理工程を行う。 Then, a heat treatment step for activating the n-type or p-type impurity element added at their respective concentrations into the semiconductor layer. ここでは850℃、30分の加熱処理を行った。 Here 850 ° C., was subjected to heat treatment for 30 minutes.
【0075】 [0075]
次いで、有機樹脂材料からなる第1層間絶縁膜947を形成する。 Subsequently, a first interlayer insulating film 947 made of an organic resin material. ここでは膜厚400nmのアクリル樹脂膜を用いた(図9(B))。 Using an acrylic resin film having a thickness of 400nm here (Fig. 9 (B)). 次いで、半導体層に達するコンタクトホールを形成した後、容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を形成する。 Then, after forming a contact hole reaching the semiconductor layer, the capacitor electrode 950, connection wirings 951 to form source wirings 952-954 and drain wirings 955 and 956. 本実施例では容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした(図9(C))。 Capacitor electrode 950 in the present embodiment, the connection wiring 951, the source wiring 952 to 954 and drain wirings 955 and 956 were formed successively 100nm of Ti film, 300 nm of aluminum film containing Ti, a Ti film 150nm by sputtering 3 layer was laminated film of the structure (FIG. 9 (C)).
【0076】 [0076]
次いで、水素化処理をおこなった後、アクリルからなる第2層間絶縁膜957を形成する。 Then, after subjected to hydrogenation treatment to form a second interlayer insulating film 957 made of acrylic. そして、第2層間絶縁膜957に、容量電極950、接続配線951、ドレイン配線955に達するようにコンタクトホールを形成し、第2層間絶縁膜957を覆うように、遮光性を有する導電膜を100nmの厚さで成膜する。 Then, 100 nm in the second interlayer insulating film 957, the capacitor electrode 950, the connection wiring 951, contact holes are formed to reach the drain wiring 955, so as to cover the second interlayer insulating film 957, a conductive film having a light shielding property It is formed to a thickness of. そしてパターニングにより、容量電極950に接続されるリセット用配線958と、接続配線951とドレイン配線955とを電気的に接続する接続配線959と、画素部のTFTのチャネル形成領域に重なる遮光層960を形成する(図10(A))。 And by patterning, a reset wiring 958 to be connected to the capacitor electrode 950, a connection wiring 951 and drain wiring 955 and the connection wiring 959 for electrically connecting the light-shielding layer 960 which overlaps with the channel formation region of the TFT of the pixel portion formation to (FIG. 10 (A)).
【0077】 [0077]
次いで、第3層間絶縁膜961を形成する。 Then, a third interlayer insulating film 961. そして、第2層間絶縁膜957及び第3層間絶縁膜961に、ドレイン配線956に達するコンタクトホールを形成する。 Then, the second interlayer insulating film 957 and the third interlayer insulating film 961, a contact hole reaching the drain wiring 956. 次いで、100nmの透明導電膜(ここでは酸化インジウム・スズ(ITO)膜)を形成した後、パターニングして、ドレイン配線956に接する画素電極962を形成する(図10(B))。 Next, after (here indium tin oxide (ITO) film) 100 nm of the transparent conductive film is formed and is patterned to form a pixel electrode 962 in contact with the drain wiring 956 (FIG. 10 (B)).
【0078】 [0078]
以上の工程の後、配向膜、カラーフィルター等を形成し、対向基板との間に液晶を封じることで、液晶ディスプレイが完成する。 After the above steps, the alignment film, forming a color filter or the like, by sealing the liquid crystal between the counter substrate, the liquid crystal display is completed.
【0079】 [0079]
なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。 The present embodiment is of course not limited to the steps of this embodiment is one example. 例えば、各絶縁膜として、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等)膜を用いることができる。 For example, as the insulating film, a silicon oxide film or a silicon nitride film or a silicon oxynitride film or an organic resin material can be used (polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene) or the like) film.
【0080】 [0080]
なお図10(B)において、971は本発明のDACの容量、972はリセット用スイッチ、973が画素部のTFT(画素TFT)、974は画素部の保持容量である。 In FIG. 10 (B), 971 is the capacitance of the DAC of the present invention, 972 reset switch, 973 is a pixel portion TFT (pixel TFT), 974 is a storage capacitor of the pixel portion. 容量971において、不純物領域908及び高濃度不純物領域934を含む半導体層903が第1電極、ゲート絶縁膜911が第1誘電体、容量配線915が第2電極、パッシベーション膜946及び第1層間絶縁膜947が第2誘電体、容量電極950が第3電極に相当する。 In volume 971, the semiconductor layer 903 first electrode including an impurity region 908 and the high-concentration impurity regions 934, a gate insulating film 911 is a first dielectric, the capacitor wiring 915 and the second electrode, a passivation film 946 and the first interlayer insulating film 947 a second dielectric, the capacitor electrode 950 corresponds to a third electrode.
【0081】 [0081]
リセット用スイッチ972はnチャネル型TFT975とpチャネル型TFT976とを有している。 Reset switch 972 and an n-channel type TFT975 and p-channel type TFT976. nチャネル型TFT975は活性層904と、ゲート絶縁膜911と、ゲート電極912とを有している。 n-channel type TFT975 the active layer 904, a gate insulating film 911, and a gate electrode 912. 活性層904はソース領域977と、ドレイン領域978と、LDD領域979、980と、チャネル形成領域981とを有している。 Active layer 904 and the source region 977, a drain region 978, LDD regions 979,980, and a channel forming region 981. pチャネル型TFT976は活性層905と、ゲート絶縁膜911と、ゲート電極913とを有している。 p-channel type TFT976 the active layer 905, a gate insulating film 911, and a gate electrode 913. 活性層905はソース領域982と、ドレイン領域983と、チャネル形成領域984とを有している。 Active layer 905 and the source region 982, a drain region 983, and a channel forming region 984.
【0082】 [0082]
画素TFT973は活性層906と、ゲート絶縁膜911と、ゲート電極914とを有している。 Pixel TFT973 the active layer 906, a gate insulating film 911, and a gate electrode 914. 活性層906はソース領域985と、ドレイン領域986と、LDD領域987、988と、チャネル形成領域989とを有している。 Active layer 906 and the source region 985, a drain region 986, LDD regions 987,988, and a channel forming region 989.
【0083】 [0083]
なお、画素の保持容量974は、ゲート絶縁膜911の厚さが他の部分に比べて薄い部分を誘電体とし、容量配線916と半導体層906の一部である不純物領域909とで構成されている。 Note that the storage capacitor 974 of the pixel, the thin portion than the thickness of the gate insulating film 911 on the other part as a dielectric, is composed of the impurity region 909 which is a part of the capacitor wiring 916 and the semiconductor layer 906 there.
【0084】 [0084]
なお、本発明の容量は、本実施例に示した構成に限定されない。 The capacity of the present invention is not limited to the structure described in this embodiment. また本発明の容量は液晶ディスプレイにのみ用いられるわけではなく、あらゆる種類の半導体装置に用いることが可能である。 The capacity of the present invention is not only used in a liquid crystal display, it can be used in any type of semiconductor device.
【0085】 [0085]
本実施例は、実施例1と自由に組み合わせて実施することが可能である。 This embodiment can be implemented freely combining with Embodiment 1.
【0086】 [0086]
(実施例3) (Example 3)
本実施例では、本発明の容量を用いて形成されるDACの一例について、回路図を用いて説明する。 In this embodiment, an example of DAC, which is formed by using the capacity of the present invention will be explained using the circuit diagram.
【0087】 [0087]
図11に示すDACは、nビット(D 0 〜D n-1 )のデジタル信号を扱うことができる。 DAC shown in FIG. 11, it is possible to handle n-bit digital signal (D 0 ~D n-1) . なお、D 0をLSBとし、D n-1をMSBとする。 Incidentally, the D 0 and LSB, the D n-1 and MSB. また、nビットのデジタル信号を、下位mビット(D 0 〜D m-1 )と上位(n−m)ビット(D m 〜D n-1 )とに分割して考える。 Also, consider a digital signal of n bits, divided into low-order m bits (D 0 ~D m-1) and upper (n-m) bits (D m ~D n-1) .
【0088】 [0088]
図11に示す様に本発明のDACは、nビットのデジタル信号(D 0 〜D n-1 )の各ビットが制御するn個のスイッチ(SW 0 〜SW n-1 )と、各スイッチ(SW 0 〜SW n-1 )に接続された容量(C、2C、…、2 m-1 C、C、2C、…、2 nm-1 C)と、2つのリセットスイッチ(SW R 1およびSW R 2)とを有している。 DAC of the present invention as shown in FIG. 11, the n switches each bit of n bit digital signals (D 0 ~D n-1) is controlled (SW 0 ~SW n-1) , each switch ( SW 0 ~SW n-1) connected to the capacitive (C, 2C, ..., 2 m-1 C, C, 2C, ..., and 2 nm-1 C), 2 two reset switch (SW R 1 and SW and a R 2) and. これらの容量は単位容量Cの整数倍となっている。 These capacities are an integral multiple of the unit capacitance C.
【0089】 [0089]
また、本発明のDACは、上記容量の他に、もう1つ容量(C)を有している。 Further, DAC of the present invention has in addition to the above capacity, another capacitance (C). もう1つの容量(C)は、下位mビットに対応する各容量の一方の電極と電気的に等価である電極と、上位(n−m)ビットに対応する各容量の一方の電極と電気的に等価である電極を用いて形成される。 Another capacitor (C) includes an electrode which is electrically equivalent to one electrode of each capacitor corresponding to the lower m bits, the upper (n-m) one electrode electrically for each volume corresponding to the bit it is formed using the equivalent electrode.
【0090】 [0090]
なお、容量C Lは出力V OUTに接続された信号線の負荷容量である。 Incidentally, the capacitance C L is a load capacitance of the signal line connected to the output V OUT. また、グランド電源をV Gとする。 In addition, the ground power supply and the V G. ただし、V Gは任意の定電源でもよい。 However, V G may be any constant power supply.
【0091】 [0091]
図11のDACには、電源H(電圧V H )、電源L(電圧V L )、オフセット電源(電圧V B )、電源A(電圧V A )が接続されている。 The DAC of FIG. 11, the power supply H (voltage V H), the power L (voltage V L), the offset power supply (voltage V B), a power supply A (voltage V A) is connected. なお、V H >V Lの場合と、V H <V Lの場合とでは、出力V OUTには逆相のアナログ信号が出力される。 Incidentally, in the case of V H> V L, in the case of V H <V L, analog signals of opposite phase are output to the output V OUT. なお、ここでは、V H >V Lの場合の出力を正相とし、V H <V Lの場合の出力を反転相とする。 Here, the output when the V H> V L and the positive phase, and reversed phase output for the V H <V L.
【0092】 [0092]
スイッチ(SW 0 〜SW n-1 )は、それぞれ、入力されるデジタル信号(D 0 〜D n-1 )が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。 Switch (SW 0 ~SW n-1), respectively, when an input digital signal (D 0 ~D n-1) is 0 (Lo), is connected to the power L, the input digital signal is 1 (Hi) when adapted to be connected to a power supply H. リセットスイッチSW R 1は、上位(n−m)ビットに対応する容量(C、2C、…、2 nm-1 C)へのV Bからの電荷の充電を制御している。 Reset switch SW R 1, the upper (nm) volume corresponding to the bit (C, 2C, ..., 2 nm-1 C) controls the charging of charge from V B to. また、リセットスイッチSW R 2は、下位mビットに対応する容量(C、2C、…、2 m-1 C)へのV Aからの電荷の充電を制御している。 Further, the reset switch SW R 2 is lower m capacity corresponding to the bit (C, 2C, ..., 2 m-1 C) controls the charging of charge from V A to.
【0093】 [0093]
なお、リセットスイッチSW R 2の一端を電源Lに接続し、電源Aからの電圧の供給を行わないようにしても良い。 Incidentally, connect one end of the reset switch SW R 2 to the power L, it may not be performed to the supply of the voltage from the power source A.
【0094】 [0094]
次に、図11とは異なる構成を有するDACの回路図を、図12に示す。 Next, a circuit diagram of a DAC having a different structure from that of FIG. 11, FIG. 12. 図12の従来のDACは、nビットのデジタル信号(D 0 〜D n-1 )の各ビットが制御するn個のスイッチ(SW 0 〜SW n-1 )と、各スイッチ(SW 0 〜SW n-1 )に接続された容量(C、2C、…、2 m-1 C、C、2C、…、2 nm-1 C)と、2つのリセットスイッチ(SW R 1およびSW R 2)とを有している。 Conventional DAC of FIG. 12, the n switches each bit of n bit digital signals (D 0 ~D n-1) is controlled (SW 0 ~SW n-1) , each switch (SW 0 to SW n-1) connected to the capacitive (C, 2C, ..., 2 m-1 C, C, 2C, ..., and 2 nm-1 C), and two reset switch (SW R 1 and SW R 2) have. また、図12のDACには下位ビット側の回路に容量Cが接続されている点と、下位ビットに対応する回路と上位ビットに対応する回路とを接続する容量の容量値が異なる点とが、図11のDACとは異なっている。 Further, a point capacitor C in the circuit of the lower bit side is connected to the DAC of FIG. 12, it and the capacitance value of the capacitor to be connected is different from the circuit corresponding to the circuit and the higher bits corresponding to the lower bits , it is different from the DAC of FIG. 11.
【0095】 [0095]
図12のDACにおいても、スイッチ(SW 0 〜SW n-1 )は、それぞれ、入力されるデジタル信号(D 0 〜D n-1 )が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。 Also in the DAC 12, the switch (SW 0 ~SW n-1), respectively, when an input digital signal (D 0 ~D n-1) is 0 (Lo), is connected to the power L, input when the digital signal is 1 (Hi), it is adapted to be connected to a power supply H.
【0096】 [0096]
本実施例は、実施例1または実施例2と自由に組み合わせて実施することが可能である。 This embodiment can be implemented freely combining with Embodiment 1 or 2.
【0097】 [0097]
(実施例4) (Example 4)
次に、本発明のDACを用いた液晶ディスプレイの構造について、図13及び図14を用いて説明する。 Next, the structure of a liquid crystal display using the DAC of the present invention will be described with reference to FIGS. 13 and 14.
【0098】 [0098]
図13に、液晶ディスプレイの構成をブロック図で示す。 Figure 13 shows a liquid crystal display composed of a block diagram. 図13に示した液晶ディスプレイは、画素部9003と、ソース信号線駆動回路9001と、ゲート信号線駆動回路9002とを有している。 Liquid crystal display shown in FIG 13 includes a pixel portion 9003, the source signal line driver circuit 9001, a gate signal line driver circuit 9002.
【0099】 [0099]
画素部9003は、複数の画素9004を有している。 Pixel portion 9003 includes a plurality of pixels 9004. ソース信号線駆動回路9001は、シフトレジスタ回路9001−1、ラッチ回路A9001−2、ラッチ回路B9001−3、D/A変換回路9001−4を有している。 The source signal line driver circuit 9001 includes a shift register circuit 9001-1, a latch circuit A9001-2, latch circuit B9001-3, and a D / A converter 9001-4. またゲート信号線駆動回路9002は、シフトレジスタ回路9002−1、バッファ回路9002−1を有している。 The gate signal line driver circuit 9002, the shift register circuit 9002-1, and a buffer circuit 9002-1.
【0100】 [0100]
本発明の容量は、D/A変換回路9001−4に用いることが可能である。 Capacity of the present invention may be used in the D / A converter 9001-4.
【0101】 [0101]
図14に画素9004の回路図を示す。 It shows a circuit diagram of a pixel 9004 in FIG. 14. 画素9004は、ソース信号線9005の1つと、ゲート信号線9006の1つとを有している。 Pixel 9004, with one of the source signal line 9005, has one of the gate signal line 9006. また画素9004は画素TFT9007と、対向電極と画素電極の間に液晶を挟んだ液晶セル9008と、コンデンサ9009とが設けられている。 The pixel 9004 and pixel TFT9007, a liquid crystal cell 9008 sandwiching a liquid crystal between the opposed electrode and the pixel electrodes, the capacitor 9009 and is provided.
【0102】 [0102]
画素TFT9004のゲート電極は、ゲート信号線9006に接続されている。 The gate electrode of the pixel TFT9004 is connected to the gate signal line 9006. また、画素TFT9004のソース領域とドレイン領域は、一方はソース信号線9005に、もう一方は液晶セル9008が有する画素電極及びコンデンサ9009に接続されている。 The source region and the drain region of the pixel TFT9004, one to the source signal line 9005, the other is connected to the pixel electrode and the capacitor 9009 included in the liquid crystal cell 9008.
【0103】 [0103]
コンデンサ9009は画素TFT9007が非選択状態(オフ状態)にある時、画素電極の電位を保持するために設けられている。 Capacitor 9009 when the pixel TFT9007 is in the non-selection state (off state), is provided to hold the potential of the pixel electrode.
【0104】 [0104]
液晶セル9008の対向電極には対向電位が与えられている。 Opposing potential is supplied to the counter electrode of the liquid crystal cell 9008.
【0105】 [0105]
ソース信号線駆動回路9001が有するシフトレジスタ回路9001−1にクロック信号(CK)、スタートパルス(SP)が入力される。 Clock signal to the shift register circuit 9001-1 included in the source signal line driver circuit 9001 (CK), a start pulse (SP) are inputted. シフトレジスタ回路9001−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、ラッチ回路A9001−2へタイミング信号を順次供給する。 Shift register circuit 9001-1 is a timing signal based on these clock signal (CK) and a start pulse (SP) are generated sequentially, and sequentially supplies the timing signal to the latch circuit A9001-2.
【0106】 [0106]
ラッチ回路A9001−2は、デジタル信号を記憶する複数のラッチを有している。 Latch circuit A9001-2 includes a plurality of latches for storing the digital signal. ラッチ回路A9001−2は、前記タイミング信号が入力されると、デジタル信号を各ラッチに順次取り込み、保持する。 Latch circuit A9001-2, when the timing signal is inputted, sequentially takes in digital signals to each latch, holds.
【0107】 [0107]
ラッチ回路A9001−2の全てのラッチにデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。 Time to all the latches of latch circuit A9001-2 to digital signal writing is completed is is called a line period. 実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。 In fact, sometimes it called a period in which the horizontal retrace period is added to the line period and the line period.
【0108】 [0108]
1ライン期間の終了後、ラッチ回路B9001−3にラッチシグナル(Latch Signal)が供給される。 After one line period, a latch signal (Latch Signal) is supplied to the latch circuit B9001-3. この瞬間、ラッチ回路A9001−2に書き込まれ保持されているデジタル信号は、ラッチ回路B9001−3に一斉に送出され、ラッチ回路B9001−3の全てのラッチに書き込まれ、保持される。 This moment, the digital signals held written in the latch circuit A9001-2 is sent all at once to the latch circuit B9001-3, is written to all the latches of latch circuit B9001-3, it is held.
【0109】 [0109]
デジタル信号をラッチ回路B9001−3に送出し終えたラッチ回路A9001−2に、シフトレジスタ回路9001−1からのタイミング信号に基づき、再びデジタル信号が順次書き込まれる。 A digital signal to the latch circuit A9001-2 which finished sending to the latch circuit B9001-3, based on the timing signal from the shift register circuit 9001-1, a digital signal is sequentially written again.
【0110】 [0110]
この2順目の1ライン期間中には、ラッチ回路B9001−3に書き込まれ、保持されているデジタル信号が、順次D/A変換回路9001−4に入力される。 During this second round of the one line period, is written to the latch circuit B9001-3, digital signals stored is sequentially input to the D / A converter 9001-4.
【0111】 [0111]
D/A変換回路9001−4においてデジタル信号がアナログのビデオ信号(アナログ信号)に変換され、ソース信号線9005に供給される。 Digital signal in the D / A conversion circuit 9001-4 is converted into an analog video signal (analog signal) is supplied to the source signal line 9005.
【0112】 [0112]
一方ゲート信号線駆動回路9002内のシフトレジスタ回路9002−1にクロック信号(CLK)、スタートパルス信号(SP)が入力されると、画素TFT9007のスイッチングを制御する選択信号が生成される。 Meanwhile the clock signal to the shift register circuit 9002-1 in the gate signal line driver circuit 9002 (CLK), a start pulse signal (SP) are input, a selection signal for controlling the switching of the pixel TFT9007 is generated. 選択信号はバッファ回路9002−2において緩衝増幅され、ゲート信号線9006に入力される。 Selection signal is buffered and amplified by the buffer circuit 9002-2 is input to the gate signal line 9006.
【0113】 [0113]
ゲート信号線9006に入力された選択信号によって、画素TFT9004がオンの状態になり、ソース信号線に入力されたアナログ信号が画素TFTを介して液晶セル9008が有する画素電極に入力される。 By the selection signal input to the gate signal line 9006, the pixel TFT9004 becomes on state, the analog signal inputted to the source signal line is input to the pixel electrodes of the liquid crystal cell 9008 via the pixel TFT.
【0114】 [0114]
画素電極に入力されたアナログ信号の電位により液晶が駆動し、透過光量が制御されて、画素に画像の一部(該画素に相当する画像)が表示される。 The liquid crystal is driven by the potential of the analog signal inputted to the pixel electrode, the amount of transmitted light is controlled, a portion of the image in pixels (image corresponding to the pixel) is displayed.
【0115】 [0115]
全ての画素において画像の一部が表示されると、画素部9003に1つの画像が表示される。 When part of the image in all pixels are displayed, one image in the pixel portion 9003 is displayed.
【0116】 [0116]
各画素において上記動作が行われることで1つの画像が表示される。 One image by the operation is performed is displayed in each pixel.
【0117】 [0117]
本実施例は、実施例1〜3と自由に組み合わせて実施することが可能である。 This embodiment can be implemented freely combining with Examples 1-3.
【0118】 [0118]
(実施例5) (Example 5)
本発明のDACを有する半導体装置は、様々な電子機器に用いることができる。 The semiconductor device having a DAC of the present invention can be used in various electronic devices.
【0119】 [0119]
本発明のDACを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 Such electronic devices using a DAC of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio reproducing device (such as car audio and audio components), notebook personal computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), and reproduces a recording medium such as Digital Versatile Disc (DVD) is an image reproducing apparatus (specifically provided with a recording medium, display the image like device) having a can display. それら電子機器の具体例を図15に示す。 Specific examples of these electronic devices are shown in FIG. 15.
【0120】 [0120]
図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。 Figure 15 (A) is a display device which includes a casing 2001, a support 2002, a display portion 2003, speaker portions 2004, video input terminals 2005, and the like. 本発明のDACは表示部2003またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2003 or other control circuitry. なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。 In addition, the display device for personal computers, for TV broadcasting reception, includes all display devices for displaying information such as an advertising display.
【0121】 [0121]
図15(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。 Figure 15 (B) shows a digital still camera including a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106 and the like. 本発明のDACは表示部2102またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2102 or other control circuitry.
【0122】 [0122]
図15(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。 Figure 15 (C) shows a notebook personal computer including a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. 本発明のDACは表示部2203またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2203 or other control circuitry.
【0123】 [0123]
図15(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。 Figure 15 (D) shows a mobile computer including a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. 本発明のDACは表示部2302またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2302 or other control circuitry.
【0124】 [0124]
図15(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。 Figure 15 (E) shows a portable image reproducing device provided with a recording medium (specifically, a DVD playback device), and the main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium (DVD or the like) reading portion 2405, an operation key 2406, a speaker portion 2407, and the like. 表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明のDACはこれら表示部A、B2403、2404またはその他制御回路に用いることができる。 Display unit A2403 mainly displays image information, display unit B2404 mainly displays character information, DAC of the present invention can be used in these display portions A, B2403,2404 or other control circuitry. なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。 Note that the image reproducing device provided with a recording medium includes a home game machine.
【0125】 [0125]
図15(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。 Figure 15 (F) shows a goggle type display (head mounted display) which includes a main body 2501, a display portion 2502, an arm portion 2503. 本発明のDACは表示部2502またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2502 or other control circuitry.
【0126】 [0126]
図15(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。 Figure 15 (G) shows a video camera including a main body 2601, a display portion 2602, a casing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, etc. . 本発明のDACは表示部2602またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2602 or other control circuitry.
【0127】 [0127]
ここで図15(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。 Here, FIG. 15 (H) shows a mobile phone which includes a main body 2701, a casing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708 and the like. 本発明のDACは表示部2703またはその他制御回路に用いることができる。 DAC of the present invention can be used in the display portion 2703 or other control circuitry.
【0128】 [0128]
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。 In addition, the electronic devices are more likely to be used for display information distributed through electronic communication lines such as the Internet and CATV (cable TV), and in particular likely to display moving images. 本発明のDACは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。 DAC of the present invention, can operate at high speed, and it is possible to convert a digital signal of high bit number to an analog signal, it is possible also to ensure linearity of the output analog signal, it is useful.
【0129】 [0129]
以上の様に、本発明のDACの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the DAC of the present invention can be used in extremely wide, electronic devices in all fields. また、本実施例の電子機器は実施例1〜4に示したいずれの構成のDACを用いても良い。 The electronic device of this embodiment may use a DAC of any of the structures shown in Examples 1-4.
【0130】 [0130]
【発明の効果】 【Effect of the invention】
本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。 The present invention is the above configuration, it can operate at high speed, and the area occupied on the substrate is relatively suppressed, also can form a DAC corresponding to higher bits of the digital signal without deteriorating the linearity.
【0131】 [0131]
また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。 The capacitance having the above structure (unit cell) forming a plurality of the first electrode or the third electrode of the unit cell of the plurality of electrically connected to each other, and that the second electrode is electrically connected to each other, one volume having a desired capacitance value can be easily formed. そのため、本発明の容量を有するDACは、設計が比較的容易である。 Therefore, DAC having a capacity of the present invention, the design is relatively easy.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の容量の上面図及び断面図。 Top view and a cross-sectional view of the capacity of the present invention; FIG.
【図2】 本発明の容量の上面図及び断面図。 Figure 2 a top view and a cross-sectional view of the capacity of the present invention.
【図3】 本発明の容量を用いたDACの回路図。 Circuit diagram of a DAC with a capacity of the present invention; FIG.
【図4】 本発明のDACが有する容量の上図面。 [4] On the drawings the volume DAC has the present invention.
【図5】 本発明のDACが有する容量の上図面。 [5] On the drawings the volume DAC has the present invention.
【図6】 本発明のDACが有するスイッチの上図面。 [6] the drawings on the switch DAC has the present invention.
【図7】 本発明の容量と、TFTの作成工程を示す図。 Shows the capacity of the present invention; FIG, the TFT of the creation process.
【図8】 本発明の容量と、TFTの作成工程を示す図。 Shows the capacity of the present invention; FIG, the TFT of the creation process.
【図9】 本発明の容量と、TFTの作成工程を示す図。 Shows the capacity of the present invention; FIG, the TFT of the creation process.
【図10】 本発明の容量と、TFTの作成工程を示す図。 Shows [10] and the capacitance of the present invention, the TFT of the creation process.
【図11】 本発明の容量を用いたDACの回路図。 Figure 11 is a circuit diagram of a DAC with a capacity of the present invention.
【図12】 本発明の容量を用いたDACの回路図。 Circuit diagram of a DAC with a capacity of the present invention; FIG.
【図13】 本発明のDACを用いた液晶ディスプレイの構造を示すブロック図。 Figure 13 is a block diagram showing a structure of a liquid crystal display using the DAC of the present invention.
【図14】 液晶ディスプレイの画素の回路図。 Figure 14 is a circuit diagram of a pixel of a liquid crystal display.
【図15】 本発明のDACを用いた半導体装置の図。 Figure of a semiconductor device using the DAC of the present invention; FIG.
【図16】 一般的な容量分割型のDACの回路図。 Figure 16 is a circuit diagram of a typical capacitance division type DAC.
【図17】 一般的な容量分割型のDACの動作を示す図。 17 illustrates the operation of a typical capacitance division type DAC.

Claims (4)

  1. 絶縁表面を有する基板上に複数の容量を有するD/A変換回路と薄膜トランジスタを有する半導体装置であって、 A semiconductor device having a D / A conversion circuit and a thin film transistor having a plurality of capacitance over a substrate having an insulating surface,
    前記D/A変換回路は複数の容量を有しており、 The D / A converter has a plurality of capacitors,
    前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、 Wherein the plurality of capacitor includes a first electrode, wherein the first dielectric in contact with the first electrode, and a second electrode in contact with the first dielectric, a second dielectric in contact with the second electrode and body have respectively a third electrode in contact with the second dielectric,
    前記第2電極は、前記第1電極及び前記第3電極と重なっており、 The second electrode is overlapped with the first electrode and the third electrode,
    前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、 It said second electrode has an opening in a part thereof overlapping the first electrode and the third electrode,
    前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、 In opening having said second electrode, and a contact hole is formed in the first dielectric and the second dielectric,
    前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、 Wherein is connected to the third electrode and the first electrode via the contact hole,
    前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、 The second electrode to which the plurality of capacitance has each is all electrically connected,
    前記複数の容量がそれぞれ有する前記第1電極と前記第3電極の一部は、電気的に接続されており、 Some of the first electrode and the third electrode to which the plurality of capacitance has each is electrically connected,
    前記第2電極の電位が、前記D/A変換回路の後段の回路に与えられ、 Potential of the second electrode is provided to the circuit of a subsequent stage of the D / A converter circuit,
    前記薄膜トランジスタは、前記第極と同時に形成された半導体膜と、前記第1の誘電体と同時に形成されたゲート絶縁膜と、前記第極と同時に形成されたゲート電極と、前記第極と同時に形成されたソース電極及びドレイン電極とを有し、 The thin film transistor includes a semiconductor film which is formed simultaneously with the first electrodes, a first dielectric gate insulating formed simultaneously with the film, a gate electrode formed simultaneously with the second electrodes, the first 3 electrodes and has a source electrode and a drain electrode formed at the same time,
    前記第2誘電体と同時に形成された層間絶縁膜を有することを特徴とする半導体装置。 Wherein a has the second dielectric and the interlayer insulating film formed at the same time.
  2. 絶縁表面を有する基板上に複数の容量を有するD/A変換回路と薄膜トランジスタを有する半導体装置であって、 A semiconductor device having a D / A conversion circuit and a thin film transistor having a plurality of capacitance over a substrate having an insulating surface,
    前記D/A変換回路は複数の容量を有しており、 The D / A converter has a plurality of capacitors,
    前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、 Wherein the plurality of capacitor includes a first electrode, wherein the first dielectric in contact with the first electrode, and a second electrode in contact with the first dielectric, a second dielectric in contact with the second electrode and body have respectively a third electrode in contact with the second dielectric,
    前記第2電極は、前記第1電極及び前記第3電極と重なっており、 The second electrode is overlapped with the first electrode and the third electrode,
    前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、 It said second electrode has an opening in a part thereof overlapping the first electrode and the third electrode,
    前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、 In opening having said second electrode, and a contact hole is formed in the first dielectric and the second dielectric,
    前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、 Wherein is connected to the third electrode and the first electrode via the contact hole,
    前記複数の容量がそれぞれ有する前記第1電極と前記第3電極は電気的に接続されており、該接続により第1乃至第nの容量を形成し、 The third electrode and the first electrode to which the plurality of capacitance has each are electrically connected to form a first through capacity of the n by the connection,
    前記第1乃至第nの容量の容量値の比は、2 :2 :2 :…:2 (n−2) :2 (n−1)で表され、 The ratio of the capacitance value of the capacitance of the first to n is, 2 0: 2 1: 2 2: ...: 2 (n-2): is represented by 2 (n-1),
    前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、 The second electrode to which the plurality of capacitance has each is all electrically connected,
    前記第2電極の電位が、前記D/A変換回路の後段の回路に与えられ、 Potential of the second electrode is provided to the circuit of a subsequent stage of the D / A converter circuit,
    前記薄膜トランジスタは、前記第極と同時に形成された半導体膜と、前記第1の誘電体と同時に形成されたゲート絶縁膜と、前記第極と同時に形成されたゲート電極と、前記第極と同時に形成されたソース電極及びドレイン電極とを有し、 The thin film transistor includes a semiconductor film which is formed simultaneously with the first electrodes, a first dielectric gate insulating formed simultaneously with the film, a gate electrode formed simultaneously with the second electrodes, the first 3 electrodes and has a source electrode and a drain electrode formed at the same time,
    前記第2誘電体と同時に形成された層間絶縁膜を有することを特徴とする半導体装置。 Wherein a has the second dielectric and the interlayer insulating film formed at the same time.
  3. 請求項1又は請求項2において、 According to claim 1 or claim 2,
    前記複数の容量の各容量値は等しいことを特徴とする半導体装置。 Wherein a respective capacitance values ​​of the plurality of capacitance are equal.
  4. 請求項乃至請求項のいずれか一項において、 In any one of claims 1 to 3,
    表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、DVDプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話あることを特徴とする半導体装置。 Display device, a digital still camera, a notebook personal computer, a mobile computer, DVD player, a head mounted display, a semiconductor device which is characterized in that there camcorder or a mobile phone.
JP2001173956A 2001-06-08 2001-06-08 D / a converter circuit and a semiconductor device Expired - Fee Related JP4860058B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001173956A JP4860058B2 (en) 2001-06-08 2001-06-08 D / a converter circuit and a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001173956A JP4860058B2 (en) 2001-06-08 2001-06-08 D / a converter circuit and a semiconductor device

Publications (3)

Publication Number Publication Date
JP2002368111A true JP2002368111A (en) 2002-12-20
JP2002368111A5 true JP2002368111A5 (en) 2008-07-17
JP4860058B2 true JP4860058B2 (en) 2012-01-25

Family

ID=19015317

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001173956A Expired - Fee Related JP4860058B2 (en) 2001-06-08 2001-06-08 D / a converter circuit and a semiconductor device

Country Status (1)

Country Link
JP (1) JP4860058B2 (en)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58103163A (en) * 1981-12-16 1983-06-20 Hitachi Ltd Capacitor element
JPH04196583A (en) * 1990-11-28 1992-07-16 Seiko Epson Corp Semiconductor device
US5589847A (en) * 1991-09-23 1996-12-31 Xerox Corporation Switched capacitor analog circuits using polysilicon thin film technology
JPH06132478A (en) * 1992-10-15 1994-05-13 Fujitsu Ltd Integrated circuit capacitor
JPH08125152A (en) * 1994-10-28 1996-05-17 Canon Inc Semiconductor device, correlation operating unit empolying it, ad converter, da converter, and signal processing system
JP2693928B2 (en) * 1995-05-24 1997-12-24 日本電気アイシーマイコンシステム株式会社 The semiconductor integrated circuit
JPH1084082A (en) * 1996-09-06 1998-03-31 Yokogawa Electric Corp Mcm silicon substrate

Also Published As

Publication number Publication date Type
JP2002368111A (en) 2002-12-20 application

Similar Documents

Publication Publication Date Title
US7235810B1 (en) Semiconductor device and method of fabricating the same
US7091749B2 (en) Semiconductor device
US7068076B2 (en) Semiconductor device and display device
US6693616B2 (en) Image display device, method of driving thereof, and electronic equipment
US6524895B2 (en) Semiconductor device and method of fabricating the same
US6702407B2 (en) Color image display device, method of driving the same, and electronic equipment
US20020021274A1 (en) Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device
US7279711B1 (en) Ferroelectric liquid crystal and goggle type display devices
US20010009283A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US6392628B1 (en) Semiconductor display device and driving circuit therefor
US6731273B2 (en) Level shifter
US6778162B2 (en) Display apparatus having digital memory cell in pixel and method of driving the same
US20030103025A1 (en) Display device and display system using the same
US20030111677A1 (en) Semiconductor device
US20020134983A1 (en) Semiconductor device
US6300927B1 (en) Display device
US6469317B1 (en) Semiconductor device and method of fabricating the same
US20070146045A1 (en) Source follower circuit or bootstrap circuit, driver circuit comprising such circuit, and display device comprising such driver circuit
US6750792B2 (en) Serial-to-parallel conversion circuit, and semiconductor display device employing the same
US6635505B2 (en) Method of manufacturing an active matrix type semiconductor display device
US6936844B1 (en) Semiconductor device having a gate wiring comprising laminated wirings
US6771247B2 (en) Display and method of driving display
US6967129B2 (en) Semiconductor device and fabrication method thereof
US6784864B1 (en) Digital driver and display device
US20020015032A1 (en) Driver circuit of a display device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080603

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110719

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110819

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111102

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees