JP4808240B2 - Semiconductor integrated circuit device - Google Patents
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Description
この発明は半導体集積回路装置に関し、さらに詳しくは、内部バス幅を非常に大きくとったエンベディッドDRAM(ダイナミックランダムアクセスメモリ)に関する。 The present invention relates to a semiconductor integrated circuit device, and more particularly to an embedded DRAM (dynamic random access memory) having a very large internal bus width.
近年、半導体記憶装置の微細化が進むとともに、1チップ上にDRAM(ダイナミックランダムアクセスメモリ)とロジック回路とを混載させたシステムLSIの研究、開発が盛んに行なわれるようになってきた。このようなDRAM/ロジック混載チップの特徴の1つに、DRAMチップとロジックチップとをボード上に実装する場合と比べて、DRAMとロジック回路との間の内部バス幅をチップ上の配線層を用いることにより格段に広くとることができるため、DRAMとロジック回路との間のデータ転送レートを格段に上げることができるということが挙げられる。ここで「内部バス幅が広い」とは、DRAMにおけるメモリセルアレイから同時に多くのデータを読んだり書いたりできるということであり、これをメモリセルアレイの構成上からいうと、メモリセルアレイ領域内に多くのグローバル入出力線を這わせて、それらを同時に活性化して1度に多くのデータをグローバル入出力線を通じて転送させるということになる。 In recent years, with the progress of miniaturization of semiconductor memory devices, research and development of system LSIs in which a DRAM (dynamic random access memory) and a logic circuit are mixedly mounted on one chip have been actively conducted. One of the features of such a DRAM / logic mixed chip is that the internal bus width between the DRAM and the logic circuit is reduced by a wiring layer on the chip as compared with the case where the DRAM chip and the logic chip are mounted on the board. By using it, the data transfer rate between the DRAM and the logic circuit can be remarkably increased because it can be remarkably widened. Here, “the internal bus width is wide” means that a large amount of data can be simultaneously read from and written to the memory cell array in the DRAM. This means that the global input / output lines are turned on and activated simultaneously to transfer a large amount of data through the global input / output lines at once.
通常のDRAMでは、内部バス幅は32〜64ビット程度であり、これに応じてグローバル入出力線を32〜64ペア這わせている程度である。これに対し、DRAM/ロジック混載用DRAMコアでは、内部バス幅は128〜256ビット程度であり、将来的には1024〜2048ビット程度まで広がると言われており、グローバル入出力線もそれに応じた本数が必要になってくる。 In a normal DRAM, the internal bus width is about 32 to 64 bits, and there are about 32 to 64 pairs of global input / output lines corresponding thereto. On the other hand, the DRAM / logic mixed DRAM core has an internal bus width of about 128 to 256 bits and is said to expand to about 1024 to 2048 bits in the future. The number will be needed.
グローバル入出力線は、読出/書込データの転送経路であり、通常はグローバル入出力線ごとにライトドライバ、グローバル入出力線プリチャージ回路、増幅回路などが備えられている。 The global input / output line is a read / write data transfer path, and usually includes a write driver, a global input / output line precharge circuit, an amplifier circuit, and the like for each global input / output line.
通常のDRAMのように内部バス幅が小さい場合には、これらの回路による消費電力は小さい。このため、図27に示すように、ライトドライバ23およびグローバル入出力線プリチャージ回路24には、センスアンプ25や周辺回路90などのほかの回路と共通の内部電源回路101により内部電源電圧Vcc1が供給されている。なお、最近のDRAMでは消費電力の低減や信頼性の確保の点からチップ内に内部電源回路(VDC:Voltage Down Converter)を設けることが一般的となっている。
When the internal bus width is small as in a normal DRAM, the power consumption by these circuits is small. Therefore, as shown in FIG. 27, the internal power supply voltage Vcc1 is supplied to the
また、メモリ(DRAM)/ロジック混載LSIにおいてはロジック領域のトランジスタの十分な動作速度を確保するために、トランジスタのゲート酸化膜を薄膜化する傾向にある。ゲートアレイ構成の下、同一サイズのトランジスタをDRAMのメモリセルに使用するためには、信頼性確保の点よりメモリセルアレイの電源すなわちセンスアンプ動作用の電源の電圧レベルを下げることが必要となる。 In a memory (DRAM) / logic mixed LSI, the gate oxide film of the transistor tends to be thinned in order to ensure a sufficient operation speed of the transistor in the logic region. In order to use transistors of the same size in a DRAM memory cell under the gate array configuration, it is necessary to lower the voltage level of the power source of the memory cell array, that is, the power source for sense amplifier operation, from the viewpoint of ensuring reliability.
メモリセルアレイ電源の電圧レベルを下げることにより、メモリセルアレイでの消費電流が抑えられ、大容量を取扱うメモリにおいては、消費電力低下の効果も大きい。 By reducing the voltage level of the memory cell array power supply, the current consumption in the memory cell array can be suppressed, and the effect of reducing the power consumption is great in a memory that handles a large capacity.
一方、メモリの大容量化に伴い、外部との間でデータの授受を効率的に行なうために、階層I/O線(入出力線)構成のDRAMや、多ビット用DRAMの技術が開発されている。 On the other hand, with the increase in memory capacity, in order to efficiently exchange data with the outside, technologies for hierarchical I / O line (input / output line) DRAM and multi-bit DRAM have been developed. ing.
図28は、階層I/O線構成のDRAM500の全体構成を示す図である。図28を参照して、DRAM500は、16Mビットずつに分割された4個のメモリマット501と周辺回路505とを備える。
FIG. 28 shows the overall configuration of a
図29は、メモリマット501の構成を詳細に示す図である。図29を参照して、メモリマット501は、センスアンプが配置されるセンスアンプ帯504およびワード線のシャント領域502によってさらに細かくサブブロック505に分割される。各々のサブブロック505は、256本のワード線WLと128個のセンスアンプで形成されるメモリセル32K個を含む。つまり、16Mビットのメモリマット501は、センスアンプ帯504およびワード線のシャント領域502によって16分割されている。
FIG. 29 shows the configuration of the
メモリマット501におけるコラム選択線CSLは、メモリマット501の端に設けられたコラムデコーダ510によって選択される。コラム選択線CSLは、メモリマット501に含まれる同一の列アドレスを有するメモリセルに共通の信号線として、複数のサブブロックに対して共通に列方向に延在して設けられる。
The column selection line CSL in the
図30は、DRAM500のI/O線の構造を示すための図である。図30を参照して、DRAM500は、2個のサブブロック505ごとに設けられたローカル入出力線対L−I/O,/L−I/Oを備える。コラム選択線CSLの活性化に応じて、選択されたメモリセルのデータはセンスアンプで増幅された後L−I/O,/L−I/Oに伝達される。L−I/O,/L−I/Oは、転送ゲート520によってグローバル入出力線対G−I/O,/G−I/Oと接続される。G−I/O,/G−I/Oは、メインアンプ,ライトドライバ530を介して外部との間でデータの読出もしくは書込を行なう。
FIG. 30 is a diagram for showing the structure of the I / O line of
図31は、転送ゲート520の構成を詳細に示す図である。図31を参照して、転送ゲート520は、L−I/O,/L−I/OとG−I/O,/G−I/Oとを接続し、ゲートにサブブロック選択信号BSを受けるトランジスタ521および522を備える。トランジスタ521および522は、バンク選択信号BSの活性化に応じて導通し、L−I/O,/L−I/OとG−I/O,/G−I/Oとの間でデータの伝達が行なわれる。
FIG. 31 is a diagram showing the configuration of the
このように、I/O線を、ローカル入出力線およびメイン入出力線による階層化構造として、メモリマット501をサブブロック505のグループごとに独立して動作させることにより、外部とのデータの授受をより効率的に行なうことができる。
As described above, the I / O lines are hierarchized by the local input / output lines and the main input / output lines, and the
次に、多ビット用DRAMの構成について述べる。図32は、多ビット用DRAM600の構成を示すための概略図である。
Next, the configuration of the multi-bit DRAM will be described. FIG. 32 is a schematic diagram showing a configuration of
図32を参照して、DRAM600は複数のサブブロック505に分割されたメモリマット501を備える。さらに、DRAM600は、メモリマット501に隣接してコラムデコーダ510、ワード線ドライバ550、およびメインアンプブロック560を備える。メインアンプ560には、複数のメインアンプが含まれている。
Referring to FIG. 32,
DRAM600においては、コラムデコーダ510はメモリマット501の端に配置された行デコーダ550の横に設けられる。コラム選択線CSLはコラムデコーダ510によって選択され、サブブロックとサブブロックとの間に設けられたセンスアンプ帯504上をワード線WLと平行な方向に延在して設けられる。メイン入出力線対M−I/O,/M−I/Oは、列方向に隣接するサブブロック505に共通な信号線として設けられ、メモリマット501の端でメインアンプ帯560に含まれるメインアンプとそれぞれ接続される。メインアンプを介してM−I/O,/M−I/Oは外部との間でデータの読出あるいは書込動作を行なう。
In
図33は、DRAM600の構成を詳細に示すための概略図である。図33を参照して、サブブロック505においては一例として、メイン入出力線対M−I/O,/M−I/Oは、128個の入出力線対M−I/O1,/M−I/O1〜M−I/O128,/M−I/O128を含む。この構成の下では、M−I/O1,/M−I/O1〜M−I/O128,/M−I/O128の各々は、サブブロック505に含まれるビット線対BL,/BL4個ごとに設けられる。ビット線対BL,/BLの各々は、センスアンプ帯504に含まれるセンスアンプSA1〜SA512とそれぞれ接続される。センスアンプSA1〜SA512は、ビット線対BL,/BLより伝達されたメモリセルに蓄えられたデータを増幅し、伝達ゲート対N1〜N512を介してメイン入出力線対M−I/O1,/M−I/O1〜M−I/O128,/M−I/O128と接続される。伝達ゲートN1〜N512は、ゲートにコラム選択線CSLを受けてセンスアンプとメイン−I/O線対とを接続するN型トランジスタを含む。
FIG. 33 is a schematic diagram for illustrating the configuration of
コラム選択線CSLの活性に応じて、同時に128対の伝達ゲートが導通し、M−I/O1,/M−I/O1〜M−I/O128,/M−I/O128によって、一度の列選択動作に伴って128ビットのデータの授受を外部との間で行なうことができる。 In response to the activation of the column selection line CSL, 128 pairs of transmission gates are turned on at the same time, and one column is formed by MI / O1, / MI / O1 to MI / O128, / MI / O128. In accordance with the selection operation, 128-bit data can be exchanged with the outside.
このように、多ビットDRAM600においては、一度の列選択動作あたりの処理データ数を、従来より多く設計することができる。
Thus, in
DRAM/ロジック混載用DRAMコアの場合のようにグローバル入出力線の本数が多いときには、特にライトドライバ23やグローバル入出力線プリチャージ回路24で消費される電力が大きくなってくる。これは、ライトドライバ23ではグローバル入出力線の充放電に伴う電力消費があり、グローバル入出力線プリチャージ回路24ではグローバル入出力線のプリチャージ動作に伴う電力消費があるためである。したがって、図27に示すようにライトドライバ23およびグローバル入出力線プリチャージ回路24について、センスアンプ25や周辺回路90などの他の回路と共通の内部電源回路を使用した場合には、ライトドライバ23やグローバル入出力線プリチャージ回路24の動作時にその大きな消費電流によって内部電源電圧が低下したり、バウンスを引き起こし、これによって他の回路が誤動作する原因となる。
When the number of global input / output lines is large as in the case of a DRAM / logic mixed DRAM core, the power consumed by the
この発明は上記のような問題を解決するためになされたもので、その目的は、ライトドライバやグローバル入出力線プリチャージ回路の動作によってセンスアンプや周辺回路など他の回路が影響を受けることのない半導体集積回路装置を提供することである。 The present invention has been made to solve the above problems, and its purpose is that other circuits such as sense amplifiers and peripheral circuits are affected by the operation of the write driver and global I / O line precharge circuit. There is no semiconductor integrated circuit device.
一方、先に述べたように特に混載DRAMにおいては、メモリセルアレイの電源の電圧レベルを下げることが必要となる。この下で、特に外部から伝達されたデータの書込を行なうライトドライバ電源の電圧レベルを、従来と同様にロジック回路等の周辺回路を駆動する電源電圧と同じレベルとすることにより新たな問題点が生じてくる。 On the other hand, as described above, particularly in an embedded DRAM, it is necessary to lower the voltage level of the power supply of the memory cell array. Under this condition, the voltage level of the write driver power supply for writing data transmitted from the outside is set to the same level as the power supply voltage for driving peripheral circuits such as a logic circuit as in the conventional case. Will arise.
すなわち、ライトドライバの電源電圧レベルは、I/O線の振幅レベルに相当するため、I/O線の振幅レベルが大きいことにより、データの書込および読出動作に先立って行なわれるI/O線のイコライズ動作の所要時間が長くなる。 That is, since the power supply voltage level of the write driver corresponds to the amplitude level of the I / O line, the amplitude level of the I / O line is large, so that the I / O line performed prior to the data writing and reading operations. The time required for the equalizing operation becomes longer.
特に、データ書込動作後のデータ読出動作については、このイコライズ動作の所要時間によって動作速度が律速されるため特に問題が大きく、結果としてDRAMの高速動作化が困難になる。 In particular, the data read operation after the data write operation is particularly problematic because the operation speed is limited by the time required for the equalize operation, and as a result, it is difficult to increase the operation speed of the DRAM.
また、混載DRAMにおいては、先に述べたようにデータバス幅が広くとられるため、一度に扱われるデータ数すなわち活性化されるI/O線の数が著しく増大する。このため、I/O線の振幅レベルは、DRAM全体の消費電力に大きな影響を及ぼすこととなる。 In the embedded DRAM, since the data bus width is wide as described above, the number of data handled at one time, that is, the number of activated I / O lines is remarkably increased. For this reason, the amplitude level of the I / O line greatly affects the power consumption of the entire DRAM.
さらに、メモリセルアレイ電源の電圧レベルの低減に伴って、DRAMに階層−I/O線方式を採用した場合に用いられる転送ゲートを、図31に示すようにN型トランジスタのみで構成することが困難になる。これは、センスアンプ電源の電圧レベルの低下に伴って、データの“H”レベルに対応する電圧レベルも低くなるため、“H”レベルデータを書込むときに、N型トランジスタだけによって構成された転送ゲートでは、N型トランジスタのしきい値電圧落ちの影響によって十分な電圧レベルが得られないためである。 Further, as the voltage level of the memory cell array power supply is reduced, it is difficult to configure the transfer gate used when the hierarchical-I / O line method is adopted for the DRAM only with the N-type transistor as shown in FIG. become. This is because the voltage level corresponding to the “H” level of the data is lowered as the voltage level of the sense amplifier power supply is lowered, so that the “H” level data is composed of only N-type transistors. This is because the transfer gate cannot obtain a sufficient voltage level due to the influence of the threshold voltage drop of the N-type transistor.
この発明の他の目的は、上記のようにメモリセルアレイ電源すなわちセンスアンプ電源の電圧レベルを下げることに伴って発生する諸問題に対処できるライトドライバおよび転送ゲートを有する半導体集積回路装置を提供することである。 Another object of the present invention is to provide a semiconductor integrated circuit device having a write driver and a transfer gate that can cope with various problems caused by lowering the voltage level of the memory cell array power supply, that is, the sense amplifier power supply as described above. It is.
この発明の一つの局面に従うと、半導体集積回路装置は、メモリセルアレイと、複数のワード線と、複数のビット線対と、ローカル入出力線対と、複数の列選択ゲートと、グローバル入出力線対と、転送ゲートと、第1の内部電源手段と、第2の内部電源手段と、センスアンプと、ライトドライバと、電圧平衡手段とを備える。メモリセルアレイは、複数行複数列に配置された複数のメモリセルを有する。複数のワード線は、それぞれ複数行に対応して設けられる。複数のビット線対は、それぞれ複数列に対応して設けられる。複数の列選択ゲートは、それぞれ複数のビット線対に対応して設けられ、各々が対応するビット線対とローカル入出力線対との間に接続される。転送ゲートは、ローカル入出力線対とグローバル入出力線対との間に接続される。第1および第2の内部電源手段の各々は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を発生する。センスアンプは、各ビット線対に対応して設けられて対応のビット線対に接続され、第1の内部電源手段から内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅する。ライトドライバは、グローバル入出力線対に接続され、第2の内部電源手段から内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルにデータ信号を書込む。電圧平衡手段は、第1の内部電源手段の発生電圧と第2の内部電源手段の発生電圧とを同一レベルにする。転送ゲートは、P型MOSトランジスタを含む。P型MOSトランジスタのソースおよびドレインのうちの一方はローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方はグローバル入出力線対の一方と接続され、そのゲートはローカル入出力線対とグローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには内部電源電圧が印加される。 According to one aspect of the present invention, a semiconductor integrated circuit device includes a memory cell array, a plurality of word lines, a plurality of bit line pairs, a local input / output line pair, a plurality of column selection gates, and a global input / output line. A pair, a transfer gate, a first internal power supply means, a second internal power supply means, a sense amplifier, a write driver, and a voltage balancing means are provided. The memory cell array has a plurality of memory cells arranged in a plurality of rows and a plurality of columns. The plurality of word lines are provided corresponding to a plurality of rows, respectively. The plurality of bit line pairs are provided corresponding to a plurality of columns, respectively. The plurality of column selection gates are provided corresponding to the plurality of bit line pairs, respectively, and each is connected between the corresponding bit line pair and the local input / output line pair. The transfer gate is connected between the local input / output line pair and the global input / output line pair. Each of the first and second internal power supply circuit generates a low have Internal power supply voltage than the external power supply voltage by receiving an external power supply voltage. The sense amplifier is connected to corresponding bit line pairs provided corresponding to each bit line pair, first it operates by receiving the internal power supply unit or et Internal power supply voltage, read out from the memory cell in the memory cell array The amplified data signal is amplified. Write driver is connected to the global output line pair, receiving the second internal power supply means or et Internal power supply voltage operation, write data signals to the memory cells in the memory cell array. The voltage balancing means sets the generated voltage of the first internal power supply means and the generated voltage of the second internal power supply means to the same level. The transfer gate includes a P-type MOS transistor. One of the source and drain of the P-type MOS transistor is connected to one of the local input / output line pairs, the other of the source and drain is connected to one of the global input / output line pairs, and the gate thereof is connected to the local input / output line. Upon receiving a selection signal for associating the line pair with the global input / output line pair, an internal power supply voltage is applied to the well immediately below the gate.
上記半導体集積回路装置においては、電圧平衡手段によって発生電圧が同一レベルとなった第1の内部電源手段および第2の内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。 In the semiconductor integrated circuit device, the sense amplifier and the write driver operate in response to the voltages from the first internal power supply means and the second internal power supply means that have generated voltages at the same level by the voltage balancing means.
好ましくは、上記電圧平衡手段は電源配線を含む。電源配線は、第1の内部電源手段の出力ノードと第2の内部電源手段の出力ノードとを接続する。 Preferably, the voltage balancing means includes a power supply wiring. The power supply wiring connects the output node of the first internal power supply means and the output node of the second internal power supply means.
上記半導体集積回路装置においては、出力ノードを電源配線によって接続された電圧平衡手段によって同レベルとなった第1の内部電源手段および第2の内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。 In the semiconductor integrated circuit device, the sense amplifier and the write driver receive the voltages from the first internal power supply means and the second internal power supply means whose output nodes are at the same level by the voltage balancing means connected by the power supply wiring. And work.
好ましくは、上記電圧平衡手段は基準電圧生成手段と、信号配線とを含む。基準電圧生成手段は、外部電源電圧を受けて内部電源電圧に対応する基準電圧信号を生成する。信号配線は、基準電圧信号を第1および第2の内部電源手段に伝達する。 Preferably, the voltage balancing means includes a reference voltage generating means and a signal wiring. The reference voltage generation means receives the external power supply voltage and generates a reference voltage signal corresponding to the internal power supply voltage. Signal lines transmits the reference voltage signal to the first and second internal power supply means.
上記半導体集積回路装置においては、第1の内部電源手段および第2の内部電源手段は、同一の基準電圧信号に基づいて電圧を発生する。第1の内部電源手段からの電圧を受けてセンスアンプが動作し、第2の内部電源手段からの電圧を受けてライトドライバが動作する。 In the semiconductor integrated circuit device, the first internal power supply means and the second internal power supply means generate a voltage based on the same reference voltage signal. The sense amplifier operates in response to the voltage from the first internal power supply means, and the write driver operates in response to the voltage from the second internal power supply means.
この発明のもう一つの局面に従うと、半導体集積回路装置は、メモリセルアレイと、複数のワード線と、複数のビット線対と、ローカル入出力線対と、複数の列選択ゲートと、グローバル入出力線対と、転送ゲートと、内部電源手段と、センスアンプと、ライトドライバとを備える。メモリセルアレイは、行および列に配置された複数のメモリセルを有する。複数のワード線は、それぞれ複数行に対応して設けられる。複数のビット線対は、それぞれ複数列に対応して設けられる。複数の列選択ゲートは、それぞれ複数のビット線対に対応して設けられ、各々が対応するビット線対とローカル入出力線対との間に接続される。転送ゲートは、ローカル入出力線対とグローバル入出力線対との間に接続される。内部電源手段は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を発生する。センスアンプは、各ビット線対に対応して設けられて対応のビット線対に接続され、内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅する。ライトドライバは、グローバル入出力線対に接続され、内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルにデータ信号を書込む。転送ゲートは、P型MOSトランジスタを含む。P型MOSトランジスタのソースおよびドレインのうちの一方はローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方はグローバル入出力線対の一方と接続され、そのゲートはローカル入出力線対とグローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには内部電源電圧が印加される。 According to another aspect of the present invention, a semiconductor integrated circuit device includes a memory cell array, a plurality of word lines, a plurality of bit line pairs, a local input / output line pair, a plurality of column selection gates, and a global input / output. A line pair, a transfer gate, an internal power supply means, a sense amplifier, and a write driver are provided. The memory cell array has a plurality of memory cells arranged in rows and columns. The plurality of word lines are provided corresponding to a plurality of rows, respectively. The plurality of bit line pairs are provided corresponding to a plurality of columns, respectively. The plurality of column selection gates are provided corresponding to the plurality of bit line pairs, respectively, and each is connected between the corresponding bit line pair and the local input / output line pair. The transfer gate is connected between the local input / output line pair and the global input / output line pair. The internal power supply means receives the external power supply voltage and generates an internal power supply voltage lower than the external power supply voltage. The sense amplifier is provided corresponding to each bit line pair and connected to the corresponding bit line pair, operates by receiving an internal power supply voltage, and amplifies a data signal read from the memory cell in the memory cell array. The write driver is connected to the global input / output line pair, operates by receiving an internal power supply voltage, and writes a data signal to a memory cell in the memory cell array. The transfer gate includes a P-type MOS transistor. One of the source and drain of the P-type MOS transistor is connected to one of the local input / output line pairs, the other of the source and drain is connected to one of the global input / output line pairs, and the gate thereof is connected to the local input / output line. Upon receiving a selection signal for associating the line pair with the global input / output line pair, an internal power supply voltage is applied to the well immediately below the gate.
上記半導体集積回路装置においては、内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。 In the semiconductor integrated circuit device, the sense amplifier and the write driver operate in response to the voltage from the internal power supply means.
この発明の1つの局面に従った半導体集積回路装置は、第1の電源電圧を発生する第1および第2の内部電源手段によってライトドライバおよびセンプアンプに電圧を供給するので、電源電圧の変動を低減することができる。 In the semiconductor integrated circuit device according to one aspect of the present invention, the voltage is supplied to the write driver and the send amplifier by the first and second internal power supply means for generating the first power supply voltage, so that fluctuations in the power supply voltage are reduced. can do.
また、ライトドライバは、第1の内部電源手段から独立した第2の内部電源手段によって電源電圧を供給されるので、さらに電源電圧の変動を低減することができる。 In addition, since the power supply voltage is supplied to the write driver by the second internal power supply means independent of the first internal power supply means, fluctuations in the power supply voltage can be further reduced.
また、転送ゲートにP型トランジスタを含むので、”H”レベルデータに対応する電圧を十分なものとすることができる。 Further, since the transfer gate includes the P-type transistor, the voltage corresponding to the “H” level data can be sufficient.
また、転送ゲートに用いられるP型トランジスタのボディ領域に、センスアンプの駆動電源レベルである第1の電源電圧を印加するので、センスアンプの駆動電源レベルを下げた場合においても階層I/O線構造を採用することが可能となる。 In addition, since the first power supply voltage, which is the drive power level of the sense amplifier, is applied to the body region of the P-type transistor used for the transfer gate, the hierarchical I / O line even when the drive power supply level of the sense amplifier is lowered A structure can be adopted.
この発明のもう1つの局面に従った半導体集積回路装置は、内部電源手段から内部電源電圧を受けてライトドライバが動作するため、グローバル入出力線の振幅を低減することができ、消費電力の低減およびイコライズ所要時間の短縮による高速動作化を図ることができる。 In the semiconductor integrated circuit device according to another aspect of the present invention, the write driver operates upon receiving the internal power supply voltage from the internal power supply means, so that the amplitude of the global input / output line can be reduced and the power consumption can be reduced. In addition, high-speed operation can be achieved by shortening the time required for equalization.
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[実施の形態1]
図1は、この発明の実施の形態1によるシステムLSIの全体構成を示すブロック図である。図1を参照して、このシステムLSIは、DRAM1と、論理回路2とを備える。DRAM1と論理回路2とは同一チップCH上に設けられており、これらの間で入出力データDQが相互に転送される。
[Embodiment 1]
FIG. 1 is a block diagram showing an overall configuration of a system LSI according to the first embodiment of the present invention. Referring to FIG. 1, this system LSI includes a
DRAM1は、内部電源回路11および12と、メモリセルアレイ13と、行アドレスストローブ(/RAS)バッファ14と、列アドレスストローブ(/CAS)バッファ15と、ライトイネーブル(/WE)バッファ16と、アドレスバッファ17と、行デコーダ18と、ワード線ドライバ19と、列デコーダ20と、アンプ21と、入出力バッファ22と、ライトドライバ23と、グローバル入出力線(G−I/O)プリチャージ回路24と、センスアンプ25とを含む。内部電源回路11は、外部電源電圧Ext.Vcc(たとえば3.3V)を受けて、外部電源電圧Ext.Vccよりも低い内部電源電圧Vcc1(たとえば2.5V)を発生する。内部電源回路12は、外部電源電圧Ext.Vccを受けて、外部電源電圧Ext.Vccよりも低い内部電源電圧Vcc2(たとえば2.5V)を発生する。メモリセルアレイ13は、行および列に配置された複数のメモリセルと、行に配置された複数のワード線(図示せず)と、列に配置された複数のビット線対(図示せず)とを含む。/RASバッファ14は、外部電源電圧Ext.Vccにより動作し、外部行アドレスストローブ信号Ext./RASに応答して内部行アドレスストローブ信号/RASを発生する。/CASバッファ15は、外部電源電圧Ext.Vccにより動作し、外部列アドレスストローブ信号Ext./CASに応答して内部列アドレスストローブ信号/CASを発生する。/WEバッファ16は、外部電源電圧Ext.Vccにより動作し、外部ライトイネーブル信号Ext./WEに応答してライトドライバ23を活性化するための内部ライトイネーブル信号/WEを発生する。アドレスバッファ17は、外部電源電圧Ext.Vccを受けて動作し、内部行アドレスストローブ信号/RASに応答して外部アドレス信号EADを行アドレス信号RADとして行デコーダ18に供給するとともに、内部列アドレスストローブ信号/CASに応答して外部アドレス信号EADを列アドレス信号CADとして列デコーダ20に供給する。行デコーダ18は、アドレスバッファ17からの行アドレス信号RADに応答してメモリセルアレイ13の行(ワード線)を選択する。ワード線ドライバ19は、選択されたワード線を電位Vppまで昇圧する。列デコーダ20は、アドレスバッファ17からの列アドレス信号CADに応答してメモリセルアレイ13の列(ビット線対)を選択する。アンプ21は、メモリセルアレイ13中のメモリセル(図示せず)から読出されたデータ信号を増幅して入出力バッファ22へ供給する。入出力バッファ22は、アンプ21からのデータ信号を論理回路2へ出力し、かつ論理回路2からのデータ信号をライトドライバ23へ出力する。ライトドライバ23は、内部電源電圧Vcc2を受けて動作し、入出力バッファ22からのデータ信号をメモリセルアレイ13中のメモリセルに書込む。G−I/O線プリチャージ回路24は、内部電源電圧Vcc2を受けて動作し、グローバル入出力線対(図示せず)をプリチャージする。センスアンプ25は、内部電源電圧Vcc1を受けて動作し、メモリセルアレイ13中のメモリセル(図示せず)から読出されたデータ信号を増幅する。
The
図2は、図1に示されたメモリセルアレイ13、アンプ21、ライトドライバ23、G−I/O線プリチャージ回路24、およびセンスアンプ25の構成についてさらに詳しく示すブロック図である。図2を参照して、これらはn個のメモリブロック301〜30n、2n個のG−I/O線プリチャージ回路24a1〜24bn、2n個の入出力ブロック40a1〜40bnとで構成される。メモリブロック301は、2つのグローバル入出力線対G−I/Oとm個のサブブロック311〜31mとを含む。一方のグローバル入出力線対G−I/O−aは、入出力ブロック40a1およびG−I/O線プリチャージ回路24a1に接続され、かつメモリブロック301内でm個のサブブロック311〜31mに接続される。もう一方のグローバル入出力線対G−I/O−bは、入出力ブロック40b1およびG−I/O線プリチャージ回路24b1に接続され、かつメモリブロック301内でm個のサブブロック311〜31mに接続される。サブブロック311〜31mの各々は、行および列に配置された複数のメモリセル32と、行に配置された複数のワード線WLと、列に配置された複数のビット線対BL、/BLと、複数のセンスアンプ25a1〜25b1と、複数のNMOSトランジスタ33a11、33a12〜33bn1、33bn2と、2つのローカル入出力線対L−I/O−a、L−I/O−bと、2つの転送ゲート34a、34bとを含む。センスアンプ25a1〜25bnは、内部電源電圧Vcc1により動作し、ビット線対BL、/BLに対応して設けられ、メモリセル32から読出されたデータ信号を増幅する。NMOSトランジスタ33a11、33a12〜33bn1、33bn2は列選択ゲートを構成し、センスアンプ25a1〜25bnの各々に対応して設けられる。
FIG. 2 is a block diagram showing in more detail the configurations of the
一例としてNMOSトランジスタ33a11、33a12について説明すると、NMOSトランジスタ33a11および33a12は、センスアンプ25a1とローカル入出力線L−I/O−aとの間に接続され、図1に示された列デコーダ20からの列選択信号によってオン/オフする。ローカル入出力線対L−I/O−aは、転送ゲート34aとNMOSトランジスタ33a11、33a12〜33an1、33an2とに接続され、ローカル入出力線対L−I/O−bは転送ゲート34bとNMOSトランジスタ33b11、33b12〜33bn1、33bn2とに接続される。転送ゲート34a、34bは、ローカル入出力線対L−I/O−a、L−I/O−bとグローバル入出力線対G−I/O−a、G−I/O−bとの間にそれぞれ接続され、サブブロック選択信号BSに応答してオン/オフする。
As an example, the NMOS transistors 33a11 and 33a12 will be described. The NMOS transistors 33a11 and 33a12 are connected between the sense amplifier 25a1 and the local input / output line LI / O-a, and are connected to the
なお、上記のように構成されたサブブロック311と同様のサブブロック312〜31nがメモリブロック301内に設けられる。
Note that subblocks 312 to 31n similar to the
G−I/O線プリチャージ回路24a1は、PMOSトランジスタ35a1と35a2とを含む。PMOSトランジスタ35a1は、ソースが内部電源電圧Vcc2に、ドレインがグローバル入出力線対G−I/O−aの一方に接続され、グローバル入出力線プリチャージ信号/PRによってオン/オフする。PMOSトランジスタ35a2は、ソースが外部電源電圧Vcc2に、ドレインがグローバル入出力線対G−I/O−aのもう一方に接続され、グローバル入出力線プリチャージ信号/PRによってオン/オフする。 The GI / O line precharge circuit 24a1 includes PMOS transistors 35a1 and 35a2. The PMOS transistor 35a1 has a source connected to the internal power supply voltage Vcc2, a drain connected to one of the global input / output line pair GI / O-a, and is turned on / off by a global input / output line precharge signal / PR. The PMOS transistor 35a2 has a source connected to the external power supply voltage Vcc2, a drain connected to the other of the global input / output line pair GI / O-a, and is turned on / off by a global input / output line precharge signal / PR.
上記のように構成されたグローバル入出力線プリチャージ回路24a1と同様のグローバル入出力線プリチャージ回路24b1がグローバル入出力線対G−I/O−bに対応して設けられる。 A global input / output line precharge circuit 24b1 similar to the global input / output line precharge circuit 24a1 configured as described above is provided corresponding to the global input / output line pair GI / O-b.
入出力ブロック40a1は、アンプ21aと、ライトドライバ23aとを含む。アンプ21aは、外部電源電圧Ext.Vccにより動作し、グローバル入出力線対G−I/O−aと入出力バッファ22との間に接続され、グローバル入出力線対G−I/O−aからのデータ信号を増幅する。ライトドライバ23aは、内部電源電圧Vcc2により動作し、入出力バッファ22とグローバル入出力線対G−I/O−aとの間に接続され、入出力バッファ22からのデータ信号を増幅してグローバル入出力線対G−I/O−aに転送する。
The input / output block 40a1 includes an
上記のように構成された入出力ブロック40a1と同様の入出力ブロック40b1がグローバル入出力線対G−I/O−bに対応して設けられる。また、上記グローバル入出力線プリチャージ回路24a1、24b1および入出力ブロック40a1、40b1と同様のG−I/O線プリチャージ回路24a2、24b2〜24an、24bnおよび入出力ブロック40a2、40b2〜40an、40bnがメモリブロック302〜30nに対しても設けられる。 An input / output block 40b1 similar to the input / output block 40a1 configured as described above is provided corresponding to the global input / output line pair GI / O-b. The GI / O line precharge circuits 24a2, 24b2 to 24an, 24bn and the input / output blocks 40a2, 40b2 to 40an, 40bn are the same as the global input / output line precharge circuits 24a1, 24b1 and the input / output blocks 40a1, 40b1. Are also provided for the memory blocks 302 to 30n.
図3は、図2に示されたセンスアンプ25a1〜25bnの具体的構成を示す回路図である。図3を参照して、センスアンプ25a1〜25bnは、交差結合されて、対応のビット線対BL、/BLのうち高電位のビット線を電源電位レベル(Vcc1)へ駆動するPMOSトランジスタPT2およびPT3と、交差結合されて、対応のビット線対BLのうちの低電位のビット線を接地電位レベル(GND)へ駆動するNMOSトランジスタNT2およびNT3と、センスアンプ活性化信号/SEに応答して導通し、交差結合されたPMOSトランジスタPT2およびPT3を活性化するためのPMOSトランジスタPT1と、センスアンプ活性化信号SEに応答して導通し、交差結合されたNMOSトランジスタNT2およびNT3を活性化するためのNMOSトランジスタNT1を含む。 FIG. 3 is a circuit diagram showing a specific configuration of sense amplifiers 25a1 to 25bn shown in FIG. Referring to FIG. 3, sense amplifiers 25a1 to 25bn are cross-coupled, and PMOS transistors PT2 and PT3 for driving a high potential bit line of corresponding bit line pair BL, / BL to power supply potential level (Vcc1). NMOS transistors NT2 and NT3 that are cross-coupled to drive the low-potential bit line of corresponding bit line pair BL to the ground potential level (GND) and conductive in response to sense amplifier activation signal / SE In order to activate the cross-coupled NMOS transistors NT2 and NT3, the PMOS transistor PT1 for activating the cross-coupled PMOS transistors PT2 and PT3 is turned on in response to the sense amplifier activation signal SE. An NMOS transistor NT1 is included.
同様にビット線対BLa、/BLaに対応してPMOSトランジスタPT2a、PT3aおよびNMOSトランジスタNT2a、NT3aが設けられセンスアンプが構成される。 Similarly, PMOS transistors PT2a and PT3a and NMOS transistors NT2a and NT3a are provided corresponding to the bit line pair BLa and / BLa to form a sense amplifier.
図4は、図2に示されたライトドライバ23a、23bの具体的構成を示す回路図である。図4を参照して、ライトドライバ23a、23bは、インバータ50、51、111、112と、ANDゲート52、53と、NMOSトランジスタ54、55と、PMOSトランジスタ58、59とを含む。インバータ50は、ライトイネーブル信号/WEを反転して出力する。インバータ51は、データ信号DATAの値を反転して出力する。ANDゲート52は、インバータ50からの出力信号とデータ信号DATAとを入力に受けてそれらの論理積を出力する。ANDゲート53は、インバータ50からの出力信号とインバータ51からの出力信号とを入力に受けてそれらの論理積を出力する。NMOSトランジスタ54は、ソースが接地され、ドレインはグローバル入出力線対G−I/Oのうち1つおよびPMOSトランジスタ58に接続され、ANDゲート52からの出力信号によってオン/オフする。NMOSトランジスタ55は、ソースが接地され、ドレインはグローバル入出力線対G−I/Oのうちもう1つおよびPMOSトランジスタ59に接続され、ANDゲート53からの出力信号によってオン/オフする。インバータ111は、ANDゲート53からの出力信号を反転して出力する。インバータ112は、ANDゲート52からの出力信号を反転して出力する。PMOSトランジスタ58は、ソースが内部電源電圧Vcc2に接続され、ドレインはグローバル入出力線対G−I/OのうちNMOSトランジスタ54が接続されている方およびNMOSトランジスタ54に接続され、インバータ111からの出力信号によってオン/オフする。PMOSトランジスタ59は、ソースが内部電源電圧Vcc2に接続され、ドレインはグローバル入出力線対G−I/OのうちNMOSトランジスタ55が接続されている方およびNMOSトランジスタ55に接続され、インバータ112からの出力信号によってオン/オフする。
FIG. 4 is a circuit diagram showing a specific configuration of the
ここで、上記のように構成されたライトドライバ23a、23bの動作について説明する。ライトイネーブル信号/WEがHレベルのときは、ANDゲート52、53の入力端子の一方にLレベルの信号が入力されるため、ANDゲート52、53からの出力信号はLレベルとなる。したがってNMOSトランジスタ54、55およびPMOSトランジスタ58、59はオフになる。
Here, the operation of the
ライトイネーブル信号/WEがLレベルであって入出力バッファ22からのデータ信号DATAがHレベルのときは、AND回路52からの出力がHレベルとなるため、NMOSトランジスタ54およびPMOSトランジスタ59はオンになる。一方、AND回路53からの出力はLレベルとなるため、NMOSトランジスタ55およびPMOSトランジスタ58はオフになる。
When the write enable signal / WE is at L level and the data signal DATA from the input /
この結果、NMOSトランジスタ54およびPMOSトランジスタ58に接続された方のグローバル入出力線は接地電位となり、NMOSトランジスタ55およびPMOSトランジスタ59に接続された方のグローバル入出力線はVcc2電位となる。
As a result, the global input / output line connected to the
ライトイネーブル信号/WEがLレベルであって入出力バッファ22からのデータ信号がLレベルのときは、AND回路53からの出力がHレベルとなるため、NMOSトランジスタ55およびPMOSトランジスタ58はオンになる。一方、AND回路52からの出力はLレベルとなるため、NMOSトランジスタ54およびPMOSトランジスタ59はオフになる。
When the write enable signal / WE is at the L level and the data signal from the input /
この結果、NMOSトランジスタ55およびPMOSトランジスタ59に接続された方のグローバル入出力線は接地電位となり、NMOSトランジスタ54およびPMOSトランジスタ58に接続された方のグローバル入出力線はVcc2電位となる。
As a result, the global input / output line connected to the
次に、以上のように構成されたシステムLSIの動作について図5を参照して説明する。 Next, the operation of the system LSI configured as described above will be described with reference to FIG.
DRAM1中のメモリセル32へのデータの書込/読出が行なわれないスタンバイ状態では、グローバル入出力線プリチャージ信号/PRはLレベルとなる。このため、グローバル入出力線プリチャージ回路24a1のPMOSトランジスタ35a1、35a2はオンとなりグローバル入出力線対G−I/O−aはVcc2レベルにプリチャージされる。以下、メモリセルからのデータ読出動作について説明する。
In a standby state where data is not written / read to / from
アクセスされるメモリセル(ここではメモリセル32とする)を含んだ行に配置されたワード線WLが電位Vppに昇圧されると、メモリセル32に蓄えられた電荷によりメモリセル32に対応するビット線対BL、/BL間に電位差が生じる。
When the word line WL arranged in the row including the memory cell to be accessed (herein, the memory cell 32) is boosted to the potential Vpp, the bit corresponding to the
続いて、センスアンプ活性化信号SE、およびサブブロック選択信号BSがHレベルに立上がる。これにより、ビット線対BL、/BL間の電位差がセンスアンプ25a1により電位差Vccに増幅される。また、転送ゲート34aが導通状態となり、グローバル入出力線対G−I/O−aとローカル入出力線対L−I/O−aとが接続される。
Subsequently, sense amplifier activation signal SE and sub-block selection signal BS rise to H level. Thereby, the potential difference between the bit line pair BL, / BL is amplified to the potential difference Vcc by the sense amplifier 25a1. Further, the
続いて、グローバル入出力線プリチャージ信号/PRがHレベルに立上がる。これによりPMOSトランジスタ35a1、25a2がオフになるため、グローバル入出力線プリチャージ回路24a1とグローバル入出力線対G−I/O−aとが切離される。 Subsequently, global input / output line precharge signal / PR rises to H level. As a result, the PMOS transistors 35a1 and 25a2 are turned off, so that the global input / output line precharge circuit 24a1 and the global input / output line pair GI / O-a are disconnected.
また、グローバル入出力線プリチャージ信号/PRがHレベルに立上がるのと同時に、列デコーダ18からNMOSトランジスタ33a11、33a12のゲートに入力される列選択信号CSLがHレベルに立上がり、NMOSトランジスタ33a11、33a12がオンになる。これにより、センスアンプ25a1により増幅されたビット線対BL、/BL間の電位差Vcc1がローカル入出力線対L−I/O−aに転送され、さらにグローバル入出力線対L−I/O−aに転送される。この電位差Vcc1は、アンプ21aにより増幅されて入出力バッファ22へ送られる。
At the same time as the global input / output line precharge signal / PR rises to the H level, the column selection signal CSL input from the
次にメモリセル(ここではメモリセル32とする)にデータを書込む場合について説明する。 Next, a case where data is written to a memory cell (here, memory cell 32) will be described.
入出力バッファ22からライトドライバ23aにデータ信号DATAが送られる。ライトイネーブル信号/WEが立下がり、データ信号DATAがライトドライバ23aに取込まれ、データ信号DATAのレベルに応じてライトドライバ23aの2本の出力のうちの一方がVcc2レベル、他方が接地レベルとなる。グローバル入出力線プリチャージ信号/PR、サブブロック選択信号BS、列選択信号CSLがHレベルとなり、グローバル入出力線対G−I/O−a、ローカル入出力線対L−I/O−aが接続され、NMOSトランジスタ33a11、33a12がオンになる。これによりライトドライバ23aからのデータ信号がセンスアンプ25a1まで転送される。センスアンプ活性化信号SEがHレベルとなりメモリセル32へデータが書込まれる。
A data signal DATA is sent from the input /
以上のような読出/書込動作は、グローバル入出力線対G−I/O−b、ローカル入出力線対L−I/O−bおよびこれらに接続された入出力ブロック40b1、グローバル入出力線プリチャージ回路24b1、転送ゲート34b、NMOSトランジスタ33b11〜33bn2、センスアンプ25b1〜25bnについても同様に行なわれる。
The read / write operation as described above is performed by the global input / output line pair GI / Ob, the local input / output line pair LI / Ob, the input / output block 40b1 connected thereto, the global input / output. The same applies to the line precharge circuit 24b1, the
さらに、メモリブロック302〜30nについても以上に説明したのと同様の動作が行なわれる。 Further, the same operation as described above is performed for the memory blocks 302 to 30n.
したがって、メモリブロック301〜30nの各々に設けられたグローバル入出力線対G−I/Oを通じて入出力バッファ22からメモリブロック301〜30nの各々に同時にアクセスできる。メモリブロック301〜30nの数が多くなるとこれに伴ってライトドライバ23a、23b、およびグローバル入出力線プリチャージ回路24a1、24b1〜24an、24bnの数も多くなる。したがって、ライトドライバ23a1、23b1、グローバル入出力線プリチャージ回路24a1〜24bnが動作するときに供給される電流量も多くなる。
Therefore, each of the memory blocks 301 to 30n can be simultaneously accessed from the input /
図6は、この発明の実施の形態1におけるDRAM1の供給電源系統を示すブロック図である。図6を参照して、このDRAM1では、センスアンプ25駆動用の内部電源回路21とグローバル入出力線プリチャージ回路24およびライトドライバ23用の内部電源回路12を設けてセンスアンプ25に供給される内部電源Vcc1と、グローバル入出力線プリチャージ回路24およびライトドライバ23に供給される内部電源Vcc2とを切離している。また、アドレスバッファ17、/RASバッファ14、/CASバッファ15、/WEバッファ16などを含む周辺回路90は外部電源電圧Ext.Vccにより駆動している。
FIG. 6 is a block diagram showing a power supply system of
これにより、グローバル入出力線G−I/Oの充放電時にグローバル入出力線プリチャージ回路24に供給される電源電流およびライトドライバ23の動作時にライトドライバ23に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
As a result, the power supply line is supplied by the power supply current supplied to the global input / output line
また、グローバル入出力線プリチャージ回路24ではPMOSトランジスタ35を用いているが、図7に示すようにNMOSトランジスタ61、62を用いることもできる。
In addition, although the PMOS transistor 35 is used in the global input / output line
[実施の形態2]
図8は、この発明の実施の形態2におけるシステムLSI中のDRAM内部の供給電源系統を示すブロック図である。図8を参照して、この実施の形態2では、センスアンプ25、グローバル入出力線プリチャージ回路24、および周辺回路90を駆動するための電源Vcc1を供給する内部電源回路11と、ライトドライバ23を供給するための電源Vcc2を供給するための内部電源回路12とを設けている。
[Embodiment 2]
FIG. 8 is a block diagram showing a power supply system in the DRAM in the system LSI according to the second embodiment of the present invention. Referring to FIG. 8, in the second embodiment,
これにより、ライトドライバの動作時にライトドライバに供給される電源電流によってライトドライバへの電源供給線にノイズが生じた場合であってもセンスアンプ25への電源供給線へノイズが伝播することがない。
Thereby, even when noise occurs in the power supply line to the write driver due to the power supply current supplied to the write driver during the operation of the write driver, the noise does not propagate to the power supply line to the
[実施の形態3]
図9は、この発明の実施の形態3におけるシステムLSI中のDRAM内部の供給電源系統を示すブロック図である。図9を参照して、この実施の形態3では、センスアンプ25、周辺回路90を駆動するための電源Vcc1を供給する内部電源回路11と、ライトドライバ23およびグローバル入出力線プリチャージ回路24を駆動するための電源Vcc2を供給する内部電源回路12とを受けている。
[Embodiment 3]
FIG. 9 is a block diagram showing a power supply system in the DRAM in the system LSI according to the third embodiment of the present invention. Referring to FIG. 9, in the third embodiment,
これにより、ライトドライバ23の動作時にライトドライバ23に供給される電源電流およびグローバル入出力線プリチャージ回路24によるグローバル入出力線G−I/Oの充放電の際に消費される電流によりライトドライバ23およびグローバル入出力線プリチャージ回路24への電源供給線にノイズが生じた場合であってもセンスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
Accordingly, the write driver is driven by the power supply current supplied to the
[実施の形態4]
図10は、この発明の実施の形態4におけるシステムLSI中のDRAM内部の供給電源系統を示すブロック図である。
[Embodiment 4]
FIG. 10 is a block diagram showing a power supply system in the DRAM in the system LSI according to the fourth embodiment of the present invention.
図10を参照して、この実施の形態4では、センスアンプ25およびグローバル入出力線プリチャージ回路24を駆動するための電源Vcc1を供給する内部電源回路11と、ライトドライバ23を駆動するための電源Vcc2を供給する内部電源回路12と、周辺回路90を駆動するための電源Vcc3を供給するための内部電源回路60とを設けている。
Referring to FIG. 10, in the fourth embodiment, internal
これにより、ライトドライバ23の動作時にライトドライバ23に供給される電源電流により、ライトドライバ23への電源供給線にノイズが生じた場合であってもセンスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
Thus, even when noise occurs in the power supply line to the
また、周辺回路90用に別個に内部電源回路60を設けているため、周辺回路の動作速度を向上させるためなどにより内部電源電圧Vcc3をVcc1、Vcc2と異なる値にすることができる。
Further, since the internal
[実施の形態5]
図11は、この発明の実施の形態5におけるシステムLSI中のDRAM内部の供給電源系統を示すブロック図である。図11を参照して、この実施の形態5では、センスアンプ25を駆動するための電源Vcc1を供給する内部電源回路11と、ライトドライバ23およびグローバル入出力線プリチャージ回路24を駆動するための電源Vcc2を供給する内部電源回路12と、周辺回路90を駆動するための電源Vcc3を供給する内部電源回路60とを設けている。
[Embodiment 5]
FIG. 11 is a block diagram showing a power supply system in the DRAM in the system LSI according to the fifth embodiment of the present invention. Referring to FIG. 11, in the fifth embodiment, internal
これにより、ライトドライバ23の動作時にライトドライバ23に供給される電源電流により、ライトドライバ23への電源供給線およびグローバル入出力線プリチャージ回路24によるグローバル入出力線対G−I/Oの充放電の際に消費される電流により、ライトドライバ23およびグローバル入出力線プリチャージ回路24への電源供給線にノイズが生じた場合であってもセンスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
As a result, the power supply current supplied to the
[実施の形態6]
実施の形態1から6においては、DRAM内部に内部電源回路を設けて、これにより発生する内部電源電圧によりセンスアンプ25、ライトドライバ23、グローバル入出力線プリチャージ回路24、および周辺回路90を駆動していたが、この実施の形態6および後述の実施の形態7から9においては、パッドを設けて、センスアンプ25、ライトドライバ23、グローバル入出力線プリチャージ回路24および周辺回路90を駆動するための電源を外部からパッドに印加することを特徴とする。
[Embodiment 6]
In the first to sixth embodiments, an internal power supply circuit is provided in the DRAM, and
図12は、この発明の実施の形態6におけるDRAM内部の供給電源系統を示すブロック図である。図12を参照して、このDRAMは、センスアンプ25およびグローバル入出力線プリチャージ回路24に接続されるパッド71、74と、ライトドライバ23に接続されるパッド72、75と、周辺回路90に接続されるパッド73、76とを設けている。パッド70、71、72には、外部から電源電圧Vccが印加され、この電圧により、センスアンプ25、グローバル入出力線プリチャージ回路24、ライトドライバ23、および周辺回路90が駆動する。パッド73、74、75は接地レベルに接続される。
FIG. 12 is a block diagram showing a power supply system in the DRAM according to the sixth embodiment of the present invention. Referring to FIG. 12, this DRAM includes
これによって、センスアンプ25およびグローバル入出力線プリチャージ回路24を駆動するための電源供給線と、周辺回路を駆動するための電源供給線とがDRAM内部でそれぞれ別系統となる。したがって、ライトドライバ23の動作時にライトドライバ23に供給される電源電圧により、ライトドライバ23への電源供給線にノイズが生じた場合であっても、センスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
As a result, the power supply line for driving the
[実施の形態7]
図13は、この発明の実施の形態7におけるDRAM内部の供給電源系統を示すブロック図である。図13を参照して、このDRAMは、図12に示されたパッド74、75、76を1つのパッド77にしたものである。
[Embodiment 7]
FIG. 13 is a block diagram showing a power supply system in the DRAM according to the seventh embodiment of the present invention. Referring to FIG. 13, this DRAM is one in which
パッド74、75、76は接地レベルに接続されているため、これらを1つのパッドとして接地レベルに接続した場合であっても実施の形態6におけるのと同様の効果が得られる。しかも、パッドの数を少なくすることができる。
Since the
[実施の形態8]
図14は、この発明の実施の形態8におけるDRAM内部の供給電源系統を示すブロック図である。図14を参照して、このDRAMは、センスアンプ25に接続されるパッド78、80と、ライトドライバ23およびグローバル入出力線プリチャージ回路24に接続されるパッド79、81と、周辺回路90に接続されるパッド73、76とを設けている。
[Embodiment 8]
FIG. 14 is a block diagram showing a power supply system in the DRAM according to the eighth embodiment of the present invention. Referring to FIG. 14, this DRAM includes
パッド78、79、73には、外部から電源電圧Vccが印加され、この電圧により、センスアンプ25、グローバル入出力線プリチャージ回路24、ライトドライバ23、および周辺回路90が駆動する。パッド80、81、76は接地レベルに接続される。
A power supply voltage Vcc is applied to the
これによって、センスアンプ25を駆動するための電源供給線と、ライトドライバ23およびグローバル入出力線プリチャージ回路24を駆動するための電源供給線と、周辺回路90を駆動するための電源供給線とがDRAM内部でそれぞれ別系統となる。したがって、ライトドライバ23の動作時にライトドライバ23に供給される電源電圧およびグローバル入出力線プリチャージ回路24によるグローバル入出力線対の充放電の際に消費される電流により、ライトドライバ23およびグローバル入出力線プリチャージ回路24への電源供給線にノイズが生じた場合であっても、センスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
Thus, a power supply line for driving the
[実施の形態9]
図15は、この発明の実施の形態9におけるDRAM内部の供給電源系統を示すブロック図である。図15を参照して、このDRAMは、図14に示されたパッド80、81、76を1つのパッド82にしたものである。
[Embodiment 9]
FIG. 15 is a block diagram showing a power supply system in the DRAM according to the ninth embodiment of the present invention. Referring to FIG. 15, this DRAM is one in which
パッド80、81、76は接地レベルに接続されているため、これらを1つのパッド82として接地レベルに接続した場合であっても実施の形態6におけるのと同様の効果が得られる。しかも、パッドの数を少なくすることができる。
Since the
[実施の形態10]
図16は、この発明の実施の形態10によるシステムLSI中のメモリセルアレイ13、アンプ21、ライトドライバ23、I/O線プリチャージ回路124、およびセンスアンプ25の構成について示すブロック図である。図16を参照して、この実施の形態10では、上記実施の形態1から9に示されたグローバル入出力線対G−I/Oおよびローカル入出力線対L−I/Oに代えて入出力線対I/Oを備える。
[Embodiment 10]
FIG. 16 is a block diagram showing configurations of
メモリブロック301は、入出力線対I/O−aおよびI/O−bとサブブロック311とを含む。入出力線対I/O−aは、入出力ブロック40a1およびI/O線プリチャージ回路124a1に接続され、かつメモリブロック301内でNMOSトランジスタ33a11、33a12〜33an1、33an2に接続される。入出力線対I/O−bは、入出力ブロック40b1およびI/O線プリチャージ回路124b1に接続され、かつメモリブロック301内でNMOSトランジスタ33b11、33b12〜33bn1、33bn2に接続される。
I/O線プリチャージ回路124a1は、PMOSトランジスタ35a1と35a2とを含む。PMOSトランジスタ35a1および35a2は、入出力線プリチャージ信号/PRによってオン/オフする。 I / O line precharge circuit 124a1 includes PMOS transistors 35a1 and 35a2. PMOS transistors 35a1 and 35a2 are turned on / off by input / output line precharge signal / PR.
I/O線プリチャージ回路124b1は、PMOSトランジスタ35b1と35b2とを含む。PMOSトランジスタ35b1および35b2は、入出力線プリチャージ信号/PRによってオン/オフする。 I / O line precharge circuit 124b1 includes PMOS transistors 35b1 and 35b2. PMOS transistors 35b1 and 35b2 are turned on / off by input / output line precharge signal / PR.
上記入出力線プリチャージ回路124a1および124b1と同様のI/O線プリチャージ回路124a2、124b2〜124an、124bnがメモリブロック302〜30nに対しても設けられる。次に、以上のように構成されたシステムLSIの動作について説明する。 I / O line precharge circuits 124a2, 124b2 to 124an, 124bn similar to the input / output line precharge circuits 124a1 and 124b1 are also provided for the memory blocks 302 to 30n. Next, the operation of the system LSI configured as described above will be described.
DRAM1中のメモリセル32へのデータの書込/読出が行なわれないスタンバイ状態では、入出力線プリチャージ信号/PRはLレベルとなり、入出力線プリチャージ回路124a1のPMOSトランジスタ35a1、35a2はオンとなる。この結果、入出力線対I/O−aはVcc2レベルにプリチャージされる。以下、メモリセルからのデータ読出動作について説明する。
In a standby state where data is not written / read to / from
入出力線プリチャージ信号/PRがHレベルに立上がと、これによりPMOSトランジスタ35a1、25a2がオフになるため、入出力線プリチャージ回路124a1と入出力線対I/O−aとが切離される。 When the input / output line precharge signal / PR rises to the H level, the PMOS transistors 35a1 and 25a2 are turned off, so that the input / output line precharge circuit 124a1 and the input / output line pair I / O-a are disconnected. Be released.
センスアンプ25a1により増幅されたビット線対BL、/BL間の電位差Vcc1が入出力線対I/O−aに転送され、アンプ21aにより増幅されて入出力バッファ22へ送られる。
The potential difference Vcc1 between the bit line pair BL, / BL amplified by the sense amplifier 25a1 is transferred to the input / output line pair I / O-a, amplified by the
次にメモリセルにデータを書込む場合について説明する。入出力線プリチャージ信号/PRがHレベルとなり、ライトドライバ23aからのデータ信号が入出力線対I/O−aを通じてセンスアンプ25a1まで転送され、メモリセル32へデータが書込まれる。
Next, a case where data is written to the memory cell will be described. The input / output line precharge signal / PR becomes H level, the data signal from the
以上のような読出/書込動作は、入出力線対I/O−bおよびこれらに接続された入出力ブロック40b1、入出力線プリチャージ回路124b1、NMOSトランジスタ33b11〜33bn2、センスアンプ25b1〜25bnについても同様に行なわれる。 The read / write operation as described above includes the input / output line pair I / O-b and the input / output block 40b1, the input / output line precharge circuit 124b1, the NMOS transistors 33b11 to 33bn2, and the sense amplifiers 25b1 to 25bn connected thereto. The same is done for.
さらに、メモリブロック302〜30nについても以上に説明したのと同様の動作が行なわれる。 Further, the same operation as described above is performed for the memory blocks 302 to 30n.
したがって、メモリブロック301〜30nの各々に設けられた入出力線対I/Oを通じて入出力バッファ22からメモリブロック301〜30nの各々に同時にアクセスできる。メモリブロック301〜30nの数が多くなるとこれに伴ってライトドライバ23a、23b、および入出力線プリチャージ回路124a1、124b1〜124an、124bnの数も多くなる。したがって、ライトドライバ23a1、23b1、入出力線プリチャージ回路124a1〜124bnが動作するときに供給される電流量も多くなる。
Therefore, each of the memory blocks 301 to 30n can be simultaneously accessed from the input /
図17は、この発明の実施の形態10におけるDRAM1の供給電源系統を示すブロック図である。図17を参照して、このDRAM1では、センスアンプ25駆動用の内部電源回路21と入出力線プリチャージ回路124およびライトドライバ23用の内部電源回路12を設けてセンスアンプ25に供給される内部電源Vcc1と、入出力線プリチャージ回路124およびライトドライバ23に供給される内部電源Vcc2とを切離している。また、アドレスバッファ17、/RASバッファ14、/CASバッファ15、/WEバッファ16などを含む周辺回路90は外部電源電圧Ext.Vccにより駆動している。
FIG. 17 is a block diagram showing a power supply system of
これにより、入出力線I/Oの充放電時に入出力線プリチャージ回路124に供給される電源電流およびライトドライバ23の動作時にライトドライバ23に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
As a result, noise is generated in the power supply line by the power supply current supplied to the input / output line
なお、図8から11においてG−I/O線プリチャージ回路24をI/O線プリチャージ回路124に置換えて考えることにより、DRAM1の供給電源系統を上記実施の形態2から実施の形態5におけるのと同様にすることができ、これにより実施の形態2から実施の形態5におけるのと同様の効果が得られる。
8 to 11, the GI / O line
[実施の形態11]
図18は、この発明の実施の形態11におけるDRAM内部の供給電源系統を示すブロック図である。図18は、図14に示されたG−I/O線プリチャージ回路24をI/O線プリチャージ回路124に代えたものである。
[Embodiment 11]
FIG. 18 is a block diagram showing a power supply system in the DRAM according to the eleventh embodiment of the present invention. FIG. 18 is obtained by replacing the GI / O line
これによって、センスアンプ25を駆動するための電源供給線と、ライトドライバ23および入出力線プリチャージ回路124を駆動するための電源供給線と、周辺回路90を駆動するための電源供給線とがDRAM内部でそれぞれ別系統となる。したがって、ライトドライバ23の動作時にライトドライバ23に供給される電源電圧および入出力線プリチャージ回路124による入出力線対の充放電の際に消費される電流により、ライトドライバ23および入出力線プリチャージ回路124への電源供給線にノイズが生じた場合であっても、センスアンプ25および周辺回路90への電源供給線へノイズが伝播することがない。
Thus, a power supply line for driving the
なお、図12、13、15においてG−I/O線プリチャージ回路24をI/O線プリチャージ回路124に置換えて考えることにより、DRAM1の供給電源系統を上記実施の形態6、7、9におけるのと同様にすることができ、これにより実施の形態6、7、9におけるのと同様の効果が得られる。
12, 13, and 15, by replacing the GI / O line
[実施の形態12]
図19は、この発明の実施の形態12によるシステムLSIの全体構成を示すブロック図である。図19を参照して、このシステムLSIは、シンクロナスDRAM1と、論理回路2とを備える。シンクロナスDRAM1と論理回路2とは同一チップCH上に設けられており、これらの間で入出力データDQが相互に転送される。
[Embodiment 12]
FIG. 19 is a block diagram showing an overall configuration of a system LSI according to the twelfth embodiment of the present invention. Referring to FIG. 19, this system LSI includes a
シンクロナスDRAM1は、図1に示された/RASバッファ14、/CASバッファ15、および/WEバッファ16に代えてコントロール信号バッファ132を備え、さらにクロックバッファ131を備える。クロックバッファ131は、外部電源電圧Ext.Vccを受けて動作し、論理回路2からのクロック信号CLKに応答して内部クロック信号int.CLKを発生する。コントロール信号バッファ132は、外部電源電圧Ext.Vccを受けて動作し、論理回路2からのコントロール信号CTLに基づき、内部クロック信号int.CLKに同期した内部コントロール信号int.CTLを発生する。アドレスバッファ17は、外部電源電圧Ext.Vccを受けて動作し、内部コントロール信号int.CTLに応答して、外部アドレス信号EADを行アドレス信号RADとして行デコーダ18に供給したり外部アドレス信号EADを列アドレス信号CADとして列デコーダ20に供給したりする。ライトドライバ23は、内部電源電圧Vcc2を受けて動作し、内部コントロール信号int.CTLに応答して、入出力バッファ22からのデータ信号をメモリセルに書込む。
The
次に、以上のように構成されたシステムLSIの動作について説明する。クロックバッファ131からの内部クロック信号int.CLKのクロックに同期して、行アドレスをストローブするための内部コントロール信号int.CTLがコントロール信号バッファ132において生成される。この内部コントロール信号int.CTLによって行アドレスが取込まれ、対応するワード線が選択される。次の内部クロック信号int.CLKのクロックに同期して、列アドレスをストローブするための内部コントロール信号int.CTLがコントロール信号バッファ132において生成される。この内部コントロール信号int.CTLによって列アドレスが取込まれ、メモリセルのデータが列デコーダ20によって入出力線に読出される。このデータは、内部クロック信号int.CLKに同期して出力される。
Next, the operation of the system LSI configured as described above will be described. The internal clock signal int. Internal control signal int. Strobe for row address synchronization in synchronization with the clock of CLK. A CTL is generated in the
このDRAM1では、センスアンプ25駆動用の内部電源回路21とグローバル入出力線プリチャージ回路24およびライトドライバ23用の内部電源回路12を設けてセンスアンプ25に供給される内部電源Vcc1と、グローバル入出力線プリチャージ回路24およびライトドライバ23に供給される内部電源Vcc2とを切離している。また、アドレスバッファ17、クロックバッファ131、コントロール信号バッファ132などを含む周辺回路は外部電源電圧Ext.Vccにより駆動している。
In this
これにより、グローバル入出力線G−I/Oの充放電時にグローバル入出力線プリチャージ回路24に供給される電源電流およびライトドライバ23の動作時にライトドライバ23に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ25および周辺回路への電源供給線へノイズが伝播することがない。
As a result, the power supply line is supplied by the power supply current supplied to the global input / output line
[実施の形態13]
実施の形態1〜12においては、内部バス幅の拡大に伴ってライトドライバやグローバル入出力線プリチャージ回路における消費電流の増大によって増大するノイズの悪影響が、センスアンプや周辺回路など他の回路へ波及することの防止が主な目的であった。
[Embodiment 13]
In the first to twelfth embodiments, the adverse effect of noise that increases due to an increase in current consumption in the write driver and the global input / output line precharge circuit as the internal bus width is expanded affects other circuits such as sense amplifiers and peripheral circuits. The main purpose was to prevent the spread.
実施の形態13においては、メモリセルアレイ電源すなわちセンスアンプ電源の電圧レベルを下げるために必要な問題点の解決を考える。 In the thirteenth embodiment, a solution to the problem necessary for lowering the voltage level of the memory cell array power supply, that is, the sense amplifier power supply is considered.
図20は、ライトドライバ23の構成を示す図である。実施の形態13においては、ライトドライバ23に供給される電源の電圧レベルを、センスアンプ電源の電圧レベルと同一とする。
FIG. 20 is a diagram illustrating the configuration of the
すなわち、図20におけるライトドライバの駆動電源Vcc−WDの電圧レベルを、実施の形態1〜12における内部電源回路の供給電圧Vcc1と同レベルとする。これにより、グローバル入出力線対G−I/O,/G−I/Oの振幅レベルを低減することができ、イコライズ動作の所要時間短縮による動作の高速化および消費電流の低減を実現することができる。 That is, the voltage level of drive power supply Vcc-WD of the write driver in FIG. 20 is set to the same level as supply voltage Vcc1 of the internal power supply circuit in the first to twelfth embodiments. As a result, the amplitude level of the global input / output line pair GI / O, / GI / O can be reduced, and the operation speed can be increased and the current consumption can be reduced by shortening the time required for the equalization operation. Can do.
これらの効果は、内部バス幅を広くとり一度に大量のデータの授受を行なう混載DRAMにおいて特に顕著である。 These effects are particularly prominent in the embedded DRAM that widens the internal bus width and transfers a large amount of data at a time.
さらにライトドライバ23の駆動電源の電圧レベルをセンスアンプ電源の駆動電源電圧レベルと同一とすることにより、センスアンプ電源の電圧レベルを周辺回路の駆動電源の電圧レベルより下げた場合においても、階層I/O線構造を採用することが可能となる。以下にその理由を詳細に説明する。
Furthermore, by making the voltage level of the drive power supply of the
図21は、センスアンプ電源の電圧レベルを下げた場合に、階層I/O線構造においてローカル入出力線L−I/Oとグローバル入出力線G−I/Oとを接続するための転送ゲート34の構成を示す回路図である。 FIG. 21 shows a transfer gate for connecting the local input / output line LI / O and the global input / output line GI / O in the hierarchical I / O line structure when the voltage level of the sense amplifier power supply is lowered. FIG.
図21を参照して、転送ゲート34は、P型トランジスタ113とN型トランジスタ114とを含む。N型トランジスタ114およびP型トランジスタ113は、サブブロック選択信号SB信号およびその反転信号をゲートに受ける。
Referring to FIG. 21,
図20においては、図31に示される転送ゲートがN型トランジスタのみで構成されていたのに対して、P型トランジスタとN型トランジスタの対によって構成される。これは、センスアンプ電源の電圧レベルの低下に伴って、対応する“H”レベルデータに対応する電圧レベルも低くなるため、“H”レベルデータの書込むときに、N型トランジスタだけで構成された転送ゲートでは、トランジスタのしきい値電圧落ちの影響によって“H”レベルデータに対応する十分な電圧レベルが得られないためである。 In FIG. 20, the transfer gate shown in FIG. 31 is composed of only an N-type transistor, but is composed of a pair of a P-type transistor and an N-type transistor. As the voltage level of the sense amplifier power supply is lowered, the voltage level corresponding to the corresponding “H” level data is also lowered. Therefore, when the “H” level data is written, it is composed of only N-type transistors. This is because the transfer gate cannot obtain a sufficient voltage level corresponding to the “H” level data due to the influence of the threshold voltage drop of the transistor.
そこで、P型トランジスタ113を転送ゲート34に使用するが、ライトドライバの駆動電源の電圧レベルを、従来のようにセンスアンプ電源の電圧よりも高い周辺回路の駆動電源の電圧レベルとした場合に問題が生じる。
Therefore, although the P-
図22は、転送ゲート34に含まれるP型トランジスタ113における問題点を説明するための概念図である。図22には、グローバル入出力線G−I/Oとローカル入出力線L−I/Oとの間に接続されたP型トランジスタ113の構成が示される。
FIG. 22 is a conceptual diagram for explaining problems in the P-
図22を参照して、P型トランジスタ113は、ローカル入出力線L−I/Oと接続されたソース・ドレインの一方134と、グローバル入出力線G−I/Oと接続されたソース・ドレインの他方135とを備える。P型トランジスタ113が“H”レベルのデータを伝達するときに、ドレインおよびソースに接続されるローカル入出力線L−I/Oとグローバル入出力線G−I/Oとに異なった電圧レベルが印加されることとなる。この転送ゲートは各サブブロックごとに設けられるものであるため、メモリマット内のセンスアンプ帯もしくはサブワードドライバ帯といったサブブロックに隣接した領域に設けられることがレイアウト上望ましい。このため、ボディコンタクト136を介してボディ領域132を形成するNウェルに印加される電圧はセンスアンプ電源の電圧レベルVcc1となる。
Referring to FIG. 22, P-
ところが、グローバル入出力線G−I/Oを介してライトドライバ23による書込動作によって、このP型トランジスタ113のP+型であるソース・ドレイン領域にボディ領域を形成するN型ウェルの電圧レベルより高い周辺回路用の電源電圧が印加されると、ソース・ドレイン135とボディ132との間にPN順接合が形成され、電流が流れてしまう。この電流は、無駄な電流消費を引き起こすだけでなく、電流量が増大した場合には、寄生トランジスタによるバイポーラ動作を引き起こし、メモリ不良にまで至る可能性がある。
However, by the write operation by the
ライトドライバ23の電源電圧レベルをセンスアンプ電源の電圧レベルと同一レベルとすることによって、この問題は解決される。
This problem is solved by setting the power supply voltage level of the
図23は、実施の形態13のDRAMのライトドライバ23に含まれるP型トランジスタ58および59の構成を示す図である。
FIG. 23 shows a structure of P-
図23を参照して、実施の形態13においてはライトドライバ23に含まれるP型トランジスタ58および59のソース144に供給される電源の電圧レベルを、周辺回路と共通の電源電圧レベルVcc3とするのではなく、それよりも低いセンスアンプ電源の電圧レベルVcc1と同一とする。
Referring to FIG. 23, in the thirteenth embodiment, the power supply voltage level supplied to
また、一般にライトドライバ23は周辺回路としてメモリセルアレイの外に設計されるため、P型トランジスタ58および59をセンスアンプ電源によって駆動するためには、この領域に設けられる他のP型トランジスタ150と共通のN型ウェルに、P型トランジスタ58および59を設けることができない。すなわち、P型トランジスタ58および59のボディ領域142を、他のトランジスタのボディ領域151から電気的に絶縁することが必要である。
In general, the
ライトドライバ23は、このような構成を有するP型トランジスタ58および59によって“H”レベルのデータの書込を行なうため、ドレイン145に接続されたグローバル入出力線対G−I/O,/G−I/Oの“H”レベルはセンスアンプ用電源の電圧レベルにプルアップされ、ローカル入出力線対L−I/O,/L−I/Oの“H”レベルデータとの間の電圧の差は解消されるため、上述した問題は発生しない。
Since
また、ライトドライバを構成するにあたり、その他の素子であるインバータ111,112、NANDゲート52,53、インバータ50,51を駆動する電源の電圧レベルは、特に限定されない。
In configuring the write driver, the voltage levels of the power sources that drive the
しかし、上記のように、絶縁を行なうためにはN型ウェルを独立して設けることが必要であるため、面積増加というデメリットを生じる。 However, as described above, since it is necessary to provide an N-type well independently in order to perform insulation, there is a disadvantage that the area is increased.
このため、レイアウト的に余裕があるならデータ書込に直接対応するP型トランジスタ58,59だけをセンスアンプ電源で駆動する構成とすればよいが、図21に示されたライトドライバの回路素子全体をメモリセルアレイ電源で駆動すると、レイアウトの面で有利である。
Therefore, if there is a margin in the layout, only the P-
図24は、ライトドライバ23の駆動電源の電圧レベルをセンスアンプ電源の電圧レベルと同一とするためのDRAM内部の供給電源系統を示すブロック図である。
FIG. 24 is a block diagram showing a power supply system in the DRAM for making the voltage level of the drive power supply of the
図24を参照して、内部電源回路11は、メモリセルアレイ13,センスアンプ25とライトドライバ23とに電源電圧が供給する。これにより、ライトドライバ23を駆動する電源電圧レベルを、メモリセルアレイ電源の電圧レベルと同一とすることができる。
Referring to FIG. 24, internal
一方、周辺回路90は、独立した他の内部電源回路61によって電源電圧を供給されている。上述した様に、周辺回路においてはロジック回路部の動作速度向上等の観点より、周辺回路90に供給される電源電圧は、センスアンプ電源の電圧レベルよりも高いものとされる。
On the other hand, the
[実施の形態14]
実施の形態14においては、実施の形態13の構成に加えて、さらに内部バス幅の拡大等によるライトドライバの消費電流の増大に伴って生じる悪影響を抑制するための電源供給系統を考える。
[Embodiment 14]
In the fourteenth embodiment, in addition to the configuration of the thirteenth embodiment, a power supply system for suppressing an adverse effect caused by an increase in current consumption of the write driver due to an expansion of the internal bus width is considered.
図25は、この発明の実施の形態14におけるDRAM内部の供給電源系統を示すブロック図である。図25を参照して、内部電源回路12が図24の構成に加えてさらに設けられる。さらに内部電源回路11の電源ノードと内部電源回路12の電源ノードを接続する配線65を設けることにより、両者の電源ノードの電圧レベルは同一レベルに維持される。これにより、ライトドライバ23はセンスアンプ電源の電圧レベルと同一の電圧レベルによって駆動されることとなる。周辺回路60に対する電源電圧の供給については、図24で説明したとおりであるので説明は繰り返さない。
FIG. 25 is a block diagram showing a power supply system in the DRAM according to the fourteenth embodiment of the present invention. Referring to FIG. 25, internal
図26は、本発明の実施の形態14の別の構成例のDRAM内部の供給電源系統を示す図である。 FIG. 26 is a diagram showing a power supply system in the DRAM of another configuration example according to the fourteenth embodiment of the present invention.
図26を参照して、内部電源回路12は、ライトドライバ23に対して独立な電源として設けられる。一方、基準電圧発生回路67が、内部電源回路11および12の発生する電圧レベルを同レベルとするために新たに備えられる。基準電圧発生回路67は、外部電源電圧Ext.Vccを受けて内部電源回路11と12に共通に与えられる基準電圧Vref.を生成する。内部電源回路11および12は、基準電圧Vref.に基づいて、同一レベルの電圧をメモリセルアレイ13、センスアンプ25およびライトドライバ23に供給する。周辺回路60に対する電源電圧の供給については、図22で説明したとおりであるので説明は繰り返さない。
Referring to FIG. 26, internal
図25、図26において説明した実施の形態14の供給電源系統とすることにより、内部バス幅の拡大等によるライトドライバの消費電流増大に伴って生じるノイズの増大や電源電圧レベルの変動が他の回路に及ぼす悪影響を小さくすることができ、半導体集積回路装置全体の動作を安定的なものとすることができる。 By using the power supply system of the fourteenth embodiment described with reference to FIGS. 25 and 26, the increase in noise caused by the increase in the current consumption of the write driver due to the expansion of the internal bus width, etc. The adverse effect on the circuit can be reduced, and the operation of the entire semiconductor integrated circuit device can be made stable.
実施の形態13および14においては、周辺回路90に対しては独立した内部電源回路61から電源電圧が供給される構成としているが、本願発明は、この様な構成に限定されるものではない。すなわち、周辺回路90が直接外部電源電圧Ext.Vccによって駆動される構成とすることも可能である。
In the thirteenth and fourteenth embodiments, the power supply voltage is supplied from the independent internal
また、最近になって、より高速動作を指向するためにセンスアンプ電源の電圧レベルをタイミングによって切換える方式も提案されているが、本願発明はこのような方式の下でも実現される。上記の方式は、センスアンプ電源の電圧レベルを、データの”H”レベルに対応する第1のS/A電圧レベルと、第1のS/A電圧レベルよりも高い第2のS/A電圧レベルとに切換えることが可能な構成を採用して、データ書込、読出動作後のプリチャージ動作を第2のS/A電圧レベルの供給によって開始し、プリチャージ時間の短縮による動作の高速化を目的とするものである。 Recently, a method of switching the voltage level of the sense amplifier power supply according to timing in order to direct higher-speed operation has been proposed. However, the present invention is also realized under such a method. In the above method, the voltage level of the sense amplifier power supply is set such that the first S / A voltage level corresponding to the “H” level of data and the second S / A voltage higher than the first S / A voltage level. Adopting a configuration that can be switched to a level, the precharge operation after the data write / read operation is started by supplying the second S / A voltage level, and the operation speed is increased by shortening the precharge time. It is intended.
この構成の下では、電源系統を例えば図24の構成として、ライトドライバ12に電源電圧を供給する内部電源回路12に与えられる基準電圧Vref.を、データの”H”レベルに相当する上記第1のS/A電圧レベルとすることによって、本願発明の効果をあわせて享受することができる。 Under this configuration, the power supply system is configured as shown in FIG. 24, for example, and the reference voltage Vref. By using the first S / A voltage level corresponding to the “H” level of data, the effects of the present invention can be enjoyed together.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
11,12,60 内部電源回路、13 メモリセルアレイ、14 行アドレスストローブバッファ、15 列アドレスストローブバッファ、17 アドレスバッファ、18 行デコーダ、20 列デコーダ、23,23a,23b ライトドライバ、24,24a1〜24an,24b1〜24bn グローバル入出力線プリチャージ回路、25,25a1〜25an,25b1〜25bn センスアンプ、32 メモリセル、34a,34b 転送ゲート、58,59,113,150 P型トランジスタ、71〜82 パッド、124,124a1〜124an,124b1〜124bn 入出力線プリチャージ回路、131,141 P型基板、132,142,154 ボディ、134,135,144,145 ソース/ドレイン、133,143 ゲート、136,145 ボディコンタクト、Ext.Vcc 外部電源電圧、Vcc1,Vcc2,Vcc3 内部電源電圧、Ext./RAS 外部行アドレスストローブ信号、/RAS 内部行アドレスストローブ信号、Ext./CAS 外部列アドレスストローブ信号、/CAS 内部列アドレスストローブ信号、Ext./WE 外部ライトイネーブル信号、/WE 内部ライトイネーブル信号、WL ワード線、BL,/BL ビット線対、L−I/O−a,L−I/O−b ローカル入出力線対、G−I/O,G−I/O−a,G−I/O−b グローバル入出力線対、I/O,I/O−a,I/O−b 入出力線対。 11, 12, 60 Internal power supply circuit, 13 memory cell array, 14 row address strobe buffer, 15 column address strobe buffer, 17 address buffer, 18 row decoder, 20 column decoder, 23, 23a, 23b write driver, 24, 24a1-24an 24b1-24bn Global I / O line precharge circuit, 25, 25a1-25an, 25b1-25bn sense amplifier, 32 memory cells, 34a, 34b transfer gate, 58, 59, 113, 150 P-type transistor, 71-82 pad, 124, 124a1-124an, 124b1-124bn I / O line precharge circuit, 131, 141 P-type substrate, 132, 142, 154 body, 134, 135, 144, 145 source / drain, 133, 43 gate, 136,145 body contact, Ext. Vcc external power supply voltage, Vcc1, Vcc2, Vcc3 internal power supply voltage, Ext. / RAS external row address strobe signal, / RAS internal row address strobe signal, Ext. / CAS external column address strobe signal, / CAS internal column address strobe signal, Ext. / WE external write enable signal, / WE internal write enable signal, WL word line, BL, / BL bit line pair, LI / O-a, LI / O-b local I / O line pair, GI / O, GI / Oa, GI / Ob Global I / O line pair, I / O, I / Oa, I / Ob I / Ob pair.
Claims (4)
それぞれ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられ複数のビット線対と、
ローカル入出力線対と、
それぞれ前記複数のビット線対に対応して設けられ、各々が対応するビット線対と前記ローカル入出力線対との間に接続された複数の列選択ゲートと、
グローバル入出力線対と、
前記ローカル入出力線対と前記グローバル入出力線対との間に接続された転送ゲートと、
各々が外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を発生する第1の内部電源手段および第2の内部電源手段と、
各ビット線対に対応して設けられて対応のビット線対に接続され、前記第1の内部電源手段から前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプと、
前記グローバル入出力線対に接続され、第2の内部電源手段から前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルにデータ信号を書込むライトドライバと、
前記第1の内部電源手段の発生電圧と前記第2の内部電源手段の発生電圧とを同一レベルにする電圧平衡手段(65または67)とを備え、
前記転送ゲートは、P型MOSトランジスタを含み、
前記P型MOSトランジスタのソースおよびドレインのうちの一方は前記ローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方は前記グローバル入出力線対の一方と接続され、そのゲートは前記ローカル入出力線対と前記グローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには前記内部電源電圧が印加される、半導体集積回路装置。 A memory cell array having a plurality of memory cells arranged in a plurality of rows and columns;
A plurality of word lines each corresponding to the plurality of rows;
A plurality of bit line pairs provided corresponding to the plurality of columns,
A local I / O line pair;
A plurality of column selection gates each provided corresponding to the plurality of bit line pairs, each connected between the corresponding bit line pair and the local input / output line pair;
A global I / O line pair,
A transfer gate connected between the local input / output line pair and the global input / output line pair;
A first internal power supply unit and the second internal power supply means each of which generates a low have Internal power supply voltage than the external power supply voltage by receiving an external power supply voltage,
Provided corresponding to each bit line pair is connected to a corresponding bit line pair, and operates by receiving a pre-Symbol Internal power supply voltage from said first internal power supply means, it is read from the memory cells in said memory cell array A sense amplifier for amplifying the received data signal;
And connected to said global input and output line pairs, the second operates by receiving a pre-Symbol Internal power supply voltage from the internal power supply unit, the write data signal to the memory cell in the memory cell array write driver,
Voltage balancing means (65 or 67) for making the generated voltage of the first internal power supply means and the generated voltage of the second internal power supply means the same level ;
The transfer gate includes a P-type MOS transistor,
One of the source and drain of the P-type MOS transistor is connected to one of the local input / output line pairs, the other of the source and drain is connected to one of the global input / output line pairs, and the gate thereof is It said receiving a selection signal associating the local input and output line to said global input and output line pairs, the the well beneath the gate Ru is applied the internal power supply voltage, the semiconductor integrated circuit device.
前記第1の内部電源手段の出力ノードと前記第2の内部電源手段の出力ノードとを接続する電源配線(65)を含む、請求項1に記載の半導体集積回路装置。 The voltage balancing means (65 or 67)
2. The semiconductor integrated circuit device according to claim 1, further comprising a power supply wiring (65) for connecting an output node of the first internal power supply means and an output node of the second internal power supply means.
前記外部電源電圧を受けて前記内部電源電圧に対応する基準電圧信号を生成する基準電圧生成手段(67)と、
前記基準電圧信号を前記第1および第2の内部電源手段に伝達する信号配線とを含む、請求項1に記載の半導体集積回路装置。 The voltage balancing means (65 or 67)
A reference voltage generating means (67) for receiving the external power supply voltage and generating a reference voltage signal corresponding to the internal power supply voltage;
And a signal line for transmitting the reference voltage signal to said first and second internal power supply means, a semiconductor integrated circuit device according to claim 1.
それぞれ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット線対と、
ローカル入出力線対と、
それぞれ前記複数のビット線対に対応して設けられ、各々が対応するビット線対と前記ローカル入出力線対との間に接続された複数の列選択ゲートと、
グローバル入出力線対と、
前記ローカル入出力線対と前記グローバル入出力線対との間に接続された転送ゲートと、
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を発生する内部電源手段と、
各ビット線対に対応して設けられて対応のビット線対に接続され、前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプと、
前記グローバル入出力線対に接続され、前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルにデータ信号を書込むライトドライバとを備え、
前記転送ゲートは、P型MOSトランジスタを含み、
前記P型MOSトランジスタのソースおよびドレインのうちの一方は前記ローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方は前記グローバル入出力線対の一方と接続され、そのゲートは前記ローカル入出力線対と前記グローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには前記内部電源電圧が印加される、半導体集積回路装置。 A memory cell array having a plurality of memory cells arranged in a plurality of rows and columns;
A plurality of word lines each corresponding to the plurality of rows;
A plurality of bit line pairs provided corresponding to the plurality of columns,
A local I / O line pair;
A plurality of column selection gates each provided corresponding to the plurality of bit line pairs, each connected between the corresponding bit line pair and the local input / output line pair;
A global I / O line pair,
A transfer gate connected between the local input / output line pair and the global input / output line pair;
Internal power supply means for receiving an external power supply voltage and generating an internal power supply voltage lower than the external power supply voltage;
A sense amplifier provided corresponding to each bit line pair, connected to the corresponding bit line pair, operating in response to the internal power supply voltage, and amplifying a data signal read from a memory cell in the memory cell array;
A write driver connected to the global input / output line pair, operating in response to the internal power supply voltage, and writing a data signal to a memory cell in the memory cell array ;
The transfer gate includes a P-type MOS transistor,
One of the source and drain of the P-type MOS transistor is connected to one of the local input / output line pairs, the other of the source and drain is connected to one of the global input / output line pairs, and the gate thereof is It said receiving a selection signal associating the local input and output line to said global input and output line pairs, the the well beneath the gate Ru is applied the internal power supply voltage, the semiconductor integrated circuit device.
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