JP4803829B2

JP4803829B2 - Bit counting method and bit counting circuit

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Publication number: JP4803829B2
Application number: JP2007161628A
Authority: JP
Inventors: 晶子大輝; 禎之安田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2011-10-26
Anticipated expiration: 2027-06-19
Also published as: JP2009003556A

Description

本発明は、並列ｎビットの各ビットの内に１があるとき、それが０ビット目から数えて何個目の１であるかを示す値（ビットカウント結果）を出力するビットカウント方法およびビットカウント回路に関するものである。 The present invention relates to a bit count method and a bit for outputting a value (bit count result) indicating the number of 1s counted from the 0th bit when 1 is present in each of parallel n bits. The present invention relates to a count circuit.

図８に従来の間引き処理回路５０の構成を示す。この間引き処理回路５０は、順番付けされたｎ個（図８はｎ＝４の場合）のデータ入力端子５１と、順番付けされたｎ個のデータ出力端子５２と、ｎ個の制御入力端子５３を有する。そして、制御入力端子５３への通過指示がある入力データのみを、データ入力端子５１の並び順を保持したまま、データ出力端子５２の並びの順番の前（図８で左側）に詰めて出力する。 FIG. 8 shows a configuration of a conventional thinning processing circuit 50. This thinning processing circuit 50 includes n numbered data input terminals 51 (in the case of n = 4 in FIG. 8), n numbered data output terminals 52, and n number of control input terminals 53. Have Then, only the input data for which there is an instruction to pass to the control input terminal 53 is output while being packed in front of the arrangement order of the data output terminals 52 (left side in FIG. 8) while maintaining the arrangement order of the data input terminals 51. .

この間引き処理回路５０は、スイッチ部６０とスイッチ制御部７０で構成される。スイッチ部６０は、データ入力端子５１の各端子に接続されるｎ個の入力線６１、データ出力端子５２の各端子に接続されるｎ個の出力線６２、およびｎ個の入力線６１とｎ個の出力線６２との各交叉部分で入力線６１と出力線６２との接続／接続断を行うｎ×ｎ個のクロスポイント６３で構成される。 The thinning processing circuit 50 includes a switch unit 60 and a switch control unit 70. The switch unit 60 includes n input lines 61 connected to each terminal of the data input terminal 51, n output lines 62 connected to each terminal of the data output terminal 52, and n input lines 61 and n. It is composed of n × n cross points 63 for connecting / disconnecting the input line 61 and the output line 62 at each intersection with the output lines 62.

また、スイッチ制御部７０は、ｎ個の制御入力端子５３に入力する通過指示信号ＥＮ［ｉ］（ｉ＝０〜ｎ−１）に応じて、出力信号ＯＵＴ［ｉ］を出力するビットカウント回路７１と、その出力信号ＯＵＴ［ｉ］を０パディング（ＭＳＢ側に０を詰めてビット数を調整する）する０パディング回路７２からなり、この０パディング回路７２からスイッチ部６０の各クロスポイント６３の接続／接続断を指示するスイッチ制御信号ＳＷ［ｉ］［ｊ］（ｉ，ｊ＝０〜ｎ−１）を出力する。 The switch controller 70 also outputs a bit count circuit that outputs an output signal OUT [i] in response to a passage instruction signal EN [i] (i = 0 to n−1) input to n control input terminals 53. 71 and the 0 padding circuit 72 for padding the output signal OUT [i] with 0 padding (the MSB side is padded with 0 to adjust the number of bits). A switch control signal SW [i] [j] (i, j = 0 to n−1) for instructing connection / disconnection is output.

入力データＤＩＮ［ｉ］は、入力データ線５１のｉ番目から入力線６１を介してスイッチ部６０に入力し、通過指示信号ＥＮ［ｉ］は、制御入力端子５３のｉ番目からスイッチ制御部７０に入力する。図８では、ｎ＝４であるので、通過指示信号ＥＮ［ｉ］は、たとえば、次の通りである。 The input data DIN [i] is input to the switch unit 60 from the i-th input data line 51 via the input line 61, and the passage instruction signal EN [i] is input from the i-th control input terminal 53 to the switch control unit 70. To enter. In FIG. 8, since n = 4, the passage instruction signal EN [i] is, for example, as follows.

ＥＮ［０］＝１
ＥＮ［１］＝１
ＥＮ［２］＝０
ＥＮ［３］＝１ EN [0] = 1
EN [1] = 1
EN [2] = 0
EN [3] = 1

スイッチ制御部７０のビットカウント回路７１を構成する場合、従来では、例えば、ｎ＝４の場合は、図９に示すように、ポピュレーションカウント回路７１１〜７１３が利用される。ポピュレーションカウント回路７１１は、ＥＮ［０］とＥＮ［１］の１の和を計算し、ポピュレーションカウント回路７１２は、ＥＮ［０］とＥＮ［１］とＥＮ［２］の１の和を計算し、ポピュレーションカウント回路７１３は、ＥＮ［０］とＥＮ［１］とＥＮ［２］とＥＮ［３］の１の和を計算する。 When configuring the bit count circuit 71 of the switch control unit 70, conventionally, for example, when n = 4, population count circuits 711 to 713 are used as shown in FIG. The population count circuit 711 calculates the sum of 1 of EN [0] and EN [1], and the population count circuit 712 calculates the sum of 1 of EN [0], EN [1], and EN [2]. Then, the population count circuit 713 calculates the sum of 1 of EN [0], EN [1], EN [2], and EN [3].

そして、ポピュレーションカウント結果Ｐ［ｉ］は、次のように２進数（例では最大３ビット）で表される。｛｝内の数字は、左側がＬＳＢ、右側ＭＳＢである。
Ｐ［０］＝１
Ｐ［１〕＝｛０，１｝
Ｐ［２］＝｛０，１｝
Ｐ［３］＝｛１，１，０｝
このように、Ｐ［０］は１０進数の１、Ｐ［１〕は１０進数の２、Ｐ［２］は１０進数の２、Ｐ［３］は１０進数の３を示す。 The population count result P [i] is expressed by a binary number (up to 3 bits in the example) as follows. The numbers in {} are LSB on the left side and MSB on the right side.
P [0] = 1
P [1] = {0, 1}
P [2] = {0, 1}
P [3] = {1,1,0}
Thus, P [0] is a decimal number 1, P [1] is a decimal number 2, P [2] is a decimal number 2, and P [3] is a decimal number 3.

ポピュレーションカウント結果Ｐ［ｉ］の２進数は、次段の２進数→ビットフラグ変換回路７１４〜７１５でビットフラグ変換され、その変換結果がセレクタ７１６〜７１８でＥＮ［ｉ］の値に応じて選択され、ビットカウント結果ＯＵＴ［ｉ］となる。ここで、「ビットフラグ」とは、ビット列中の最大１ビットが１で他のビットは全て０であり、１のフラグがたっているビットの位置によって数値を表現することを意味する。たとえば、｛０，０，０，０｝は「０」、｛１，０，０，０｝は「１」、｛０，１，０，０｝は「２」、｛０，０，１，０｝は「３」、｛０，０，０，１｝は「４」を表す。セレクタ７１６〜７１８では、ＥＮ［ｉ］＝１のときはビットフラグ変換結果が選択され、０のときは０が選択される。そして、このＯＵＴ［ｉ］が０パディング回路７２で０パディングされて、ｎ（＝４）ビットに揃えられる。０パディング回路７２の出力がスイッチ制御信号ＳＷ［ｉ］［ｊ］となる。 The binary number of the population count result P [i] is subjected to bit flag conversion by the next stage binary number → bit flag conversion circuits 714 to 715, and the conversion result is selected by the selectors 716 to 718 according to the value of EN [i]. The bit count result OUT [i] is selected. Here, the “bit flag” means that a maximum of 1 bit in a bit string is 1 and all other bits are 0, and a numerical value is expressed by the position of the bit set by the 1 flag. For example, {0, 0, 0, 0} is “0”, {1, 0, 0, 0} is “1”, {0, 1, 0, 0} is “2”, {0, 0, 1 , 0} represents “3”, and {0, 0, 0, 1} represents “4”. In the selectors 716 to 718, the bit flag conversion result is selected when EN [i] = 1, and 0 is selected when 0. This OUT [i] is zero-padded by the zero-padding circuit 72 and aligned with n (= 4) bits. The output of the 0 padding circuit 72 becomes the switch control signal SW [i] [j].

たとえば、図８の例では、ＳＷ［ｉ］は、ビットカウント結果ＯＵＴ［ｉ］のＭＳＢ側（右側）に０を付加して、
ＯＵＴ［０］＝１ →ＳＷ［０］＝｛１，０，０，０｝
ＯＵＴ［１］＝｛０，１｝ →ＳＷ［１］＝｛０，１，０，０｝
ＯＵＴ［２］＝｛０，０，０｝ →ＳＷ［２］＝｛０，０，０，０｝
ＯＵＴ［３］＝｛０，０，１，０｝ →ＳＷ［３］＝｛０，０，１，０｝
となる。図１０に図９のビットカウント回路７１で行われる処理のフローチャートを示した。ポピュレーションカウント回路に関しては、非特許文献１，２に記載がある。 For example, in the example of FIG. 8, SW [i] adds 0 to the MSB side (right side) of the bit count result OUT [i]
OUT [0] = 1 → SW [0] = {1, 0, 0, 0}
OUT [1] = {0, 1} → SW [1] = {0, 1, 0, 0}
OUT [2] = {0,0,0} → SW [2] = {0,0,0,0}
OUT [3] = {0,0,1,0} → SW [3] = {0,0,1,0}
It becomes. FIG. 10 shows a flowchart of processing performed by the bit count circuit 71 of FIG. The population counting circuit is described in Non-Patent Documents 1 and 2.

以上から、スイッチ信号ＳＷ［ｉ］［ｊ］によってスイッチ部６０が制御される。すなわち、ＥＮ［ｉ］＝０に対応する入力データＤＩＮ［ｉ］は間引かれてスイッチ部６０から出力せず、通過指示信号ＥＮ［ｉ］＝１に対応する入力データＤＩＮ［ｉ］はスイッチ部６０を通過して、出力データＤＯＵＴ［ｉ］となる。図８の回路では、
ＤＯＵＴ［０］＝ＤＩＮ［０］
ＤＯＵＴ［１］＝ＤＩＮ［１］
ＤＯＵＴ［２］＝ＤＩＮ［３］
ＤＯＵＴ［３］＝無効
となる。 From the above, the switch unit 60 is controlled by the switch signal SW [i] [j]. That is, the input data DIN [i] corresponding to EN [i] = 0 is thinned out and not output from the switch unit 60, and the input data DIN [i] corresponding to the passage instruction signal EN [i] = 1 is switched. It passes through the unit 60 and becomes output data DOUT [i]. In the circuit of FIG.
DOUT [0] = DIN [0]
DOUT [1] = DIN [1]
DOUT [2] = DIN [3]
DOUT [3] = invalid.

佐藤他著、「５４ビット規則化ワラストリー乗算器」、情報処理学会研究報告（計算機アーキテクチャー９４−４）、社団法人情報処理学会、情処研報ｖｏ１．９２．Ｎｏ．４８、１９９２年６月１２日、ｐ２５〜３１。Sato et al., “54-bit regularized wallistry multiplier”, Research report of Information Processing Society of Japan (Computer Architecture 94-4), Information Processing Society of Japan, Information Processing Research Report, vo 1.92. No. 48, June 12, 1992, p25-31. 鈴木著、「高速な数値演算回路の設計を考える第３回」、Design Wave Magazine、2002年8月号、ＣＱ出版、１２７−１２８頁。Suzuki, “Thinking about Designing High-Speed Numerical Computation Circuits, Part 3”, Design Wave Magazine, August 2002, CQ Publishing, 127-128.

ところが、従来のスイッチ制御部７０のビットカウント回路７１は、ポピュレーションカウント回路を用いるので、次の問題点がある。まず、ポピュレーションカウント結果Ｐ［ｉ］をスイッチ制御信号として使用するには、２進数→ビットフラグ変換回路が必要である。また、通過指示信号ＥＮ［ｉ］＝０の場合、ＯＵＴ［ｉ］＝｛０，０，０，・・・，０｝を選択するセレクタが必要である。さらに、各通過指示信号ＥＮ［ｉ］について、先頭からの１の累算結果をビットフラグとして出力するには、ポピュレーションカウント回路、２進数→ビットフラグ変換回路、セレクタが、通過指示信号ＥＮの個数に応じて必要となり、通過指示信号のビット数ｎが大きくなると、スイッチ制御部７０のゲート数が急激に大きくなる。さらに、通過指示信号ＥＮのビット数ｎの拡張に対して、ポピュレーションカウント回路の構成に規則性（スケーラビリテイ）が乏しく、設計が容易でない。 However, since the bit count circuit 71 of the conventional switch control unit 70 uses a population count circuit, it has the following problems. First, in order to use the population count result P [i] as a switch control signal, a binary number → bit flag conversion circuit is required. Further, when the passage instruction signal EN [i] = 0, a selector for selecting OUT [i] = {0, 0, 0,..., 0} is necessary. Further, for each passing instruction signal EN [i], in order to output the accumulation result of 1 from the head as a bit flag, the population count circuit, binary number → bit flag converting circuit, selector selects the passing instruction signal EN. The number of gates of the switch control unit 70 increases rapidly as the number of bits n of the passage instruction signal increases. Furthermore, with respect to the expansion of the number of bits n of the passage instruction signal EN, the configuration of the population count circuit is not regular (scalability), and the design is not easy.

本発明の目的は、ポピュレーションカウント回路や２進数→ビットフラグ変換回路を用いることなく、通常の論理素子を規則的に組み合わせて、ＥＮ［ｉ］からビットカウント結果ＯＵＴ［ｉ］を生成できるようにし、回路のゲート規模低減、低消費電力化、容易な設計を可能にしたビットカウント回路を提供することである。 An object of the present invention is to generate a bit count result OUT [i] from EN [i] by regularly combining ordinary logic elements without using a population count circuit or a binary number → bit flag conversion circuit. And providing a bit count circuit capable of reducing the gate scale of the circuit, reducing power consumption, and designing easily.

上記目的を達成するために、請求項１にかかる発明のビットカウント方法は、並列ｎビットの信号ＥＮを入力し、ｉビット目（ｉ＝０，・・・，ｎ−１）の信号ＥＮ［ｉ］について、信号ＥＮ［ｉ］＝０のときは０のみで表され、信号ＥＮ［ｉ］＝１のときは当該１のビットの位置が表わされるビットカウント結果ＯＵＴ［ｉ］を求めるとき、信号ＥＮ［０］では、信号ＥＮ［０］＝０のときは０、信号ＥＮ［０］＝１のときは１のビットカウント結果ＯＵＴ［０］を出力するとともに、１の累算結果ＳＵＭ［０］を出力し、信号ＥＮ［ｉ］（ｉ≧１）では、信号ＥＮ［０］〜ＥＮ［ｉ−１］の１の累算結果ＳＵＭ［ｉ−１］と前記ＥＮ［ｉ］とを用いて、信号ＥＮ［ｉ］＝０のときは全ビット０のビットカウント結果ＯＵＴ［ｉ］を出力するとともに、累算結果ＳＵＭ［ｉ］として前記累算結果ＳＵＭ［ｉ−１］を出力し、信号ＥＮ［ｉ］＝１のときはビットカウント結果ＯＵＴ［ｉ］として前記累算結果ＳＵＭ［ｉ−１］を出力するとともに、累算結果ＳＵＭ［ｉ］として前記累算結果ＳＵＭ［ｉ−１］の値を１ビットをずらして出力することを特徴とする。
請求項２にかかるビットカウンタ方法は、並列ｎビットの信号ＥＮを入力し、ｉビット目（ｉ＝０，・・・，ｎ−１）の信号ＥＮ［ｉ］について、信号ＥＮ［ｉ］＝０のときは０のみで表され、信号ＥＮ［ｉ］＝１のときは当該１のビットの位置が表わされるビットカウント結果ＯＵＴ［ｉ］を求めるとき、信号ＥＮ［０］に対応して、ビットカウント結果ＯＵＴ［０］として、信号ＥＮ［０］のビット値を１ビットでそのまま出力するとともに、累算結果ＳＵＭ［０］として、信号ＥＮ［０］のビット値の反転値と信号ＥＮ［０］のビット値とからなる合計２ビットを出力し、信号ＥＮ［ｉ］（ｉ≧１）に対応して、ビットカウント結果ＯＵＴ［ｉ］として、前段の累算結果ＳＵＭ［ｉ−１］と信号ＥＮ［ｉ］との論理積で求めた値を合計ｉ＋１ビットで出力するとともに、累算結果ＳＵＭ［ｉ］として、０ビット目を信号ＥＮ［ｉ］の反転値と累算結果ＳＵＭ［ｉ−１］の０ビット目との論理積で求め、１〜ｉビット目を信号ＥＮ［ｉ］の反転値と累算結果ＳＵＭ［ｉ−１］の１〜ｉビット目との論理積で求めた値と前記ビットカウント結果ＯＵＴ［ｉ］の０〜ｉ−１ビット目の値との論理和とし、ｉ＋１ビット目をビットカウント結果ＯＵＴ［ｉ］のｉビットとして、合計ｉ＋２ビットを出力する、ことを特徴とする。
請求項３にかかる発明は、請求項２に記載のビットカウント方法において、前記信号ＥＮ［ｉ］（ｉ≧１）に対応する処理を、ビットカウント結果ＯＵＴ［ｉ］として、累算結果ＳＵＭ［ｉ−１］と信号ＥＮ［ｉ］との否定論理積で求めた値を反転して求めた値を合計ｉ＋１ビットで出力するとともに、累算結果ＳＵＭ［ｉ］として、０ビット目を前記入力信号ＥＮ［ｉ］の反転値と累算結果ＳＵＭ［ｉ−１］の０ビット目との否定論理積で求めた値を反転して求め、１〜ｉビット目を信号ＥＮ［ｉ］の反転値と記累算結果ＳＵＭ［ｉ−１］の１〜ｉビット目との否定論理積で求めた値とビットカウント結果ＯＵＴ［ｉ］の０〜ｉ−１ビット目の値との否定論理積で求め、ｉ＋１ビット目をビットカウント結果ＯＵＴ［ｉ］のｉビットとして、合計ｉ＋２ビットを出力する処理、に置き換えたことを特徴とする。
請求項４にかかる発明のビットカウント回路は、並列ｎビットの信号ＥＮを入力し、ｉビット目（ｉ＝０，・・・，ｎ−１）の信号ＥＮ［ｉ］について、信号ＥＮ［ｉ］＝０のときは０のみで表され、信号ＥＮ［ｉ］＝１のときは当該１のビット位置が表わされるビットカウント結果ＯＵＴ［ｉ］を求めるビットカウント回路であって、信号ＥＮ［１］を入力する第０ビット用演算部と、信号ＥＮ［ｉ］（ｉ≧１）を入力する第ｉビット用演算部を備え、前記第０ビット用演算部は、信号ＥＮ［０］を入力して、信号ＥＮ［０］のビット値をそのままビットカウント結果ＯＵＴ［０］として出力する経路と、信号ＥＮ［０］のビット値を第１反転回路で反転させ累算結果ＳＵＭ［０］［０］として出力する経路と、信号ＥＮ［０］のビット値をそのまま累算結果ＳＵＭ［０］［１］として出力する経路とを有し、前記第ｉビット用演算部は、前段の累算結果ＳＵＭ［ｉ−１］と信号ＥＮ［ｉ］との論理積を求めビットカウント結果ＯＵＴ［ｉ］をｉ＋１ビットで出力するｉ＋１個の第１アンド回路と、信号ＥＮ［ｉ］を反転する第２反転回路と、該第２反転回路の出力信号と累算結果ＳＵＭ［ｉ−１］の０ビット目との論理積を求め累算結果ＳＵＭ［ｉ］の０ビット目を出力する１個の第２アンド回路と、前記第２の反転回路３１ｉ−２の出力と累算結果ＳＵＭ［ｉ］の１〜ｉビット目との論理積を求めるｉ個の第３アンド回路と、該ｉ個の第３アンド回路の出力とビットカウント結果ＯＵＴ［ｉ］の０〜ｉ−１ビット目との論理和を求めて累算結果ＳＵＭ［ｉ］の１〜ｉビット目を出力するｉ個のオア回路と、ビットカウント結果ＯＵＴ［ｉ］のｉビット目を累算結果ＳＵＭ［ｉ］の１＋ｉビット目として出力する経路とを有する、ことを特徴とする。
請求項５にかかる発明は、請求項４に記載のビットカウント回路おいて、前記第ｉビット用演算部を、累算結果ＳＵＭ［ｉ−１］と信号ＥＮ［ｉ］との否定論理積を求めるｉ＋１個の第１ナンド回路と、該第１ナンド回路の各出力を反転させｉ＋１ビットのビットカウント結果ＯＵＴ［ｉ］を出力するｉ＋１個の第３反転回路と、信号ＥＮ［ｉ］の反転値を求める１個の第４反転回路と、累算結果ＳＵＭ［ｉ−１］の０ビット目と前記第４反転回路の出力との否定論理積を求める１個の第２ナンド回路と、該第２ナンド回路の出力を反転させて累算結果ＳＵＭ［ｉ］の０ビット目を出力する１個の第５反転回路と、累算結果ＳＵＭ［ｉ−１］の１〜ｉビット目と前記第４反転回路の出力との否定論理積を求めるｉ個の第２ナンド回路と、該第２ナンド回路の各出力と前記第１ナンド回路の各出力との否定論理積を求めて累算結果ＳＵＭ［ｉ］の１〜ｉビット目を出力するｉ個の第４ナンド回路と、ビットカウント信号ＯＵＴ［ｉ］のｉビット目を記累算結果ＳＵＭ［ｉ］のｉ＋１ビット目として出力する経路とを有する回路、と置き換えたことを特徴とする。 In order to achieve the above object, a bit counting method according to a first aspect of the present invention receives a parallel n-bit signal EN and inputs an i-th bit (i = 0,..., N−1) signal EN [ For i], when the signal EN [i] = 0, it is represented by only 0, and when the signal EN [i] = 1, the bit count result OUT [i] representing the position of the 1 bit is obtained. The signal EN [0] outputs a bit count result OUT [0] of 0 when the signal EN [0] = 0, and 1 when the signal EN [0] = 1, and at the same time the accumulated result SUM [1 of 1 0] is output, and the signal EN [i] (i ≧ 1) outputs the accumulated result SUM [i−1] of 1 of the signals EN [0] to EN [i−1] and the EN [i]. When the signal EN [i] = 0, the bit count result OUT [i] of all bits 0 is output. At the same time, the accumulated result SUM [i−1] is output as the accumulated result SUM [i]. When the signal EN [i] = 1, the accumulated result SUM [i− 1], and the value of the accumulation result SUM [i-1] is output by shifting one bit as the accumulation result SUM [i].
In the bit counter method according to claim 2, a parallel n-bit signal EN is inputted, and the signal EN [i] = i-th signal EN [i] of the i-th bit (i = 0,..., N−1). When 0, it is represented by only 0, and when the signal EN [i] = 1, when obtaining the bit count result OUT [i] representing the position of the 1 bit, corresponding to the signal EN [0], As the bit count result OUT [0], the bit value of the signal EN [0] is output as it is as one bit, and as the accumulation result SUM [0], the inverted value of the bit value of the signal EN [0] and the signal EN [ 0] in total, 2 bits are output, and corresponding to the signal EN [i] (i ≧ 1), as the bit count result OUT [i], the previous accumulated result SUM [i−1] And the value obtained by the logical product of the signal EN [i] In addition to outputting with +1 bit, the accumulation result SUM [i] is obtained as the logical product of the 0th bit by the inverted value of the signal EN [i] and the 0th bit of the accumulation result SUM [i−1]. The value obtained by the logical product of the inverted value of the signal EN [i] and the 1st to ith bits of the accumulation result SUM [i−1] and the bit count result OUT [i] of 0 to i. A total of i + 2 bits is output with the logical sum of the value of the -1 bit and the i + 1 bit as the i bit of the bit count result OUT [i].
According to a third aspect of the present invention, in the bit counting method according to the second aspect, the processing corresponding to the signal EN [i] (i ≧ 1) is set as the bit count result OUT [i], and the accumulated result SUM [ i-1] and the signal EN [i] obtained by inverting the value obtained by the negative logical product and outputting the obtained value as a total i + 1 bits, and the 0th bit as the accumulated result SUM [i] Obtained by inverting the value obtained by the negative logical product of the inverted value of the signal EN [i] and the 0th bit of the accumulated result SUM [i-1], and inverting the signal EN [i] at the 1st to ith bits. The value obtained by the negative logical product of the value and the first to i-th bits of the accumulated result SUM [i-1] and the negative logical product of the 0-i-1th bit value of the bit count result OUT [i]. As the i bit of the bit count result OUT [i]. Wherein the replacing processing, which outputs the sum i + 2 bits.
The bit count circuit according to a fourth aspect of the present invention receives a parallel n-bit signal EN, and the signal EN [i] for the signal EN [i] of the i-th bit (i = 0,..., N−1). ] Is represented by only 0 when 0, and when the signal EN [i] = 1, it is a bit count circuit for obtaining a bit count result OUT [i] representing the bit position of the 1; ] And a 0th bit operation unit for receiving a signal EN [i] (i ≧ 1), and the 0th bit operation unit receives a signal EN [0]. Then, the bit value of the signal EN [0] is directly output as the bit count result OUT [0], and the bit value of the signal EN [0] is inverted by the first inverting circuit, and the accumulated result SUM [0] [ 0] and the bit value of the signal EN [0] And the i-th bit operation unit outputs a logical product of the previous stage accumulation result SUM [i−1] and the signal EN [i]. I + 1 first AND circuits that output bit count result OUT [i] with i + 1 bits, a second inversion circuit that inverts signal EN [i], an output signal of the second inversion circuit, and an accumulation result One second AND circuit that obtains a logical product with the 0th bit of SUM [i−1] and outputs the 0th bit of the accumulation result SUM [i], and the output of the second inverting circuit 31i-2 And i-th third AND circuit for obtaining the logical product of the accumulated result SUM [i] and the 1st to i-th bits, and the output of the i third-and-circuit and the bit count result OUT [i] 0 to 0 The 1st to i-th bits of the accumulation result SUM [i] by calculating the logical sum with the (i-1) th bit It has a i-number of OR circuit for outputting, and a path for outputting the i-th bit of the bit count result OUT [i] as 1 + i bit of the accumulation result SUM [i], characterized in that.
According to a fifth aspect of the present invention, in the bit count circuit according to the fourth aspect of the present invention, the i-th bit arithmetic unit performs a negative logical product of the accumulation result SUM [i−1] and the signal EN [i]. I + 1 first NAND circuits to be obtained, i + 1 third inversion circuits that invert the outputs of the first NAND circuits and output an i + 1 bit count result OUT [i], and inversion of the signal EN [i] One fourth inversion circuit for obtaining a value, one second NAND circuit for obtaining a negative logical product of the 0th bit of the accumulation result SUM [i−1] and the output of the fourth inversion circuit, One fifth inverting circuit that inverts the output of the second NAND circuit and outputs the 0th bit of the accumulated result SUM [i], the 1st to ith bits of the accumulated result SUM [i−1], and the above-mentioned I second NAND circuits for obtaining a negative logical product with the output of the fourth inverting circuit; I fourth NAND circuits for obtaining a negative logical product of each output of the NAND circuit and each output of the first NAND circuit and outputting the first to i-th bits of the accumulation result SUM [i], and a bit count signal A circuit having a path for outputting the i-th bit of OUT [i] as the i + 1-th bit of the accumulated result SUM [i] is replaced.

本発明のビットカウント方法およびそのビットカウント回路によれば、ビットカウント結果ＯＵＴ［ｉ］がビットフラグの形で直接出力され、かつ、信号ＥＮ［ｉ］＝０に対しては全ビット０のビットカウント結果が直接出力されるので、２進数→ビットフラグ変換やセレクタが不要となる。また、信号ＥＮ［ｉ］のビット数が増えても、ゲート数が急激に大きくなることはない。よって、回路のゲート規模低減、低消費電力化が可能になる。さらに、ＥＮのビット数が増えても、同様の規則で拡張する設計方法で容易にビットカウント結果を得ることができる。 According to the bit count method and the bit count circuit of the present invention, the bit count result OUT [i] is directly output in the form of a bit flag, and all bits are 0 bits for the signal EN [i] = 0. Since the count result is directly output, binary number → bit flag conversion and selector are not required. Even if the number of bits of the signal EN [i] increases, the number of gates does not increase rapidly. Therefore, the circuit scale can be reduced and the power consumption can be reduced. Furthermore, even if the number of bits of EN increases, a bit count result can be easily obtained by a design method that is extended according to the same rule.

＜第１の実施例＞
図１に本実施例の間引き処理回路１０の構成を示す。この間引き処理回路１０は、順番付けされたｎ個（図１はｎ＝４の場合）のデータ入力端子１１と、順番付けされたｎ個のデータ出力端子１２と、ｎ個の制御入力端子１３を有する。そして、制御入力端子１３への通過指示がある入力データのみを、データ入力端子１１の並び順を保持したまま、データ出力端子１２の並びの順番の前（左側）に詰めて出力する。 <First embodiment>
FIG. 1 shows the configuration of the thinning processing circuit 10 of this embodiment. This thinning processing circuit 10 includes n ordered data input terminals 11 (in the case of n = 4 in FIG. 1), n ordered data output terminals 12, and n control input terminals 13. Have Then, only the input data for which there is an instruction to pass to the control input terminal 13 is output before being arranged (left side) before the arrangement order of the data output terminals 12 while maintaining the arrangement order of the data input terminals 11.

この間引き処理回路１０は、スイッチ部２０とスイッチ制御部３０で構成される。スイッチ部２０は、データ入力端子１１の各端子に接続されるｎ個の入力線２１、データ出力端子１２の各端子に接続されるｎ個の出力線２２、およびｎ個の入力線２１とｎ個の出力線２２との各交叉部分で入力線２１と出力線２２との接続／接続断を行うｎ×ｎ個のクロスポイント２３で構成される。 The thinning processing circuit 10 includes a switch unit 20 and a switch control unit 30. The switch unit 20 includes n input lines 21 connected to each terminal of the data input terminal 11, n output lines 22 connected to each terminal of the data output terminal 12, and n input lines 21 and n. It is composed of n × n cross points 23 for connecting / disconnecting the input line 21 and the output line 22 at each intersection with the output lines 22.

また、スイッチ制御部３０は、ｎ個の制御入力端子１３に入力する通過指示信号ＥＮ［ｉ］（ｉ＝０〜ｎ−１）に応じて、ビットカウント結果ＯＵＴ［ｉ］を出力するビットカウント回路３１と、そのビットカウント結果ＯＵＴ［ｉ］を０バディング（ＭＳＢ側に０を詰めてビット数を調整する）する０パディング回路３２からなり、この０パディング回路３２からスイッチ部２０の各クロスポイント２３の接続／接続断を指示するスイッチ制御信号ＳＷ［ｉ］［ｊ］（ｉ，ｊ＝０〜ｎ−１）が出力する。 Further, the switch control unit 30 outputs a bit count result OUT [i] in response to the passage instruction signal EN [i] (i = 0 to n−1) input to the n control input terminals 13. The circuit 31 and a 0 padding circuit 32 for padding the bit count result OUT [i] with 0 padding (adjusting the number of bits by padding 0 on the MSB side). The switch control signal SW [i] [j] (i, j = 0 to n−1) instructing the connection / disconnection of 23 is output.

入力データＤＩＮ［ｉ］は、入力データ線１１のｉ番目から入力線２１を介してスイッチ部２０に入力し、通過指示信号ＥＮ［ｉ］は、制御入力端子１３のｉ番目からスイッチ制御部３０のビットカウント回路３１に入力する。図１は次の場合を示す。
ＥＮ［０］＝１
ＥＮ［１］＝１
ＥＮ［２］＝０
ＥＮ［３］＝１ The input data DIN [i] is input from the i-th input data line 11 to the switch unit 20 via the input line 21, and the passage instruction signal EN [i] is input from the i-th control input terminal 13 to the switch control unit 30. To the bit count circuit 31. FIG. 1 shows the following case.
EN [0] = 1
EN [1] = 1
EN [2] = 0
EN [3] = 1

スイッチ制御信号ＳＷ［ｉ］［ｊ］は、ｎ行ｎ列の２次元配列で、その各々の値は０又は１であり、スイッチ制御部３０から出力してスイッチ部２０に入力する。スイッチ制御信号ＳＷ［ｉ］［ｊ］のｉ行ｊ列は、クロスポイントスイッチ２３のｉ行ｊ列の接続／接続断を指示する。０のとき接続断、１のとき接続である。 The switch control signal SW [i] [j] is a two-dimensional array of n rows and n columns, and each value is 0 or 1, and is output from the switch control unit 30 and input to the switch unit 20. The i row and j column of the switch control signal SW [i] [j] instructs connection / disconnection of the i row and j column of the crosspoint switch 23. When it is 0, it is disconnected, and when it is 1, it is connected.

以上から、スイッチ信号ＳＷ［ｉ］［ｊ］によってスイッチ部２０が制御される。すなわち、ＥＮ［ｉ］＝０に対応する入力データＤＩＮ［ｉ］は間引かれてスイッチ部２０から出力せず、通過指示信号ＥＮ［ｉ］＝１に対応する入力データＤＩＮ［ｉ］はスイッチ部２０を通過して、出力データＤＯＵＴ［ｉ］となる。図１の回路では、
ＤＯＵＴ［０］＝ＤＩＮ［０］
ＤＯＵＴ［１］＝ＤＩＮ［１］
ＤＯＵＴ［２］＝ＤＩＮ［３］
ＤＯＵＴ［３］＝無効
となる。 From the above, the switch unit 20 is controlled by the switch signal SW [i] [j]. That is, the input data DIN [i] corresponding to EN [i] = 0 is thinned out and not output from the switch unit 20, and the input data DIN [i] corresponding to the passage instruction signal EN [i] = 1 is switched. It passes through the unit 20 and becomes output data DOUT [i]. In the circuit of FIG.
DOUT [0] = DIN [0]
DOUT [1] = DIN [1]
DOUT [2] = DIN [3]
DOUT [3] = invalid.

図２にスイッチ制御部３０のビットカウント回路３１の構成を示す。第ｉビット用演算部３１ｉについて説明すると、１ビットの通過指示信号ＥＮ［ｉ］と、前段の第ｉ−１用演算部３１ｉ−１から出力するｉ＋１ビットの累算結果ＳＵＭ［ｉ−１］とを入力して、ｉ＋１ビットのビットカウント結果ＯＵＴ［ｉ］と、ｉ＋２ビットの累算結果ＳＵＭ［ｉ］を出力する。 FIG. 2 shows the configuration of the bit count circuit 31 of the switch control unit 30. The i-th bit calculation unit 31i will be described. A 1-bit pass instruction signal EN [i] and an i + 1-bit accumulation result SUM [i-1] output from the preceding i-1th calculation unit 31i-1. Are input, and an i + 1-bit bit count result OUT [i] and an i + 2-bit accumulation result SUM [i] are output.

第ｉビット用演算部３１ｉに入力する累算結果ＳＵＭ［ｉ−１］［ｉ：０］は、通過指示信号ＥＮ［０］〜ＥＮ［ｉ−１］の間に存在する１の総数を表す（なお、［ｉ：０］はビットが０〜ｉビット目まであることを示す）。たとえば、通過指示信号ＥＮ［０］〜ＥＮ［ｉ−１］の間に存在する１の総数がｍ個（ｍ＝０，・・・，ｉ）の場合は、ＥＮ［ｉ−１］までの累算結果のｋビット目（ｋ＝０，・・・，ｉ）は、
ＳＵＭ［ｉ−１］［ｋ］＝１（ｋ＝ｍ）
ＳＵＭ［ｉ−１］［ｋ］＝０（ｋ≠ｍ）
となる。ただし、第０ビット用演算部３１０にはこの前段からの累算結果ＳＵＭ［ｉ−１］［ｉ：０］は入力しない。 The accumulation result SUM [i−1] [i: 0] input to the i-th bit arithmetic unit 31i represents the total number of 1s existing between the passage instruction signals EN [0] to EN [i−1]. (Note that [i: 0] indicates that there are 0 to i-th bits). For example, when the total number of 1s existing between the passage instruction signals EN [0] to EN [i-1] is m (m = 0,..., I), up to EN [i-1]. The k-th bit (k = 0,..., I) of the accumulation result is
SUM [i-1] [k] = 1 (k = m)
SUM [i−1] [k] = 0 (k ≠ m)
It becomes. However, the accumulated result SUM [i−1] [i: 0] from the previous stage is not input to the 0th bit arithmetic unit 310.

第ｉビット用演算部３１ｉから出力するビットカウント結果ＯＵＴ［ｉ］［ｉ：０］は、通過指示信号ＥＮ［ｉ］が１のときに、それは先頭の通過指示信号ＥＮ［０］から数えて何個目の１であるかをｉ＋１ビットで表す。たとえば、通過指示信号ＥＮ［ｉ］がｐ個目（ｐ＝１，・・・，ｉ＋１）の１の場合は、ビットカウント結果のｋビット目（ｋ＝０，・・・，ｉ）は、
ＯＵＴ［ｉ］［ｋ］＝１（ｋ＝ｐ−１）
ＯＵＴ［ｉ］［ｋ］＝０（ｋ≠ｐ−１）
となる。通過指示信号ＥＮ［ｉ］が０の場合は、ＯＵＴ［ｉ］は全ビットが０となる。 When the passage instruction signal EN [i] is 1, the bit count result OUT [i] [i: 0] output from the i-th bit arithmetic unit 31i is counted from the head passage instruction signal EN [0]. The number of 1's is represented by i + 1 bits. For example, when the passage instruction signal EN [i] is 1 of the p-th (p = 1,..., I + 1), the k-th bit (k = 0,..., I) of the bit count result is
OUT [i] [k] = 1 (k = p−1)
OUT [i] [k] = 0 (k ≠ p−1)
It becomes. When the passage instruction signal EN [i] is 0, all bits of OUT [i] are 0.

第ｉビット用演算部３１ｉから出力する累算結果ＳＵＭ［ｉ］［ｉ＋１：０］は、通過指示信号ＥＮ［０］〜ＥＮ［ｉ］の間に存在する１の総数を表す（なお、［ｉ＋１：０］はビットが第０ビットから第ｉ＋１ビットまでであることを示す）。たとえば、通過指示信号ＥＮ［０］〜ＥＮ［ｉ］の間に存在する１の総数がｍ個（ｍ＝０，・・・，ｉ＋１）の場合は、ＥＮ［ｉ］ビットまでの累算結果ＳＵＭ［ｉ］のｋビット目（ｋ＝０，・・・，ｉ＋１）は、
ＳＵＭ［ｉ］［ｋ］＝１（ｋ＝ｍ）
ＳＵＭ［ｉ］［ｋ］＝０（ｋ≠ｍ）
となる。 The accumulation result SUM [i] [i + 1: 0] output from the i-th bit arithmetic unit 31i represents the total number of 1s existing between the passage instruction signals EN [0] to EN [i] ([[ i + 1: 0] indicates that the bits are from bit 0 to bit i + 1). For example, when the total number of 1s existing between the passage instruction signals EN [0] to EN [i] is m (m = 0,..., I + 1), the accumulation result up to EN [i] bits The k-th bit (k = 0,..., I + 1) of SUM [i] is
SUM [i] [k] = 1 (k = m)
SUM [i] [k] = 0 (k ≠ m)
It becomes.

ビットカウント結果ＯＵＴ［ｉ］［ｉ：０］の算出方法について説明する。前段の累算結果ＳＵＭ［ｉ−１］［ｉ：０］とビットカウント結果ＯＵＴ［ｉ］［ｉ：０］とは、どちらも１の個数を表すが、ビット数と個数の対応が１ずれる。ＯＵＴ［ｉ］［ｉ：０］は０ビット目が１ならば「１個目」を表す。ＳＵＭ［ｉ−１］［ｉ：０］は０ビット目が１ならば「０個」を表す。 A method of calculating the bit count result OUT [i] [i: 0] will be described. The accumulation result SUM [i−1] [i: 0] and the bit count result OUT [i] [i: 0] in the previous stage both indicate the number of 1s, but the correspondence between the number of bits and the number is shifted by 1. . OUT [i] [i: 0] represents “first” if the 0th bit is “1”. SUM [i−1] [i: 0] represents “0” if the 0th bit is 1.

よって、通過指示信号ＥＮ［ｉ］＝１の場合は、ＳＵＭ［ｉ−１］［ｉ：０］の値をそのままＯＵＴ［ｉ］［ｉ：０］に代入すればよく、
ＯＵＴ［ｉ］［ｋ］＝ＳＵＭ［ｉ−１］［ｋ］
となる。ただし、ＥＮ［ｉ］＝０の場合は、
ＯＵＴ［ｉ］［ｋ］＝０
でなければならないので、ＥＮ［ｉ］とＳＵＭ［ｉ−１］［ｋ］の論理積をとる。また、ｉ＝０のときは、前ビットまでの累算結果が存在しないので、ＳＵＭ［ｉ−１］［ｋ］の部分はない。 Therefore, when the passage instruction signal EN [i] = 1, the value of SUM [i−1] [i: 0] may be directly substituted for OUT [i] [i: 0]
OUT [i] [k] = SUM [i−1] [k]
It becomes. However, if EN [i] = 0,
OUT [i] [k] = 0
Therefore, the logical product of EN [i] and SUM [i−1] [k] is calculated. Further, when i = 0, there is no accumulation result up to the previous bit, so there is no SUM [i−1] [k] part.

以上から、
ＯＵＴ［ｉ］［ｋ］＝ＥＮ［ｉ］・ＡＮＤ・ＳＵＭ［ｉ−１］［ｋ］
（ｉ≧１、ｋ＝０，・・・，ｉ）
ＯＵＴ［０］［０］＝ＥＮ［０］
となる。 From the above
OUT [i] [k] = EN [i] AND AND SUM [i-1] [k]
(I ≧ 1, k = 0,..., I)
OUT [0] [0] = EN [0]
It becomes.

たとえば、
ＳＵＭ［３］＝｛０，１，０，０，０｝、ＥＮ［４］＝１
のとき、ＥＮ［０］〜ＥＮ［３］の１の個数は１個であるので、
ＯＵＴ［４］＝｛０，１，０，０，０｝
となり、ＥＮ［４］の１は「２個目」の１である、というビットカウント結果が出る。 For example,
SUM [3] = {0, 1, 0, 0, 0}, EN [4] = 1
In this case, since the number of 1 of EN [0] to EN [3] is 1,
OUT [4] = {0, 1, 0, 0, 0}
Thus, the bit count result that 1 of EN [4] is 1 of “second” is output.

次に、累算結果ＳＵＭ［ｉ］［ｉ＋１：０］の算出方法について説明する。通過指示信号ＥＮ［ｉ］＝１の場合は、累算結果は通過指示信号ＥＮ［ｉ−１］までの累算結果より１だけ増加するので、ＳＵＭ［ｉ−１］［ｉ：０］の値をＭＳＢ側に１ビットずつずらして（ビットシフト）、ＳＵＭ［ｉ］［ｉ＋１：１］に代入すればよい。ＳＵＭ［ｉ］［０］は０にする。
ＳＵＭ［ｉ］［ｋ］＝ＳＵＭ［ｉ−１］［ｋ−１］
（ｋ＝１，・・・，ｉ＋１）
ＳＵＭ［ｉ］［ｋ］＝０（ｋ＝０）
(1) Next, a method for calculating the accumulation result SUM [i] [i + 1: 0] will be described. When the passage instruction signal EN [i] = 1, the accumulation result is increased by 1 from the accumulation result up to the passage instruction signal EN [i−1], so that SUM [i−1] [i: 0] The value may be shifted to the MSB side by 1 bit (bit shift) and substituted into SUM [i] [i + 1: 1]. SUM [i] [0] is set to 0.
SUM [i] [k] = SUM [i-1] [k-1]
(K = 1,..., I + 1)
SUM [i] [k] = 0 (k = 0)
(1)

一方、通過指示信号ＥＮ［ｉ］＝０の場合は、累算結果はＳＵＭ［ｉ−１］［ｉ：０］と同じなので、ＳＵＭ［ｉ−１］［ｉ：０］の値をそのままＳＵＭ［ｉ］［ｉ：０］に代入して、
ＳＵＭ［ｉ］［ｋ］＝ＳＵＭ［ｉ−１］［ｋ］
（ｋ＝０，・・・，ｉ）
ＳＵＭ［ｉ］［ｋ］＝０（ｋ＝ｉ＋１）
(2)
とすればよい。 On the other hand, when the passage instruction signal EN [i] = 0, since the accumulation result is the same as SUM [i−1] [i: 0], the value of SUM [i−1] [i: 0] is used as it is. Substituting for [i] [i: 0]
SUM [i] [k] = SUM [i−1] [k]
(K = 0, ..., i)
SUM [i] [k] = 0 (k = i + 1)
(2)
And it is sufficient.

以上から、(1)、(2)式の両方に対応して、ＥＮ［ｉ］の値に応じて(1)、(2)式のどちらか一方の結果を選択するために、ＥＮ［ｉ］と(1)式との論理積、ＥＮ［ｉ］の反転値と(2)式との論理積を求め、その論理和を求める。ただし、ｉ＝０のときは、前ビットまでの累算結果は存在しないので、ｋ＝０のときは、(1)式の部分は存在せず、ｋ＝ｉ＋１のときは、(2)式の部分は存在しない。 From the above, in order to select either one of the expressions (1) and (2) according to the value of EN [i] corresponding to both the expressions (1) and (2), EN [i ] And (1), the inverse of EN [i], and (2) are obtained, and the logical sum is obtained. However, when i = 0, there is no accumulation result up to the previous bit. Therefore, when k = 0, there is no portion of equation (1), and when k = i + 1, equation (2). This part does not exist.

以上から、
ＳＵＭ［０］［０］＝ＮＯＴ・ＥＮ［０］
ＳＵＭ［０］［１］＝ＯＵＴ［０］［０］
＝ＥＮ［０］
ＳＵＭ［ｉ］［０］＝（ＮＯＴ・ＥＮ［ｉ］）・ＡＮＤ・（ＳＵＭ［ｉ−１］［０］）
ＳＵＭ［ｉ］［ｋ］＝（（ＮＯＴ・ＥＮ［ｉ］）・ＡＮＤ
・（ＳＵＭ［ｉ−１］［ｋ］））・ＯＲ
・（ＥＮ［ｉ］・ＡＮＤ・（ＳＵＭ［ｉ−１］［ｋ−１］））
（ｉ≧１、ｋ＝１，・・・，ｉ）
ＳＵＭ［ｉ］［ｉ＋１］＝ＯＵＴ［ｉ］［ｉ］
＝ＥＮ［ｉ］・ＡＮＤ・ＳＵＭ［ｉ−１］［ｉ］
となる。 From the above
SUM [0] [0] = NOT • EN [0]
SUM [0] [1] = OUT [0] [0]
= EN [0]
SUM [i] [0] = (NOT · EN [i]) · AND · (SUM [i−1] [0])
SUM [i] [k] = ((NOT • EN [i]) • AND
(SUM [i-1] [k])) OR
(EN [i] / AND / (SUM [i-1] [k-1]))
(I ≧ 1, k = 1,..., I)
SUM [i] [i + 1] = OUT [i] [i]
= EN [i] · AND · SUM [i-1] [i]
It becomes.

たとえば、ＳＵＭ［３］［４：０］＝｛０，１，０，０，０｝、ＥＮ［４］＝１の場合は、
ＳＵＭ［４］［５：０］＝｛０，０，１，０，０，０｝
となり、ＥＮ［０］〜ＥＮ［４］のうちの１の個数は「２個」である、という累算結果が得られる。 For example, if SUM [3] [4: 0] = {0, 1, 0, 0, 0} and EN [4] = 1,
SUM [4] [5: 0] = {0, 0, 1, 0, 0, 0}
Thus, an accumulation result that the number of one of EN [0] to EN [4] is “2” is obtained.

図３に以上の法則にハードウエアで構成した論理回路を示し、また、図４にその処理のフローチャートを示した。 FIG. 3 shows a logic circuit configured by hardware according to the above-mentioned rules, and FIG. 4 shows a flowchart of the processing.

図３(a)は図２の０ビット用演算部３１０の構成を示し、入力信号ＥＮ［０］を入力して、入力信号ＥＮ［０］のビット値をそのままビットカウント結果ＯＵＴ［０］として出力する経路と、入力信号ＥＮ［０］のビット値を第１反転回路３１０−１で反転させ累算結果ＳＵＭ［０］［０］として出力する経路と、入力信号ＥＮ［０］のビット値をそのまま累算結果ＳＵＭ［０］［１］として出力する経路と、からなる。 FIG. 3 (a) shows the configuration of the 0-bit arithmetic unit 310 of FIG. 2, in which the input signal EN [0] is input and the bit value of the input signal EN [0] is directly used as the bit count result OUT [0]. A path for outputting, a path for inverting the bit value of the input signal EN [0] by the first inverting circuit 310-1 and outputting it as the accumulated result SUM [0] [0], and a bit value of the input signal EN [0] As a cumulative result SUM [0] [1].

図３(b)は図２の第ｉビット用演算部３２ｉの構成を示し、前段の累算結果ＳＵＭ［ｉ−１］と前記入力信号ＥＮ［ｉ］との論理積を求めビットカウント結果ＯＵＴ［ｉ］をｉ＋１ビットで出力するｉ＋１個の第１アンド回路３１ｉ−１と、入力信号ＥＮ［ｉ］を反転する第２反転回路３１ｉ−２と、該第２反転回路３１ｉ−２の出力信号と前記累算結果ＳＵＭ［ｉ−１］の０ビット目との論理積を求め累算結果ＳＵＭ［ｉ］の０ビット目を出力する１個の第２アンド回路３１ｉ−３と、前記第２の反転回路３１ｉ−２の出力と前記累算結果ＳＵＭ［ｉ］の１〜ｉビット目との論理積を求めるｉ個の第３アンド回路３１ｉ−４と、該ｉ個の第３アンド回路３１ｉ−４の出力と前記ビットカウント結果ＯＵＴ［ｉ］の０〜ｉ−１ビット目との論理和を求めて累算結果ＳＵＭ［ｉ］の１〜ｉビット目を出力するｉ個のオア回路３１ｉ−５と、前記ビットカウント結果ＯＵＴ［ｉ］のｉビット目を累算結果ＳＵＭ［ｉ］の１＋ｉビット目として出力する経路と、を備える。 FIG. 3 (b) shows the configuration of the i-th bit arithmetic unit 32i of FIG. 2, and obtains the logical product of the previous stage accumulation result SUM [i-1] and the input signal EN [i], and the bit count result OUT. I + 1 first AND circuits 31i-1 that output [i] with i + 1 bits, a second inversion circuit 31i-2 that inverts the input signal EN [i], and an output signal of the second inversion circuit 31i-2 And a second AND circuit 31i-3 for obtaining a logical product of the accumulated result SUM [i-1] and the 0th bit and outputting the 0th bit of the accumulated result SUM [i], and the second I third AND circuits 31i-4 for obtaining a logical product of the output of the inverter circuit 31i-2 and the 1st to i-th bits of the accumulated result SUM [i], and the i third AND circuits 31i. -4 and the logic of the 0th to (i-1) th bits of the bit count result OUT [i] And the i OR circuits 31i-5 for outputting the 1st to i-th bits of the accumulation result SUM [i] and the i-th bit of the bit count result OUT [i] for the accumulation result SUM [i]. And a path for outputting as the 1 + i-th bit.

図５に４つの通過指示信号ＥＮ［０］＝１、ＥＮ［１］＝１、ＥＮ［２］＝０、ＥＮ［３］＝１を使用する場合のビットカウント結果ＯＵＴ［０］［０］〜ＯＵＴ［３］［３：０］と、累算結果ＳＵＭ［０］［１：０］〜ＳＵＭ［２］［３：０］を示した。０パディング回路３２は、ＯＵＴ［０］［０］の値のＭＳＢ側に０を３個付加して４ビットに揃え、ＯＵＴ［１］［１：０］の値のＭＳＢ側に０を２個付加して４ビットに揃え、ＯＵＴ［２］［２：０］の値のＭＳＢ側に０を１個付加して４ビットに揃え、ＯＵＴ［３］［３：０］の値をそのまま、それぞれ、ＳＷ［０］［３：０］〜ＳＷ［３］［３：０］として出力する。 FIG. 5 shows the bit count result OUT [0] [0] when four passage instruction signals EN [0] = 1, EN [1] = 1, EN [2] = 0, EN [3] = 1 are used. ~ OUT [3] [3: 0] and accumulated results SUM [0] [1: 0] to SUM [2] [3: 0] are shown. The 0 padding circuit 32 adds 3 0s to the MSB side of the value of OUT [0] [0] to make it 4 bits, and 2 0s to the MSB side of the value of OUT [1] [1: 0]. Add to align to 4 bits, add 1 to the MSB side of the value of OUT [2] [2: 0] to align to 4 bits, and leave the value of OUT [3] [3: 0] unchanged , SW [0] [3: 0] to SW [3] [3: 0].

以上のように、本実施例では、ビットカウント回路３１において、１の累算結果ＳＵＭ［ｉ］が順次次段に伝達され、ビットカウント結果ＯＵＴ［ｉ］がビットフラグの形で直接出力されるので、従来の２進数→ビットフラグ変換が不要である。また、通過指示信号ＥＮ［ｉ］＝０に対しては全ビット０のビットカウント結果ＯＵＴ［ｉ］が直接出力されるので、従来のセレクタが不要である。さらに、各演算部３１０〜３１ｎ−１への通過指示信号ＥＮ［ｉ］は常に１ビットなので、入力ビット数が増えてもゲート数が急激に大きくなることはなく、同様の規則で拡張する設計方法で容易にビットカウント結果を得ることができる。さらに、図３に示したように、演算部３１０〜３１ｎ−１は、反転回路、アンド回路、オア回路の３種類のゲート素子で規則性をもって構成され、しかも、通過指示信号ＥＮがｎビットの場合、ゲート数は（ｎ−１）×２段になり、従来の「ポピュレーション回路＋２進数→ビットフラグ変換回路＋セレクタ」で同様な結果を出力する回路を構成する場合との比較して、総ゲート数は１／４以下、ゲート段数は１／２以下に低下する。図６に、入力ビット数に対するゲート総数とゲート段数の増加程度の比較結果を示した。 As described above, in this embodiment, in the bit count circuit 31, the one accumulation result SUM [i] is sequentially transmitted to the next stage, and the bit count result OUT [i] is directly output in the form of a bit flag. Therefore, the conventional binary number → bit flag conversion is unnecessary. Further, since the bit count result OUT [i] of all bits 0 is directly output with respect to the passage instruction signal EN [i] = 0, a conventional selector is unnecessary. Furthermore, since the passage instruction signal EN [i] to each of the arithmetic units 310 to 31n-1 is always 1 bit, the number of gates does not increase suddenly even if the number of input bits increases, and the design is extended according to the same rule. The bit count result can be easily obtained by this method. Further, as shown in FIG. 3, the arithmetic units 310 to 31n−1 are configured with regularity by three types of gate elements of an inverting circuit, an AND circuit, and an OR circuit, and the passage instruction signal EN has n bits. In this case, the number of gates is (n−1) × 2 stages, compared with the case where a conventional “population circuit + binary number → bit flag conversion circuit + selector” is configured to output a similar result, The total number of gates is reduced to 1/4 or less, and the number of gate stages is reduced to 1/2 or less. FIG. 6 shows a comparison result of the increase in the total number of gates and the number of gate stages with respect to the number of input bits.

＜第２の実施例＞
前記した第１の実施例では、図３に示したように、０ビット用演算部３１０を反転回路のみを使用して構成し、１〜ｎ−１ビット用演算回路３１１〜３１ｎ−１を反転回路とアンド回路とオア回路を使用して構成した。しかし、演算部３１１〜３１ｎ−１については、図７に示すように、反転回路とナンド回路の２種類のゲートで構成することもできる。 <Second embodiment>
In the first embodiment, as shown in FIG. 3, the 0-bit arithmetic unit 310 is configured using only an inverting circuit, and the 1-n-1 bit arithmetic circuits 311 to 31n-1 are inverted. The circuit, AND circuit and OR circuit were used. However, as shown in FIG. 7, the arithmetic units 311 to 31n-1 can be configured by two types of gates, that is, an inverting circuit and a NAND circuit.

これは、
ＯＵＴ［ｉ］［ｋ］＝ＮＯＴ（ＥＮ［ｉ］・ＮＡＮＤ・ＳＵＭ［ｉ−１］［ｋ］）
ＳＵＭ［ｉ］［０］＝ＮＯＴ（ＮＯＴ・ＥＮ［ｉ］）・ＮＡＮＤ・
（ＳＵＭ［ｉ−１］［０］）
ＳＵＭ［ｉ］［ｋ］＝（（ＮＯＴ・ＥＮ［ｉ］）・ＮＡＮＤ
・（ＳＵＭ［ｉ−１］［ｋ］））・ＮＡＮＤ
・（ＥＮ［ｉ］・ＮＡＮＤ・ＳＵＭ［ｉ−１］［ｋ−１］）
ＳＵＭ［ｉ］［ｉ＋１］＝ＯＵＴ［ｉ］［ｉ］
（ｋ＝０，・・・，ｉ）
の演算式に基づくものである。 this is,
OUT [i] [k] = NOT (EN [i] · NAND · SUM [i−1] [k])
SUM [i] [0] = NOT (NOT • EN [i]) • NAND •
(SUM [i-1] [0])
SUM [i] [k] = ((NOT · EN [i]) · NAND
(SUM [i-1] [k])) NAND
(EN [i] / NAND / SUM [i-1] [k-1])
SUM [i] [i + 1] = OUT [i] [i]
(K = 0, ..., i)
This is based on the arithmetic expression.

図７のｉビット用演算部３１ｉは、前段の累算結果ＳＵＭ［ｉ−１］と前記入力信号ＥＮ［ｉ］との否定論理積を求めるｉ＋１個の第１ナンド回路３１ｉ−１１と、該第１ナンド回路３１ｉ−１１の各出力を反転させｉ＋１ビットのビットカウント結果ＯＵＴ［ｉ］を出力するｉ＋１個の第３反転回路３１ｉ−１２と、前記入力信号ＥＮ［ｉ］の反転値を求める１個の第４反転回路３１ｉ−１３と、前記累算結果ＳＵＭ［ｉ−１］の０ビット目と第４反転回路３１ｉ−１３の出力との否定論理積を求める１個の第２ナンド回路３１ｉ−１４と、該第２ナンド回路３１ｉ−１４の出力を反転させて累算結果ＳＵＭ［ｉ］の０ビット目を出力する１個の第５反転回路３１ｉ−１５と、前記累算結果ＳＵＭ［ｉ−１］の１〜ｉビット目と前記第４反転回路３１ｉ−１３の出力との否定論理積を求めるｉ個の第２ナンド回路３１ｉ−１６と、該第２ナンド回路３１ｉ−１６の各出力と前記第１ナンド回路３１ｉ−１１の各出力との否定論理積を求めて前記累算結果ＳＵＭ［ｉ］の１〜ｉビット目を出力するｉ個の第４ナンド回路３１ｉ−１７と、前記ビットカウント信号ＯＵＴ［ｉ］のｉビット目を前記累算結果ＳＵＭ［ｉ］のｉ＋１ビット目として出力する経路とを備える。 The i-bit arithmetic unit 31i in FIG. 7 includes (i + 1) first NAND circuits 31i-11 for obtaining a negative logical product of the previous stage accumulation result SUM [i-1] and the input signal EN [i], Inverting each output of the first NAND circuit 31i-11 to output an i + 1 third inversion circuit 31i-12 that outputs a bit count result OUT [i] of i + 1 bits, and an inverted value of the input signal EN [i] are obtained. One fourth inversion circuit 31i-13, and one second NAND circuit for obtaining a negative logical product of the 0th bit of the accumulation result SUM [i-1] and the output of the fourth inversion circuit 31i-13 31i-14, one fifth inversion circuit 31i-15 that inverts the output of the second NAND circuit 31i-14 and outputs the 0th bit of the accumulation result SUM [i], and the accumulation result SUM 1st to i-th bits of [i-1] and the fourth counter An i number of second NAND circuits 31i-16 for obtaining a negative logical product with the output of the circuit 31i-13, and outputs of the second NAND circuits 31i-16 and outputs of the first NAND circuit 31i-11. The i fourth NAND circuits 31i-17 for obtaining a negative logical product and outputting the first to i-th bits of the accumulation result SUM [i], and the i-th bit of the bit count signal OUT [i]. And a path for outputting as the (i + 1) th bit of the calculation result SUM [i].

本実施例では、各演算部３１０〜３１ｎ−１を構成するために、全体を反転回路とナンド回路の２種類のゲートを使用できるので、ＥＮ［ｉ］がｎビットの場合、ゲートは「ｎ×２−１」段になる。アンド回路（＝ナンド回路＋反転回路）とオア回路（＝ノア回路＋反転回路）で構成される回路と比較して、同数のナンド回路で構成される回路の方が、最小の素子数で構成されるので一般に占有面積が小さく、低消費電力である。つまり、「（Ａ・ＡＮＤ・Ｂ）ＯＲ（Ｃ・ＡＮＤ・Ｄ）」と「（Ａ・ＮＡＮＤ・Ｂ）ＮＡＮＤ（Ｃ・ＮＡＮＤ・Ｄ）」は、同じ結果が得られるが、ナンド回路のみのほうがＩＣの個数が少なくて済み、基板の占有面積を小さくすることができる。例えば、「ナンド回路が４個入ったＩＣ」、「ノア回路が４個入ったＩＣ」、「反転回路が６個入ったＩＣ」を使用する場合、１個のアンド回路と１個のオア回路の回路は、ナンド回路のＩＣ、ノア回路のＩＣ、反転回路のＩＣの３個が必要だが、２個のナンド回路はナンド回路のＩＣが１個で実現できる。また、実際の論理回路の設計では、アンド回路やオア回路よりもナンド回路やノア回路の方が作りやすい。さらに、遅延時間の蓄積をなるべく小さくするためには、高速性に優れるナンド回路で各段の累算結果の出力を得る構成とすることが望ましい。 In the present embodiment, in order to configure each of the arithmetic units 310 to 31n-1, two types of gates of an inverting circuit and a NAND circuit can be used as a whole. Therefore, when EN [i] is n bits, the gate is "n × 2-1 ”stage. Compared with the circuit composed of AND circuit (= NAND circuit + inverting circuit) and OR circuit (= NOR circuit + inverting circuit), the circuit composed of the same number of NAND circuits is composed of the minimum number of elements. In general, the occupied area is small and the power consumption is low. In other words, “(A · AND · B) OR (C · AND · D)” and “(A · NAND · B) NAND (C · NAND · D)” provide the same result, but only the NAND circuit However, the number of ICs can be reduced and the area occupied by the substrate can be reduced. For example, when using “IC with 4 NAND circuits”, “IC with 4 NOR circuits”, and “IC with 6 inversion circuits”, 1 AND circuit and 1 OR circuit This circuit requires three ICs, a NAND circuit IC, a NOR circuit IC, and an inverting circuit IC. However, two NAND circuits can be realized by a single NAND circuit IC. In actual logic circuit design, NAND circuits and NOR circuits are easier to make than AND circuits and OR circuits. Furthermore, in order to reduce the delay time accumulation as much as possible, it is desirable to obtain an output of the accumulation result of each stage with a NAND circuit excellent in high speed.

本発明の第１の実施例の間引き処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the thinning-out process circuit of 1st Example of this invention. 図１の間引き処理回路におけるスイッチ制御部のビットカウント回路の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a bit count circuit of a switch control unit in the thinning processing circuit of FIG. 1. (a)は図２のビットカウント回路の第０ビット用演算部３１０の回路図、(b)は第ｉビット用演算部３１ｉの回路図である。(a) is a circuit diagram of the 0th bit arithmetic unit 310 of the bit count circuit of FIG. 2, and (b) is a circuit diagram of the i th bit arithmetic unit 31i. 図２のビットカウント回路による処理のフローチャートである。It is a flowchart of the process by the bit count circuit of FIG. 図１のビットカウント回路３１と０パディング回路３２の回路図である。FIG. 2 is a circuit diagram of a bit count circuit 31 and a zero padding circuit 32 in FIG. 1. 従来と本実施例のビットカウント回路の特性比較図であり、(a)はゲート総数、(b)はゲート段数の特性図である。It is a characteristic comparison diagram of the conventional bit count circuit of this example and (a) is a total number of gates, (b) is a characteristic diagram of the number of gate stages. 図２(b)の第ｉビット用演算部３１ｉの第２の実施例の回路図である。It is a circuit diagram of the 2nd Example of the arithmetic part 31i for i-th bit of FIG.2 (b). 従来の間引き処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional thinning-out processing circuit. 図８の間引き処理回路におけるスイッチ制御部７０のビットカウント回路７１の回路図である。FIG. 9 is a circuit diagram of a bit count circuit 71 of the switch control unit 70 in the thinning-out processing circuit of FIG. 8. 図９のビットカウント回路７１の処理のフローチャートである。10 is a flowchart of processing of a bit count circuit 71 in FIG. 9.

Explanation of symbols

１０：間引き処理回路
１１：データ入力端子
１２：データ出力端子
１３：制御入力端子
２０：スイッチ部
２１：入力線
２２：出力線
２３：クロスポイント
３０：スイッチ制御部
３１：ビットフラグ回路
３２：０パディング回路
３１０：第０ビット用演算部
３１０−１：第１反転回路
３１ｉ：第ｉビット用演算部
３１ｉ−１：ｉ＋１個の第１アンド回路
３１ｉ−２：第２反転回路
３１ｉ−３：１個の第２アンド回路
３１ｉ−４：ｉ個の第３アンド回路
３１ｉ−５：ｉ個のオア回路
３１ｉ−１１：ｉ＋１個の第１ナンド回路
３１ｉ−１２：ｉ＋１個の第３反転回路
３１ｉ−１３：１個の第４反転回路
３１ｉ−１４：１個の第２ナンド回路
３１ｉ−１５：１個の第５反転回路
３１ｉ−１６：ｉ個の第３ナンド回路
３１ｉ−１７：ｉ個の第４ナンド回路 10: Decimation processing circuit 11: Data input terminal 12: Data output terminal 13: Control input terminal 20: Switch unit 21: Input line 22: Output line 23: Crosspoint 30: Switch control unit 31: Bit flag circuit 32: 0 Padding Circuit 310: 0th bit operation unit 310-1: first inversion circuit 31i: i-th bit operation unit 31i-1: i + 1 first AND circuit 31i-2: second inversion circuit 31i-3: 1 unit Second AND circuit 31i-4: i third AND circuit 31i-5: i OR circuit 31i-11: i + 1 first NAND circuit 31i-12: i + 1 third inverting circuit 31i-13 1: 4th inversion circuit 31i-14: 1st 2nd NAND circuit 31i-15: 1st 5th inversion circuit 31i-16: i 3rd NAND circuit 31i-17: i 4th NAND circuit

Claims

A parallel n-bit signal EN is input, and the signal EN [i] of the i-th bit (i = 0,..., N−1) is represented by only 0 when the signal EN [i] = 0. When the signal EN [i] = 1, when obtaining the bit count result OUT [i] representing the position of the 1 bit,
The signal EN [0] outputs a bit count result OUT [0] of 0 when the signal EN [0] = 0, and 1 when the signal EN [0] = 1, and at the same time the accumulated result SUM [1 of 1 0],
In the signal EN [i] (i ≧ 1), the accumulated result SUM [i−1] of 1 of the signals EN [0] to EN [i−1] and the EN [i] are used.
When the signal EN [i] = 0, the bit count result OUT [i] of all 0 bits is output, and the accumulation result SUM [i−1] is output as the accumulation result SUM [i].
When the signal EN [i] = 1, the accumulated result SUM [i−1] is output as the bit count result OUT [i], and the accumulated result SUM [i−1] as the accumulated result SUM [i]. The bit count method is characterized in that the value is shifted by 1 bit and output.

A parallel n-bit signal EN is input, and the signal EN [i] of the i-th bit (i = 0,..., N−1) is represented by only 0 when the signal EN [i] = 0. When the signal EN [i] = 1, when obtaining the bit count result OUT [i] representing the position of the 1 bit,
Corresponding to the signal EN [0], the bit value of the signal EN [0] is output as it is as one bit as the bit count result OUT [0], and the signal EN [0] is output as the accumulation result SUM [0]. 2 bits in total consisting of the inverted value of the bit value and the bit value of the signal EN [0] are output,
Corresponding to the signal EN [i] (i ≧ 1), the bit count result OUT [i] is a value obtained by the logical product of the previous stage accumulation result SUM [i−1] and the signal EN [i]. Output with a total of i + 1 bits, and obtain the accumulation result SUM [i] as the AND of the inverted value of the signal EN [i] and the 0th bit of the accumulation result SUM [i−1] as the accumulation result SUM [i]. A value obtained by the logical product of the inverted value of the signal EN [i] and the 1st to ith bits of the accumulation result SUM [i-1] for the 1st to ith bits and 0 to 0 of the bit count result OUT [i]. a sum of i + 2 bits is output with the logical sum of the values of the (i-1) th bit and the (i + 1) th bit as the i bit of the bit count result OUT [i].
A bit count method characterized by the above.

3. The bit count method according to claim 2, wherein processing corresponding to the signal EN [i] (i ≧ 1) is performed.
As the bit count result OUT [i], a value obtained by inverting the value obtained by the negative logical product of the accumulation result SUM [i−1] and the signal EN [i] is output with a total of i + 1 bits, As the calculation result SUM [i], the 0th bit is obtained by inverting the value obtained by the negative logical product of the inverted value of the input signal EN [i] and the 0th bit of the accumulated result SUM [i−1]. , The 1st to i-th bits of the inverted value of the signal EN [i] and the 1st to i-th bits of the accumulated result SUM [i-1] and the bit count result OUT [i] A process of obtaining a total of i + 2 bits by obtaining a negative logical product with the values of 0th to (i-1) th bits and using the i + 1th bit as i bits of the bit count result OUT [i]
A bit counting method characterized by being replaced with.

A parallel n-bit signal EN is input, and the signal EN [i] of the i-th bit (i = 0,..., N−1) is represented by only 0 when the signal EN [i] = 0. A bit count circuit for obtaining a bit count result OUT [i] in which the bit position of 1 is represented when the signal EN [i] = 1, a 0th bit arithmetic unit for inputting the signal EN [1]; An arithmetic unit for the i-th bit for inputting the signal EN [i] (i ≧ 1),
The arithmetic unit for the 0th bit is
The signal EN [0] is input, and the bit value of the signal EN [0] is directly output as the bit count result OUT [0], and the bit value of the signal EN [0] is inverted by the first inverting circuit. A path for outputting as the calculation result SUM [0] [0], and a path for outputting the bit value of the signal EN [0] as it is as the accumulation result SUM [0] [1].
The calculation unit for the i-th bit is
An i + 1 first AND circuit that obtains a logical product of the accumulation result SUM [i−1] and the signal EN [i] in the previous stage and outputs the bit count result OUT [i] with i + 1 bits, and the signal EN [i]. Is obtained, and a logical product of the output signal of the second inversion circuit and the 0th bit of the accumulation result SUM [i−1] is obtained, and the 0th bit of the accumulation result SUM [i] is output. A second AND circuit, and i third AND circuits for obtaining a logical product of the output of the second inverting circuit 31i-2 and the 1st to i-th bits of the accumulation result SUM [i]; The i of the outputs of the i third AND circuits and the 0th to (i-1) th bits of the bit count result OUT [i] is obtained and the 1st to ith bits of the accumulated result SUM [i] are output i And the accumulation result SUM [i] of the i-th bit of the bit count result OUT [i]. And a path for outputting a 1 + i bit of,
A bit count circuit characterized by that.

5. The bit count circuit according to claim 4, wherein the i-th bit arithmetic unit is
The i + 1 first NAND circuits for obtaining a negative logical product of the accumulation result SUM [i−1] and the signal EN [i], and the outputs of the first NAND circuit are inverted, and the i + 1 bit bit count result OUT [ i] third inversion circuit for outputting i], one fourth inversion circuit for obtaining the inverted value of the signal EN [i], the 0th bit of the accumulation result SUM [i-1] and the fourth One second NAND circuit for obtaining a negative logical product with the output of the inverting circuit, and one fifth NAND circuit that inverts the output of the second NAND circuit and outputs the 0th bit of the accumulation result SUM [i]. An inverting circuit; i second NAND circuits for obtaining a negative logical product of the first to i-th bits of the accumulation result SUM [i-1] and the output of the fourth inverting circuit; and each of the second NAND circuits. The negative AND of the output and each output of the first NAND circuit is obtained, and the accumulated result SUM [i] Circuit having a i-number of fourth NAND circuit for outputting a ~i bit, and a path for outputting the i + 1 th bit of the i-th bit of the serial accumulation result SUM [i] bit count signal OUT [i],
A bit count circuit characterized by being replaced with.