JP4773738B2 - Memory control device - Google Patents
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Description
本発明は、メモリ制御装置に関し、特に、ダブルデータレート同期式ダイナミックランダムアクセスメモリ(DDR−SDRAM)に対する信号入出力を制御するメモリ制御装置に関する。 The present invention relates to a memory control device, and more particularly to a memory control device that controls signal input / output to / from a double data rate synchronous dynamic random access memory (DDR-SDRAM).
半導体装置を利用したコンピュータ等のシステムにおいてメモリのバンド幅(データ転送の容量)向上の要求は強く、EDODRAM(Extended Data Out DRAM),SDRAM(Synchronous DRAM),DDR−SDRAM(Double Data Rate SDRAM)といった順で、メモリのバンド幅を向上させたメモリが開発されている。例えば、SDRAMがクロックの立ち上がりのみを利用するのに対し、DDR−SDRAMは、クロックの立ち上がりと立ち下がりの両方を利用し、同じクロックでSDRAMの2倍のデータ転送を実現している(例えば、特許文献1参照)。 There is a strong demand for improving the memory bandwidth (data transfer capacity) in systems such as computers using semiconductor devices, such as EDODRAM (Extended Data Out DRAM), SDRAM (Synchronous DRAM), and DDR-SDRAM (Double Data Rate SDRAM). In order, memory with improved memory bandwidth has been developed. For example, SDRAM uses only the rising edge of the clock, whereas DDR-SDRAM uses both rising and falling edges of the clock, and realizes twice the data transfer of SDRAM with the same clock (for example, Patent Document 1).
また、こうしたメモリに対しては、コスト、消費電力といった観点からチップ面積削減の要求が強い。 Further, there is a strong demand for such a memory to reduce the chip area from the viewpoint of cost and power consumption.
従来のダブルデータレート同期式ダイナミックランダムアクセスメモリ(DDR−SDRAM)のコントローラの入出力データ制御方法を以下に説明する。なお、DDR−SDRAMの仕様に関しては、JEDEC STANDARD Double Data Rate (DDR) SDRAM Specifications に記載されている。 The input / output data control method of the controller of the conventional double data rate synchronous dynamic random access memory (DDR-SDRAM) will be described below. The specifications of the DDR-SDRAM are described in JEDEC STANDARD Double Data Rate (DDR) SDRAM Specifications.
DDR方式においてはデータ信号をクロックの半周期でDDR−SDRAMに対して入出力することが可能であり、クロックの立ち上がりエッジと立ち下がりエッジに同期してデータ転送が行われる。通常、DDR−SDRAMでは、クロックの代わりにデータストローブ信号(メモリ制御装置とメモリ間のデータ受け取りを容易にするために、専用に設けられた信号)を使用してデータの入出力を行う。DDR−SDRAMに対してのデータ書き込み時に、データ入力回路は、データ信号の最小周期の1/2、すなわちクロックの1/4周期ずれたタイミングでデータストローブ信号を出力することが最適とされる。また、DDR−SDRAMからのデータ読み出し時も同様に、データ出力回路において、データストローブ信号をクロックの1/4周期ずらして得られた信号に基づいてデータ取り出しを行うことが最適であるとされる。なお、データ信号(Dq)及びデータストローブ信号(Dqs)以外の信号は最小周期が大きいため、ここでは説明を省略する。 In the DDR system, a data signal can be input / output to / from the DDR-SDRAM in a half cycle of the clock, and data transfer is performed in synchronization with the rising edge and falling edge of the clock. Normally, in the DDR-SDRAM, data is input / output using a data strobe signal (a signal provided exclusively for easy data reception between the memory control device and the memory) instead of a clock. When writing data to the DDR-SDRAM, it is optimal for the data input circuit to output the data strobe signal at a timing shifted by 1/2 of the minimum cycle of the data signal, that is, by 1/4 cycle of the clock. Similarly, when data is read from the DDR-SDRAM, it is optimal that the data output circuit retrieves data based on a signal obtained by shifting the data strobe signal by a quarter of the clock. . Note that signals other than the data signal (Dq) and the data strobe signal (Dqs) have a long minimum cycle, and thus the description thereof is omitted here.
図4は、DDR−SDRAMへの信号入力を制御する従来の制御回路(コントローラ)の回路構成を示す図であり、図5は、図4に示す従来のコントローラの各部における信号の波形を示すタイミングチャートである。 FIG. 4 is a diagram showing a circuit configuration of a conventional control circuit (controller) that controls signal input to the DDR-SDRAM, and FIG. 5 is a timing chart showing signal waveforms in each part of the conventional controller shown in FIG. It is a chart.
図4及び図5において、ddrClk、Dqs,Dqは、コントローラがDDR−SDRAMに入力するクロック信号、データストローブ信号、データ信号を示し、Cmdは、DDR−SDRAMへ入力するアドレス、バンクアドレス、RAS,CAS,WE,CKE等のすべてを表わす制御信号である。また、Clkは、コントローラ内部のクロック信号である。 4 and 5, ddrClk, Dqs, and Dq indicate a clock signal, a data strobe signal, and a data signal that the controller inputs to the DDR-SDRAM, and Cmd indicates an address that is input to the DDR-SDRAM, a bank address, RAS, This is a control signal representing all of CAS, WE, CKE, and the like. Further, Clk is a clock signal inside the controller.
1000はPLL(フェイズ・ロックド・ループ)回路であり、コントローラの内部クロック信号Clkを生成する。1021から1025はフリップフロップ回路であり、内部クロック信号Clkの入力に応じて、制御信号Cmd1、イネーブル信号DqsOe1、データ信号wdouta1(DA0,DA1)、データ信号wdoutb1(DB0,DB1)、イネーブル信号DqOe1を出力する。制御信号Cmd1は、フリップフロップ回路1002によって1クロック分だけ遅延され、バッファ1009を介して制御信号CmdとしてDDR−SDRAMに出力される。1001は、DLL(ディレイ・ロックド・ループ)回路であり、クロック信号Clkを90度すなわち1/4周期だけ遅らせてゲート1010に出力する。このゲート1010には、イネーブル信号DqsOe1をフリップフロップ回路1003によって1/2クロック分だけ遅延させて得られたイネーブル信号DqsOe2が入力される。その結果、ゲート1010は、イネーブル信号DqsOe2が高レベルである間だけ、1/4周期だけ遅れたクロック信号Clkをデータストローブ信号DqsとしてDDR−SDRAMに出力する。
フリップフロップ回路1004,1005はそれぞれ、データ信号wdouta1およびデータ信号wdoutb1を1クロック分だけ遅延させて、データ信号Wdouta2およびデータ信号Wdoutb2としてセレクタ1006へ出力する。また、セレクタ1006には、クロック信号ClkからなるdataSel信号が入力されており、セレクタ1006は、dataSel信号の立ち上がりエッジで、フリップフロップ回路1004からのデータ信号Wdouta2(DA0、DA1)を選択して出力し、dataSel信号の立ち下がりエッジで、フリップフロップ回路1005からのデータ信号Wdoutb2(DB0、DB1)を選択して出力する。セレクタ1006からの出力信号はゲート1011に送られる。
The flip-
フリップフロップ回路1007は、イネーブル信号DqOe1を1クロック分だけ遅延させて、イネーブル信号DqOe2としてゲート1011に出力する。ゲート1011は、イネーブル信号DqOe2が高レベルである間だけ、セレクタ1006からの出力信号をデータ信号DqとしてDDR−SDRAMに出力する。
The flip-
これにより、入力した2つのデータ信号wdouta1(DA0,DA1),wdoutb1(DB0,DB1)を、クロック信号Clkの1/2周期毎に交互に取り入れたデータ信号Dqが生成され、これをDDR−SDRAMに格納することが可能となる。 As a result, a data signal Dq in which the two input data signals wdouta1 (DA0, DA1) and wdoutb1 (DB0, DB1) are alternately taken every half cycle of the clock signal Clk is generated, and this is generated as a DDR-SDRAM. It becomes possible to store in.
図6は、DDR−SDRAMからの信号出力を制御する従来の制御回路(コントローラ)の回路構成を示す図であり、図7は、図6に示す従来のコントローラの各部における信号の波形を示すタイミングチャートである。 FIG. 6 is a diagram showing a circuit configuration of a conventional control circuit (controller) that controls signal output from the DDR-SDRAM, and FIG. 7 is a timing chart showing signal waveforms in each part of the conventional controller shown in FIG. It is a chart.
図6及び図7において、Dqs、Dqは、DDR−SDRAMから出力されるデータストローブ信号およびデータ信号であり、バッファ1102,1103に入力される。Clkはコントローラの内部クロック信号を示している。
6 and 7, Dqs and Dq are a data strobe signal and a data signal output from the DDR-SDRAM, and are input to the
1100はPLL回路であり、コントローラ内部のクロック信号Clkを生成する。1101はDLL回路であり、DDR−SDRAMから出力されたデータストローブ信号Dqsを、内部クロック信号Clkに対して90度すなわち1/4周期だけ遅延させたデータストローブ信号Dqs1を生成する。
フリップフロップ回路1104は、データストローブ信号Dqs1の立ち上がりエッジを使用してデータ信号Dqを取り込む。すなわち、データストローブ信号Dqs1の立ち上がりエッジがそれぞれ発生したときにデータ信号Dqを構成しているデータ(DA0,DA1)を取り込み、データrdataa1としてフリップフロップ回路1105へ出力する。フリップフロップ回路1105は、データrdataa1を、データストローブ信号Dqs1の立ち下がりエッジが発生したときにデータrdataa2としてフリップフロップ回路1107へ出力する。フリップフロップ回路1107は、データrdataa2を、内部クロック信号Clkの1/2周期だけ遅延させてデータrdataa3として出力する。また、フリップフロップ回路1106は、データストローブ信号Dqs1の立ち下がりエッジがそれぞれ発生したときにデータ信号Dqを構成しているデータ(DB0,DB1)を取り込み、データrdatab2としてフリップフロップ回路1108へ出力する。フリップフロップ回路1108は、データrdatab2を、内部クロック信号Clkの1/2周期だけ遅延させてデータrdatab3として出力する。
The flip-flop circuit 1104 takes in the data signal Dq using the rising edge of the data strobe signal Dqs1. That is, when the rising edge of the data strobe signal Dqs1 occurs, the data (DA0, DA1) constituting the data signal Dq is taken and output to the flip-
このようにして、図5に示す2つのデータ信号wdouta1(DA0,DA1),wdoutb1(DB0,DB1)に対応する、クロック信号Clkの1周期分の長さをもつ2つのデータ信号rdataa3(DA0,DA1),rdatab3(DB0,DB1)を生成することができる。 In this way, the two data signals rdataa3 (DA0, DA1) (DA0, DA1) corresponding to the two data signals wdouta1 (DA0, DA1) and wdoutb1 (DB0, DB1) shown in FIG. DA1), rdatab3 (DB0, DB1) can be generated.
以上説明した従来のDDR−SDRAMのコントローラにおいては、DLL回路を使用しており、該コントローラの回路構成が大規模化してしまい、該回路が実装されるICチップの面積増加を招いていた。 In the conventional DDR-SDRAM controller described above, a DLL circuit is used, and the circuit configuration of the controller is increased in scale, resulting in an increase in the area of an IC chip on which the circuit is mounted.
そのため、DDR−SDRAMへの信号入力を制御するコントローラ回路にDLL回路を使用しないものが考案されている。 Therefore, a circuit that does not use a DLL circuit as a controller circuit for controlling signal input to the DDR-SDRAM has been devised.
図8は、DLL回路を使用しない従来のDDR−SDRAMの信号入力制御回路(コントローラ)の回路構成を示す図であり、図9は、図8に示す従来のコントローラの各部における信号の波形を示すタイミングチャートである。 FIG. 8 is a diagram showing a circuit configuration of a signal input control circuit (controller) of a conventional DDR-SDRAM that does not use a DLL circuit, and FIG. 9 shows signal waveforms in each part of the conventional controller shown in FIG. It is a timing chart.
図8及び図9において、ddrClk、Dqs,Dqは、コントローラがDDR−SDRAMに入力するクロック信号、データストローブ信号、データ信号を示し、Cmdは、DDR−SDRAMへ入力するアドレス、バンクアドレス、RAS,CAS,WE,CKE等のすべてを表わす制御信号である。 8 and 9, ddrClk, Dqs, and Dq indicate a clock signal, a data strobe signal, and a data signal that the controller inputs to the DDR-SDRAM, and Cmd indicates an address that is input to the DDR-SDRAM, a bank address, a RAS, This is a control signal representing all of CAS, WE, CKE, and the like.
PLL(フェイズ・ロックド・ループ)回路1200は、クロック信号x1Clk,x2Clkを出力し、クロック信号x1Clkは、DDR−SDRAMへ入力されるべきクロック信号ddrClkと同一周期のクロック信号であり、クロック信号x2Clkは、クロック信号ddrClkの1/2周期のクロック信号である。1201,1220〜1225はフリップフロップ回路であり、イネーブル信号ddrClkEn1、制御信号Cmd1、イネーブル信号Dqs1、イネーブル信号DqsOe1、データ信号wdouta1(DA0,DA1)、データ信号wdoutb1(DB0,DB1)、イネーブル信号DqOe1(=DqsOe1)を出力する。
A PLL (Phase Locked Loop)
AND回路1207、フリップフロップ回路1208、フリップフロップ回路1209、およびバッファ1216は、イネーブル信号ddrClkEn1およびクロック信号x2Clkに基づき、イネーブル信号ddrClkEn2を介してクロック信号ddrClkを生成し、DDR−SDRAMに出力する。
The
制御信号Cmd1は、フリップフロップ回路1202によってクロック信号x1Clkの1周期分だけ遅延され、バッファ1217を介して制御信号CmdとしてDDR−SDRAMに出力される。
The control signal Cmd1 is delayed by one cycle of the clock signal x1Clk by the flip-
イネーブル信号Dqs1は、フリップフロップ回路1203によってクロック信号x1Clkの1周期分だけ遅延され、イネーブル信号Dqs2となり、AND回路1210に入力される。AND回路1210、フリップフロップ回路1211、およびフリップフロップ回路1212は、イネーブル信号Dqs2およびクロック信号x2Clkに基づき、信号Dqs3を介して信号Dqs4(信号Dqs3がクロック信号x1Clkの1/4周期分だけ遅延されたもの)を生成し、ゲート1218へ出力する。一方、イネーブル信号DqsOe1が、フリップフロップ回路1204によってクロック信号x1Clkの1/2周期分だけ遅延されてイネーブル信号DqsOe2が生成され、さらにイネーブル信号DqsOe2が、フリップフロップ回路1213によってクロック信号x2Clkの1/2周期分だけ遅延されてイネーブル信号DqsOe3が生成され、このイネーブル信号DqsOe3が上記のゲート1218に入力される。その結果、ゲート1218は、イネーブル信号DqsOe3が高レベルである間だけ、信号Dqs4をデータストローブ信号DqsとしてDDR−SDRAMに出力する。
The enable signal Dqs1 is delayed by one cycle of the clock signal x1Clk by the flip-
データ信号wdouta1およびデータ信号wdoutb1は、セレクタ1206へ入力される。また、セレクタ1206には、クロック信号x1ClkからなるdataSel信号が入力されており、セレクタ1206は、dataSel信号の立ち上がりエッジで、データ信号wdouta1(DA0、DA1)を選択して、データ信号wdout2として出力し、dataSel信号の立ち下がりエッジで、データ信号wdoutb1(DB0、DB1)を選択して、データ信号wdout2として出力する。このデータ信号wdout2は、フリップフロップ回路1214でクロック信号x2Clkの1周期分だけ遅延されてデータ信号wdout3となり、ゲート1219に送られる。一方、イネーブル信号DqOe1(=DqsOe1)が、フリップフロップ回路1205によってクロック信号x1Clkの1/2周期分だけ遅延されてイネーブル信号DqOe2(=DqsOe2)が生成され、さらにイネーブル信号DqOe2が、フリップフロップ回路1215によってクロック信号x2Clkの1/2周期分だけ遅延されてイネーブル信号DqOe3(=DqsOe3)が生成され、このイネーブル信号DqOe3が上記のゲート1219に入力される。その結果、ゲート1219は、イネーブル信号DqOe3が高レベルである間だけ、データ信号wdout3をデータ信号DqとしてDDR−SDRAMに出力する。
The data signal wdouta1 and the data signal wdoutb1 are input to the
これにより、入力した2つのデータ信号wdouta1(DA0,DA1),wdoutb1(DB0,DB1)を、クロック信号x1Clkの1/2周期毎に交互に取り入れたデータ信号Dqが生成され、これをDDR−SDRAMに格納することが可能となる。
前述したように、従来のDDR−SDRAMのコントローラにおいては、DLL(Delay Locked Loop)回路を使用しないものが考案されていたが、このDLL回路を使用しない従来のコントローラはDDR−SDRAMの信号入力制御回路であって、従来、DDR−SDRAMの信号出力制御回路を、DLL回路を使用せずに構成することは不可能であった。 As described above, a conventional DDR-SDRAM controller that does not use a DLL (Delay Locked Loop) circuit has been devised. However, a conventional controller that does not use this DLL circuit controls DDR-SDRAM signal input control. Conventionally, it has been impossible to configure a signal output control circuit of a DDR-SDRAM without using a DLL circuit.
通常、DLL回路は回路規模が大きく、かつ、データストローブ信号ごとに設けられる必要あるため、DDR−SDRAMの信号出力制御回路からなるコントローラが実装されたICチップの面積の増加を招いてしまうという問題が未だ解消されていなかった。 Usually, the DLL circuit has a large circuit scale and needs to be provided for each data strobe signal, which causes an increase in the area of an IC chip on which a controller including a signal output control circuit of a DDR-SDRAM is mounted. Has not yet been resolved.
本発明はこのような問題点に鑑みてなされたものであって、自装置が実装されるべきICチップの面積の減少を図ったメモリ制御装置を提供することを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide a memory control device that reduces the area of an IC chip on which the device itself is to be mounted.
上述の目的を達成するために、本発明のメモリ制御装置は、ダブルデータレート同期式ダイナミックランダムアクセスメモリに対する信号入出力を制御するメモリ制御装置において、前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号の立ち上がりエッジと立下りエッジの夫々を用いて、前記メモリから出力されたデータストローブ信号をサンプリングし、該データストローブ信号の切り替わりエッジを検出して、前記サンプリングクロック信号の立ち下がりおよび立ち下がりの両方で前記切り替わりエッジを検出した場合にエッジ検出信号を出力するエッジ検出手段と、前記エッジ検出手段によって出力されたエッジ検出信号を用いて、前記メモリから出力されたデータ信号から、該データ信号に時系列に沿って交互に含まれる2系統のデータ信号を系統ごとに抽出するデータ抽出手段と、前記データ抽出手段によって抽出された2系統のデータ信号を、前記メモリの動作クロックに同期して出力する同期出力手段とを有することを特徴とする。
上述の目的を達成するために、本発明のメモリ制御装置は、ダブルデータレート同期式ダイナミックランダムアクセスメモリに対する信号入出力を制御するメモリ制御装置において、前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号を出力するクロック出力手段と、前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号の立ち上がりエッジを用いて前記メモリから出力されたデータストローブ信号をサンプリングし前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジを検出する第1の検出手段と、前記サンプリングクロック信号の立ち下がりエッジを用いて前記メモリから出力されたデータストローブ信号をサンプリングし前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジを検出する第2の検出手段と、前記第1の検出手段および前記第2の検出手段の両方で前記データストローブ信号の立ち上がり又は立ち下がりを検出した場合に検出信号を出力する検出信号出力手段と、前記検出信号出力手段によって出力された検出信号を用いて、前記メモリから出力されたデータ信号について、該データ信号に時系列に沿って交互に含まれる2系統のデータ信号を系統ごとに抽出するデータ抽出手段と、前記データ抽出手段によって抽出された2系統のデータ信号を、前記メモリの動作クロックに同期して出力するデータ出力手段とを有することを特徴とする。
To achieve the above purposes mentioned, the memory control device of the present invention, double data rate in the memory controller for controlling signal input and output to synchronous dynamic random access memory, a frequency higher than the frequency of the operation clock of the memory The data strobe signal output from the memory is sampled using each of the rising edge and the falling edge of the sampling clock signal having, the switching edge of the data strobe signal is detected, and the falling edge of the sampling clock signal is detected. And edge detection means for outputting an edge detection signal when the switching edge is detected both at the falling edge and the edge detection signal output by the edge detection means, from the data signal output from the memory, Time series on the data signal Data extraction means for extracting two data signals alternately included along each line, and synchronous output for outputting the two data signals extracted by the data extraction means in synchronization with the operation clock of the memory Means.
In order to achieve the above object, a memory control device according to the present invention is a memory control device that controls signal input / output with respect to a double data rate synchronous dynamic random access memory, and has a frequency higher than the frequency of the operation clock of the memory. Sampling the data strobe signal output from the memory using a rising edge of the sampling clock signal having a frequency higher than the frequency of the operation clock of the memory; First detecting means for detecting a rising edge and a falling edge of the sampling clock signal, and sampling the data strobe signal output from the memory using the falling edge of the sampling clock signal. A detection signal is output when the rising edge or the falling edge of the data strobe signal is detected by both the second detection means for detecting the rising edge and the falling edge, and the first detection means and the second detection means. Two data signals alternately included in the data signal in time series with respect to the data signal output from the memory using the detection signal output means to detect and the detection signal output from the detection signal output means And a data output means for outputting the two systems of data signals extracted by the data extraction means in synchronism with the operation clock of the memory.
本発明によれば、ダブルデータレート同期式ダイナミックランダムアクセスメモリ(DDR−SDRAM)の動作クロックの周波数より高い周波数をもつクロック信号を用いてデータストローブ信号をサンプリングすることで、データストローブ信号の切り替わりエッジを検出し、この切り替わりエッジを表すエッジ切り替わり検出信号を用いてデータ信号から、該データ信号に含まれる2系統のデータ信号を抽出する。 According to the present invention, the data strobe signal is switched by sampling the data strobe signal using a clock signal having a frequency higher than the frequency of the operation clock of the double data rate synchronous dynamic random access memory (DDR-SDRAM). , And two data signals included in the data signal are extracted from the data signal using the edge switching detection signal representing the switching edge.
これにより、DLL回路を使用せずにDDR−SDRAM信号出力制御回路を構成することができ、DDR−SDRAM信号出力制御回路が実装されるICチップの面積削減が可能となる。 As a result, the DDR-SDRAM signal output control circuit can be configured without using a DLL circuit, and the area of the IC chip on which the DDR-SDRAM signal output control circuit is mounted can be reduced.
以下、本発明を実施するための最良の形態について、図面を参照して説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図1は、本発明の一実施の形態に係るメモリ制御装置の構成を示すブロック図である。このメモリ制御装置(メモリコントローラ)は、DDR−SDRAMからの信号出力を制御する回路を備える。 FIG. 1 is a block diagram showing a configuration of a memory control device according to an embodiment of the present invention. The memory control device (memory controller) includes a circuit that controls signal output from the DDR-SDRAM.
図1において、メモリ制御装置は、クロック生成部1300、クロック変換部1301、データサンプリング部1302、ストローブ信号エッジ検出部1303から構成される。ストローブ信号エッジ検出部1303には、DDR−SDRAMからデータストローブ信号Dqsが入力され、データサンプリング部1302には、DDR−SDRAMからデータ信号Dqが入力される。データストローブ信号Dqsおよびデータ信号Dqは、例えば、図8及び図9で示したデータストローブ信号Dqsおよびデータ信号Dqに対応する。
In FIG. 1, the memory control device includes a
クロック生成部1300は、DDR−SDRAMに供給されるクロック信号と同一周波数のクロック信号x1Clkと、該クロック信号x1Clkの周波数よりも大きい周波数をもつクロック信号xXClkとを生成する。
The
ストローブ信号エッジ検出部1303は、クロック信号xXClkを用いて、データストローブ信号Dqsをサンプリングし、データストローブ信号Dqsの切り替わりエッジを検出する。データサンプリング部1302は、図2及び図3を参照して後述するように、検出された切り替わりエッジを用いて、データ信号Dq(DA0,DB0,DA1,DB1)を基にして2つのデータ信号rdataa2(DA0,DA1),rdatab2(DB0,DB1)を生成する。クロック変換部1301は、2つのデータ信号rdataa2(DA0,DA1),rdatab2(DB0,DB1)を、クロック信号x1Clkを用いて2つのデータ信号rdataa3(DA0,DA1),rdatab3(DB0,DB1)に変換する。
The strobe
この2つのデータ信号rdataa3(DA0,DA1),rdatab3(DB0,DB1)は、例えば図9に示す2つのデータ信号wdouta1(DA0,DA1),wdoutb1(DB0,DB1)に対応する、クロック信号x1Clkの1周期分の長さをもつ2つのデータ信号である。 These two data signals rdataa3 (DA0, DA1), rdataab3 (DB0, DB1) are, for example, of the clock signal x1Clk corresponding to the two data signals wdouta1 (DA0, DA1), wdoutb1 (DB0, DB1) shown in FIG. Two data signals having a length of one period.
図2は、図1に示すメモリ制御装置の具体的な構成を示す回路図であり、図3は、該メモリ制御装置の各部における信号の波形を示すタイミングチャートである。 FIG. 2 is a circuit diagram showing a specific configuration of the memory control device shown in FIG. 1, and FIG. 3 is a timing chart showing signal waveforms in respective parts of the memory control device.
PLL回路1400は、DDR−SDRAMに供給されるクロック信号と同一周波数のクロック信号x1Clkと、該クロック信号x1Clkの周波数の4倍の周波数をもつクロック信号x4Clkとを生成する。バッファ1402には、DDR−SDRAMからデータストローブ信号Dqsが入力され、バッファ1401には、DDR−SDRAMからデータ信号Dqが入力される。
The
バッファ1402から出力されたデータストローブ信号Dqsは、クロック信号x4Clkの立ち上がりエッジを用いて、フリップフロップ1403に取り込まれ、また、クロック信号x4Clkの立ち下がりエッジを用いて、フリップフロップ1404に取り込まれる。そして、フリップフロップ1403の出力信号DqsPosAは、クロック信号x4Clkの立ち上がりエッジを用いて、フリップフロップ1405に取り込まれ、また、フリップフロップ1404の出力信号DqsNegAは、クロック信号x4Clkの立ち下がりエッジを用いて、フリップフロップ1406に取り込まれる。
The data strobe signal Dqs output from the
フリップフロップ1405の出力信号DqsPosBの反転信号と、フリップフロップ1403の出力信号DqsPosAとがAND回路1407に入力され、AND回路1407は検出信号DqsPosRiseを出力する。検出信号DqsPosRiseは、データストローブ信号Dqsの立ち上がりエッジに相当する信号である。また、フリップフロップ1405の出力信号DqsPosBと、フリップフロップ1403の出力信号DqsPosAの反転信号とがAND回路1408に入力され、AND回路1408は検出信号DqsPosFallを出力する。検出信号DqsPosFallは、データストローブ信号Dqsの立ち下がりエッジに相当する信号である。
The inverted signal of the output signal DqsPosB of the flip-
検出信号DqsPosRiseおよび検出信号DqsPosFallは、クロック信号x4Clkの立ち上がりエッジを用いてデータストローブ信号Dqsの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出した結果得られる信号である。 The detection signal DqsPosRise and the detection signal DqsPosFall are signals obtained as a result of detecting the rising edge and the falling edge of the data strobe signal Dqs using the rising edge of the clock signal x4Clk.
一方、フリップフロップ1406の出力信号DqsNegBの反転信号と、フリップフロップ1404の出力信号DqsNegAとがAND回路1409に入力され、AND回路1409は検出信号DqsNegRiseを出力する。検出信号DqsNegRiseは、データストローブ信号Dqsの立ち上がりエッジに相当する信号である。また、フリップフロップ1406の出力信号DqsNegBと、フリップフロップ1404の出力信号DqsNegAの反転信号とがAND回路1410に入力され、AND回路1410は検出信号DqsNegFallを出力する。検出信号DqsNegFallは、データストローブ信号Dqsの立ち下がりエッジに相当する信号である。
On the other hand, the inverted signal of the output signal DqsNegB of the flip-
検出信号DqsNegRiseおよび検出信号DqsNegFallは、クロック信号x4Clkの立ち下がりエッジを用いてデータストローブ信号Dqsの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出した結果得られる信号である。 The detection signal DqsNegRise and the detection signal DqsNegFall are signals obtained as a result of detecting the rising edge and the falling edge of the data strobe signal Dqs using the falling edge of the clock signal x4Clk.
AND回路1411は、検出信号DqsPosRiseと検出信号DqsNegRiseとに基づき信号DqsRiseClkを生成し、またAND回路1412は、検出信号DqsPosFallと検出信号DqsNegFallとに基づき信号DqsFallClkを生成する。これらの信号DqsRiseClk及び信号DqsFallClkは、DDR−SDRAMの動作クロック(=x1Clk)の4倍の周波数をもつクロック信号x4Clkの立ち上がりエッジおよび立ち下がりエッジを用いて、データストローブ信号Dqsの立ち上がりエッジ及び立ち下がりエッジを示す信号として生成されたものであるため、データストローブ信号Dqsの立ち上がりエッジから、信号DqsRiseClkの立ち上がりエッジまでの間の遅延時間t(図3の信号DqsRiseClkに図示)、およびデータストローブ信号Dqsの立ち下がりエッジから、信号DqsRiseClkの立ち上がりエッジまでの間の遅延時間が、DDR−SDRAMの動作クロック(=x1Clk)の周期の1/8〜2/8であることが保証される。
The AND
こうした信号DqsRiseClk及び信号DqsFallClkを用いて、データ信号Dqを基にした2つのデータ信号の生成が行われる。 Using the signal DqsRiseClk and the signal DqsFallClk, two data signals are generated based on the data signal Dq.
すなわち、フリップフロップ回路1413は、信号DqsRiseClkの立ち上がりエッジを使用して、バッファ1401から出力されたデータ信号Dqを取り込む。具体的には、信号DqsRiseClkの立ち上がりエッジがそれぞれ発生したときにデータ信号Dqを構成しているデータ(DA0,DA1)を取り込み、データrdataa1としてフリップフロップ回路1414へ出力する。フリップフロップ回路1414は、データrdataa1を、信号DqsFallClkの立ち上がりエッジが発生したときにデータrdataa2としてフリップフロップ回路1416へ出力する。フリップフロップ回路1416は、データrdataa2を、クロック信号x1Clkの1/2周期だけ遅延させてデータrdataa3として出力する。また、フリップフロップ回路1415は、信号DqsFallClkの立ち上がりエッジがそれぞれ発生したときにデータ信号Dqを構成しているデータ(DB0,DB1)を取り込み、データrdatab2としてフリップフロップ回路1417へ出力する。フリップフロップ回路1417は、データrdatab2を、クロック信号x1Clkの1/2周期だけ遅延させてデータrdatab3として出力する。
That is, the flip-
このようにして、例えば図9に示す2つのデータ信号wdouta1(DA0,DA1),wdoutb1(DB0,DB1)に対応する、クロック信号x1Clkの1周期分の長さをもつ2つのデータ信号rdataa3(DA0,DA1),rdatab3(DB0,DB1)を生成することができる。 In this way, for example, two data signals rdataa3 (DA0) having a length corresponding to two data signals wdouta1 (DA0, DA1) and wdoutb1 (DB0, DB1) shown in FIG. 9 and having a length corresponding to one cycle of the clock signal x1Clk. , DA1), rdatab3 (DB0, DB1).
なお、前述の遅延時間(t)は、DDR−SDRAMからそれぞれ出力されるデータ信号Dqおよびデータストローブ信号Dqsの発生タイミングのばらつきの範囲内にあるので、信号DqsRiseClk及び信号DqsFallClkを用いて、データ信号Dqを基にして2つのデータ信号rdataa3(DA0,DA1),rdatab3(DB0,DB1)を確実に生成することができる。 Note that the delay time (t) described above is within the range of variations in the generation timing of the data signal Dq and the data strobe signal Dqs output from the DDR-SDRAM, so that the data signal DqsRiseClk and the signal DqsFallClk are used. Based on Dq, two data signals rdataa3 (DA0, DA1) and rdataab3 (DB0, DB1) can be reliably generated.
以上のように、上記実施の形態では、DDR−SDRAMの動作クロックの周波数より高い周波数をもつクロック信号を用いてデータストローブ信号Dqsをサンプリングすることで、データストローブ信号Dqsの切り替わりエッジを検出し、この切り替わりエッジを表すエッジ切り替わり検出信号を用いてデータ信号Dqから、該データ信号Dqに含まれる2つのデータ信号を抽出する。これにより、DLL回路を使用せずにDDR−SDRAM信号出力制御回路を構成することができ、DDR−SDRAM信号出力制御回路が実装されるICチップの面積削減が可能となる。 As described above, in the above embodiment, the switching edge of the data strobe signal Dqs is detected by sampling the data strobe signal Dqs using a clock signal having a frequency higher than the frequency of the operation clock of the DDR-SDRAM. Two data signals included in the data signal Dq are extracted from the data signal Dq using the edge switching detection signal representing the switching edge. As a result, the DDR-SDRAM signal output control circuit can be configured without using a DLL circuit, and the area of the IC chip on which the DDR-SDRAM signal output control circuit is mounted can be reduced.
1300 クロック生成部
1301 クロック変換部(同期出力手段)
1302 データサンプリング部(データ抽出手段)
1303 ストローブ信号エッジ検出部(エッジ検出手段)
x1Clk クロック信号(メモリの動作クロック)
x4Clk クロック信号
Dq データ信号
Dqs データストローブ信号
1300
1302 Data sampling unit (data extraction means)
1303 Strobe signal edge detection unit (edge detection means)
x1Clk clock signal (memory operation clock)
x4Clk clock signal Dq data signal Dqs data strobe signal
Claims (6)
前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号の立ち上がりエッジと立下りエッジの夫々を用いて、前記メモリから出力されたデータストローブ信号をサンプリングし、該データストローブ信号の切り替わりエッジを検出して、前記サンプリングクロック信号の立ち下がりおよび立ち下がりの両方で前記切り替わりエッジを検出した場合にエッジ検出信号を出力するエッジ検出手段と、
前記エッジ検出手段によって出力されたエッジ検出信号を用いて、前記メモリから出力されたデータ信号から、該データ信号に時系列に沿って交互に含まれる2系統のデータ信号を系統ごとに抽出するデータ抽出手段と、
前記データ抽出手段によって抽出された2系統のデータ信号を、前記メモリの動作クロックに同期して出力する同期出力手段と
を有することを特徴とするメモリ制御装置。 In a memory control device for controlling signal input / output to / from a double data rate synchronous dynamic random access memory,
The data strobe signal output from the memory is sampled using the rising edge and the falling edge of the sampling clock signal having a frequency higher than the frequency of the operation clock of the memory, and the switching edge of the data strobe signal is changed. Edge detection means for detecting and outputting an edge detection signal when the switching edge is detected at both the falling edge and falling edge of the sampling clock signal ;
Data for extracting two data signals alternately included in the data signal in time series from the data signal output from the memory using the edge detection signal output by the edge detection means Extraction means;
And a synchronous output means for outputting the two data signals extracted by the data extraction means in synchronization with an operation clock of the memory.
前記データ抽出手段は、前記エッジ検出手段によって出力されたエッジ検出信号を用いて、前記メモリから出力されたデータ信号から、前記メモリの動作クロックの周期と同一周期をもつ前記2系統のデータ信号を復元することを特徴とする請求項1記載のメモリ制御装置。 In the memory, two data signals are alternately stored in time series at a frequency twice the operation clock of the memory,
The data extraction means uses the edge detection signal output by the edge detection means to extract the two systems of data signals having the same period as the operation clock period of the memory from the data signal output from the memory. The memory control device according to claim 1, wherein the memory control device is restored.
前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号を出力するクロック出力手段と、 Clock output means for outputting a sampling clock signal having a frequency higher than the frequency of the operation clock of the memory;
前記メモリの動作クロックの周波数よりも高い周波数をもつサンプリングクロック信号の立ち上がりエッジを用いて前記メモリから出力されたデータストローブ信号をサンプリングし前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジを検出する第1の検出手段と、 First, a data strobe signal output from the memory is sampled using a rising edge of a sampling clock signal having a frequency higher than a frequency of an operation clock of the memory, and a rising edge and a falling edge of the data strobe signal are detected. Detecting means of
前記サンプリングクロック信号の立ち下がりエッジを用いて前記メモリから出力されたデータストローブ信号をサンプリングし前記データストローブ信号の立ち上がりエッジおよび立ち下がりエッジを検出する第2の検出手段と、 Second detection means for sampling a data strobe signal output from the memory using a falling edge of the sampling clock signal and detecting a rising edge and a falling edge of the data strobe signal;
前記第1の検出手段および前記第2の検出手段の両方で前記データストローブ信号の立ち上がり又は立ち下がりを検出した場合に検出信号を出力する検出信号出力手段と、 A detection signal output means for outputting a detection signal when the rising edge or falling edge of the data strobe signal is detected by both the first detection means and the second detection means;
前記検出信号出力手段によって出力された検出信号を用いて、前記メモリから出力されたデータ信号について、該データ信号に時系列に沿って交互に含まれる2系統のデータ信号を系統ごとに抽出するデータ抽出手段と、 Data for extracting two data signals alternately included in the data signal in time series for the data signal output from the memory using the detection signal output by the detection signal output means Extraction means;
前記データ抽出手段によって抽出された2系統のデータ信号を、前記メモリの動作クロックに同期して出力するデータ出力手段と Data output means for outputting two data signals extracted by the data extraction means in synchronization with an operation clock of the memory;
を有することを特徴とするメモリ制御装置。 A memory control device comprising:
前記データ抽出手段は、前記第1の検出信号に基づいて前記メモリから出力されるデータ信号から第1の系統のデータ信号を抽出する第1のデータ抽出手段と、前記第2の検出信号に基づいて前記メモリから出力されるデータ信号から第2の系統のデータ信号を抽出する第2のデータ抽出手段とを備え、 The data extraction means is based on a first data extraction means for extracting a first system data signal from a data signal output from the memory based on the first detection signal, and on the second detection signal. Second data extraction means for extracting a second system data signal from the data signal output from the memory,
第1、第2のデータ抽出手段によって抽出された第1、第2の系統のデータ信号夫々を前記メモリの動作クロックに同期して出力するデータ出力手段を更に有することを特徴とする請求項5に記載のメモリ制御装置。 6. The apparatus according to claim 5, further comprising data output means for outputting the first and second system data signals extracted by the first and second data extraction means in synchronization with an operation clock of the memory. The memory control device according to 1.
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