JP4752076B2 - Reference voltage circuit and integrated circuit device - Google Patents
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Description
本発明は、基準電圧回路及び集積回路装置に関する。 The present invention relates to a reference voltage circuit and an integrated circuit device.
従来より、基準電圧を出力する基準電圧回路が知られている。例えばスキャナ用のアナログフロントエンド回路では、バンドギャップなどを利用した定電圧回路からの定電圧を受け、Ａ／Ｄ変換回路等に基準電圧を供給する基準電圧回路が用いられる。 Conventionally, a reference voltage circuit that outputs a reference voltage is known. For example, an analog front-end circuit for a scanner uses a reference voltage circuit that receives a constant voltage from a constant voltage circuit using a band gap or the like and supplies a reference voltage to an A / D conversion circuit or the like.
そして、この基準電圧回路は、通常動作時（通常使用時）のみならず、プローブ等によるテスト時においても、安定した基準電圧を出力できることが望ましい。
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、基準電圧の安定出力が可能な基準電圧回路及びこれを含む集積回路装置を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a reference voltage circuit capable of stably outputting a reference voltage and an integrated circuit device including the reference voltage circuit.
本発明は、その第１の入力端子に、定電圧が入力され、その第２の入力端子に、その出力端子に出力される基準電圧が入力される差動増幅回路を含み、前記差動増幅回路は、前記第１、第２の入力端子を有する差動部と、出力部と、前記出力部の出力端子と前記差動部の出力端子との間に設けられる位相補償用キャパシタと、前記位相補償用キャパシタの一端と前記差動部の出力端子との間に設けられる第１のスイッチ回路とを含み、前記第１のスイッチ回路は、通常動作時には、前記位相補償用キャパシタの一端と前記差動部の出力端子との間の接続をオフにし、テスト時には、前記位相補償用キャパシタの一端と前記差動部の出力端子との間の接続をオンにし、前記出力部の利得は、テスト時における利得より、通常動作時における利得が低く設定される基準電圧回路に関係する。 The present invention includes a differential amplifier circuit in which a constant voltage is input to the first input terminal and a reference voltage output to the output terminal is input to the second input terminal, and the differential amplifier The circuit includes a differential unit having the first and second input terminals, an output unit, a phase compensation capacitor provided between the output terminal of the output unit and the output terminal of the differential unit, A first switch circuit provided between one end of the phase compensation capacitor and the output terminal of the differential unit, and the first switch circuit includes one end of the phase compensation capacitor and the first switch circuit during normal operation. The connection between the output terminal of the differential unit is turned off, and during the test, the connection between one end of the phase compensation capacitor and the output terminal of the differential unit is turned on, and the gain of the output unit is tested. Gain during normal operation than gain during operation It related to a reference voltage circuit that is set lower.
本発明によれば、通常動作時には、位相補償用キャパシタの一端と差動部の出力端子との間の接続がオフにされると共に、出力部が低い利得に設定される。このようにすれば、例えば出力部の利得の極を低周波数側にシフトさせることができ、通常動作時の基準電圧回路の安定動作を実現できる。一方、テスト時には、位相補償用キャパシタの一端と差動部の出力端子との間の接続がオンにされると共に、出力部が高い利得に設定される。このようにすれば、テスト時に位相補償用キャパシタが差動部の出力端子に接続されるようになるため、テスト時の基準電圧回路の安定動作を実現できる。 According to the present invention, during normal operation, the connection between one end of the phase compensation capacitor and the output terminal of the differential unit is turned off, and the output unit is set to a low gain. In this way, for example, the gain pole of the output unit can be shifted to the low frequency side, and stable operation of the reference voltage circuit during normal operation can be realized. On the other hand, during the test, the connection between one end of the phase compensation capacitor and the output terminal of the differential unit is turned on, and the output unit is set to a high gain. In this way, the phase compensation capacitor is connected to the output terminal of the differential section during the test, so that the stable operation of the reference voltage circuit during the test can be realized.
また本発明では、前記出力部は、そのゲートに前記差動部の出力端子が接続される駆動トランジスタと、第２のスイッチ回路と、前記第２のスイッチ回路と電源との間に設けられる負荷素子と、前記第２のスイッチ回路と電源との間に設けられる電流源とを含み、前記第２のスイッチ回路は、通常動作時には、前記駆動トランジスタのドレインと前記負荷素子との間の接続をオンにし、テスト時には、前記駆動トランジスタのドレインと前記電流源との間の接続をオンにするようにしてもよい。 In the present invention, the output section includes a drive transistor having a gate connected to the output terminal of the differential section, a second switch circuit, and a load provided between the second switch circuit and the power source. An element, and a current source provided between the second switch circuit and the power source, and the second switch circuit provides a connection between the drain of the drive transistor and the load element during normal operation. In the test, the connection between the drain of the driving transistor and the current source may be turned on.
このようにすれば、第２のスイッチ回路による接続のオン、オフだけで、出力部の利得を低い利得に設定したり、高い利得に設定することが可能になる。 In this way, the gain of the output unit can be set to a low gain or set to a high gain simply by turning on and off the connection by the second switch circuit.
また本発明では、前記負荷素子は、そのゲートとドレインが接続されたトランジスタ、ダイオード又は抵抗素子であってもよい。 In the present invention, the load element may be a transistor, a diode, or a resistance element whose gate and drain are connected.
また本発明では、前記電流源は、そのゲートにバイアス電圧が入力されるトランジスタであってもよい。 In the present invention, the current source may be a transistor having a bias voltage input to its gate.
また本発明では、入力された前記定電圧を調整する調整回路を含んでもよい。 In the present invention, an adjustment circuit for adjusting the input constant voltage may be included.
このようにすれば、定電圧とは異なる電位の基準電圧を出力できるようになる。 In this way, a reference voltage having a potential different from the constant voltage can be output.
また本発明では、複数の前記差動増幅回路を含み、前記調整回路は、入力された定電圧に基づいて複数の定電圧を出力し、前記複数の差動増幅回路の第１の入力端子の各々には、前記調整回路からの複数の定電圧の各々が入力されるようにしてもよい。 The present invention further includes a plurality of the differential amplifier circuits, and the adjustment circuit outputs a plurality of constant voltages based on the input constant voltages, and the first input terminals of the plurality of differential amplifier circuits Each of the plurality of constant voltages from the adjustment circuit may be input to each.
このようにすれば、複数の定電圧に対応した基準電圧を出力できるようになる。 In this way, a reference voltage corresponding to a plurality of constant voltages can be output.
また本発明では、前記調整回路は、低電位側の第Ｋの定電圧と高電位側の第Ｌの定電圧を出力し、前記複数の差動増幅回路のうち、その第１の入力端子に前記第Ｋの定電圧が入力される第Ｋの差動増幅回路は、その出力部が第１導電型の駆動トランジスタを含み、前記複数の差動増幅回路のうち、その第１の入力端子に前記第Ｌの定電圧が入力される第Ｌの差動増幅回路は、その出力部が第２導電型の駆動トランジスタを含むようにしてもよい。 In the present invention, the adjustment circuit outputs a K-th constant voltage on the low potential side and an L-th constant voltage on the high potential side, and the first input terminal of the plurality of differential amplifier circuits is output to the adjustment circuit. The K-th differential amplifier circuit to which the K-th constant voltage is input has an output portion including a first conductivity type drive transistor, and the first input terminal of the plurality of differential amplifier circuits is connected to the first input terminal. The Lth differential amplifier circuit to which the Lth constant voltage is input may include an output portion including a second conductivity type driving transistor.
このようにすれば、第Ｋ、第Ｌの定電圧に応じた最適な導電型の駆動トランジスタで、基準電圧回路の出力端子に接続される負荷を駆動できるようになる。 In this way, it is possible to drive a load connected to the output terminal of the reference voltage circuit with an optimum conductivity type driving transistor corresponding to the Kth and Lth constant voltages.
また本発明は、上記のいずれかに記載の基準電圧回路と、前記基準電圧回路から出力された基準電圧に基づいて、アナログ電圧をデジタルデータに変換するＡ／Ｄ変換回路と、前記基準電圧回路の出力端子に接続される第１のパッドと、前記Ａ／Ｄ変換回路の入力端子に接続され、前記第１のパッドとは分離して形成される第２のパッドとを含む集積回路装置に関係する。 According to another aspect of the present invention, there is provided the reference voltage circuit according to any one of the above, an A / D conversion circuit that converts an analog voltage into digital data based on the reference voltage output from the reference voltage circuit, and the reference voltage circuit. An integrated circuit device including a first pad connected to an output terminal of the A / D converter and a second pad connected to an input terminal of the A / D conversion circuit and formed separately from the first pad. Involved.
このようにすれば、基準電圧回路、Ａ／Ｄ変換回路を独立にテストできるようになり、テストの利便性を向上できる。 In this way, the reference voltage circuit and the A / D conversion circuit can be independently tested, and the convenience of the test can be improved.
また本発明では、前記第１、第２のパッドはボンディングワイヤにより接続されるようにしてもよい。 In the present invention, the first and second pads may be connected by a bonding wire.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
１．構成
図１に本実施形態の基準電圧回路１０の構成例を示す。この基準電圧回路１０（電圧出力回路）は差動増幅回路３０（演算増幅器）を含む。この差動増幅回路３０は、その第１の入力端子ＩＴ１（非反転入力端子）に、定電圧回路２０からの定電圧ＶＣＴが入力される。また、その第２の入力端子ＩＴ２（反転入力端子）に、その出力端子ＡＱに出力される基準電圧ＶＲＥＦが入力される。図１のようなボルテージフォロア接続にすることで、差動増幅回路３０はインピーダンス変換回路として機能する。そして基準電圧回路１０からは、定電圧ＶＣＴと同じ電圧の基準電圧ＶＲＥＦが出力されるようになる。
1. Configuration FIG. 1 shows a configuration example of the
なお定電圧回路２０としては例えばバンドギャップを利用したバンドギャップリファレンス回路などを採用できる。但し高精度な定電圧を集積回路装置の外部から入力するようにしてもよい。また、後述するような調整回路を基準電圧回路１０内に設け、この調整回路によりその電圧が調整された定電圧を差動増幅回路３０の入力端子ＩＴ１に入力するようにしてもよい。
As the
差動増幅回路３０は差動部４０（差動段）と出力部５０（出力段）を含む。差動部４０の出力端子ＤＱは出力部５０に接続される。そして差動部４０は、入力端子ＩＴ１、ＩＴ２に入力された電圧の差分を増幅して出力部５０に出力する。出力部５０は、差動部４０から入力された電圧を更に増幅してその出力端子ＱＱに出力する。なお差動部４０と出力部５０の間に他の回路を挿入してもよい。
The
差動増幅回路３０は位相補償用キャパシタＣＣ（コンデンサ）を含む。また第１のスイッチ回路６０を含む。位相補償用キャパシタＣＣは、出力部５０の出力端子ＱＱ（差動増幅回路３０の出力端子ＡＱ）と差動部４０の出力端子ＤＱとの間に設けられる。またスイッチ回路６０は、位相補償用キャパシタＣＣの一端と差動部の出力端子６０との間に設けられる。
The
なお出力部５０の出力端子ＱＱと位相補償用キャパシタＣＣの間に、他の回路や他の素子を設けてもよい。例えば出力端子ＱＱと位相補償用キャパシタＣＣの間にテスト信号によりその接続がオン・オフされるスイッチ回路を設けてもよい。
Another circuit or another element may be provided between the output terminal QQ of the
スイッチ回路６０は、基準電圧回路１０を通常に動作させる通常動作時（通常使用時）には、位相補償用キャパシタＣＣの一端と差動部４０の出力端子ＤＱとの間の接続をオフにする。一方、ＩＣテスタなどによるテスト時には、位相補償用キャパシタＣＣの一端と出力端子ＤＱとの間の接続をオンにする。具体的には、テスト信号が非アクティブである場合には、位相補償用キャパシタＣＣと出力端子ＤＱの間を非接続状態（非導通状態）にし、テスト信号がアクティブである場合には、位相補償用キャパシタＣＣと出力端子ＤＱの間を接続状態（導通状態）にする。
The
また出力部５０の利得（ゲイン）は、通常動作時には低い利得に設定され、テスト時には高い利得に設定される。例えばテスト信号が非アクティブである場合には、出力部５０の利得は低くなり、テスト信号がアクティブである場合には、出力部５０の利得は高くなる。
The gain of the
出力部５０は、駆動トランジスタＴＤ１と第２のスイッチ回路５２と負荷素子５４と電流源５６を含む。なお出力部５０が他のトランジスタや他の素子を含むようにしてもよい。
The
駆動トランジスタＴＤ１は、電源ＶＤＤ（広義には第２の電源）と出力端子ＱＱの間に設けられる。そして、そのゲートに差動部４０の出力端子ＤＱが接続される（差動部４０の出力電圧が入力される）。
The drive transistor TD1 is provided between the power supply VDD (second power supply in a broad sense) and the output terminal QQ. And the output terminal DQ of the
スイッチ回路５２は、駆動トランジスタＴＤ１と負荷素子５４及び電流源５６との間に設けられる。そしてスイッチ回路５２は、通常動作時には、駆動トランジスタＴＤ１のドレインと負荷素子５４との間の接続をオンにする。即ち駆動トランジスタＴＤ１のドレインを負荷素子５４の一端に接続する。なお負荷素子５４の他端は電源ＶＳＳ（広義には第２の電源）に接続されている。
The
一方、スイッチ回路５２は、テスト時には、駆動トランジスタＴＤ１のドレインと電流源５６との間の接続をオンにする。即ち駆動トランジスタＴＤ１のドレインを電流源５６の一端に接続する。なお電流源５６の他端は電源ＶＳＳ（第２の電源）に接続されている。
On the other hand, the
負荷素子５４（負荷回路）はスイッチ回路５２と電源ＶＳＳとの間に設けられる。この負荷素子５４としては、例えば、そのゲートとドレインが接続されたトランジスタ（ダイオード接続のトランジスタ）や、ダイオードや、抵抗素子などを用いることができる。なおスイッチ回路５２と負荷素子５４の間や、負荷素子５４と電源ＶＳＳの間に、他の回路や他の素子を設けてもよい。
The load element 54 (load circuit) is provided between the
電流源５６（定電流源）はスイッチ回路５２と電源ＶＳＳとの間に設けられる。この電流源５６としては、例えば、そのゲートにバイアス電圧が入力されるトランジスタなどを用いることができる。なおスイッチ回路５２と電流源５６の間や電流源５６と電源ＶＳＳの間に他の回路や他の素子を設けてもよい。
The current source 56 (constant current source) is provided between the
図２に比較例の基準電圧回路８１０を示す。この比較例の基準電圧回路８１０の差動増幅回路８３０には、図１のようなスイッチ回路６０が設けられていない。また出力部８５０の利得は可変に制御されない。
FIG. 2 shows a
図３に、図２の比較例のボード線図を示す。図３のＡ１、Ａ２は、各々、差動部８４０、出力部８５０の利得を表し、Ａ３はこれらの合成利得を表す。帰還ループを有する差動増幅回路８３０の位相余裕は、差動部８４０の利得の極Ｐ１と出力部８５０の利得の極Ｐ２と位相補償用キャパシタＣＣにより決定される。具体的には、Ａ３の合成利得が０ＤＢの時に位相が１８０度回っていなければ、差動増幅回路８３０は発振しない。そのためには、差動部８４０の利得の極Ｐ１は、なるべく低周波数側（図３の左側）にあることが望ましく、出力部８５０の利得の極Ｐ２は、なるべく高周波数側（図３の右側）にあることが望ましい。即ち極Ｐ１とＰ２の間隔を広げることが望ましい。
FIG. 3 shows a Bode diagram of the comparative example of FIG. A1 and A2 in FIG. 3 represent the gains of the
例えば位相補償用キャパシタＣＣを設けることで、極Ｐ１は低周波数側にシフトするため、位相余裕が大きくなる。また出力端子ＡＱに接続されるキャパシタＣＬ（負荷）の容量が小さくなればなるほど、位相余裕が大きくなる。 For example, by providing the phase compensation capacitor CC, the pole P1 is shifted to the low frequency side, so that the phase margin is increased. Also, the phase margin increases as the capacitance of the capacitor CL (load) connected to the output terminal AQ decreases.
しかしながら、基準電圧回路８１０の出力電圧ＶＲＥＦは、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、プログラマブル・ゲインアンプなどで使用されるため、キャパシタＣＬの容量値を小さくすることは難しい。例えばスイッチド・キャパシタを用いたＡ／Ｄ変換回路では、スイッチのオン・オフ時に電荷の充放電が行われる。従って、ＶＲＥＦの出力端子ＡＱに接続されるキャパシタＣＬの容量値を、Ａ／Ｄ変換回路の受け側のキャパシタの容量値よりもかなり大きくしないと、スイッチのオン・オフ時に基準電圧ＶＲＥＦが変動してしまい、正しいＡ／Ｄ変換ができなくなるという課題がある。
However, since the output voltage VREF of the
一方、正しいＡ／Ｄ変換を実現するためにキャパシタＣＬの容量値を大きくすると、位相余裕が少なくなり、差動増幅回路８３０が発振してしまうという課題がある。
On the other hand, when the capacitance value of the capacitor CL is increased in order to realize correct A / D conversion, there is a problem that the phase margin is reduced and the
この点、図１の本実施形態では、通常動作時とテスト時で出力部５０の利得を変化させる構成を採用しているため、上記課題を解決できる。
In this regard, the present embodiment of FIG. 1 employs a configuration in which the gain of the
例えば本実施形態では通常動作時には図４に示すように、スイッチ回路６０がオフ状態になり、位相補償用キャパシタＣＣが切り離され、出力端子ＤＱと非接続状態になる。また出力部５０の利得が小さくなる。即ちスイッチ回路５２により、駆動トランジスタＴＤ１のドレインに負荷素子５４が接続される。
For example, in this embodiment, during normal operation, as shown in FIG. 4, the
図５に通常動作時のボード線図を示す。図５のＢ１、Ｂ２は、各々、差動部４０、出力部５０の利得を表し、Ｂ３はこれらの合成利得を表す。そして帰還ループを有する差動増幅回路３０が発振しないためには、Ｂ３の合成利得が０ＤＢの時に位相が１８０度回らないようにする必要があり、そのためには差動部４０の利得の極Ｐ１と出力部５０の利得の極Ｐ２の間隔をなるべく離すことが望ましい。
FIG. 5 shows a Bode diagram during normal operation. B1 and B2 in FIG. 5 represent the gains of the
この点、本実施形態では、図３の比較例に比べて極Ｐ１、Ｐ２の位置関係が変更されている。即ち図３の比較例では、極Ｐ１の高周波数側（右側）に極Ｐ２があるのに対して、図５の本実施形態では、極Ｐ１の低周波数側（左側）に出力部５０の極Ｐ２がある。更に本実施形態では、図３のＡ２と図５のＢ２を比較すれば明らかなように、通常動作時には出力部５０の利得が小さな値に設定される。
In this regard, in the present embodiment, the positional relationship between the poles P1 and P2 is changed compared to the comparative example of FIG. That is, in the comparative example of FIG. 3, the pole P2 is on the high frequency side (right side) of the pole P1, whereas in the present embodiment of FIG. 5, the pole of the
図５のように、極Ｐ２が低周波数側にシフトすると、Ｂ２の利得が、Ｂ３の合成利得に支配的な影響を与えるようになる。従って、Ｂ２の利得を小さくすることで、Ｂ３の合成利得も、より低周波数側で低くなるようになり、０ＤＢのクロスポイントも低周波数側にシフトする。このため図５のように、合成利得が０ＤＢになった時に十分な位相余裕を確保でき、差動増幅回路３０の安定動作を実現できる。
As shown in FIG. 5, when the pole P2 is shifted to the low frequency side, the gain of B2 has a dominant influence on the combined gain of B3. Therefore, by reducing the gain of B2, the combined gain of B3 also becomes lower on the lower frequency side, and the cross point of 0DB is also shifted to the lower frequency side. Therefore, as shown in FIG. 5, a sufficient phase margin can be ensured when the combined gain becomes 0 DB, and the stable operation of the
また例えば通常動作時に、スイッチ回路６０がオンになると、位相補償用キャパシタＣＣのミラー容量により、図５のＢ１の極Ｐ１が低周波数側（左側）にシフトしてしまう。そして極Ｐ１が低周波数側にシフトすると、位相余裕が減少してしまい、Ｂ２の利得を小さくしたとしても、差動増幅回路３０が発振するおそれがある。
For example, when the
この点、本実施形態では図４に示すように、通常動作時にはスイッチ回路６０がオフになり位相補償用キャパシタＣＣが切り離される。従って位相補償用キャパシタＣＣのミラー容量の効果をキャンセルでき、図５のＢ１の極Ｐ１が低周波数側にシフトしなくなるため、差動増幅回路３０の安定動作を実現できる。
In this regard, in this embodiment, as shown in FIG. 4, the
また本実施形態ではテストモード時には図６に示すように、スイッチ回路６０がオフになり、位相補償用キャパシタＣＣが出力端子ＤＱに接続される。また出力部５０の利得が大きな利得に設定される。即ちスイッチ回路５２により、駆動トランジスタＴＤ１のドレインに電流源５６が接続される。
In the present embodiment, in the test mode, as shown in FIG. 6, the
図７にテスト時のボード線図を示す。図７のＣ１、Ｃ２は、各々、差動部４０、出力部５０の利得を表し、Ｃ３はこれらの合成利得を表す。そして帰還ループを有する差動増幅回路３０が発振しないためには、極Ｐ１とＰ２の間隔をなるべく離すことが望ましい。
FIG. 7 shows a Bode diagram during the test. C1 and C2 in FIG. 7 represent gains of the
この点、本実施形態では、テスト時にはスイッチ回路６０がオンになり位相補償用キャパシタＣＣが接続状態になるため、合成利得が０ＤＢの時に十分な位相余裕を確保できるようになる。
In this respect, in the present embodiment, the
即ち図６に示すように、テスト時にはＩＣテスタのプローブをパッド１２に接触させて、基準電圧ＶＲＥＦを測定する。そしてＩＣテスタのプローブにはインダクタンスＬＰ等が寄生する。従って、ＩＣテスタ側に設けられたキャパシタＣＬは効果が無く、このキャパシタＣＬにより差動増幅回路３０の安定動作を実現することは難しい。
That is, as shown in FIG. 6, during the test, the probe of the IC tester is brought into contact with the
この点、本実施形態では、テスト時には位相補償用キャパシタＣＣが差動部４０の出力端子ＤＱに接続される。従って、この位相補償用キャパシタＣＣのミラー容量により位相余裕を確保でき、差動増幅回路３０の安定動作を実現できる。
In this regard, in the present embodiment, the phase compensation capacitor CC is connected to the output terminal DQ of the
２．詳細な構成
図８（Ａ）に差動増幅回路３０の詳細な構成例を示す。図８（Ａ）に示すように差動部４０は、電源ＶＤＤとノードＮＡ１の間に設けられ、そのゲートがノードＮＡ２に接続されるＰ型（広義には第２導電型）のトランジスタＴＡ１と、電源ＶＤＤとノードＮＡ２の間に設けられ、そのゲートがノードＮＡ２に接続されるＰ型のトランジスタＴＡ２を含む。またノードＮＡ１とＮＡ３の間に設けられ、そのゲートが入力端子ＩＴ１になるＮ型（広義には第１導電型）のトランジスタＴＡ３と、ノードＮＡ２とＮＡ３の間に設けられ、そのゲートが入力端子ＩＴ２になるＮ型のトランジスタＴＡ４を含む。またノードＮＡ３と電源ＶＳＳの間に設けられ、そのゲートにバイアス電圧ＶＢＳが入力されるＮ型のトランジスタＴＡ５を含む。
2. Detailed Configuration FIG. 8A shows a detailed configuration example of the
出力部５０は、電源ＶＤＤとノードＮＡ４の間に設けられ、そのゲートに差動部４０の出力端子ＤＱが接続されるＰ型の駆動トランジスタＴＤ１を含む。またノードＮＡ４とＮＡ５の間に設けられ、そのゲートに信号ＴＳＴが入力されるＮ型のトランジスタＴＡ６と、ノードＮＡ４とノードＮＡ６の間に設けられ、そのゲートに信号ＴＳＴＸが入力されるＮ型のトランジスタＴＡ７を含む。またノードＮＡ５と電源ＶＳＳの間に設けられ、そのゲートにバイアス電圧が入力されるＮ型のトランジスタＴＡ８と、ノードＮＡ６と電源ＶＳＳの間に設けられ、そのドレインとゲートが接続されるＮ型のトランジスタＴＡ９を含む。
The
なお信号ＴＳＴＸの「Ｘ」は負論理を示す。即ちテスト時には、信号ＴＳＴはＨレベルになり、信号ＴＸＴＸはＬレベルになる。 Note that “X” of the signal TSTX indicates negative logic. That is, during the test, the signal TST is at the H level and the signal TXTX is at the L level.
スイッチ回路６０は、位相補償用キャパシタＣＣの一端であるノードＮＡ７と、差動部４０の出力端子ＤＱの間に設けられるＮ型のトランジスタＴＡ１０とＰ型のトランジスタＴＡ１１を含む。そしてトランジスタＴＡ１０、ＴＡ１１のゲートには、各々、信号ＴＳＴ、ＴＳＴＸが入力される。
The
図８（Ａ）に示すように、図１の負荷素子５４は、そのゲートとドレインが接続されたトランジスタＴＡ９（ダイオード接続のトランジスタ）により構成される。また図１の電流源５６は、そのゲートにバイアス電圧が入力されたトランジスタＴＡ８により構成される。なお負荷素子５４はダイオードや抵抗であってもよい。
As shown in FIG. 8A, the
図８（Ａ）では、通常動作時にはテスト信号ＴＥＳＴがＬレベル（非アクティブ）になり、信号ＴＳＴ、ＴＳＴＸが、各々、Ｌレベル、Ｈレベルになる。従ってトランジスタＴＡ７がオンになりＴＡ６がオフになる。従って駆動トランジスタＴＤ１のドレインは、負荷素子５４であるトランジスタＴＡ９のドレインに接続される。またスイッチ回路６０を構成するトランジスタＴＡ１０、ＴＡ１１がオフになり、位相補償用キャパシタＣＣと差動部４０の出力端子ＤＱは非接続になる。これにより差動増幅回路３０の位相特性は図５に示すようになり、Ｂ２のように出力部５０の利得が下がることで、発振が防止され、安定動作を実現できる。
In FIG. 8A, the test signal TEST becomes L level (inactive) during normal operation, and the signals TST and TSTX become L level and H level, respectively. Therefore, the transistor TA7 is turned on and TA6 is turned off. Therefore, the drain of the driving transistor TD1 is connected to the drain of the transistor TA9 which is the
一方、テスト時には信号ＴＥＳＴがＨレベルになり、信号ＴＳＴ、ＴＳＴＸが、各々、Ｈレベル、Ｌレベルになる。従ってトランジスタＴＡ６がオンになりＴＡ７がオフになる。従って駆動トランジスタＴＤ１のドレインは、電流源５６であるトランジスタＴＡ８のドレインに接続される。またスイッチ回路６０を構成するトランジスタＴＡ１０、ＴＡ１１がオンになり、位相補償用キャパシタＣＣが差動部４０の出力端子ＤＱに接続される。これにより差動増幅回路３０の位相特性は図７に示すようになり、位相補償用キャパシタＣＣにより極Ｐ１を低周波数側にシフトすることで、発振が防止され、安定動作を実現できる。
On the other hand, during the test, the signal TEST becomes H level, and the signals TST and TSTX become H level and L level, respectively. Therefore, the transistor TA6 is turned on and TA7 is turned off. Therefore, the drain of the driving transistor TD1 is connected to the drain of the transistor TA8 which is the
なお出力部５０のトランジスタＴＤ１とＴＡ６やＴＡ７の間や、ＴＡ６とＴＡ８の間や、ＴＡ７とＴＡ９の間や、ＴＡ８やＴＡ９と電源ＶＳＳの間に、他のトランジスタや他の素子を設ける変形実施も可能である。また差動部４０の構成も図８（Ａ）に示す構成に限定されず、種々の変形実施が可能である。
A modification is made in which another transistor or another element is provided between the transistors TD1 and TA6 or TA7 of the
また図８（Ｂ）に示すようなスイッチ回路６１を設けてもよい。このスイッチ回路６１（トランジスタＴＡ１２、ＴＡ１３）は通常動作時にはオフになり、これにより位相補償用キャパシタＣＣの他端と出力部５０の出力端子ＱＱとは非接続になる。一方、スイッチ回路６１はテスト時にはオンになり、これにより位相補償用キャパシタＣＣの他端と出力部５０の出力端子ＱＱとが接続されるようになる。
Further, a
３．変形例
図９（Ａ）に基準電圧回路１０の第１の変形例を示す。図９（Ａ）では基準電圧回路１０は、定電圧回路２０等から入力された定電圧ＶＣＴを調整する調整回路２２を含む。この調整回路２２は、例えば定電圧ＶＣＴに基づいて、ＶＣＴとは異なる電位の定電圧ＶＣＴ１を生成し、差動増幅回路３０に出力する。この場合の電圧調整は例えば抵抗素子などを用いて実現できる。そしてボルテージフォロア接続された差動増幅回路３０は、調整回路２２からの定電圧ＶＣＴ１のインピーダンス変換を行って基準電圧ＶＲＥＦを出力する。このような調整回路２２を設けることで、定電圧回路２０が生成した定電圧ＶＣＴとは異なる電位の基準電圧ＶＲＥＦをＡ／Ｄ変換回路等に供給することができ、利便性を向上できる。
3. Modification FIG. 9A shows a first modification of the
図９（Ｂ）に基準電圧回路１０の第２の変形例を示す。図９（Ｂ）では、基準電圧回路１０が複数の差動増幅回路３１、３２、３３を含む。そして調整回路２２は、入力された定電圧ＶＣＴに基づいて複数の定電圧ＶＣＴ１、ＶＣＴ２、ＶＣＴ３を出力する。そして複数の差動増幅回路の入力端子ＩＴ１（非反転入力端子）の各々には、調整回路２２からの複数の定電圧ＶＣＴ１、ＶＣＴ２、ＶＣＴ３の各々が入力される。そして差動増幅回路３１、３２、３３は定電圧ＶＣＴ１、ＶＣＴ２、ＶＣＴ３のインピーダンス変換を行って、基準電圧ＶＲＥＦＨ、ＶＲＥＦＭ、ＶＲＥＦＬをＡ／Ｄ変換回路７０（或いはＤ／Ａ変換回路）に出力する。なお調整回路２２は、例えば差動増幅回路３１、３３からの電圧ＶＲＥＦＨ、ＶＲＥＦＬを抵抗分割した電圧を、差動増幅回路３２の入力端子ＩＴ１に出力するようにしてもよい。
FIG. 9B shows a second modification of the
例えばＶＲＥＦＨ、ＶＲＥＦＭ、ＶＲＥＦＬは、各々、２．０Ｖ、１．５Ｖ、１．０Ｖの電圧に設定される。ここでＶＲＥＦＨ＝２．０Ｖは、Ａ／Ｄ変換回路７０における最大電圧として使用される。従ってＶＲＥＦＨを出力する差動増幅回路３１は、例えば図８（Ａ）に示すようにソース電流負荷のみに特化した回路構成になる。具体的には駆動トランジスタＴＤ１はＰ型のトランジスタになる。また第１、第２の入力端子ＩＴ１、ＩＴ２は、Ｎ型のトランジスタＴＡ３、ＴＡ４のゲートになり、バイアス電流用のトランジスタＴＡ５もＮ型のトランジスタになる。
For example, VREFH, VREFM, and VREFL are set to voltages of 2.0V, 1.5V, and 1.0V, respectively. Here, VREFH = 2.0 V is used as the maximum voltage in the A /
一方、ＶＲＥＦＬ＝１．０Ｖは、Ａ／Ｄ変換回路７０における比較最小電圧として使用される。従ってＶＲＥＦＬを出力する差動増幅回路３３は、例えば図１０（Ａ）に示すようにシンク電流負荷のみに特化した回路構成になる。即ち図１０（Ａ）では、駆動トランジスタＴＤ２はＮ型のトランジスタになる。またスイッチ回路５２を構成するトランジスタＴＢ６、ＴＢ７は例えばＰ型のトランジスタになる。また負荷素子５４として機能するトランジスタＴＢ９や電流源５６として機能するトランジスタＴＢ８もＰ型のトランジスタになる。また差動部４０の第１、第２の入力端子ＩＴ１、ＩＴ２は、Ｐ型のトランジスタＴＢ３、ＴＢ４のゲートになり、バイアス電流用のトランジスタＴＢ５もＰ型のトランジスタになる。
On the other hand, VREFL = 1.0 V is used as a comparative minimum voltage in the A /
またＶＲＥＦＭ＝１．５Ｖを出力する差動増幅回路３２は、図１０（Ｂ）に示すようにソース電流負荷とシンク電流負荷の両方に対応した回路構成になる。例えば図１０（Ｂ）において出力部５０は、直列に接続された抵抗素子ＲＣ１、トランジスタＴＣ１、ＴＣ２、抵抗素子ＲＣ２を含む。また直列に接続されたトランジスタＴＣ３、ＴＣ４を含む。そしてノードＮＣ１はトランジスタＴＣ１、ＴＣ３のゲートに接続され、ノードＮＣ２は差動部４０の出力端子ＤＱに接続され、ノードＮＣ３はトランジスタＴＣ２、ＴＣ４のゲートに接続される。そしてノードＮＣ４が出力部５０の出力端子ＱＱになる。この１０（Ｂ）の構成のようにドレイン接地の増幅回路とすることで、出力部５０の利得を極力下げることができ、大容量の負荷による安定した出力を得ることができる。
Further, the
以上のように本実施形態では調整回路２２が、低電位側の定電圧ＶＣＴ３（第Ｋの定電圧）と高電位側の定電圧ＶＣＴ１（第Ｌの定電圧）を出力する。そして複数の差動増幅回路３１、３２、３３のうち、その入力端子ＩＴ１にＶＣＴ３が入力される差動増幅回路３３（第Ｋの差動増幅回路）は、図１０（Ａ）に示すように、その出力部５０が、Ｎ型（第１導電型）の駆動トランジスタＴＤ２を含む。一方、入力端子ＩＴ１にＶＣＴ１（第Ｌの定電圧）が入力される差動増幅回路３１（第Ｌの差動増幅回路）は、図８（Ａ）に示すように、その出力部５０が、Ｐ型（第２導電型）の駆動トランジスタＴＤ１を含む。
As described above, in the present embodiment, the
４．集積回路装置
図１１（Ａ）に本実施形態の集積回路装置１００の構成例を示す。この集積回路装置１００は、図１等で説明した本実施形態の基準電圧回路１０を含む。また基準電圧回路１０から出力された基準電圧ＶＲＥＦ（ＶＲＥＦＨ、ＶＲＥＦＭ、ＶＲＥＦＬ）に基づいて、アナログ電圧をデジタルデータに変換するＡ／Ｄ変換回路７０を含む。なお集積回路装置１００は、基準電圧回路１０、Ａ／Ｄ変換回路７０以外の回路を含んでもよい。例えばスキャナ用のアナログフロント・エンド回路では、ＣＣＤを制御したり駆動するための回路を含むことができる。またＣＰＵやメモリなどの回路を含んでもよい。
4). Integrated Circuit Device FIG. 11A shows a configuration example of the
図１１（Ａ）に示すように集積回路装置１００は、基準電圧回路１０の出力端子に接続されるパッド１２（外部端子）と、Ａ／Ｄ変換回路７０の入力端子に接続されるパッド１４（外部端子）を含む。ここでパッド１４は、パッド１２とは異なる場所に分離して形成される。そして例えばパッド１２、１４は、集積回路装置１００のチップ内部では、配線により接続されていない。そしてＩＣパッケージ内においては、例えばボンディングワイヤ１６によりパッド１２、１４は電気的に接続される。
As shown in FIG. 11A, the
例えば図１２に比較例の集積回路装置９００を示す。この比較例では集積回路装置９００の基準電圧回路９１０の出力端子とＡ／Ｄ変換回路９７０の入力端子は、チップ内で接続されると共にパッド９１２に接続される。そして基準電圧回路９１０、Ａ／Ｄ変換回路９７０を検査する場合には、ＩＣテスタ１１０のプローブをパッド９１２に接触させて電圧値を検査する。
For example, FIG. 12 shows an
そしてＩＣテスタ１１０からＡ／Ｄ変換回路９７０に基準電圧ＶＲＥＦを供給しない場合、実際のＡ／Ｄ変換回路９７０の単体での特性が、基準電圧回路９１０の出力電圧範囲に影響を受けてしまう。従って基準電圧回路９１０は、Ａ／Ｄ変換回路９７０等の他の回路のテスト時には電圧の出力を停止し、基準電圧回路９１０の出力端子をハイインピーダンス状態に設定する必要があるという問題がある。
When the reference voltage VREF is not supplied from the
またＡ／Ｄ変換回路９７０のテスト時に、Ａ／Ｄ変換回路９７０に安定した基準電圧ＶＲＥＦを供給するためには、プローブにキャパシタを接続してＡ／Ｄ変換回路９７０を検査する必要がある。ところが、図１２の比較例で、このようにキャパシタを接続したプローブをパッド９１２に接触させてテストを行うと、このキャパシタが原因となって基準電圧回路９１０の動作が不安定になるおそれがある。このため、同一プローブを用いてテストできないという課題がある。
In order to supply a stable reference voltage VREF to the A /
この点、本実施形態では図１１（Ａ）に示すように、基準電圧回路１０の出力端子が接続されるパッド１２と、Ａ／Ｄ変換回路７０の入力端子が接続されるパッド１４が別々に形成される。従って、基準電圧回路１０の単体でのテストと、Ａ／Ｄ変換回路７０の単体でのテストを独立して行うことが可能になる。
In this regard, in this embodiment, as shown in FIG. 11A, the
例えば基準電圧回路１０をテストする場合には、図１１（Ｂ）に示すようにＩＣテスタ１１０のプローブをパッド１２に接触させて基準電圧ＶＲＥＦを測定すればよい。またＡ／Ｄ変換回路７０をテストする場合には、図１１（Ｃ）に示すようにＩＣテスタ１１０のプローブをパッド１４に接触させ、ＩＣテスタ１１０からＡ／Ｄ変換回路７０に基準電圧ＶＲＥＦを供給してテストすればよい。従って本実施形態によれば、Ａ／Ｄ変換回路７０をテストする場合に、基準電圧回路１０の出力端子をハイインピーダンス状態に設定する必要がなく、利便性を向上できる。
For example, when testing the
また本実施形態では図１１（Ｃ）に示すように、ＩＣテスタ１１０から基準電圧ＶＲＥＦを供給してＡ／Ｄ変換回路７０をテストする。この場合に本実施形態では、集積回路装置１００（ＩＣチップ）の内部ではパッド１２と１４が接続されていない。従ってＩＣテスタ１１０のプローブに接続されたキャパシタが、基準電圧回路１０の安定動作に対して悪影響を及ぼすことがない。従って図１２の比較例とは異なり、同一のプローブを用いてテストを行うことが可能になり、テストの利便性を向上できる。
In this embodiment, as shown in FIG. 11C, the reference voltage VREF is supplied from the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１導電型、第２導電型等）と共に記載された用語（ＶＳＳ、ＶＤＤ、Ｎ型、Ｐ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また基準電圧回路、差動増幅回路、差動部、出力部、スイッチ回路等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。例えば出力部は図８（Ａ）や図１０（Ａ）に示す構成に限定されず、他のトランジスタや他の素子を追加する等の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or the drawings, terms (VSS, VDD, VDD), VDD or VDD, which are described together with different terms having a broader meaning or the same meaning (first power supply, second power supply, first conductivity type, second conductivity type, etc.) at least once. N-type, P-type, etc.) can be replaced by the different terms in any part of the specification or drawings. The configurations and operations of the reference voltage circuit, the differential amplifier circuit, the differential unit, the output unit, the switch circuit, and the like are not limited to those described in the present embodiment, and various modifications can be made. For example, the output unit is not limited to the structure shown in FIGS. 8A and 10A, and modifications such as addition of other transistors or other elements are possible.
ＶＳＳ 第１の電源、ＶＤＤ 第２の電源、ＶＲＥＦ 基準電圧、ＶＣＴ 定電圧、
ＩＴ１、ＩＴ２ 第１、第２の入力端子、ＤＱ、ＱＱ、ＡＱ 出力端子、
ＣＣ 位相補償用トランジスタ、ＴＤ１ 駆動トランジスタ、
１０ 基準電圧回路、１２、１４ パッド、２０ 定電圧回路、２２ 調整回路、
３０ 差動増幅回路、４０ 差動部、５０ 出力部、５２ スイッチ回路、
５４ 負荷素子、５６ 電流源、６０ スイッチ回路、７０ Ａ／Ｄ変換回路
VSS first power supply, VDD second power supply, VREF reference voltage, VCT constant voltage,
IT1, IT2 first and second input terminals, DQ, QQ, AQ output terminals,
CC phase compensation transistor, TD1 drive transistor,
10 reference voltage circuit, 12 and 14 pads, 20 constant voltage circuit, 22 adjustment circuit,
30 differential amplifier circuit, 40 differential section, 50 output section, 52 switch circuit,
54 load elements, 56 current sources, 60 switch circuits, 70 A / D conversion circuits
Claims (9)
前記差動増幅回路は、
前記第１、第２の入力端子を有する差動部と、
出力部と、
前記出力部の出力端子と前記差動部の出力端子との間に設けられる位相補償用キャパシタと、
前記位相補償用キャパシタの一端と前記差動部の出力端子との間に設けられる第１のスイッチ回路とを含み、
前記第１のスイッチ回路は、
通常動作時には、前記位相補償用キャパシタの一端と前記差動部の出力端子との間の接続をオフにし、テスト時には、前記位相補償用キャパシタの一端と前記差動部の出力端子との間の接続をオンにし、
前記出力部の利得は、
テスト時における利得より、通常動作時における利得が低く設定されることを特徴とする基準電圧回路。 A differential amplifier circuit in which a constant voltage is input to the first input terminal, and a reference voltage output to the output terminal is input to the second input terminal;
The differential amplifier circuit is:
A differential section having the first and second input terminals;
An output section;
A phase compensation capacitor provided between the output terminal of the output unit and the output terminal of the differential unit;
A first switch circuit provided between one end of the phase compensation capacitor and the output terminal of the differential unit;
The first switch circuit includes:
During normal operation, the connection between one end of the phase compensation capacitor and the output terminal of the differential unit is turned off, and during testing, between one end of the phase compensation capacitor and the output terminal of the differential unit. Turn on the connection,
The gain of the output unit is
A reference voltage circuit characterized in that a gain in a normal operation is set lower than a gain in a test.
前記出力部は、
そのゲートに前記差動部の出力端子が接続される駆動トランジスタと、
第２のスイッチ回路と、
前記第２のスイッチ回路と電源との間に設けられる負荷素子と、
前記第２のスイッチ回路と電源との間に設けられる電流源とを含み、
前記第２のスイッチ回路は、
通常動作時には、前記駆動トランジスタのドレインと前記負荷素子との間の接続をオンにし、テスト時には、前記駆動トランジスタのドレインと前記電流源との間の接続をオンにすることを特徴とする基準電圧回路。 In claim 1,
The output unit is
A driving transistor whose gate is connected to the output terminal of the differential section;
A second switch circuit;
A load element provided between the second switch circuit and a power source;
A current source provided between the second switch circuit and a power source,
The second switch circuit includes:
A reference voltage characterized in that the connection between the drain of the driving transistor and the load element is turned on during normal operation, and the connection between the drain of the driving transistor and the current source is turned on during testing. circuit.
前記負荷素子は、そのゲートとドレインが接続されたトランジスタ、ダイオード又は抵抗素子であることを特徴とする基準電圧回路。 In claim 2,
The reference voltage circuit, wherein the load element is a transistor, a diode or a resistance element having a gate and a drain connected to each other.
前記電流源は、そのゲートにバイアス電圧が入力されるトランジスタであることを特徴とする基準電圧回路。 In claim 2 or 3,
The reference voltage circuit according to claim 1, wherein the current source is a transistor having a bias voltage input to a gate thereof.
入力された前記定電圧を調整する調整回路を含むことを特徴とする基準電圧回路。 In any one of Claims 1 thru | or 4,
A reference voltage circuit comprising an adjustment circuit for adjusting the inputted constant voltage.
複数の前記差動増幅回路を含み、
前記調整回路は、入力された定電圧に基づいて複数の定電圧を出力し、
前記複数の差動増幅回路の第１の入力端子の各々には、前記調整回路からの複数の定電圧の各々が入力されることを特徴とする基準電圧回路。 In claim 5,
A plurality of the differential amplifier circuits;
The adjustment circuit outputs a plurality of constant voltages based on the input constant voltage,
Each of the plurality of constant voltages from the adjustment circuit is input to each of the first input terminals of the plurality of differential amplifier circuits.
前記調整回路は、低電位側の第Ｋの定電圧と高電位側の第Ｌの定電圧を出力し、
前記複数の差動増幅回路のうち、その第１の入力端子に前記第Ｋの定電圧が入力される第Ｋの差動増幅回路は、その出力部が第１導電型の駆動トランジスタを含み、
前記複数の差動増幅回路のうち、その第１の入力端子に前記第Ｌの定電圧が入力される第Ｌの差動増幅回路は、その出力部が第２導電型の駆動トランジスタを含むことを特徴とする基準電圧回路。 In claim 6,
The adjustment circuit outputs a low-potential-side Kth constant voltage and a high-potential-side Lth constant voltage,
Of the plurality of differential amplifier circuits, the Kth differential amplifier circuit in which the Kth constant voltage is input to the first input terminal includes an output portion including a first conductivity type drive transistor,
Of the plurality of differential amplifier circuits, the L-th differential amplifier circuit in which the L-th constant voltage is input to the first input terminal has an output portion including a drive transistor of the second conductivity type. Reference voltage circuit characterized by.
前記基準電圧回路から出力された基準電圧に基づいて、アナログ電圧をデジタルデータに変換するＡ／Ｄ変換回路と
前記基準電圧回路の出力端子に接続される第１のパッドと、
前記Ａ／Ｄ変換回路の入力端子に接続され、前記第１のパッドとは分離して形成される第２のパッドとを含むことを特徴とする集積回路装置。 A reference voltage circuit according to any one of claims 1 to 7;
An A / D conversion circuit that converts an analog voltage into digital data based on a reference voltage output from the reference voltage circuit; a first pad connected to an output terminal of the reference voltage circuit;
An integrated circuit device comprising: a second pad connected to an input terminal of the A / D conversion circuit and formed separately from the first pad.
前記第１、第２のパッドはボンディングワイヤにより接続されることを特徴とする集積回路装置。
In claim 8,
The integrated circuit device, wherein the first and second pads are connected by a bonding wire.
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