JP4752005B2 - How to create a computer-aided real-time system - Google Patents

Description

ここで、
【数２０】

【数２１】

【数２２】

（Ｇ_rおよびＲ_vは発生する最小単位に関して正規化されている）
【数２３】

【数２４】

【数２５】

【数２６】

例えば、ｐｐｍの単位におけるクリスタル精度であり、
ｇ（ｐ⁺ ，ｔ）は、時間に関する前記クロックの精度を変更するベクトルｐ⁺ によって表される物理的変数の関数であり、
【数２７】

【数２８】

【数２９】

によって定義されている。
【００１２】
本発明による方法によって、コンピュータシステム内のデータ、データパケット、またはデータストリームが、システム論理から独立した正確なタイムマーカによってマークされることが可能となる。これによって、特に、分散型リアルタイムシステムに関し、仕様について、全く新たな自由が広げられる。本発明による方法に基づいて作成される仕様は、従来技術による実装の問題を克服する。リアルタイムでの応答が、機能的時間応答および後続の仕様の解析中にさえも考慮され得る。この提案された方法は、最も大きく異なる適用領域において、特に、リアルタイムシステムを分散する作成に適した普遍的設計パターンを指定することを可能にする。本発明による方法によって可能となる時間要件の形式的な考慮によって、さらに、通信システムにおけるリアルタイム依存レイヤを指定することが可能となり、これによって、効率的な実装を自動的に導出することが可能となる。
【００１３】
また、１つの装置内に実装されていない分散型リアルタイムシステムにおけるクロック間の関係を定義することも可能である。一例としては、時間ｔに関する２つのクロック間のオフセットは、関係：
【数３０】

によって求められる。
【００１４】
一例として、同期アルゴリズムは、このモデルを用いて指定され検証され得る。
【００１５】
処理ユニットに関連づけられた数値カウンタは、クロックによって制御され得る。多数のクロックが用いられる場合、それらのクロックのうちの１つが、他のクロックの同期用の基準クロックとして有利に用いられる。これによって、データが処理ユニット間で組織化された様式で交換されることが可能となる。
【００１６】
これに関連して、「環境」という表現は技術的処理を意味する。処理ユニットとのデータ交換は、技術的処理の開ループ制御または閉ループ制御のために、リアルタイム制御下で好適に実行され得る。これに関連して、例えば、技術的処理は、化学工場、自動車両用アンチロックブレーキングシステム、移動式無線ネットワーク等の制御である。
【００１７】
処理ユニットによって受信され、データパケットのシーケンスで形成されるデータストリームは、送信されたデータストリームが受信されたデータストリームと同じデータパケットシーケンスを有することを必要としないように、送信されたデータストリームから好適に分離され得る。よって、異なるリアルタイム依存データストリームをインターネット上で管理することが可能である。送信速度は、いくつかのデータストリームに関しては劇的に上昇し得る。処理ユニットに到達するデータパケットのシーケンスを逐次的に処理するか、またはそれらのデータパケットを再度同じシーケンスに渡す必要はまったくない。
【００１８】
処理ユニットは、関連づけられたキューを有する。このキューは、好ましくは、基準クロックとして用いられる本発明によるさらなるクロックによって、有利に時間制御される。よって、時間制御下で、データをキューに書き込むか、またはデータをキューから読み出すことが可能である。
【００１９】
さらなる改良特徴に従って、データパケットに、クロックによって作成されるリアルタイムマーカが提供される。リアルタイムマーカによるマーキングによって、データパケットの所定のシーケンスを送信することが可能となり、シーケンスは送信のために変更され、データパケットの所定のシーケンスは後に再生される。これによって、送信速度を上昇させることが可能となる。
【００２０】
クロックを用いて時間制限、特に、時間条件または時間要件を定義することは特に有利である。時間条件という表現は、システムが所定の時間で所定の動作を実行する条件を意味する。一方、時間要件とは、特定のイベントが所定の時間が経過した後に発生しなければならないというシステムに対する要件である。これは、外部イベントである。
【００２１】
本発明によるさらなる手段に基づいて、本発明による方法を実行するために適切なコンピュータシステムが提供される。このようなコンピュータシステムによって、リアルタイムシステムシステム用のソフトウェアおよびハードウェアの抽象仕様の正確な自動実装が迅速かつ単純な様式で可能となる。
【００２２】
本発明による方法の好適な例示的実施形態を下記においてより詳細に説明する。
【００２３】
図１は、理想的なカウンタ、連続リアルカウンタ、離散リアルカウンタ、および導出カウンタ間の相違を説明するための図である。理想カウンタは、線形関数によって定義される。
【００２４】
理想的なクロック：
図１の実線は、以下の式：
【数３１】

に基づく理想的なクロックの関数を示す。
【００２５】
連続リアルクロックは、さらなるパラメータを必要とする。連続リアルクロックは、通常、１００万分の１（ｐｐｍ）の単位で示される一定の精度を有する。
【００２６】
さらに、連続リアルクロックのクロック周期は、温度等の物理的パラメータの変動により変動し得ることに留意すべきである。これは、関数ｇ（ｐ⁺ ，ｔ）によって表される。ここで、ｐ⁺ は、必要とされる物理的パラメータを有し、それらの物理的パラメータの変更速度の関数としてのベクトルである。しかし、周期的変動が存在し得るため、関数ｇ（ｐ⁺，ｔ）は、連続リアルタイムクロックの等式では用いられない。しかし、有効な精度の変化に関する関数である以下の式よって表される。
【数３２】

【数３３】

【００２７】
例えば、周期的変動が発生する場合、時間間隔（ｔ₂ −ｔ₁ ）にわたるクロックの不正確性を平均化することが可能である。これらの定義を用いると、連続リアルタイムクロックは以下の式で表される。
【数３４】

【００２８】
ここでは、以下のように定義される。
【数３５】

【数３６】

例えば、ｐｐｍの単位におけるクリスタル精度である。
ｇ（ｐ⁺ ，ｔ）は、ベクトルｐ⁺ によって表される物理的変数の関数として時間に関するクロックの精度を変更する。
【数３７】

【数３８】

【数３９】

【００２９】
技術的処理は、無限量の短い時間間隔には分解され得ない。いずれの物理的クロックも有限周波数で発振する。この周波数は、クロックのクロック周期Ｔと相互に関連づけられる。離散リアルタイムクロックの最短の判読可能な間隔は、細分性Ｇとして定義される。理想的なクロックの離散リアルタイムクロック上への形式的なマッピングは、以下の関係式で表される。
【００３０】
離散リアルタイムクロック：
【数４０】

【００３１】
ここでは、以下のように定義される。
【数４１】

【数４２】

【数４３】

【数４４】

ここで、ＧおよびＲ_vは発生する最小単位に関して正規化されている。
【数４５】

【００３２】
時間の量子化は、演算
【数４６】

によって記述される。Ｒ_V は、離散リアルクロックの数値範囲を示す。Ｒ_V 時間制限の後、離散リアルタイムクロックは再び０を示す。これは等式のモジュロ演算によって示される。不正確性Ｇ（ｐ⁺ ，ｔ）は、ここでは直接的には現れない。クロック周期Ｔ、細分性Ｇ_r 、開始オフセットＳ_o 、および数値レートＲ_v は、秒の単位で示されなければならない。
【００３３】
離散クロック
【数４７】

によって制御されるカウンタは、以下の関係式で表される。
【００３４】
【数４８】

【００３５】
ここでは、以下のように定義される。
【数４９】

【数５０】

【数５１】

【数５２】

【数５３】

【数５４】

【００３６】
導出カウンタの設定に対する遅延時間はτである。Ｎ_A は、カウンタの表示が１回変わるまでの離散リアルタイムクロックに関する表示の変更の数を示す。細分性Ｇ_A は、表示間隔の変化を示す。Ｒ_A は、導出カウンタの数値範囲を示す。
【００３７】
図２は、ＳＤＬにおける処理ユニットおよびいわゆる「ＳＤＬ処理」の構造を模式的に示す図である。従来のＳＤＬ概念に基づいて提供される１つ以上のタイマーは、本発明に従って、１つのリアルタイムクロックに接続される。図３から明白であるように、これによって、異なるＳＤＬ処理用のタイマーを同期させることが可能である。
【００３８】
図２および図３に示すような到達信号には、タイムスタンプ（この場合にはリアルタイムマーカである）が提供され得る。
【００３９】
図４ａは、ＳＤＬにおける抽象データタイプのセットの定義を示す図である。これによって、リアルタイムクロックの表示にアクセスすること、リアルタイムクロックをリセットすること、またはリアルタイムクロックを特定のリアルタイムに関連する所定値に設定することが可能である。
【００４０】
本発明による方法によって、埋め込まれた分散リアルタイムシステムのハードウェアおよびソフトウェアの自動的導出のために設計パターンを指定することが可能となる。このような設計パターンの１つの好適な構成要素は、時間制限の公式化である。特に、この目的のためには、用いられるプログラミング言語がタイムマーカを生成することが可能であることが必要である。これは、例えば、システム時間を要求することによって行われ得る。一例として図５に示すこのような設計パターンの考えられ得る時間要件は以下である。
【００４１】
ａ） 状態ＲＥＡＤの周期的な発生、すなわち、ブランチの監視および状態遷移１の実行に関する第１の時間要件。第１の時間要件は、データストリームが受信される速度に起因する。これは、統計上の平均に基づいて、キューから読み出され得るデータワードの数がキューに書き込まれ得る最大数とちょうど同じであることを指定する。第１の時間要件は、キューがデータワードを含む場合にのみ適用可能である。
【００４２】
ｂ） 第２の時間要件は、データレートＲに対応する媒体に関して、その媒体をロードするための「出力」信号が１／Ｒ時間単位毎に作成されなければならないことを指定する。第２の時間要件は、データワードが設計パターンのメモリ内に格納される場合のみ適用可能である。
【００４３】
図４ｂに示す「Ｅｖｅｎｔｃｌａｓｓ」データタイプは、とりわけ、時間条件および時間要件の定義に適した以下の演算を提供する。
【００４４】
Ａｐｐｅｎｄ： タイムスタンプのリストに現在のシステム時間を入力する。
Ｄｕｒａｔｉｏｎｅｖｅｎｔ： リストに入力された２つのタイムスタンプ間の期間を計算する。
Ｍｏｎｉｔｏｒ： 故障が生じた場合に、定時点検の結果を記録し、それらの結果を適切な出力装置に書き込む。
ＴｈｒｏｗＥｘｃｅｐｔｉｏｎ： 故障が生じた場合に、例えば、システムを安全な状態に変更するために例外処理を呼び出す。
【００４５】
このパターンの支援を受けたモジュールの実装例について：
異なるアプリケーションにおける、またはモジュールとしてのパターンのそれぞれの機能は、最終的に、関数ＳｏｒｔＩｎｔｏ（）およびＳｏｒｔＯｕｔ（）によって定義される。設計パターンが、例えば、シーケンスプランニングアルゴリズム、時分割または周波数分割マルチプレクサ、もしくは帯域幅割当てをインプリメトするために、通信システムで用いられる場合、各データワードの関数ＳｏｒｔＩｎｔｏ（）にタイムスタンプが与えられる。次いで、ＳｏｒｔＯｕｔ（）が定義されたシーケンスのデータワードをそれらのタイムスタンプに基づいて読み出す。さらに、関数ＳｏｒｔＩｎｔｏ（）においてトラフィックの監視（Ｐｏｌｉｃｙ）を実行することが可能である。この処理では、データストリームの送信元が一致したサービス品質（ＱｏＳ）を含んでいるかどうかに関して判定が行われる。この時点で、とりわけ、そのパケットに関するルーティング情報（アドレス、電話番号、またはＡＴＭにおけるパス番号）も評価され得、伝達関数の宛先が定義される。
【００４６】
一方で、開ループまたは閉ループ制御アルゴリズムを実装する場合、それぞれの操作量の計算が関数ＳｏｒｔＯｕｔ（）において実行される一方、関数ＳｏｒｔＩｎｔｏ（）はセンサ値（制御量）を格納する。
【００４７】
このようにして、実際の計算が実行される前に、まず、多数の値が収集され得る。
【００４８】
混合ＨＷ／ＳＷシステムの自動導出について：
上記のセクションに記載した設計パターンは変換され、非常に容易に実装され得る。状態遷移１および状態遷移２は、この目的のために個別に考慮される。これは、この分離によって各状態遷移のための特定のソフトウェアまたはハードウェアを定義することが可能となるためである。この場合、個々の入力または出力モジュールもまた、混合ＨＷ／ＳＷ実装を表し得る。この場合、このモジュールの入力遷移および出力遷移は、常に重なり合うように実行され得るが（パイプライン）、これは、２つの状態遷移間の同期が内部バッファの共有メモリを介して達成され得るためである。このような手順によって、実装の複雑性を劇的に低減することが可能となり、実行され得る速度を著しく上昇させることが可能となる。一例として、図６は、設計パターンがどのように実装され得るかを示す。この場合、このパターンの各部分はハードウェアまたはソフトウェアのいずれかで実装され得る。この実装に関して、以下の組み合わせが可能である。
【００４９】
・全てのモジュールがハードウェアまたはソフトウェアに実装される。
・状態遷移１およびＳｏｒｔＩｎｔｏ（）がハードウェアに実装される一方、状態遷移２およびＳｏｒｔＯｕｔ（）はソフトウェアに実装される。
・状態遷移１およびＳｏｒｔＩｎｔｏ（）がソフトウェアに実装される一方、状態遷移２およびＳｏｒｔＯｕｔ（）はハードウェアに実装される。
・ＳｏｒｔＩｎｔｏ（）がハードウェアに実装され、全ての他の部分はソフトウェアに実装される。
・ＳｏｒｔＯｕｔ（）がハードウェアに実装され、全ての他の部分はソフトウェアに実装される。
・ＳｏｒｔＩｎｔｏ（）およびＳｏｒｔＯｕｔ（）がハードウェアに実装され、残りの処理はソフトウェアに実装される。
【００５０】
この場合の１つの大きな利点は、異なる合成技術が４つのタスクエレメントの全てに対して用いられ得ることである。適切な合成技術は、Ｏ．Ｂｒｉｎｇｍａｎｎらの「Ｍｉｘｅｄ Ａｂｓｔｒａｃｔｉｏｎ Ｌｅｖｅｌ Ｈａｒｄｗａｒｅ Ｓｙｎｔｈｅｓｉｓ ｆｒｏｍ ＳＤＬ ｆｏｒ Ｒａｐｉｄ Ｐｒｏｔｏｔｙｐｉｎｇ」、１０^th ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｒａｐｉｄ Ｓｙｓｔｅｍ Ｐｒｏｔｏｔｙｐｉｎｇ、Ｃｌｅａｒｗａｔｅｒ、Ｊｕｎｅ １９９９より公知である。関数ＳｏｒｔＩｎｔｏ（）およびＳｏｒｔＯｕｔ（）は、一般に、高位アルゴリズム成分を有するため、アーキテクチャ合成がそれらの関数に用いられ得る。すなわち、特殊な特定用途向けのプロセッサがツールを用いてそれらの関数のために生成される。２つの状態遷移がハードウェアに実装される場合、これらは、いずれの最適化方法（合成）を用いることなく、レジスタートランスファーレベル（ＲＴＬ）で単純なハードウェア記述に直接的に変換され得る。この概念的分離は同様に、個々の状態遷移のハードウェア／ソフトウェア分割をかなり単純化する。
【００５１】
２つのモジュールが重なり合う実施形態（パイプライン）は、両方のモジュールが同時にメモリ内の同じメモリセルにアクセスすることが望まれないことを前提に実行可能である。設計パターンのセマンティクスは常に保護されるが、これは、同時アクセスが生じた場合、２つの関数のうちの一方が停止し、他方の関数が終了するまで待機するためである。
【００５２】
モジュールを用いた複雑なシステムの設計について：
上述の設計パターンから導出され得るモジュールの支援を受けた比較的に複雑なシステムの構築をＱｏＳ要件を備えたデータサービス用のスイッチングコンピュータの例を用いて説明する。トラフィックの監視（Ｐｏｌｉｃｙ）および帯域幅割当て（Ｓｃｈｅｄｕｌｅｒ）のための基本的なモジュールは、設計パターンのインスタンスによって提供される。
【００５３】
図７の左側にシステムの基本構造を示す。到来するデータストリーム（本例では２つ存在する）が、トラフィックの監視（Ｐｏｌｉｃｙ）によって解析される。トラフィックの監視は、設計パターン（図７の右側）の支援を受けて提供される。図７に示すように、関数ＳｏｒｔＩｎｔｏ（）はこの目的のために定義されている。
【００５４】
このようなスイッチングコンピュータでは、制御情報とペイロードデータとの間にも区別がつけられる。データストリームが制御情報を含む場合、この情報は監視モジュールＣｏｎｔｒｏｌへと送られる。次いで、通常のテレコミュニケーションプロトコルがこのモジュールで処理される。システム内のデータフロー（スイッチング）を記述する情報が、Ｃｏｎｔｒｏｌで生成される。これは、トラフィックの監視において変数ＯｕｔＰＩＤを設定するＣｏｎｔｒｏｌによって行われる。このスイッチングは、図８のモジュールＳｃｈｅｄｕｌｅｒの多数のインスタンス（例えば、各出力線に対して１つ）、およびトラフィックの監視から適切な帯域幅アロケータへと送られるデータワードによって提供される。適切な帯域幅アロケータ（Ｓｃｈｅｄｕｌｅｒ）の（変数ＯｕｔＰＩＤ）によるアドレス指定によって、１つの出力チャネルに割り当てられるデータストリームが生じる。
【００５５】
原則的に、入力に多数のトラフィックモニター（ｎ個の入力）が存在し、出力にＳｃｈｅｄｕｌｅｒタイプの多数のモジュール（ｍ個の出力）が存在することが可能である。
【００５６】
この時点で帯域幅が制限されたチャネルが実装される定義は、システムのコストおよび要件に依存する。原則的に、接続チャネルの帯域幅は無限に広い。
【００５７】
いくつかの考え得る変形例を以下のセクションにおいて例として示す。
【００５８】
複雑なシステムの自動導出について：
図９ａ）は、仕様レベルでのスイッチングコンピュータの基本構造を示す。ここでは、種々のアーキテクチャがここから導出され得る。ソフトウェアモジュールはプロセッサ（ＣＰＵと略記する）上に提供される一方、ハードウェアモジュールはＡＳＩＣ（特定用途向け集積回路）において「キャスト」される。図面では、それぞれの場合において、実線の円が設計パターンの１つのインスタンスを示し、Ｐ、Ｓ、およびＣがＰｏｌｉｃｙ、Ｓｃｈｅｄｕｌｅｒ、およびＣｏｎｔｒｏｌの略語として用いられる。通信チャネルが、バスまたはスイッチングモジュール上にマッピングされ得る。
【００５９】
図９ｂ）の実装は、２つのトラフィック監視インスタンス（Ｐｏｌｉｃｙ）を処理するプロセッサ、帯域幅割当てモジュール用の３つのハードウェアモジュール（Ｓｃｈｅｄｕｌｅｒ）、データワードを送信するためのバス、および制御情報用のバスを有する。これに対して、図９ｃ）のアーキテクチャは、監視インスタンスおよびトラフィック監視インスタンス用の３つのプロセッサ、およびＳｃｈｅｄｕｌｅｒを提供する１つのハードウェアモジュールを備える。
【００６０】
図９ｄ）では、対照的に、スイッチング機能は共通のバスを用いることによってではなく、スイッチングモジュール（空間分割マルチプレクサ）を介して実装される。
【００６１】
ソフトウェアモジュールおよびハードウェアモジュールの任意の他の組み合わせも当然ながら実現可能であり、例えば、Ｓｃｈｅｄｕｌｅｒの一部のみがハードウェアに実装され、残りの部分がソフトウェアに実装され得る。テレコミュニケーションプロトコルを提供するＣｏｎｔｒｏｌモジュールを除いて、スイッチングコンピュータの全てのモジュールが、設計パターンにおいて種々のインスタンスの形態を有し得る。
【図面の簡単な説明】
【図１】 図１は、リアルタイムクロックを定義するグラフを示す。
【図２】 図２は、リアルタイムクロックを用いたＳＤＬ処理を模式的に示す。
【図３】 図３は、ＳＤＬを用いた同期した分散型リアルタイムシステムを示す。
【図４ａ】 図４ａは、抽象データタイプに関連したクロックおよびアクセスの仕様を示す。
【図４ｂ】 図４ｂは、抽象データタイプに関連した時間制限およびアクセスの仕様を示す。
【図５】 図５は、抽象データタイプに関連した時間要件およびアクセスの仕様を示す。
【図６】 図６は、設計パターンの実装を示す。
【図７】 図７は、トラフィックモニタリングを用いたスイッチングコンピュータの仕様を示す。
【図８】 図８は、図７に示すスイッチングコンピュータの出力の構成を示す。
【図９】 図９ａ）〜ｄ）は、種々のアーキテクチャの変形例の仕様を示す。[0001]
The invention relates to a method for creating a computer-aided real-time system comprising at least one processing unit as claimed in claim 1. It also relates to a computer system designed to carry out the method.
[0002]
A real-time system generally refers to a system that must supply a specific calculation result at a predetermined time and / or after a predetermined time interval. For example, the time required to convert voice to a digital signal and send it, and then convert the digital signal back to an analog audio signal is about 250 ms. Therefore, communication via a mobile phone is accompanied by a time delay of 250 nm. If this time delay is greater than 250 ms, the transmitted speech can no longer be understood.
[0003]
Conventionally, computer-aided real-time systems having a large number of processing units, so-called distributed real-time systems, have been widely used. For example, such systems include cell phones, switching systems for those cell phones, and networks around such distributed real-time systems.
[0004]
A distributed real-time system may comprise a number of processing units. These are one component which consists of the same apparatus. However, it is also possible to physically separate the processing units, for example mobile phones and switching systems.
[0005]
The distributed real-time system is known as an abbreviation of SDL (Specification and Description Language), “Specification Description Language” (ITU-T.Z.100, Appendix I.ITU, SDL Methodology Guidelines, ITU, 1993, etc.). Created based on SDL is based on the technical principle of each process with each processing unit and associated queue. Normally, it is absolutely essential that data exchange or data communication performed via a bus is performed between processing units exclusively via a queue and in a state where all processing is performed in parallel.
[0006]
In order to correlate data exchanges, each processing unit has at least one associated so-called timer module. This is a numerical counter that can be derived from the processing clock, although the counting period is not standardized. This depends on individually selected hardware and / or individual programs. This has meant that until now, it has not been possible to reliably implement abstract specifications for real-time dependent layer hardware and software in communication systems. This implementation is either too slow or does not meet the limit time condition. In order to overcome this disadvantage, the hardware is specified and implemented with the help of a schematic or by a hardware description language. Software is typically implemented by a programming language. This known method is time consuming, expensive and susceptible to failure.
[0007]
In addition to SDL, there are other implementation languages in which a clock can be included as a component. For example, a well-known unified modeling language, which is an abbreviation for “UML”, uses a clock. A further implementation language is the well-known very high speed integrated circuit hardware description language, which is an abbreviation for “VHDL”. Neither UML nor WHDL includes provisioning queues.
[0008]
A method for creating this general-purpose computer-assisted real-time system is described in Kopetz, H. et al. Ochsenreiter, W.M. : Clock Synchronization in Distributed Real-Time Systems; in IEEE Trans. on Computers, Vol. C-36, No. 8, known as shown in August 1987. The document does not include any real-time clock specifications that overcome the disadvantages of the prior art.
[0009]
The object of the present invention is to overcome the disadvantages of the prior art. The aim is in particular to provide a method by which a real-time system can be created easily, quickly and at low cost. Another aim is to enable automatic implementation of abstract specifications for real-time systems. A further aim of the present invention is to avoid defects in the creation of real-time systems.
[0010]
This object is achieved by the features of claims 1 and 10. Convenient improvements can be found in the features of claims 2-9.
[0011]
The present invention is a method for creating a computer-aided real-time system having at least one processing unit, wherein the real-time clock has the following relationship:
[Equation 19]

here,
[Expression 20]

[Expression 21]

[Expression 22]

(G _r and R _v are normalized with respect to the smallest unit that occurs)
[Expression 23]

[Expression 24]

[Expression 25]

[Equation 26]

For example, crystal precision in ppm units,
g (p ⁺ , T) is a vector p ⁺ that changes the accuracy of the clock with respect to time. Is a function of the physical variable represented by
[Expression 27]

[Expression 28]

[Expression 29]

Is defined by
[0012]
The method according to the invention allows data, data packets, or data streams in a computer system to be marked by accurate time markers that are independent of system logic. This opens up a whole new freedom of specifications, especially for distributed real-time systems. Specifications created on the basis of the method according to the invention overcome the problems of implementation according to the prior art. Real-time responses can be taken into account even during analysis of functional time responses and subsequent specifications. This proposed method makes it possible to specify universal design patterns that are suitable for creating distributed real-time systems, in the most different application areas. The formal consideration of the time requirements made possible by the method according to the invention makes it possible to further specify a real-time dependent layer in the communication system, which can automatically derive an efficient implementation. Become.
[0013]
It is also possible to define the relationship between clocks in a distributed real-time system that is not implemented in one device. As an example, the offset between two clocks with respect to time t is the relationship:
[30]

Sought by.
[0014]
As an example, a synchronization algorithm can be specified and verified using this model.
[0015]
A numeric counter associated with the processing unit can be controlled by a clock. When multiple clocks are used, one of those clocks is advantageously used as a reference clock for the synchronization of the other clocks. This allows data to be exchanged between processing units in an organized manner.
[0016]
In this context, the expression “environment” means technical processing. Data exchange with the processing unit can be suitably performed under real-time control for open-loop control or closed-loop control of the technical process. In this context, for example, the technical process is the control of chemical factories, anti-lock braking systems for motor vehicles, mobile radio networks, etc.
[0017]
The data stream received by the processing unit and formed by the sequence of data packets is derived from the transmitted data stream so that the transmitted data stream does not need to have the same data packet sequence as the received data stream. It can be suitably separated. Thus, different real-time dependent data streams can be managed on the Internet. The transmission rate can increase dramatically for some data streams. There is no need to process the sequence of data packets arriving at the processing unit sequentially or pass them again to the same sequence.
[0018]
The processing unit has an associated queue. This queue is advantageously timed by a further clock according to the invention which is preferably used as a reference clock. Thus, it is possible to write data to the queue or read data from the queue under time control.
[0019]
According to a further refinement feature, data packets are provided with real-time markers created by a clock. The marking with the real-time marker makes it possible to transmit a predetermined sequence of data packets, the sequence is modified for transmission, and the predetermined sequence of data packets is later played back. As a result, the transmission speed can be increased.
[0020]
It is particularly advantageous to define a time limit, in particular a time condition or time requirement, using a clock. The expression time condition means a condition for the system to perform a predetermined operation at a predetermined time. On the other hand, a time requirement is a requirement for a system that a specific event must occur after a predetermined time has elapsed. This is an external event.
[0021]
Based on further measures according to the present invention, a computer system suitable for carrying out the method according to the present invention is provided. Such a computer system enables accurate automatic implementation of abstract software and hardware specifications for real-time system systems in a quick and simple manner.
[0022]
Preferred exemplary embodiments of the method according to the invention are described in more detail below.
[0023]
FIG. 1 is a diagram for explaining differences between an ideal counter, a continuous real counter, a discrete real counter, and a derived counter. The ideal counter is defined by a linear function.
[0024]
Ideal clock:
The solid line in FIG.
[31]

An ideal clock function based on
[0025]
Continuous real clocks require additional parameters. Continuous real clocks typically have a certain accuracy, expressed in units of parts per million (ppm).
[0026]
Furthermore, it should be noted that the clock period of a continuous real clock can vary due to variations in physical parameters such as temperature. This is the function g (p ⁺ , T). Where p ⁺ Is a vector having the required physical parameters and as a function of the rate of change of those physical parameters. However, the function g (p ⁺ , t) is not used in the continuous real-time clock equation because there may be periodic variations. However, it is expressed by the following equation which is a function relating to an effective change in accuracy.
[Expression 32]

[Expression 33]

[0027]
For example, when periodic fluctuations occur, the time interval (t ₂ -T ₁ ) Clock inaccuracies can be averaged. Using these definitions, the continuous real-time clock is expressed by the following equation.
[Expression 34]

[0028]
Here, it is defined as follows.
[Expression 35]

[Expression 36]

For example, crystal accuracy in ppm.
g (p ⁺ , T) is a vector p ⁺ Change the accuracy of the clock with respect to time as a function of the physical variable represented by
[Expression 37]

[Formula 38]

[39]

[0029]
Technical processing cannot be broken down into an infinite amount of short time intervals. Both physical clocks oscillate at a finite frequency. This frequency is correlated with the clock period T of the clock. The shortest legible interval of the discrete real-time clock is defined as granularity G. Formal mapping of an ideal clock onto a discrete real-time clock is expressed by the following relational expression.
[0030]
Discrete real-time clock:
[Formula 40]

[0031]
Here, it is defined as follows.
[Expression 41]

[Expression 42]

[Expression 43]

(44)

Here, G and R _v are normalized with respect to the smallest unit that occurs.
[Equation 45]

[0032]
Time quantization is an operation

Described by. R _V Indicates the numerical range of the discrete real clock. R _V After the time limit, the discrete real time clock again shows zero. This is shown by the modulo operation of the equation. Inaccuracy G (p ⁺ , T) do not appear directly here. Clock period T, granularity G _r , Start offset S _o , And numerical rate R _v Must be indicated in seconds.
[0033]
Discrete clock

The counter controlled by is expressed by the following relational expression.
[0034]
[Formula 48]

[0035]
Here, it is defined as follows.
[Formula 49]

[Equation 50]

[Formula 51]

[Formula 52]

[53]

[Formula 54]

[0036]
The delay time for setting the derivation counter is τ. N _A Indicates the number of display changes for the discrete real-time clock until the counter display changes once. Granularity G _A Indicates a change in the display interval. R _A Indicates the numerical range of the derived counter.
[0037]
FIG. 2 is a diagram schematically showing a processing unit in SDL and a structure of so-called “SDL processing”. One or more timers provided under the conventional SDL concept are connected to one real-time clock according to the present invention. This makes it possible to synchronize timers for different SDL processes, as is apparent from FIG.
[0038]
The arrival signal as shown in FIGS. 2 and 3 may be provided with a time stamp (in this case a real time marker).
[0039]
FIG. 4a is a diagram illustrating the definition of a set of abstract data types in SDL. This allows accessing the display of the real time clock, resetting the real time clock, or setting the real time clock to a predetermined value associated with a particular real time.
[0040]
The method according to the invention makes it possible to specify a design pattern for the automatic derivation of the hardware and software of an embedded distributed real-time system. One preferred component of such a design pattern is a time limit formulation. In particular, for this purpose it is necessary that the programming language used is capable of generating time markers. This can be done, for example, by requesting system time. As an example, possible time requirements for such a design pattern shown in FIG.
[0041]
a) A first time requirement for periodic occurrence of state READ, ie, branch monitoring and state transition 1 execution. The first time requirement is due to the rate at which the data stream is received. This specifies that, based on a statistical average, the number of data words that can be read from the queue is exactly the same as the maximum number that can be written to the queue. The first time requirement is only applicable if the queue contains data words.
[0042]
b) The second time requirement specifies that for media corresponding to the data rate R, an “output” signal to load the media must be created every 1 / R time unit. The second time requirement is only applicable when the data word is stored in the memory of the design pattern.
[0043]
The “Eventclass” data type shown in FIG. 4b provides the following operations, which are particularly suitable for defining time conditions and time requirements.
[0044]
Append: Enter the current system time into the list of time stamps.
DurationEvent: Calculates the period between two time stamps entered in the list.
Monitor: If a failure occurs, record the results of scheduled inspections and write the results to the appropriate output device.
ThrowException: When a failure occurs, for example, an exception handling is called to change the system to a safe state.
[0045]
For an example implementation of a module that supports this pattern:
The function of each of the patterns in different applications or as modules is ultimately defined by the functions SortInto () and SortOut (). If the design pattern is used in a communication system to implement, for example, a sequence planning algorithm, a time division or frequency division multiplexer, or bandwidth allocation, a time stamp is given to the function SortInto () of each data word. Then, the data words of the sequence in which SortOut () is defined are read based on their time stamps. Further, it is possible to execute traffic monitoring (Policy) in the function SortInto (). In this process, a determination is made as to whether the source of the data stream includes a matched quality of service (QoS). At this point, among other things, routing information about the packet (address, telephone number, or pass number in ATM) can also be evaluated to define the destination of the transfer function.
[0046]
On the other hand, when an open loop or closed loop control algorithm is implemented, calculation of each manipulated variable is executed in the function SortOut (), while the function SortInto () stores a sensor value (control amount).
[0047]
In this way, a number of values can first be collected before the actual calculation is performed.
[0048]
About automatic derivation of mixed HW / SW systems:
The design pattern described in the above section can be transformed and implemented very easily. State transition 1 and state transition 2 are considered separately for this purpose. This is because this separation makes it possible to define specific software or hardware for each state transition. In this case, individual input or output modules may also represent a mixed HW / SW implementation. In this case, the input and output transitions of this module can always be performed to overlap (pipeline), because synchronization between the two state transitions can be achieved via the shared memory of the internal buffer. is there. Such a procedure can dramatically reduce the complexity of the implementation and can significantly increase the speed at which it can be performed. As an example, FIG. 6 shows how a design pattern can be implemented. In this case, each part of the pattern can be implemented in either hardware or software. The following combinations are possible for this implementation:
[0049]
• All modules are implemented in hardware or software.
State transition 1 and SortInto () are implemented in hardware, while state transition 2 and SortOut () are implemented in software.
State transition 1 and SortInto () are implemented in software, while state transition 2 and SortOut () are implemented in hardware.
SortInto () is implemented in hardware and all other parts are implemented in software.
SortOut () is implemented in hardware and all other parts are implemented in software.
SortInto () and SortOut () are implemented in hardware, and the rest of the processing is implemented in software.
[0050]
One major advantage in this case is that different synthesis techniques can be used for all four task elements. Suitable synthesis techniques are described in O.D. Bringmann et al., “Mixed Abstraction Level Hardware Synthesis from SDL for Rapid Prototyping”, 10 ^th IEEE International Workshop on Rapid System 99. The functions SortInto () and SortOut () generally have high-level algorithm components, so architecture synthesis can be used for those functions. That is, special application-specific processors are created for these functions using tools. If two state transitions are implemented in hardware, they can be directly converted to a simple hardware description at the register transfer level (RTL) without using any optimization method (synthesis). This conceptual separation also greatly simplifies the hardware / software partitioning of individual state transitions.
[0051]
An embodiment in which two modules overlap (pipeline) can be performed assuming that it is not desired that both modules access the same memory cell in memory at the same time. The semantics of the design pattern are always protected, because when simultaneous access occurs, one of the two functions stops and waits for the other function to finish.
[0052]
About designing complex systems using modules:
The construction of a relatively complex system with the support of modules that can be derived from the design pattern described above will be described using an example of a switching computer for data services with QoS requirements. The basic modules for traffic monitoring (Policy) and bandwidth allocation (Scheduler) are provided by design pattern instances.
[0053]
The basic structure of the system is shown on the left side of FIG. Incoming data streams (two in this example) are analyzed by traffic monitoring (Policy). Traffic monitoring is provided with the assistance of the design pattern (right side of FIG. 7). As shown in FIG. 7, the function SortInto () is defined for this purpose.
[0054]
In such a switching computer, it is also possible to distinguish between control information and payload data. If the data stream contains control information, this information is sent to the monitoring module Control. The normal telecommunications protocol is then processed in this module. Information describing the data flow (switching) in the system is generated by Control. This is done by Control that sets the variable OutPID in traffic monitoring. This switching is provided by multiple instances of the module Scheduler of FIG. 8 (eg, one for each output line) and data words sent from traffic monitoring to the appropriate bandwidth allocator. Addressing with the appropriate bandwidth allocator (variable OutPID) results in a data stream assigned to one output channel.
[0055]
In principle, there can be a large number of traffic monitors (n inputs) at the input and a large number of modules of the Scheduler type (m outputs) at the output.
[0056]
The definition at which the bandwidth limited channel is implemented at this point depends on the cost and requirements of the system. In principle, the bandwidth of the connection channel is infinitely wide.
[0057]
Some possible variations are given as examples in the following sections.
[0058]
About automatic derivation of complex systems:
FIG. 9a) shows the basic structure of the switching computer at the specification level. Here, various architectures can be derived from here. Software modules are provided on a processor (abbreviated CPU), while hardware modules are “cast” in an ASIC (application specific integrated circuit). In the drawings, in each case, a solid circle represents one instance of the design pattern, and P, S, and C are used as abbreviations for Policy, Scheduler, and Control. Communication channels can be mapped onto the bus or switching module.
[0059]
The implementation of FIG. 9b) consists of a processor that handles two traffic monitoring instances (Policy), three hardware modules (Scheduler) for bandwidth allocation modules, a bus for transmitting data words, and a bus for control information Have In contrast, the architecture of FIG. 9c) comprises three processors for a monitoring instance and a traffic monitoring instance, and one hardware module that provides a scheduler.
[0060]
In FIG. 9d), in contrast, the switching function is not implemented by using a common bus, but via a switching module (spatial division multiplexer).
[0061]
Any other combination of software modules and hardware modules can of course be realized, for example, only a part of the Scheduler may be implemented in hardware and the remaining part implemented in software. With the exception of the Control module, which provides a telecommunications protocol, all modules of the switching computer can have various instance forms in the design pattern.
[Brief description of the drawings]
FIG. 1 shows a graph defining a real time clock.
FIG. 2 schematically shows SDL processing using a real-time clock.
FIG. 3 shows a synchronized distributed real-time system using SDL.
FIG. 4a shows clock and access specifications associated with abstract data types.
FIG. 4b shows time restrictions and access specifications associated with abstract data types.
FIG. 5 shows time requirements and access specifications associated with abstract data types.
FIG. 6 shows implementation of a design pattern.
FIG. 7 shows the specification of a switching computer using traffic monitoring.
FIG. 8 shows an output configuration of the switching computer shown in FIG. 7;
FIGS. 9a) -d) show the specifications of various architecture variants.

Claims (10)

A method for creating a computer-aided real-time system having at least one processing unit (V1a, V1b,...)
Data is exchanged synchronously or asynchronously between said processing units (V1a, V1b,...) And the environment or one or more further processing units (V2a, V2b,...)
The processing units (V1a, V1b,...) Have at least one associated real-time clock for the interrelation of the data exchanges executed in the computer system;
The real-time clock has the following relationship:

here,

(Where G _r and R _v are normalized with respect to the smallest unit that occurs)

For example, crystal precision in ppm units,
g (p ⁺ , T) is a vector p ⁺ that changes the accuracy of the clock with respect to time. Is a function of the physical variable represented by

A method characterized in that it is defined by: The numerical counters associated with the processing units (V1a, V1b,...) Have the following relationship:

here,

The method according to claim 1, wherein the method is controlled by a clock according to.   The method according to any of the preceding claims, wherein one of the clocks is used as a reference clock for synchronization of other clocks.   Method according to any of the preceding claims, wherein real-time control is used for data exchange with the processing units (V1a, V1b, ... V2a, V2b, ...) for open-loop or closed-loop control of technical processes .   Since the data stream received from the processing units (V1a, V1b,... V2a, V2b,...) And formed from the sequence of data packets is separated from the transmitted data stream, the transmitted data stream is A method according to any of the preceding claims, comprising a sequence of data packets different from the received data stream.   The method according to any of the preceding claims, wherein the processing units (V1a, V1b, ...) have an associated queue.   The method according to claim 6, wherein the timing of the queue is controlled by the clock, preferably the clock used as the reference clock.   The method according to any of the preceding claims, wherein the data packet is provided with a real-time marker created by the clock.   A method according to any of the preceding claims, wherein the clock is used to define a time limit, in particular a time condition or time requirement.   A computer system designed to perform a method according to any of the preceding claims.

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