JP4719415B2 - 情報処理システム及びコード生成方法 - Google Patents
情報処理システム及びコード生成方法 Download PDFInfo
- Publication number
- JP4719415B2 JP4719415B2 JP2003432643A JP2003432643A JP4719415B2 JP 4719415 B2 JP4719415 B2 JP 4719415B2 JP 2003432643 A JP2003432643 A JP 2003432643A JP 2003432643 A JP2003432643 A JP 2003432643A JP 4719415 B2 JP4719415 B2 JP 4719415B2
- Authority
- JP
- Japan
- Prior art keywords
- loop
- fold
- directive
- loops
- strip mining
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/44—Encoding
- G06F8/445—Exploiting fine grain parallelism, i.e. parallelism at instruction level
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
Description
(1)ループ解析処理(S101)
コンパイラ208は、例えば、非特許文献1の第67頁に記載されているループ解析方法にしたがって中間コード209のループ解析を行い、その解析結果をループ表210に登録する。ループ表210のデータ構造例として、図5の中間コードの解析により得られたループ表を図6に示す。このループ表には、図5の中間コードに含まれる2つのループ1,2について、それぞれ、ループ識別情報601、ループ入口の基本ブロック(以下、ループヘッダブロック)の識別情報(ループヘッダ情報)602、ループレベルを表すループレベル情報(最内側ループから数えて何重目のループであるかを表す情報:例えば、最内側ループならループレベル「1」、2重ループの外側ループならループレベル「2」)603、ループの制御変数(以下、第1ループ制御変数と呼ぶ)の初期化文604、第1ループ制御変数の増分値605、第1ループ制御変数の初期値606、第1ループ制御変数の上限値607が登録されている。
(2)ストリップマイニング指示解析処理(S102)
ストリップマイニング指示解析処理S102の詳細な処理のフローチャートを図8に示す。ここでは、コンパイラ208は、中間コード209内の基本ブロックを、先頭基本ブロックから順番に処理対象基本ブロックとしていくこととする。
(3)ストリップマイニング変換処理(S103)
ストリップマイニング変換処理S103の詳細な処理のフローチャートを図9に示す。ここでは、コンパイラ208は、ストリップマイニング登録表211内のエントリを、エントリ番号の順番に処理対象エントリとしていくこととする。
Claims (8)
- 入力受付手段と演算処理手段とを有し、N重ループ(Nは自然数)と、M重ループ(Mは自然数)とを含むソースプログラムに対しストリップマイニング処理を実行して、内側ループと外側ループとする情報処理システムであって、
前記ソースプログラムには、前記N重ループを構成するループと、前記M重ループを構成するループとの各々の、ループの繰り返し回数を示す制御値が含まれ、さらに、前記N重ループと前記M重ループとを含むストリップマイニング処理対象範囲を示す第1指示文が含まれており、
ストリップマイニング後の内側ループのループ回数を示す設定値と、前記N重ループ及び前記M重ループ各々の、何重目のループかを示すレベル情報とが、前記入力受付手段から入力される、または、前記ソースプログラムに含まれており、
前記情報処理システムは、
前記入力受付手段が、ソースプログラムの識別情報の入力を受け付け、
前記演算処理手段が、
前記入力受付手段が受け付けた前記識別情報に対応するソースプログラムについて、前記第1指示文に示される範囲内において、前記N重ループを構成するループのうち該N重ループの前記レベル情報に示されるループ(以下、第1ストリップマイニング対象ループ)の制御値、および、前記M重ループを構成するループのうち該M重ループの前記レベル情報に示されるループ(以下、第2ストリップマイニング対象ループ)の制御値を、前記設定値で置き換え、該制御値を置き換えた第1ストリップマイニング対象ループおよび第2ストリップマイニング対象ループを2つの内側ループとし、さらに、当該2つの内側ループを含み、かつ、前記第1指示文で示される範囲を、前記設定値分のステップ数の外側ループで囲む変換処理を行うことを特徴とする情報処理システム。 - 請求項1記載の情報処理システムであって、
前記第1指示文は、
前記設定値、及び、前記M重ループ及び前記N重ループ各々の前記レベル情報の少なくとも一方を指定情報として含み、
前記演算処理手段は、前記第1指示文に含まれた前記指定情報を用いて前記第1指示文で示される範囲における前記変換を実行することを特徴とする情報処理システム。 - 請求項1又は2に記載の情報処理システムであって、
前記ソースプログラムは、前記第1及び第2のストリップマイニング対象ループとなるループをそれぞれ指定する第2指示文を含み、
前記設定値が、前記入力受付手段から入力される、または、前記ソースプログラムに含まれており、
前記演算処理手段は、前記第2指示文で指示される前記第1ストリップマイニング対象ループの制御値、および、前記第2指示文で指示される前記第2ストリップマイニング対象ループの制御値を、前記設定値で置き換えることを特徴とする情報処理システム。 - 入力受付手段と演算処理手段とを有する情報処理装置に、N重ループ(Nは自然数)と、M重ループ(Mは自然数)とを含むソースプログラムに対しストリップマイニング処理を実行させて、内側ループと外側ループとするプログラムであって、
前記ソースプログラムには、前記N重ループを構成するループと、前記M重ループを構成するループとの各々の、ループの繰り返し回数を示す制御値が含まれ、さらに、前記N重ループと前記M重ループとを含むストリップマイニング処理対象範囲を示す第1指示文が含まれており、
ストリップマイニング後の内側ループのループ回数を示す設定値と、前記N重ループ及び前記M重ループの各々の、何重目のループかを示すレベル情報とが、前記入力受付手段から入力される、または、前記ソースプログラムに含まれており、
前記演算処理手段に、
前記入力受付手段から、ソースプログラムの識別情報の入力を受け付ける入力受付け処理と、
前記入力受付手段が受け付けた前記識別情報に対応するソースプログラムについて、前記第1指示文に示される範囲内において、前記N重ループを構成するループのうち該N重ループの前記レベル情報に示されるループ(以下、第1ストリップマイニング対象ループ)の制御値、および、前記M重ループを構成するループのうち該M重ループの前記レベル情報に示されるループ(以下、第2ストリップマイニング対象ループ)の制御値を、前記設定値で置き換え、該制御値を置き換えた第1ストリップマイニング対象ループおよび第2ストリップマイニング対象ループを2つの内側ループとし、さらに、当該2つの内側ループを含み、かつ、前記第1指示文で示される範囲を、前記設定値分のステップ数の外側ループで囲むループ変換処理と、を実行させること
を特徴とするプログラム。 - 請求項4記載のプログラムであって、
前記第1指示文は、
前記設定値、及び、前記M重ループ及び前記N重ループ各々の前記レベル情報の少なくとも一方を指定情報として含み、
前記ループ変換処理において、前記演算処理手段に、前記第1指示文に含まれる前記指定情報を用いて前記第1指示文で示される範囲における前記変換を実行させることを特徴とするプログラム。 - 請求項4又は5に記載のプログラムであって、
前記ソースプログラムは、前記第1及び第2のストリップマイニング対象ループを指定する第2指示文を含み、
前記設定値が、前記入力受付手段から入力される、または、前記ソースプログラムに含まれており、
前記ループ変換処理において、前記演算処理手段に、前記第2指示文で指示される前記第1ストリップマイニング対象ループの制御値、および、前記第2指示文で指示される前記第2ストリップマイニング対象ループの制御値を、前記設定値で置き換えさせること
を特徴とするプログラム。 - 請求項4、5及び6のうちいずれか1項に記載のプログラムが記録されたことを特徴とする、コンピュータ読み取り可能な記憶媒体。
- 入力受付手段と演算処理手段とを有する情報処理装置に、N重ループ(Nは自然数)と、M重ループ(Mは自然数)とを含むソースプログラムに対しストリップマイニング処理を実行させて、内側ループと外側ループとするコード生成方法であって、
前記N重ループを構成するループと、前記M重ループを構成するループとの各々には、ループの繰り返し回数を示す制御値が設定され、前記N重ループと前記M重ループとを含むストリップマイニング処理対象範囲が、第1指示文で示されており、
ストリップマイニング後の内側ループのループ回数を示す設定値と、前記N重ループ及び前記M重ループの各々の、何重目のループかを示すレベル情報とが、前記入力受付手段から入力される、または、前記ソースプログラムに含まれており、
前記演算処理手段が、
前記入力受付手段からの、ソースプログラムの識別情報の入力を受け付ける入力受付け処理と、
前記入力受付手段が受け付けた前記識別情報に対応するソースプログラムについて、前記第1指示文に示される範囲内において、前記N重ループを構成するループのうち該N重ループの前記レベル情報に示されるレベルのループ(以下、第1ストリップマイニング対象ループ)の制御値、および、前記M重ループを構成するループのうち該M重ループの前記レベル情報に示されるレベルのループ(以下、第2ストリップマイニング対象ループ)の制御値を、前記設定値で置き換え、該制御値を置き換えた第1ストリップマイニング対象ループおよび第2ストリップマイニング対象ループを2つの内側ループとし、さらに、当該2つの内側ループを含み、かつ、前記第1指示文で示される範囲を、前記設定値分のステップ数の外側ループで囲むループ変換処理と、を実行すること
を特徴とするコード生成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003432643A JP4719415B2 (ja) | 2003-12-26 | 2003-12-26 | 情報処理システム及びコード生成方法 |
US10/975,437 US20050144605A1 (en) | 2003-12-26 | 2004-10-29 | Information processing system and code generation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003432643A JP4719415B2 (ja) | 2003-12-26 | 2003-12-26 | 情報処理システム及びコード生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005190302A JP2005190302A (ja) | 2005-07-14 |
JP4719415B2 true JP4719415B2 (ja) | 2011-07-06 |
Family
ID=34697693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003432643A Expired - Fee Related JP4719415B2 (ja) | 2003-12-26 | 2003-12-26 | 情報処理システム及びコード生成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050144605A1 (ja) |
JP (1) | JP4719415B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7395419B1 (en) * | 2004-04-23 | 2008-07-01 | Apple Inc. | Macroscalar processor architecture |
US7617496B2 (en) | 2004-04-23 | 2009-11-10 | Apple Inc. | Macroscalar processor architecture |
US7318223B2 (en) * | 2004-08-26 | 2008-01-08 | International Business Machines Corporation | Method and apparatus for a generic language interface to apply loop optimization transformations |
US8490073B2 (en) * | 2007-03-30 | 2013-07-16 | International Business Machines Corporation | Controlling tracing within compiled code |
US8527656B2 (en) * | 2008-03-26 | 2013-09-03 | Avaya Inc. | Registering an endpoint with a sliding window of controllers in a list of controllers of a survivable network |
US8533392B2 (en) | 2009-03-04 | 2013-09-10 | Hewlett-Packard Development Company, L.P. | Cache hit management |
US20100318980A1 (en) * | 2009-06-13 | 2010-12-16 | Microsoft Corporation | Static program reduction for complexity analysis |
CN103959238B (zh) * | 2011-11-30 | 2017-06-09 | 英特尔公司 | 使用gpu/cpu体系结构的rsa的高效实现 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5802375A (en) * | 1994-11-23 | 1998-09-01 | Cray Research, Inc. | Outer loop vectorization |
US6059841A (en) * | 1997-06-19 | 2000-05-09 | Hewlett Packard Company | Updating data dependencies for loop strip mining |
US7086038B2 (en) * | 2002-10-07 | 2006-08-01 | Hewlett-Packard Development Company, L.P. | System and method for creating systolic solvers |
-
2003
- 2003-12-26 JP JP2003432643A patent/JP4719415B2/ja not_active Expired - Fee Related
-
2004
- 2004-10-29 US US10/975,437 patent/US20050144605A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2005190302A (ja) | 2005-07-14 |
US20050144605A1 (en) | 2005-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7917899B2 (en) | Program development apparatus, method for developing a program, and a computer program product for executing an application for a program development apparatus | |
JPH11242597A (ja) | Javaバイトコードデータのフローグラフの生成方法 | |
US20150277864A1 (en) | Compiler, compile method and compile apparatus | |
JP3651774B2 (ja) | コンパイラ及びそのレジスタ割付方法 | |
JP2015201119A (ja) | コンパイルプログラム、コンパイル方法およびコンパイル装置 | |
CN115017516A (zh) | 一种基于符号执行的模糊测试方法 | |
US6301652B1 (en) | Instruction cache alignment mechanism for branch targets based on predicted execution frequencies | |
JP4719415B2 (ja) | 情報処理システム及びコード生成方法 | |
JPH0926884A (ja) | バイナリ操作を必要とするタスク中に必要なフロー情報を使用可能とする方法および装置 | |
JP2000132404A (ja) | 命令列最適化装置 | |
Ebner et al. | Generalized instruction selection using SSA-graphs | |
JP3539613B2 (ja) | ループ飛び出し文を含むループに対する配列サマリ解析方法 | |
JP2008276735A (ja) | プログラムコード変換装置及びプログラムコード変換方法 | |
JP2006107339A (ja) | プログラム処理装置 | |
US7120905B2 (en) | System and method for transformation of assembly code for conditional execution | |
JP6160232B2 (ja) | コンパイルプログラムおよびコンパイル方法 | |
Goss | Machine code optimization-improving executable object code | |
Osmialowski | How the Flang frontend works: Introduction to the interior of the open-source fortran frontend for LLVM | |
JP5932707B2 (ja) | 計算機、プログラム及びデータ生成方法 | |
JP2009265708A (ja) | コンパイラ及びそのコード生成方法 | |
JP2014099108A (ja) | 実行時間算出装置、実行時間算出方法、およびプログラム | |
JP2019067117A (ja) | コード生成装置、コード生成方法及びコード生成プログラム | |
JPS62169272A (ja) | ベクトル演算列ル−プアンロ−リング処理方式 | |
US20040045018A1 (en) | Using address space bridge in postoptimizer to route indirect calls at runtime | |
Lin et al. | Vector data flow analysis for SIMD optimizations on OpenCL programs |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050721 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080430 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081021 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081024 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20081128 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110404 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |