JP4699002B2 - Simdデータ処理における算術演算の実行のためのデータ処理装置及び方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 179
- 238000000034 method Methods 0.000 title claims description 61
- 238000013500 data storage Methods 0.000 claims description 34
- 230000004044 response Effects 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 13
- 229920006395 saturated elastomer Polymers 0.000 claims description 9
- 238000004590 computer program Methods 0.000 claims description 7
- 238000003672 processing method Methods 0.000 claims description 6
- 239000013598 vector Substances 0.000 description 62
- 238000007792 addition Methods 0.000 description 20
- 238000003860 storage Methods 0.000 description 20
- 230000008901 benefit Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 238000012546 transfer Methods 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 12
- 230000008707 rearrangement Effects 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- 238000013459 approach Methods 0.000 description 8
- 230000017105 transposition Effects 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 3
- 238000000205 computational method Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000007726 management method Methods 0.000 description 3
- 239000003607 modifier Substances 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/82—Architectures of general purpose stored program computers data or demand driven
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30105—Register structure
- G06F9/30109—Register structure having multiple operands in a single register
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- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
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- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30116—Shadow registers, e.g. coupled registers, not forming part of the register space
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- G06F9/30138—Extension of register space, e.g. register cache
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Description
D=bit[22]
Rd=bits[15:12]
N=bit[7]
Rn=bits[19:16]
m=bit[5]
Rm=bits[3:0]
対応する“Di"レジスタ番号は、“(D,Rd[3],Rd[3],Rd[1],0)”及び“(D,Rd[3],Rd[2],Rd[1],1)”である。
“Rd[0]”はゼロであるべきである。
“Di”レジスタ番号は、“(0,Rd[3],Rd[2],Rd[1],Rd[0])”である。
“word[D] ”は、レジスタからリトルエンディアンで選択される。
“Di”レジスタ番号は、“(0,0,Rd[2],Rd[1],Rd[0])”である。
ハーフワード“[(D,Rd[3])]”は、レジスタからリトルエンディアンで選択される。
“Di"レジスタ番号は、“(0,0,0,Rd[1],Rd[0])”である。
バイト“[(D,Rd[3],Rd[2])]”は、レジスタからリトルエンディアンで選択される。
V(LD|ST)<st>.<dt>{@<a>}<reglist>,{<n>,}<addr>
default<n>:=elements<dt>(<reglist>)/<st>
;// <addr>
[Rn] ;//addres:=Rn
[Rn]! ;//addres:=Rn,Rn:=Rn+transfer_size
(ここで、“transfer_size”は、アクセスされたメモリの総量を示す。)
[Rn],Rm ;//address:=Rn,Rn:=Rn+Rm
“VLD 3.16 {D0,D1,D2},#1,[r1]”
“VLD 3.16 {D0[1],D1[1],D2[1]},[r2]”
“VLD 3.16 {D0[2],D1[2],D2[2]},[r3]”
“VLD 3.16 {D0[3],D1[3],D2[3]},[r4]”
「即値によるシフト」
即値シフトは、ソースベクトル全ての要素を同じ量によってシフトするために、命令内部に符号化された直接の数値を使用する。縮小バージョン(Narrowing versions)は、データの飽和を含むことができる数値の縮小化(casting down)を可能にし、一方、ロングバージョン(Long versions)は、任意の固定小数点での拡大化(casting up)を可能にする。累積バージョン(accumulate versions)によるシフトは、多くのDSPアルゴリズムに見られる効率的なスケーリング及び累積をサポートするために提供される。右シフト命令もまた、丸めを行うオプションとして与えられる。丸めは、実際には丸められるべき数の半分を追加することにより実行される。このように、“n”の右シフトを行う時、それをシフトする前に、“2n−1”が数値に加算される。このように、以下のテーブル(表)において、もし“n≧1”の場合、丸め(n)(round(n))=2n−1で、もし“n<0”の場合、丸め(n)(round(n))=0である。ビット単位の抽出命令は、データの効率的な梱包を可能にするために含まれる。
「符号付き変数によるシフト」
このセクションのシフトは、第2のベクトルにおいて指定された符号付きシフト量により制御された要素の1つのベクトルに対するシフト実行する。符号付きシフト量をサポートすることは、合理的には負の値になる可能性がある指数値によるシフトに関するサポートを可能にし、負の制御値は右シフトを実行することになる。ベクトルシフトは、各要素が異なる量によりシフトされることを可能にするが、しかし、ベクトルシフトは、シフトが実行される前に、ベクトルの全てのレーンに対するシフト制御オペランドを複製することにより、同一の量の分だけ全てのレーンをシフトするために使用され得る。符号付きシフト制御値は、シフトされるべきオペランドの最小のオペランド要素サイズと同一のサイズの要素である。しかしながら、シフター変数は、シフト量を決定するために、各レーンの最下部の8ビットだけを使用して解釈される。丸め、及び飽和オプションもまた、利用可能である。
「比較及び選択」
データの水準選択及びデータのマスキング(masking)を提供するために使用され得るマスクを生成するための変数の比較とテストが実行され得る。それは、ベクトル化されたコードの終わりで、ベクトル内部の最大値及び最小値を見つけるために使用され得る畳み込みのバージョンを含んでいる、最大値及び最小値を選択するための命令もまた提供する。
“32|ZIP.16A,B”
“32|ZIP.16C,D”
“64|ZIP.32A,C”
“64|ZIP.32B,D”
“Dre=Are*Bre-Aim*Bim”
“Dim=Are*Bim+Aim*Bre”
“32|MUL.16 Dd,Dn,Dm[0]”
“32|MASX.16 Dd,Dn,Dm[1]”
“(a+ic)*(b+id)=e+if”
ここで、
“<value>”は、バイトである。
“<mode> ”は、列挙された拡張機能のうちの1つである。
4 スカラレジスタデータ記憶装置
6 乗算器
8 シフタ
10 加算器
12 命令パイプライン
14 スカラデコーダ
16 SIMDデコーダ
18 専用SIMD処理ロジック
20 (SIMD)レジスタデータ記憶装置
22 ロード記憶ユニット(LSU)
23 ロードFIFO
23’ 記憶FIFO
24 再整理ロジック
26 SIMDレジスタ
28 データ転送ロジック
200 メモリ
210 構造体
220 レジスタ“D0”
225 レジスタ“D1”
230 レジスタ“D2”
250、255、260 構造体
270 レジスタ“D0”
280 レジスタ“D1”
290 レジスタ“D2”
300 レジスタ“D3”
310 メモリ
312 構造体
314 データ要素
330 "D0"レジスタ
335 "D1"レジスタ
340 変換ロジック
342 データ要素
350、355 マルチプレクサ
360、365 入力レジスタ
370 クロスバー制御レジスタ
375 クロスバーマルチプレクサ
380 レジスタキャッシュ
385 出力のマルチプレクサ
400 畳み込み演算ロジックユニット
415、425、431〜434、435、445、455 経路(path)
420、460、470、480、490 マルチプレクサ
410 算術演算装置
450 選択及び分配ロジック
500 マルチプレクサ
510 スカラ選択ロジック
520 “ベクトル×スカラ”演算ロジック
530 演算装置
710 レジスタ“a”
720 レジスタ“b”
730 制御レジスタ
800、802 SIMDレジスタ
804、806 デスティネーションSIMDレジスタ
808 (データ要素)再整理ロジック
810 メモリアクセスロジック
812 SIMDレジスタ
900 レジスタデータ記憶装置
1000 メモリシステム
1005 メモリ管理ユニット(MMU)
1010 レベル1キャッシュ
1015 中継ルックアサイドバッファ(TLB)
1020 データバス
1040 データブロック
1045 128ビットデータブロック
1050 96ビットデータブロック
1055 80ビットデータブロック
1060、1065 256ビットデータブロック
1100 第1のレジスタ
1102 第2のレジスタ
1104、1106 デスティネーションレジスタ
1100、1102 ソースレジスタ
1112、1114 デスティネーションレジスタ
1116 第1のソースレジスタ
1118 第2のソースレジスタ
1120 第1のデスティネーションレジスタ
1122 第2のデスティネーションレジスタ
1125 64ビットレジスタ“D0”
1130 64ビットレジスタ“D1”
1135 画素の4×4配列
1136 対角線
1137、1141、1143、1145 2×2ブロック
1147 レジスタ“A”
1149 レジスタ“B”
1151 レジスタ“C”
1153 レジスタ“D”
1155 レジスタ“D0”
1160 レジスタ“D1”
1165 ソースレジスタ“Dm”
1170 第2のソースレジスタ“Dn”
1175 デスティネーションレジスタ“Dd”
1200 制御部分
1210 データ部分
1220 定数生成ロジック
1222 点線
1224 線
1230 ゲート
1240 定数
1250 ソースオペランド
1260 最終データ値
Claims (9)
- データ要素を記憶するレジスタデータ記憶装置と、
2Nビット(ここでNは正の整数)のデータ要素から前記2Nビットのデータ要素の高位側が提供するNビットのデータ要素を選択する算術命令を復号する命令デコーダと、
前記命令デコーダにより制御されたデータ処理操作を実行する処理ロジックと
を備え、
前記処理ロジックは、前記復号された算術命令に応答して、
複数の2Nビットのソースのデータ要素を記憶する1つ以上のソースレジスタと、対応する複数のNビットの結果のデータ要素を記憶する1つ以上のデスティネーションレジスタとを前記レジスタデータ記憶装置内部で指定すると共に、
前記算術命令により指定された前記ソースレジスタに対する算術演算を実行することによって、前記ソースレジスタに対応する複数の2Nビットの中間結果のデータ要素を生成する操作と、
前記複数の2Nビットの中間結果のデータ要素の高位側のNビットのデータ要素を選択することによって、前記複数のNビットの結果のデータ要素を生成する操作と、
前記複数のNビットの結果のデータ要素を前記1つ以上のデスティネーションレジスタに記憶する操作と、を前記複数のソースのデータ要素に対して並列に実行し、
前記算術命令により指定された前記算術演算は、加算または減算を含む
ことを特徴とするデータ処理装置。 - 丸めを伴う算術命令を復号する前記命令デコーダに応答して、前記処理ロジックは、前記2Nビットの中間結果のデータ要素の高位側の前記Nビットのデータ要素から前記結果のデータ要素を生成する前に、該高位側の前記Nビットのデータ要素に丸める処理を実行し、前記2Nビットの中間結果のデータ要素の低位側のNビットのデータ要素を廃棄する
ことを特徴とする請求項1に記載のデータ処理装置。 - 飽和を伴う算術命令を復号する前記命令デコーダに応答して、前記処理ロジックは、必要に応じて、前記複数の2Nビットの中間結果のデータ要素のそれぞれに対する飽和処理を実行すると共に、前記対応する飽和状態にされた2Nビットの中間結果のデータ要素の高位側のNビットのデータ要素から前記結果のデータ要素を形成する
ことを特徴とする請求項1に記載のデータ処理装置。 - 前記データ要素は、固定小数点数を含む
ことを特徴とする請求項1に記載のデータ処理装置。 - レジスタデータ記憶装置と、命令デコーダと、処理ロジックとを備えるデータ処理装置におけるデータ処理方法であって、
前記方法は、
前記レジスタデータ記憶装置が、データ要素を記憶するステップと、
前記命令デコーダが、2Nビット(ここでNは正の整数)のデータ要素から前記2Nビットのデータ要素の高位側が提供するNビットのデータ要素を選択する算術命令を復号するステップと、
前記処理ロジックが、前記命令デコーダにより制御されたデータ処理操作を実行するステップと
を有し、
前記データ処理操作を実行するステップにおいて、前記処理ロジックが、前記復号された算術命令に応答して、
複数の2Nビットのソースのデータ要素を記憶する1つ以上のソースレジスタと、対応する複数のNビットの結果のデータ要素を記憶する1つ以上のデスティネーションレジスタとを前記レジスタデータ記憶装置内部で指定すると共に、
前記算術命令により指定された前記ソースレジスタに対する算術演算を実行することによって、前記ソースレジスタに対応する複数の2Nビットの中間結果のデータ要素を生成する操作と、
前記2Nビットの中間結果のデータ要素の高位側のNビットのデータ要素から、前記複数のNビットの結果のデータ要素を生成する操作と、
前記複数のNビットの結果のデータ要素を前記1つ以上のデスティネーションレジスタに記憶する操作と、を前記複数のソースのデータ要素に対して並列に実行し、
前記算術演算は、加算または減算を含む
ことを特徴とするデータ処理方法。 - 前記算術命令は、丸めを伴う算術命令であると共に、前記処理ロジックは、前記2Nビットの中間結果のデータ要素の高位側の前記Nビットのデータ要素から前記結果のデータ要素を生成する前に、該高位側の前記Nビットのデータ要素に丸める処理を実行し、前記2Nビットの中間結果のデータ要素の低位側のNビットのデータ要素を廃棄する
ことを特徴とする請求項5に記載のデータ処理方法。 - 前記算術命令は、飽和を伴う算術命令であると共に、前記処理ロジックは、必要に応じて、前記複数の2Nビットの中間結果のデータ要素のそれぞれに対する飽和処理を実行すると共に、前記対応する飽和状態にされた2Nビットの中間結果のデータ要素の高位側のNビットのデータ要素から前記結果のデータ要素を形成する
ことを特徴とする請求項5に記載のデータ処理方法。 - 前記データ要素は、固定小数点数を含む
ことを特徴とする請求項5に記載のデータ処理方法。 - レジスタデータ記憶装置と、命令デコーダと、処理ロジックとを備えるデータ処理装置において実行されるコンピュータプログラムであって、
前記コンピュータプログラムは、
前記レジスタデータ記憶装置が、データ要素を記憶するステップと、
前記命令デコーダが、2Nビット(ここでNは正の整数)のデータ要素から前記2Nビットのデータ要素の高位側が提供するNビットのデータ要素を選択する算術命令を復号するステップと、
前記処理ロジックが、前記命令デコーダにより制御されたデータ処理操作を実行するステップと
を前記データ処理装置に実行させ、
前記データ処理操作を実行するステップにおいて、前記処理ロジックが、前記復号された算術命令に応答して、
複数の2Nビットのソースのデータ要素を記憶する1つ以上のソースレジスタと、対応する複数のNビットの結果のデータ要素を記憶する1つ以上のデスティネーションレジスタとを前記レジスタデータ記憶装置内部で指定すると共に、
前記算術命令により指定された前記ソースレジスタに対する算術演算を実行することによって、前記ソースレジスタに対応する複数の2Nビットの中間結果のデータ要素を生成する操作と、
前記2Nビットの中間結果のデータ要素の高位側のNビットのデータ要素から、前記複数のNビットの結果のデータ要素を生成する操作と、
前記複数のNビットの結果のデータ要素を前記1つ以上のデスティネーションレジスタに記憶する操作と、を前記複数のソースのデータ要素に対して並列に実行し、
前記算術演算は、加算または減算を含む
ことを特徴とするコンピュータプログラム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0328534.3 | 2003-12-09 | ||
GB0328534A GB2411975B (en) | 2003-12-09 | 2003-12-09 | Data processing apparatus and method for performing arithmetic operations in SIMD data processing |
Publications (2)
Publication Number | Publication Date |
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JP2005174295A JP2005174295A (ja) | 2005-06-30 |
JP4699002B2 true JP4699002B2 (ja) | 2011-06-08 |
Family
ID=30129911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004308632A Active JP4699002B2 (ja) | 2003-12-09 | 2004-10-22 | Simdデータ処理における算術演算の実行のためのデータ処理装置及び方法 |
Country Status (3)
Country | Link |
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US (1) | US7761693B2 (ja) |
JP (1) | JP4699002B2 (ja) |
GB (1) | GB2411975B (ja) |
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