JP4673008B2 - Semiconductor memory device - Google Patents
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Description
本発明は、半導体記憶装置に関する。 The present invention relates to a semiconductor memory device.
従来、例えば特許文献1には、同一セルへの1サイクルでの読み出しと書き込みを可能にし、さらに、読み出しと書き込みの2ポート動作を読み出しに必要な1サイクルで同時に行う半導体メモリが開示されている。この半導体メモリでは、CK端子が1本で、CKの立ち上がりで読み出し動作を行い、CK立ち下がりで書き込み動作を行うため、共通の1サイクルで読み書きを行っている。
Conventionally, for example,
また、特許文献2には、シングルポートのビットセルを持ったデュアルポートメモリの2つのクロックがほぼ同時に入った場合でも、どちらかを優先して立ち上げることができるアービトレーション回路を備えたパイプラインド・デュアル・ポート集積回路メモリ(SRAM)が開示されている。
Further,
また、特許文献3には、シングルポートメモリを外部回路によってデュアルポートメモリ化する疑似デュアルポートメモリが開示されている。
また、特許文献4には、複数のシングルポートメモリを外部回路によってデュアルポートメモリ化する疑似デュアルポートメモリが開示されている。 Patent Document 4 discloses a pseudo dual-port memory in which a plurality of single-port memories are made into a dual-port memory by an external circuit.
また、特許文献5には、シングルポートのSRAMであって、書き込み専用のアドレスデコーダと、読み出し専用のアドレスデコーダを持ち、書き込みと読み出しを同時に行うように構成された半導体記憶装置が開示されている。
また、特許文献6には、シングルポートのSRAMメモリセルを用いて、2ポートSRAMで実現されていた読み出または書き込みの2つの動作を同じサイクル中に行わせる半導体記憶装置が開示されている。 Further, Patent Document 6 discloses a semiconductor memory device that uses a single-port SRAM memory cell to perform two operations of reading or writing, which are realized by a 2-port SRAM, in the same cycle.
従来から用いられているシングルポートSRAMは、当然のことながらポートが1つであるため、同時に異なるアドレスにアクセスすることはできない。 Since the single port SRAM used conventionally has one port as a matter of course, it cannot access different addresses at the same time.
また、従来のデュアルポートSRAMの場合、同時に異なるアドレスにアクセスすることが可能になるが、シングルポート用のビットセル(例えば、図9参照)に比べてデュアルポート用のビットセル(例えば、図10参照)はゲート数も多く、ワードラインも2本、ビットライン対も2組あり、これを用いたデュアルポートSRAMは面積が大きくなる。 Further, in the case of a conventional dual port SRAM, it is possible to access different addresses at the same time, but a dual port bit cell (for example, see FIG. 10) as compared with a single port bit cell (for example, see FIG. 9). Has a large number of gates, two word lines, and two pairs of bit lines, and a dual port SRAM using this has a large area.
本発明は前記事情に着目してなされたものであり、その目的とするところは、シングルポート用ビットセルを用いて異なるアドレスに同時にアクセスできる半導体記憶装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device that can simultaneously access different addresses using a single-port bit cell.
前記課題を解決するために、請求項1に記載された発明は、シングルポート用ビットセルを用いたメモリアレイを備えた分割ワードライン方式の同期型の半導体記憶装置(SRAM)であって、SRAM制御用の入力端子、データ入力端子、および、データ出力端子を備えた2つのポート1およびポート2を有し、メモリアレイの各行に設置されたワードラインは、1本のみ或いは2本同時に立ち上がることが可能であり、ビットラインにはポート1およびポート2に対応する列ゲートが複数接続され、各ポートに対してセンスアンプとライトバッファ、更にそれらに接続されたデータ入出力回路を有し、さらに、2つのトランスファーゲート、1つのトランジスタを有し、前記ワードラインとワード単位のビットラインを含む列のブロックに繋がる分割ワードラインとを接続させる分割ワードラインセレクタと、前記2つのトランスファーゲートに反転信号を出力し、分割ワードラインとそれに繋がるワード単位のビットラインを含む列のブロックに対して、ポート1とポート2のそれぞれの列アドレスの入力に応じて、各ビットラインについて同一でない2ブロックを選択するビットラインセル選択信号を出力する分割ワードライン制御回路とを有し、共通するメモリアレイから異なるアドレスに対して同時にアクセス可能であることを特徴とする。
In order to solve the above-mentioned problem, the invention described in
また、請求項2に記載された発明は、請求項1に記載された発明において、ポート1とポート2の列アドレスが一致した場合に、ポート1のみを動作させる回路を備えていることを特徴とする。
The invention described in
本発明の半導体記憶装置によれば、シングルポート用ビットセルを用いて異なるアドレスに同時にアクセスできる。 According to the semiconductor memory device of the present invention, different addresses can be accessed simultaneously using the single-port bit cell.
以下、図面を参照しながら、本発明の一実施形態について説明する。図1に本発明の半導体記憶装置(SRAM)を示す。ここでは各ポートにCKを備えた同期型のSRAMで説明する。2つのポートのCKは非同期で構わない。また、簡単のため、16word×4bitの本発明の模式図を示している。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a semiconductor memory device (SRAM) of the present invention. Here, a description will be given of a synchronous SRAM provided with CK at each port. The CK of the two ports may be asynchronous. For simplicity, a schematic diagram of the present invention of 16 words × 4 bits is shown.
図1のSRAM1はクロック入力PXCK、アドレス入力PXADD、チップアクセス制御入力PXCEB、リード・ライト制御入力PXWEB、データ入力PXDI、データ出力PXDOの各端子を備えた2つのポートを持っている。なおここで、PXはポート1あるいはポート2を示すP1、P2を意味する。以下の説明も同様である。
The
メモリアレイ部はシングルポート用ビットセルSBCと分割ワードライン(DWL)セレクタで構成される。DWLセレクタに接続された分割ワードラインDWLにSBCが4個つながり、これが1word(4bit)の単位となる。また、DWLセレクタ1個とDWL1本およびSBC4個が一組になった回路が4行並ぶ。また、これらを含む点線で囲まれた部分を分割ワードライン(DWL)の列ブロックDBと呼ぶ。図1ではDBが4つ示されている。 The memory array section includes a single-port bit cell SBC and a divided word line (DWL) selector. Four SBCs are connected to the divided word line DWL connected to the DWL selector, and this is a unit of 1 word (4 bits). In addition, four rows of circuits each consisting of one DWL selector, one DWL, and four SBCs are arranged. A portion surrounded by a dotted line including these is called a divided word line (DWL) column block DB. In FIG. 1, four DBs are shown.
以下に各回路の動作を説明する。内部制御回路2はSRAMの動作を制御する。どちらかのPXCEBがLであれば、該当するポートはイネーブルとなる。どちらかのPXCEBがHであれば、該当するポートはディスエーブルとなる。両方のPXCEBがLであれば両ポート共にイネーブルとなる。両方のPXCEBがHであればチップ全体がディスエーブルとなる。以下ではPXCEBが共にLの状態で説明する。
The operation of each circuit will be described below. The
PXWEBがHであれば該当するポートはリードアクセス可能となる。このときPXCKがHになると、PXSEはHとなり該当するセンスアンプ11,13をイネーブルにする。PXCKがLのときはPXSEもLで、センスアンプ11,13はディスエーブルとなる。 If PXWEB is H, the corresponding port can be read-accessed. At this time, when PXCK becomes H, PXSE becomes H and the corresponding sense amplifiers 11 and 13 are enabled. When PXCK is L, PXSE is also L, and the sense amplifiers 11 and 13 are disabled.
PXWEBがLであれば該当するポートはライトアクセス可能となる。このときPXCKがHになると、PXWEはHとなり該当するライトバッファ10、12をイネーブルにする。PXCKがLのときはPXWEもLで、ライトバッファはディスエーブルとなる。
If PXWEB is L, the corresponding port is write-accessible. At this time, when PXCK becomes H, PXWE becomes H and the
内部制御回路から出力しているPXINCKは、PXCK、PXCEBから作られる内部クロックである。内部制御回路以外の回路は、このPXINCKで制御される。 PXINCK output from the internal control circuit is an internal clock generated from PXCK and PXCEB. Circuits other than the internal control circuit are controlled by this PXINCK.
アドレス入力回路3、行デコーダ4および列デコーダ5を図2に示す。アドレス入力回路3では、各アドレス端子PXADDに対してアドレスラッチを接続する。このアドレスラッチは、PXINCKがHになったときのアドレスをラッチし、PXINCKがLになるまで保持する。各アドレスラッチの出力は、行デコーダ4、列デコーダ5に入力される。なお図1、図2では、PXADD[2]-PXADD[3]は行アドレスとなり行デコーダ4に入力され、PXADD[0]-PXADD[1]は列アドレスとなり列デコーダ5に入力される。行デコーダでは、P1ADD[2]-P1ADD[3]をアドレスラッチを介してP1AX[0]-P1AX[3]にデコードする。
The
P1AX[0]-P1AX[3]はP1INCKがHのときに、
(P1ADD[3], P1ADD[2])=(0,0)のとき P1AX[0]=H、
(P1ADD[3], P1ADD[2])=(0,1)のとき P1AX[1]=H、
(P1ADD[3], P1ADD[2])=(1,0)のとき P1AX[2]=H、
(P1ADD[3], P1ADD[2])=(1,1)のとき P1AX[3]=H、
となり、それ以外はLとなる。
P1AX [0] -P1AX [3] is when P1INCK is H
When (P1ADD [3], P1ADD [2]) = (0,0) P1AX [0] = H,
When (P1ADD [3], P1ADD [2]) = (0,1) P1AX [1] = H,
When (P1ADD [3], P1ADD [2]) = (1,0) P1AX [2] = H,
When (P1ADD [3], P1ADD [2]) = (1,1) P1AX [3] = H,
And L otherwise.
また同様に、P2ADD[2]-P2ADD[3]をアドレスラッチを介してP2AX[0]-P2AX[3]にデコードする。 Similarly, P2ADD [2] -P2ADD [3] is decoded into P2AX [0] -P2AX [3] via the address latch.
P2AX[0]-P2AX[3]はP2INCKがHのときに、
(P2ADD[3], P2ADD[2])=(0,0)のとき P2AX[0]=H、
(P2ADD[3], P2ADD[2])=(0,1)のとき P2AX[1]=H、
(P2ADD[3], P2ADD[2])=(1,0)のとき P2AX[2]=H、
(P2ADD[3], P2ADD[2])=(1,1)のとき P2AX[3]=H、
となり、それ以外はLとなる。
P2AX [0] -P2AX [3] is when P2INCK is H
When (P2ADD [3], P2ADD [2]) = (0,0) P2AX [0] = H,
When (P2ADD [3], P2ADD [2]) = (0,1) P2AX [1] = H,
When (P2ADD [3], P2ADD [2]) = (1,0) P2AX [2] = H,
When (P2ADD [3], P2ADD [2]) = (1,1) P2AX [3] = H,
And L otherwise.
さらにP1AX[0]とP2AX[0]は2入力ORに入力されWL[0]を出力する。同様にP1AX[1]とP2AX[1]、P1AX[2]とP2AX[2]、P1AX[3]とP2AX[3]もそれぞれ2入力ORに入力され、それぞれWL[1]、WL[2]、WL[3]を出力する。 Furthermore, P1AX [0] and P2AX [0] are input to the 2-input OR and output WL [0]. Similarly, P1AX [1] and P2AX [1], P1AX [2] and P2AX [2], P1AX [3] and P2AX [3] are also input to the 2-input OR, and WL [1] and WL [2] respectively. , WL [3] is output.
このOR回路は、P1AXとP2AXのそれぞれどれか1つがHになったとき、[ ]内の番号が一致していない場合には2本のWLを立ち上げ、[ ]内の番号が一致している場合には共通のWLを1本立ち上げる。 In this OR circuit, when one of P1AX and P2AX becomes H, if the numbers in [] do not match, two WLs are started up and the numbers in [] match. If there is, launch one common WL.
列デコーダでは、P1ADD[0]-P1ADD[1]をアドレスラッチを介してP1YG[0]-P1YG[3]にデコードする。 The column decoder decodes P1ADD [0] -P1ADD [1] into P1YG [0] -P1YG [3] via the address latch.
P1YG[0]-P1YG[3]はP1INCKがHのときに、
(P1ADD[1], P1ADD[0])=(0,0)のとき P1YG[0]=H、
(P1ADD[1], P1ADD[0])=(0,1)のとき P1YG[1]=H、
(P1ADD[1], P1ADD[0])=(1,0)のとき P1YG[2]=H、
(P1ADD[1], P1ADD[0])=(1,1)のとき P1YG[3]=H、
となり、それ以外はLとなる。
P1YG [0] -P1YG [3] is when P1INCK is H
When (P1ADD [1], P1ADD [0]) = (0,0) P1YG [0] = H
When (P1ADD [1], P1ADD [0]) = (0,1) P1YG [1] = H,
When (P1ADD [1], P1ADD [0]) = (1,0) P1YG [2] = H,
When (P1ADD [1], P1ADD [0]) = (1,1) P1YG [3] = H,
And L otherwise.
また同様に、P2ADD[0]-P2ADD[1]をアドレスラッチを介してP2YG[0]-P2YG[3]にデコードする。 Similarly, P2ADD [0] -P2ADD [1] is decoded into P2YG [0] -P2YG [3] via the address latch.
P2YG[0]-P2YG[3]はP2INCKがHのときに、
(P2ADD[3], P2ADD[2])=(0,0)のとき P2YG[0]=H、
(P2ADD[3], P2ADD[2])=(0,1)のとき P2YG[1]=H、
(P2ADD[3], P2ADD[2])=(1,0)のとき P2YG[2]=H、
(P2ADD[3], P2ADD[2])=(1,1)のとき P2YG[3]=H、
となり、それ以外はLとなる。
P2YG [0] -P2YG [3] is when P2INCK is H
When (P2ADD [3], P2ADD [2]) = (0,0) P2YG [0] = H
When (P2ADD [3], P2ADD [2]) = (0,1) P2YG [1] = H
When (P2ADD [3], P2ADD [2]) = (1,0) P2YG [2] = H,
When (P2ADD [3], P2ADD [2]) = (1,1) P2YG [3] = H,
And L otherwise.
P1YG[0]-P1YG[3]、P2YG[0]-P2YG[3]は、所定の列ゲートと分割ワードライン(DWL)制御回路に入力される。 P1YG [0] -P1YG [3] and P2YG [0] -P2YG [3] are input to a predetermined column gate and a divided word line (DWL) control circuit.
列ゲートは、メモリアレイの1対のBL-BLBに対して1回路が接続される。列ゲートは、図3に示すように4個のトランスファーゲートと2個のインバータで構成される。BLとBLBにそれぞれ2個のトランスファーゲートが接続され、BLあるいはBLBに接続された2個のトランスファーゲートのうち、1個はポート1用、もう1個はポート2用の列ゲートとなる。
One circuit of the column gate is connected to one pair of BL-BLB of the memory array. The column gate is composed of four transfer gates and two inverters as shown in FIG. Two transfer gates are connected to each of BL and BLB. Of the two transfer gates connected to BL or BLB, one is a column gate for
列デコーダから出力されたPXYGの信号により、トランスファーゲートのon、offを行う。P1YGがHになると、P1YGおよびその反転信号に接続されたトランスファーゲートがonになり、BLとP1DL、BLBとP1DLBが導通する。P2YGがHになると、P2YGおよびその反転信号に接続されたトランスファーゲートがonになり、BLとP2DL、BLBとP2DLBが導通する。PXYGがLの場合は、該当する各トランスファーゲートはoffする。 The transfer gate is turned on / off by the PXYG signal output from the column decoder. When P1YG becomes H, the transfer gate connected to P1YG and its inverted signal is turned on, and BL and P1DL, and BLB and P1DLB become conductive. When P2YG becomes H, the transfer gate connected to P2YG and its inverted signal is turned on, and BL and P2DL, and BLB and P2DLB become conductive. When PXYG is L, each corresponding transfer gate is turned off.
P1DLおよびP1DLBはポート1用センスアンプとライトバッファに接続され、P2DLおよびP2DLBはポート2用センスアンプとライトバッファに接続されBLと入出力回路14,15とのデータの受け渡しを行っている。
P1DL and P1DLB are connected to the
列ゲートは、分割ワードラインの列ブロックDB[0]-DB[3]に各4個設置されており、列デコーダからの出力PXYG[0]はDB[0]内のすべての列ゲートに接続されている。PXYG[1]-PXYG[3]は同様にそれぞれDB[1]-DB[3]のすべての列ゲートに接続される。 Four column gates are installed in each column block DB [0] -DB [3] of the divided word line, and the output PXYG [0] from the column decoder is connected to all the column gates in DB [0]. Has been. PXYG [1] -PXYG [3] are similarly connected to all the column gates of DB [1] -DB [3], respectively.
分割ワードライン(DWL)制御回路を図4に示す。分割ワードラインの列ブロックDBに各1個設置される。PXYGがHのときにPXYGAをHに、PXYGBをLにする。これらの信号は、分割ワードラインの立ち上げ、立ち下げを制御する信号である。また、PXYGが両方ともLの時には出力端子DBSELBがHとなり、PXYGのうちの1本がHの場合にはDBSELBはLとなる。この信号は、分割ワードラインの列ブロックDBを選択する信号である。なお、PXYGが2本ともHになると、ポート1側のアクセスアドレスとポート2側のアクセスアドレスに対するデータがBL-BLBでぶつかる場合があるため、列アドレスをユーザが制御して、PXYGが2本ともHにはならないようにする。
A divided word line (DWL) control circuit is shown in FIG. One is installed in each column block DB of the divided word line. When PXYG is H, set PXYGA to H and PXYGB to L. These signals are signals for controlling the rise and fall of the divided word lines. When both PXYG are L, the output terminal DBSELB is H. When one of PXYG is H, DBSELB is L. This signal is a signal for selecting a column block DB of divided word lines. If both PXYG are H, the data for the access address on the
分割ワードライン(DWL)セレクタとそれにつながるシングルポートビットセル(SBC)を図5に示す。図1では、DWLセレクタはSBC4列に対して1列設置される。また図1では1本のWLに4個のDWLセレクタが接続される。DWLセレクタからは分割ワードライン(DWL)が1本接続し、DWLには4個のSBCが接続されている。SBCの詳細を図9に示す。 FIG. 5 shows a divided word line (DWL) selector and a single port bit cell (SBC) connected thereto. In FIG. 1, one DWL selector is installed for four SBC columns. In FIG. 1, four DWL selectors are connected to one WL. One divided word line (DWL) is connected from the DWL selector, and four SBCs are connected to the DWL. Details of the SBC are shown in FIG.
DWLセレクタはトランスファーゲート2個とNchトランジスタ1個で構成される。WLは2個のトランスファーゲートに接続され、それらの出力は同じDWLに接続されている。図4に示したようにトランスファーゲートに入力されているP1YGAとP1YGB、P2YGAとP2YGBはそれぞれ反転の関係である。P1YGAがH、P1YGBがLの場合、あるいはP2YGAがH、P2YGBがLの場合には、トランスファーゲートはonし、WLとDWLが接続される。このときは図4のP1YGあるいはP2YGのどちらかがHの場合であるから、DBSELBはLであり、図5のNchトランジスタはoffする。WLとDWLが接続されるため、WLがHならばDWLもH、WLがLならばDWLもLである。DWLがHの場合のみ、そこに接続されたSBCのアクセスゲートが開くため、SBCとBL-BLBの間でデータの受け渡しを行う。 The DWL selector consists of two transfer gates and one Nch transistor. WL is connected to two transfer gates and their outputs are connected to the same DWL. As shown in FIG. 4, P1YGA and P1YGB and P2YGA and P2YGB input to the transfer gate are in an inverted relationship. When P1YGA is H and P1YGB is L, or when P2YGA is H and P2YGB is L, the transfer gate is turned on and WL and DWL are connected. At this time, since either P1YG or P2YG in FIG. 4 is H, DBSELB is L, and the Nch transistor in FIG. 5 is turned off. Since WL and DWL are connected, DWL is H if WL is H, and DWL is L if WL is L. Only when DWL is H, the access gate of the SBC connected to it opens, so data is transferred between the SBC and BL-BLB.
なお先ほども述べたように、同じDWLの列ブロックDBを選択する信号P1YGとP2YGが同時に立ち上がらないように、ユーザが制御する。 As described above, the user controls the signals P1YG and P2YG for selecting the same DWL column block DB not to rise at the same time.
PXYGAが共にL、PXYGBが共にHの場合は、トランスファーゲートは2個ともoffしているため、WLとDWLは遮断される。これは図4のP1YGとP2YGが共にLの場合であり、DBSELBはHになるため、図5のNchトランジスタがonし、DWLはLになる。DWLがLであるため、そこに接続されたSBCのアクセスゲートはoffし、SBCとBL-BLBの間は遮断される。 When both PXYGA is L and both PXYGB are H, both transfer gates are off, so WL and DWL are blocked. This is a case where both P1YG and P2YG in FIG. 4 are L, and DBSELB becomes H, so that the Nch transistor in FIG. 5 is turned on and DWL becomes L. Since DWL is L, the access gate of the SBC connected thereto is turned off, and the SBC and BL-BLB are blocked.
プリチャージ回路9を図6に示す。DBSELBがLのとき、つまり図4のP1YGあるいはP2YGのどちらかがHのとき、3個のPchトランジスタはoffする。DBSELBがHのとき、つまり図4のP1YGもP2YGもLのとき、3個のPchトランジスタはonし、BL-BLBをHにプリチャージする。DBSELBがLのときとは、DWLの列ブロックDBが選択されている場合であり、同じDB内のDWLが立ち上がり、SCBとBL-BLBとがデータの受け渡しを行うため、プリチャージを止める必要がある。このため3個のPchトランジスタをoffする。DBSELBがHのときは、同じDB内のDWLがすべてLのときであるため、BL-BLBをプリチャージするため、3個のPchトランジスタはonする。
上述したように、各ポート用の列ゲート6は、各ポート用のライトバッファ、センスアンプにつながり、それらがさらに各ポート用のデータ入出力回路14,15に接続している。
The precharge circuit 9 is shown in FIG. When DBSELB is L, that is, when either P1YG or P2YG in FIG. 4 is H, the three Pch transistors are turned off. When DBSELB is H, that is, when P1YG and P2YG in FIG. 4 are L, the three Pch transistors are turned on, and BL-BLB is precharged to H. When DBSELB is L, the column block DB of DWL is selected. Since DWL in the same DB rises and SCB and BL-BLB exchange data, it is necessary to stop precharge. is there. For this reason, the three Pch transistors are turned off. When DBSELB is H, all DWLs in the same DB are L, so the three Pch transistors are turned on to precharge BL-BLB.
As described above, the column gate 6 for each port is connected to the write buffer and sense amplifier for each port, which are further connected to the data input /
データ入出力回路14,15とライトバッファ10,12、センスアンプ11,13を図7に示す。
The data input /
PXWEがHの場合には、入力ラッチからライトバッファ10,12へデータが送られ、ライトバッファ10,12が列ゲート6にデータを送る。PXSEがHの場合には、センスアンプから出力ラッチへデータが送られる。各信号がLの場合には、それに対応するライトバッファ、センスアンプはディスエーブルとなる。 When PXWE is H, data is sent from the input latch to the write buffers 10 and 12, and the write buffers 10 and 12 send data to the column gate 6. When PXSE is H, data is sent from the sense amplifier to the output latch. When each signal is L, the corresponding write buffer and sense amplifier are disabled.
以上のように、DWLの列ブロックDBを選択する信号P1YGとP2YGが同時に同じDBを選択することが無いように列アドレスを制御することによって、WLが1本あるいは2本同時に立ち上がっても、各DBで立ち上がるDWLは1本のみとなり、ポート1用とポート2用の列ゲートを用意することにより、一方のDBにある列ゲートはポート1側のみをonさせ、もう一方のDBにある列ゲートはポート2側のみonさせ、それぞれのポート用ゲートにそれぞれのデータラインを接続することで、同時に2つのアドレスにアクセスすることが可能となる。
As described above, by controlling the column address so that the signals P1YG and P2YG for selecting the column block DB of the DWL do not select the same DB at the same time, Only one DWL starts up at DB. By preparing column gates for
図1では同期型の回路で説明したが、非同期型のSRAMでも、列アドレスが同じにならないように入力すれば、同時に異なるアドレスにアクセスすることが可能である。 Although the synchronous circuit has been described with reference to FIG. 1, even in an asynchronous SRAM, different addresses can be accessed at the same time if the column addresses are input so as not to be the same.
ここまでの説明においては、DWLの列ブロックDBを選択する信号P1YGとP2YGが同時に同じDBを選択することが無いように列アドレスをユーザが制御することを条件としていたが、図2の列デコーダに、図8の回路を付加することにより、P1YGとP2YGが同じDBを選択した場合に、ポート1側のアクセスを優先させ、ポート2側を動作させないことが可能となる。
In the description so far, the column address in FIG. 2 is based on the condition that the user controls the column address so that the signals P1YG and P2YG for selecting the column block DB of DWL do not select the same DB at the same time. In addition, by adding the circuit of FIG. 8, when P1YG and P2YG select the same DB, it is possible to give priority to access on the
図8ではP1YG[0]とP2YG[0]に対してのみ図示しているが、[1]、[2]、[3]に対しても同じ回路を付加する。この回路は、P1YG[0]とP2YG[0]が共にHであった場合、P2YGQ[0]を強制的にLにする。P2YGQ[0]は、図2の出力P2YG[0]が図1内で入力されているP2YG[0]のかわりに入力される。P2YGQ[1]、P2YGQ[2]、P2YGQ[3]も同様である。P2YGQがLであるため、列ゲートもDWLセレクタもポート2側はonせず、このためポート1は、ポート2側のデータにぶつかること無くアクセスすることができる。
Although FIG. 8 illustrates only P1YG [0] and P2YG [0], the same circuit is added to [1], [2], and [3]. This circuit forces P2YGQ [0] to L when both P1YG [0] and P2YG [0] are H. P2YGQ [0] is input instead of P2YG [0], which is the output P2YG [0] of FIG. 2 input in FIG. The same applies to P2YGQ [1], P2YGQ [2], and P2YGQ [3]. Since P2YGQ is L, neither the column gate nor the DWL selector is turned on on the
このように、以上の実施形態では、シングルポートのビットセルで2つのポートをもったSRAMを構成することにより、デュアルポート用ビットセルを用いたSRAMに比べて、トランジスタ数、ワードラインの本数、ビットライン対の本数を削減することができるため、アドレスのアクセスには制限はあるが、小さな面積でデュアルポートのメモリを構成することができる。また、シングルポートのメモリと比較すると、コントロール回路の面積増加分のみで、同じサイクルで2倍のデータにアクセス可能となる。 As described above, in the above-described embodiment, by configuring an SRAM having two ports with a single-port bit cell, the number of transistors, the number of word lines, and the bit line can be compared with an SRAM using a dual-port bit cell. Since the number of pairs can be reduced, access to addresses is limited, but a dual-port memory can be configured with a small area. Compared to a single-port memory, twice the amount of data can be accessed in the same cycle with only an increase in the area of the control circuit.
また、ポート1とポート2の列アドレスが同じ場合でも、ポート1のアクセスのみ通常通りに行えるため、列アドレスが同じにならないよう考慮する手間が減少するため、設計工期を短縮することが可能である。
In addition, even when the column addresses of
以上のように、本発明では、図9のようなシングルポート用ビットセルを用いて異なるアドレスに同時にアクセスできるデュアルポートSRAMを提案している。図10のようなビットセルを持ったデュアルポートSRAMに比べるとアドレスアクセスの自由度は減るが、面積的には小さくなり、シングルポートSRAMに比べると同じサイクルで2倍のデータアクセスが可能となる。 As described above, the present invention proposes a dual-port SRAM that can simultaneously access different addresses using a single-port bit cell as shown in FIG. Compared to a dual port SRAM having a bit cell as shown in FIG. 10, the degree of freedom of address access is reduced, but the area is reduced, and double data access is possible in the same cycle as compared to a single port SRAM.
なお、以下に、本発明の効果を前述した特許文献1〜6と比較して説明する。本発明と特許文献1とを比較した場合、シングルポートのビットセルをもちいてデュアルポート化するという点で共通するが、特許文献1では読み出しと書き込みのタイミングは同じサイクルではあるがずらしている。本願発明は分割ワードラインを用いることで、異なる列アドレスに対して同時にアクセス可能である。
本発明と特許文献2とを比較した場合、シングルポートのビットセルをもちいてデュアルポート化するという点で共通するが、特許文献2はSRAMのクロック制御に関する発明であり、本発明はSRAMの分割ワードライン、デコーダ、列デコーダなどの構成に関するものである。
本発明と特許文献3とを比較した場合、シングルポートビットセルを用いてデュアルポート化したSRAMに関するため、特許文献3とは異なる。
本発明と特許文献4とを比較した場合、シングルポートビットセルを用いてデュアルポート化したSRAMに関するため、特許文献4とは異なる。
本発明と特許文献5とを比較した場合、書き込みと読み出しを同時に行うという点で類似するが、本発明では、異なる列アドレスである限り、同時書き込みも、同時読み出しも可能である。
本発明と特許文献6とを比較した場合、同時書込、同時読込、同時書込・読込が可能という点で類似するが、特許文献6は同一のワードライン上のアドレスが対象となる。本発明では、異なる列アドレスである限り異なるワードラインでも問題ない。
In addition, below, the effect of this invention is demonstrated compared with the patent documents 1-6 mentioned above. When the present invention and
When the present invention and
When the present invention and
When the present invention and Patent Document 4 are compared, it is different from Patent Document 4 because it relates to a dual port SRAM using single port bit cells.
When the present invention is compared with
When the present invention and Patent Document 6 are compared, they are similar in that simultaneous writing, simultaneous reading, and simultaneous writing / reading are possible, but Patent Document 6 targets addresses on the same word line. In the present invention, different word lines may be used as long as they have different column addresses.
10、12 ライトバッファ
11、13 センスアンプ
14、15 データ入出力回路
P1 ポート1
P2 ポート2
10, 12 Write buffer 11, 13
Claims (2)
SRAM制御用の入力端子、データ入力端子、およびデータ出力端子を備えた2つのポート1およびポート2を有し、
メモリアレイの各行に設置されたワードラインは、1本のみ或いは2本同時に立ち上がることが可能であり、
ビットラインにはポート1およびポート2に対応する列ゲートが複数接続され、各ポートに対してセンスアンプとライトバッファ、更にそれらに接続されたデータ入出力回路を有し、
さらに、2つのトランスファーゲート、1つのトランジスタを有し、前記ワードラインとワード単位のビットラインを含む列のブロックに繋がる分割ワードラインとを接続させる分割ワードラインセレクタと、
前記2つのトランスファーゲートに反転信号を出力し、分割ワードラインとそれに繋がるワード単位のビットラインを含む列のブロックに対して、ポート1とポート2のそれぞれの列アドレスの入力に応じて、各ビットラインについて同一でない2ブロックを選択するビットラインセル選択信号を出力する分割ワードライン制御回路とを有し、
共通するメモリアレイから異なるアドレスに対して同時にアクセス可能であることを特徴とする半導体記憶装置。 A divided wordline synchronous SRAM having a memory array using a single-port bit cell,
Two ports 1 and 2 having an input terminal for SRAM control, a data input terminal, and a data output terminal;
Only one or two word lines can be set up in each row of the memory array,
A plurality of column gates corresponding to port 1 and port 2 are connected to the bit line, and each port has a sense amplifier and a write buffer, and a data input / output circuit connected to them,
Further, two transfer gates, have a single transistor, and divided word line selector which connects the divided word line connected to the block of the column that contains the bit lines of the word line and the word unit,
The two transfer gates outputs an inverted signal, the block of the column that contains the bit lines of the divided word line and word units connected thereto, in response to the input of each column address ports 1 and 2, each bit for the line and a divided word line control circuit outputs a bit line cell selection signal for selecting the two blocks are the same,
A semiconductor memory device, wherein different addresses can be simultaneously accessed from a common memory array.
2. The semiconductor memory device according to claim 1, further comprising a circuit that operates only port 1 when the column addresses of port 1 and port 2 match.
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