JP4649740B2

JP4649740B2 - Power converter

Info

Publication number: JP4649740B2
Application number: JP2001005705A
Authority: JP
Inventors: 俊朗中村
Original assignee: Panasonic Corp; Matsushita Electric Works Ltd
Current assignee: Panasonic Corp; Panasonic Electric Works Co Ltd
Priority date: 2001-01-12
Filing date: 2001-01-12
Publication date: 2011-03-16
Anticipated expiration: 2021-01-12
Also published as: JP2002218750A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力変換装置に関するものである。
【０００２】
【従来の技術】
従来から、インバータ装置やコンバータ装置のような電力変換装置において、出力制御を行う制御回路に１チップマイコンを用いるものが提供されている。
【０００３】
この種の電力変換装置には、たとえば図７に示すような高圧放電灯Ｌａの点灯装置として利用されているものがある。図７に示す回路は、カーバッテリのような直流電源Ｅを入力電源として高圧放電灯Ｌａを点灯させるものであって、直流電源Ｅの電圧をＤＣ−ＤＣコンバータ１により昇圧し、インバータ回路２を用いて矩形波交流電圧に変換することによって高圧放電灯Ｌａに交流高電圧を印加できるように構成してある。また、高圧放電灯Ｌａを始動させるために、始動用の高電圧を発生する始動回路３がインバータ回路２と高圧放電灯Ｌａとの間に設けられている。インバータ回路２は、４個のスイッチング素子Ｑ１〜Ｑ４からなるブリッジ回路を有し、スイッチング素子Ｑ１〜Ｑ４がドライブ回路４によりオンオフされ、比較的低い周波数の矩形波交流電圧を高圧放電灯Ｌａに印加する。
【０００４】
一方、ＤＣ−ＤＣコンバータ１は、図示例ではフライバック型のものを用いており、フライバックトランスＴ１の１次巻線ｎ１にスイッチング素子Ｑ５が直列接続され、フライバックトランスＴ１の２次巻線ｎ２の両端間にダイオードＤ１と平滑コンデンサＣ１との直列回路が接続されることによって主回路が構成される。ダイオードＤ１はスイッチング素子Ｑ５のオン時にフライバックトランスＴ１の２次巻線ｎ２に流れる電流を阻止する極性となるように設けられる。平滑コンデンサＣ１の両端電圧はインバータ回路２の入力電圧になる。しかして、スイッチング素子Ｑ５を高周波でオンオフさせるとともに、パルス幅と周波数との少なくとも一方を変化させることによって平滑コンデンサＣ１の両端電圧が制御される。
【０００５】
スイッチング素子Ｑ５のオンオフは制御回路５により制御される。制御回路５は、平滑コンデンサＣ１の両端電圧とＤＣ−ＤＣコンバータ１の出力電流とを用いて検出されるＤＣ−ＤＣコンバータ１の出力電力が目標値に保たれるように、スイッチング素子Ｑ５のオンオフを制御する。すなわち、平滑コンデンサＣ１の両端電圧を検出する電圧検出器ＶｓによりＤＣ−ＤＣコンバータ１の出力電圧が検出されるとともに、ＤＣ−ＤＣコンバータ１とインバータ回路２との間に挿入された電流検出器Ｉｓにより電流が検出され、電圧検出器Ｖｓと電流検出器Ｉｓとの出力は１チップマイコンからなる主制御回路１０に入力され、主制御回路１０においてＤＣ−ＤＣコンバータ１の出力電力を目標値に保つための操作量が求められる。求められた操作量はスイッチング素子Ｑ５を制御するための制御信号を生成する制御信号生成部６に入力され、操作量に対応したＰＷＭ信号（パルス幅変調信号）が制御信号として生成され、このＰＷＭ信号によりスイッチング素子Ｑ５がオンオフされる。
【０００６】
さらに詳しく説明すると、電圧検出器Ｖｓおよび電流検出器Ｉｓの出力はそれぞれ増幅器７ａ，７ｂを通して増幅され、主制御回路１０に入力される。主制御回路１０は、各増幅器７ａ，７ｂの出力にそれぞれアナログ−デジタル変換を施してＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル信号と、ＤＣ−ＤＣコンバータ１の出力電流に相当するデジタル信号とを生成するアナログ−デジタル変換器１１を備える。また、主制御回路１０には目標値としての電力指令値を出力する電力指令値生成部１２が設けられ、電力指令値生成部１２から出力された電力指令値を、電流指令演算部１３において、アナログ−デジタル変換器１１から出力されたＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル信号で除算することによって電流指令値が求められる。さらに、求められた電流指令値とアナログ−デジタル変換器１１から出力されたＤＣ−ＤＣコンバータ１の出力電流に相当するデジタル信号との誤差を誤差演算部１４で求め、この誤差を比例積分演算部１５に通して比例動作と積分動作とを合わせた操作量が得られるようにし、比例積分演算部１５の出力をデジタル−アナログ変換器１６によりアナログ値に変換する。つまり、電力指令値生成部１２、電流指令演算部１３、誤差演算部１４、比例積分演算部１５により信号処理部が構成されている。
【０００７】
上述のようにして主制御回路１０から出力されるアナログ値は、電力指令値生成部１２から出力された電力指令値と、ＤＣ−ＤＣコンバータ１から出力される電力との誤差に相当するから、このアナログ値を制御信号生成部６に入力することによって、アナログ値に比例したパルス幅のパルスを生成する。電力指令値生成部１２はコンパレータ１７と基準波形生成部１８とからなる。基準波形生成部１８では一定周波数の三角波または鋸歯状波である基準波を出力し、コンパレータ１７では主制御回路１０から出力されたアナログ値と基準波との大小を比較してアナログ値のほうが大きい期間にＨレベルになる制御信号を出力する。このような動作によってアナログ値が大きくなれば（つまり、ＤＣ−ＤＣコンバータ１の出力電力が小さくなれば）、スイッチング素子Ｑ５をオンにするパルス幅が大きくなり、スイッチング素子Ｑ５のオン期間が長くなる。ここに、基準波の周波数を一定としている。スイッチング素子Ｑ５のオン期間が長くなれば、スイッチング素子Ｑ５のオン期間にフライバックトランスＴ１に蓄積されるエネルギも大きくなるから、ＤＣ−ＤＣコンバータ１の出力電力を増加方向に制御することができる。また、主制御回路１０から出力されるアナログ信号が目標値よりも小さくなれば（つまり、電流検出器Ｉｓで検出電力が大きくなれば）、スイッチング素子Ｑ５のオン期間が短くなり、ＤＣ−ＤＣコンバータ１の出力電力は減少方向に制御される。このようにしてＤＣ−ＤＣコンバータ１の出力電力が目標値付近に保たれるようにフィードバック制御されることになる。
【０００８】
ところで、この種の主制御回路１０に用いられている１チップマイコンが内蔵しているようなデジタル−アナログ変換器１６は分解能がたとえば８ビット程度と比較的低いことが多く、主制御回路１０から与えるべきアナログ値として１チップマイコンに内蔵しているデジタル−アナログ変換器１６よりも高い分解能が要求される場合には、高分解能のデジタル−アナログ変換器を１チップマイコンとは別に設けることが必要になり、結果的に実装基板の面積が増加したり製造コストが増加するという問題が生じる。
【０００９】
一方、１チップマイコンでは複数個のデジタル−アナログ変換器を内蔵しているものや、複数の入力を選択してデジタル−アナログ変換器に入力し入力別に出力を取り出せるようにしたものが提供されている。要するに、１チップマイコンとして複数チャンネルの出力を取り出せるデジタル−アナログ変換器を内蔵したものが提供されている。この種の１チップマイコンを用いれば、アナログ−デジタル変換器の分解能よりも大きいビット数で操作量を生成しても、操作量を分解能以下の複数ビットずつのビット群に区切って、デジタル−アナログ変換器の各チャンネルで各ビット群ごとのアナログ値を出力させ、さらに下位ビット側のビット群について１より小さい重みを付けて上位ビット側のビット群に重畳する加重加算を行うことによって、アナログ−デジタル変換器への入力の最下位の１ビットに対する変化幅よりも小さい変化幅のアナログ値を得ることが可能になる。つまり、１チャンネル分の分解能は小さくても複数チャンネルで異なるビットを受け持たせることにより、見掛け上の分解能を向上させることができる。
【００１０】
このことを図８を例として説明する。いま、主制御回路１０を構成する１チップマイコンに分解能がそれぞれ８ビットである２チャンネルの出力が可能なデジタル−アナログ変換器１６が内蔵されているものとする。ここに、２チャンネルの出力が可能であるとは、一般にデジタル−アナログ変換器１６が２個であることを意味するが、１個のデジタル−アナログ変換器１６に入力を順次与え、入力ごとに出力を振り分ける構成でもよい。このデジタル−アナログ変換器１６は８ビット入力であるが、１６ビットのデータの上位８ビットのビット群と下位８ビットのビット群とに対応するアナログ値をそれぞれ異なる端子ａ，ｂから出力することが可能である。ここに、上位側のビット群に対応するアナログ値が端子ａから出力され、下位側のビット群に対応するアナログ値が端子ｂから出力されるものとする。各端子ａ，ｂの出力は、加重加算器３１に入力される。加重加算器３１は端子ａの出力に対して端子ｂの出力に２５６分の１の重みを与え、両者を加算する加算器であって、端子ａの出力値をＶａ、端子ｂの出力値をＶｂとすれば、Ｖａ＋（１／２５６）Ｖｂを出力する。つまり、演算増幅器ＯＰ１に付設した抵抗Ｒ１〜Ｒ３は、Ｒ１＝Ｒ２、Ｒ３＝２５６・Ｒ１の関係に設定してある。簡略化すれば図９のように、端子ｂの出力値Ｖｂに（１／２５６）を乗じるように重みを付ける加重器３１ａと、端子ａの出力値Ｖａに加重器３１ａの出力を加算する加算器３１ｂとを設けたことになり、上位８ビットに対応するアナログ値Ａａと下位８ビットに対応するアナログ値Ａｂの２５６分の１の値とを加算することによって、図８（ｂ）のように、１６ビットのデジタル値に対応したアナログ値Ａｃが得られることになる。図８（ｂ）において、イはアナログ値Ａａ、ロはアナログ値Ａｃを示す。図から明らかなように、上位８ビットの最下位の１ビットに対応するアナログ値Ａｃの変化幅Ｒａと、下位８ビットの全ビットに対応するアナログ値Ａｃの変化幅Ｒｌとは理想的には一致することになる。
【００１１】
上述した構成では、アナログ値Ａｂに（１／２５６）の重みを付けた値をアナログ値Ａａに加算してアナログ値Ａｃを得ているが、図１１に示すように、アナログ値Ａｂに（１／２５６）の重みを付けた値をアナログ値Ａａから減算したアナログ値Ａｃ′を用いる構成も考えられる。ただし、このアナログ値Ａｃ′は図８（ｂ）のアナログ値Ａｃと同じように用いることはできないから、このアナログ値Ａｃ′を基にアナログ値Ａａとの関係が図１０のようになるアナログ値Ａｃを求める。図１０において、イはアナログ値Ａａを示し、ロはアナログ値Ａｃを示す。また、Ｒｈは上位８ビットの最下位の１ビットに対応するアナログ値Ａｃの変化幅であり、Ｒｌは下位８ビットの全ビットに対応するアナログ値Ａｃの変化幅であって、理想的にはＲｈ＝Ｒｌになる。
【００１２】
一方、主制御回路１０となる１チップマイコンには、デジタル−アナログ変換器１６を内蔵せずパルスのデューティを変化させて出力するものも提供されている。たとえば、デジタル値でプリセットされるカウンタやタイマを用いることによって、デジタル値に対応したデューティのパルスを出力させることが可能である。この種の１チップマイコンには、パルス幅は変化せず周期が変化することによってパルスのデューティを変化させるものと、周期は変化せずパルス幅が変化することによってパルスのデューティを変化させるものとがある。また、この種の１チップマイコンにおいても複数チャンネルの出力を備えるものがあり、デジタル−アナログ変換器１６を備えるものと同様に、複数チャンネルを用いることによって１チャンネル当たりの分解能を超える精度のアナログ値を発生させることが可能である。
【００１３】
いま、この種の１チップマイコンにおいて、図１２に示すように、それぞれ８ビットの分解能でパルス出力を発生する２チャンネルのＰＷＭ出力部３２を用いて１６ビット分の分解能を有するアナログ値Ａｆを得るものとする。端子ｄは１６ビットのうちの上位８ビットに対応するパルス幅のパルスを出力し、端子ｅは１６ビットのうちの下位８ビットに対応するパルス幅のパルスを出力するものとする。端子ｄには抵抗Ｒ４とコンデンサＣ２とからなるローパスフィルタが接続され、端子ｅには抵抗Ｒ５とコンデンサＣ２とからなるローパスフィルタが接続される。ここに、抵抗Ｒ４と抵抗Ｒ５との抵抗値は、Ｒ５＝２５６・Ｒ４となるように設定してある。抵抗ＲとコンデンサＣとからなるローパスフィルタの出力電圧は、１／ＲＣに比例するから、端子ｄ，ｅの出力がコンデンサＣ２の両端電圧を変化させる割合は、端子ｄを１とするとき、端子ｅが２５６分の１になる。つまり、コンデンサＣ２の両端電圧であるアナログ値Ａｆは、（端子ｄから出力されるパルスのパルス幅）＋（１／２５６）×（端子ｅから出力されるパルスのパルス幅）に比例することになる。その結果、下位８ビットに対応するアナログ値に（１／２５６）の重みを付けて上位８ビットに対応するアナログ値に加算したことに相当し、図８（ａ）に示した構成と同様の１６ビットの分解能を有したアナログ値を得ることが可能になる。
【００１４】
ところで、上述したように、比較的低い分解能の複数チャンネルの出力を組み合わせることによって高い分解能の出力を得る構成では、上下に隣接するビット群のうち上位側のビット群の最下位の１ビットに対応したアナログ値の変化幅Ｒｈと、下位側のビット群の全ビットに対応したアナログ値の変化幅Ｒｌとが一致していることが必要であるが、現実にはＲｈ≠Ｒｌであることが多い。
【００１５】
仮に、Ｒｈ＞Ｒｌの関係であると、図１３に示すように、出力されるアナログ値（図１３にロで示す）に不連続点が生じ、一部のデジタル値Ｖｄに対してのみ分解能が低下することになる。つまり、このような特性の回路を図７に示した電力変換装置に適用したとすると、ＤＣ−ＤＣコンバータ１の出力に対して最適な操作量が図１３におけるアナログ値Ｘａであるとしても、実際にはアナログ値Ｘｂ，Ｘｃのいずれかしか得られないから、アナログ値Ｘｂ，Ｘｃが交互に出力される状態になり、結果的にＤＣ−ＤＣコンバータ１の出力に比較的大きいリップルが連続的に生じることがある。
【００１６】
Ｒｈ≠Ｒｌになる原因には以下の２つが考えられる。第１の原因としては、デジタル−アナログ変換器１６を用いるものではデジタル−アナログ変換器１６の精度ないしリニアリティによってこの種の誤差が生じることがある。たとえば、フルスケールが５Ｖである８ビットのデジタル−アナログ変換器１６を用いるとすると、最下位ビットの１ビットに対応する出力電圧の変化幅は１９．５３ｍＶ（＝５Ｖ／２５６）であるが、デジタル−アナログ変換器１６の精度ないしリニアリティによっては、１９．５３ｍＶにならない場合がある。この原因による誤差は、図１２示した構成では生じないと考えられる。
【００１７】
一方、第２の原因としては、１チップマイコンの複数チャンネルの出力を組み合わせるために設けた回路に用いる抵抗Ｒ１〜Ｒ５の精度が考えられる。すなわち、図８（ａ）、図１２に示した構成のいずれもが、１対２５６の比率になる複数の抵抗を用いており、この比率が正確に設定されていなければＲｈ＝Ｒｌの関係を得ることができないものである。したがって、抵抗Ｒ１〜Ｒ５には高精度のものが必要であり、結果的にコスト増につながることになる。しかも、高精度の抵抗を採用したとしても抵抗には誤差があるから、レーザ光などによる抵抗のトリミング（レーザ光で焼くことにより抵抗値を調節すること）が必要になることもあり、一層のコスト増をまねくことになる。
【００１８】
上述のようなアナログ値に不連続点が生じる問題を解決する技術としては、特開２０００−２７８１３４公報に記載された技術が知られている。すなわち、上位側のビット群を所定ビット分だけ上位側にシフトさせシフトさせた所定ビット分の下位ビットを０にしてデジタル−アナログ変換を施し、下位側のビット群についてはそのままデジタル−アナログ変換を施すとともに重みを付けて上位側のビット群から得られたアナログ値に重畳する技術が提案されている。この公報に記載の例では、８ビットの分解能を有する２チャンネルの出力を用い上位側のビット群を４ビット分だけ上方にシフトさせることによって、１２ビットの分解能を有したアナログ値を得ている。要するに、上位側のビット群を上位側にシフトさせることによって上位側のビット群に対応するチャンネルの下位ビットの誤差を除去したことになり、結果的に不連続点が生じるのを防止することができるのである。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した公報に記載された技術では、上位側のビット群を所定ビット分だけ上方にシフトさせるから、使用するチャンネルの合計のビット数に対してシフトさせるビット数分だけ分解能が低下することになる。たとえば、同公報に記載された例では、８ビットの分解能の２チャンネルの出力を用いるから、最大では１６ビットの分解能を持たせることが可能であるにもかかわらず、１２ビットの分解能しか持たせておらず、４ビット分の無駄が生じている。
【００２０】
本発明は上記事由に鑑みて為されたものであり、その目的は、フィードバック制御の経路でのデジタル−アナログ変換に起因して出力のリップルが増加するのを防止しながらも、デジタル−アナログ変換を高分解能で行うことによって高精度で出力制御を行うことができる電力変換装置を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１の発明は、入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオン期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに加算することにより主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されているものである。この構成によれば、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００２４】
請求項２の発明は、入力電力を電力変換して出力する主回路と、主回路の出力を監視し出力を規定範囲内に保つようにフィードバック制御する制御回路とを備え、制御回路が、前記出力にアナログ−デジタル変換を施すアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号から主回路の操作量を決定するデジタル演算を行うとともに操作量を複数ビットずつに区切った２個のビット群を出力する信号処理部と、信号処理部から出力される上位側のビット群に対応するパルス幅のパルスを生成するＰＷＭ出力部と、信号処理部から出力される下位側のビット群に対応する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ出力部から出力されるパルスのオフ期間を短くするように変換するパルス変換器と、ＰＷＭ出力部とパルス変換器とから出力されるパルスをパルス幅に比例するアナログ値に変換するとともに減算した値を基に主回路の操作量に相当するアナログ値を出力するローパスフィルタとを有し、パルス変換器から出力されるパルス幅が、上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅を下位側のビット群の全ビットに対応するアナログ値の変化幅よりも小さくするように設定されているものである。この構成によれば、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００２６】
【発明の実施の形態】
（基本構成）
本例における電力変換装置としての基本的な構成は図７に示した従来構成と同様であるから、以下では本例の要旨であるデジタル−アナログ変換を行う部位の構成について説明する。図１（ａ）のように本例では、図８（ａ）に示した従来構成と同様に、それぞれ８ビットの分解能を有する２チャンネルのアナログ値を主制御回路１０を構成する１チップマイコンから出力する例を示す。すなわち、図８（ａ）に示した従来構成と同様に、１６ビットのデジタル値について上位８ビットのビット群と下位８ビットのビット群とに対応するアナログ値を、それぞれ異なるチャンネルから出力するのである。ここに、図１に示す端子ａから上位側のビット群に対応するアナログ値が出力され、端子ｂから下位側のビット群に対応するアナログ値が出力されるものとする。
【００２７】
本例では、図８（ａ）に示した従来構成に対して、端子ａと抵抗Ｒ１との間に抵抗Ｒ６を挿入し、抵抗Ｒ１と抵抗Ｒ６との接続点を抵抗Ｒ７を介して接地している点が異なる。つまり、端子ａの出力を変化幅規制部としての抵抗Ｒ６，Ｒ７により分圧した後に、加重加算器３１に入力している点が相違する。他の構成は図８（ａ）に示した従来構成と同様である。抵抗Ｒ６，Ｒ７による分圧比は、端子ａ，ｂの出力のフルレンジを等しいとすれば、１よりは小さく１／１．５よりは大きくなるように選定されている。つまり、下位側のビット群の全ビットに対応する加重加算器３１の出力の変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビットに対応する加重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなるように抵抗Ｒ６，Ｒ７の分圧比が設定される。要するに、以下の関係を成立させるように抵抗Ｒ６，Ｒ７が設定される。なお、１．５は分解能を高めるという目的から選択した値である。
Ｒｈ＜Ｒｌ＜１．５・Ｒｈ
上述した構成によって、１チップマイコンの内部で発生するデジタル値に対して加重加算器３１から出力されるアナログ値は図１（ｂ）のように不連続にはなるが、２つのデジタル値Ｄ１，Ｄ２に対して１つのアナログ値Ａ１の存在する区間が生じる関係になる。つまり、デジタル−アナログ変換を行う際のリニアリティは損なわれているが、上位側のビット群の値の変化点の前後においては加重加算器３１から出力される１つのアナログ値Ａ１に対して２つのデジタル値Ｄ１，Ｄ２が存在するようになる。
【００２８】
次に、フィードバック制御の経路においてデジタル−アナログ変換を行うときにはリニアリティは必要条件ではない理由について説明する。いま、アナログ値Ａ１が安定点の操作量であるものとする。フィードバック制御の際には、アナログ値Ａ１の前後の値からアナログ値Ａ１に近付くことになるから、元の値がアナログ値Ａ１よりも大きい場合にはデジタル値Ｄ１で安定し、元の値がアナログ値Ａ１よりも小さい場合にはデジタル値Ｄ２で安定することになる。したがって、図１（ｂ）に示す関係に設定しておけば、アナログ値に不連続部分が存在していても操作量としてのアナログ値に飛躍を生じることがなく、結果的にＤＣ−ＤＣコンバータ１の出力のリップルが増加することがないのである。
【００２９】
本例の構成では、アナログ値の不連続を許容しているから、分圧用の抵抗Ｒ６，Ｒ７に高精度なものは必要ではなく、抵抗値のばらつきや温度特性を考慮した上で図１（ｂ）に示す動作が可能となるように抵抗Ｒ６，Ｒ７を選択すればよいだけであって、抵抗Ｒ１〜Ｒ３，Ｒ６，Ｒ７の選択が容易であり、かつ抵抗値の調整も不要であって抵抗Ｒ６，Ｒ７の追加にもかかわらずコストの増加を抑制することができる。他の構成および動作は従来構成と同様である。
【００３０】
なお、本例では、端子ｂから出力されるアナログ値に（１／２５６）の重みを付けた値を端子ａから出力されるアナログ値を分圧したアナログ値に加算しているが、端子ｂから出力されるアナログ値に（１／２５６）の重みを付け、端子ａから出力されるアナログ値を分圧したアナログ値から重み付けしたアナログ値を減算し、この値を基に図２に示す関係となるアナログ値を求めてもよい。また、上述した例では上位側のビット群に対応するアナログ値を分圧する抵抗Ｒ６，Ｒ７により変化幅規制部を構成しているが、下位側のビット群の全ビットに対応するアナログ値の変化幅Ｒｌを上位側のビット群の最下位ビットに対応するアナログ値の変化幅Ｒｈよりも大きくするという条件を満たすようにすれば、下位側のビット群に対応するアナログ値を増幅する構成や、上位側と下位側とのビット群に対応するアナログ値をともに分圧する構成など他の構成も採用することができる。
【００３１】
（第１の実施の形態）
本実施形態は、図３（ａ）に示すように、主制御回路１０を構成する１チップマイコンがデジタル値に対応するデューティのパルスを出力するＰＷＭ出力部３２と、デジタル値に対応する周波数のパルスを出力するＰＦＭ出力部３３とを備える場合について、分解能を向上させる技術を説明する。ここに、ＰＷＭ出力部３２から出力されるパルスは上位側のビット群で表される値に比例したパルス幅を有し、ＰＦＭ出力部３３から出力されるパルスはデューティが一定であり下位側のビット群で表される値に比例した周波数を有する。
【００３２】
ＰＦＭ出力部３３の出力はパルス変換器３４に入力され、パルス変換器３４では、図３（ｂ）にａ点波形として示すＰＦＭ出力部３３の出力パルスを、図３（ｂ）にｂ点波形として示すような立ち上がりエッジに対応したオン期間の短いパルスに変換する。ＰＷＭ出力部３２から出力されたパルスは抵抗Ｒ８とコンデンサＣ３とからなるローパスフィルタにより平滑化されてパルス幅に比例した電圧が出力され、またパルス変換器３４から出力されたパルスは抵抗Ｒ９とコンデンサＣ３とからなるローパスフィルタにより平滑化されて周波数に比例した電圧が出力される。ここにおいて、下位側のビット群の全ビットに対応する周波数のパルスを平滑化したときのコンデンサＣ３の両端電圧が、上位側のビット群の最下位ビットの１ビットの変化に対応するコンデンサＣ３の両端電圧の変化幅よりも大きくなるようにパルス変換器３４でのパルス幅が設定される。
【００３３】
しかして、上述の構成から明らかなように、ＰＷＭ出力部３２から出力されるパルスを平滑した電圧と、パルス変換器３４から出力されるパルスを平滑した電圧とを加算した電圧がコンデンサＣ３の両端電圧になり、パルス変換器３４から出力されるパルスのパルス幅を上述のように設定しているから、与えられるデジタル値と出力されるアナログ値との関係を、図１（ｂ）と同様の関係とすることが可能になり、基本構成と同様の効果が得られる。
【００３４】
上述の構成ではＰＷＭ出力部３２から出力されるパルスに対応した電圧と、パルス変換器３４から出力されるパルスに対応した電圧とを加算して出力しているが、パルス変換器３４の入出力の関係を図４に示す関係とすることによって、パルス変換器３４から出力されるパルスに対応した電圧を、ＰＷＭ出力部３２から出力されるパルスに対応した電圧から減算したことに相当する。すなわち、図４にａ点波形として示すパルスを入力とし、図４にｂ点波形として示すように入力されたパルスの立ち下がりエッジに対応したパルス幅の短い負極性のパルスを出力する。このように負極性のパルスをパルス変換器３４から出力することによって、コンデンサＣ３の両端電圧はＰＦＭ出力部３３から出力されるパルスの周波数に対応する電圧を、ＰＷＭ出力部３２から出力されるパルスのパルス幅に対応する電圧から減算した形になる。他の構成および動作は基本構成と同様である。
【００３５】
（第２の実施の形態）
本実施形態では、図５（ａ）に示すように、第１の実施の形態と同様に主制御回路１０を構成する１チップマイコンがＰＷＭ出力部３２とＰＦＭ出力部３３とを備える例を示す。また、本実施形態ではＰＦＭ出力部３３から出力されるパルスの立ち下がりを検出してオフ期間の短いパルスに変換するパルス変換器３４が設けられる。
【００３６】
本実施形態におけるパルス変換器３４は、ＰＦＭ出力部３３の出力端と抵抗Ｒ９との間に抵抗Ｒ１０とコンデンサＣ４との直列回路からなる微分回路を挿入し、コンデンサＣ４と抵抗Ｒ９との接続点の電位をダイオードＤ２で接地電位にクランプした構成を有する。また、コンデンサＣ４と抵抗Ｒ９との接続点にはプルアップ抵抗Ｒ１１が接続される。このパルス変換器３４に図５（ｂ）にａ点波形として示すパルスがＰＦＭ出力部３３から入力されると、コンデンサＣ４と抵抗Ｒ１０とからなる微分回路によって立ち上がりエッジと立ち下がりエッジとが抽出される。ここに、パルス変換器３４の出力端の電位は、ダイオードＤ２でクランプされていることによって、図５（ｂ）にｂ点波形として示すように、常時はダイオードＤ２の順方向降下電圧Ｖｆに規制されており、立ち上がりエッジが検出されてもこの電位は変化せず、立ち上がりエッジはパルス変換器３４の出力には現れない。一方、立ち下がりエッジが発生するときにはパルス変換器３４の出力端の電位が低下することによってダイオードＤ２がオフになり、パルス変換器３４の出力に立ち下がりエッジが現れることになる。結局、コンデンサＣ３の両端電圧は、ＰＦＭ出力部３３からのパルスの立ち下がりが検出されると、常時よりも低下することになる。ただし、本実施形態ではＰＦＭ出力部３３から出力されるパルスの周波数が高いほど多くの立ち下がりエッジが生じるから、ＰＷＭ出力部３２から出力されるパルスに対応する電圧への加算電圧は、ＰＦＭ出力部３３から出力されるパルスの周波数が高いほど小さくなる。他の構成および動作は第１の実施の形態と同様である。
【００３７】
（参考例）
本例は、図６に示す構成を有するものであって、図７に示した従来構成と比較すると、従来構成では比例積分演算部１５を用いていたのに対して、本例では比例演算部１５ａと積分演算部１５ｂとを別途に設け、かつ積分演算部１５ｂについては１６ビットの出力とするとともに、比例演算部１５ａについては８ビットの出力としてある。つまり、積分演算部１５ｂについては比例演算部１５ａの倍の精度で演算を行っている。ただし、演算後のデジタル−アナログ変換器１６は８ビットであるから、積分演算部１５ｂの出力のうち上位８ビットは加算器１７に入力され、比例演算部１５ａからの８ビットの出力と加算された後に、デジタル−アナログ変換器１６においてデジタル−アナログ変換が施される。また、積分演算部１５ｂの出力のうち下位８ビットについてもデジタル−アナログ変換器１６においてデジタル−アナログ変換が施される。つまり、比例演算部１５ａの出力と積分演算部１５ｂの出力のうちの上位８ビットの加算値と、積分演算部１５ｂの下位８ビットとが、それぞれ別チャンネルで出力されることになる。このように本例では、電力指令値生成部１２、電流指令演算部１３、誤差演算部１４、比例演算部１５ａ、積分演算部１５ｂ、加算器１７により信号処理部が構成される。
【００３８】
デジタル−アナログ変換器１６から出力された２チャンネルのアナログ値に対する処理は基本構成と同様であって、両チャンネルから出力されたアナログ値が加重加算器３１に入力され、下位側のビット群に対応するアナログ値には（１／２５６）の重みが付けられた後、上位側のビット群に対応するアナログ値と加算されるのである。
【００３９】
本例の構成では、積分演算器１５ｂの出力のみを高精度化しているから、比例演算器１５ａと積分演算器１５ｂとの両方の出力を高精度化する場合よりも１チップマイコンの負荷を軽減することができる。なお、図６には示していないが、本例においても基本構成と同様に、上位側のビット群に対応するアナログ値は分圧し、下位側のビット群の全ビットに対応する加重加算器３１の出力の変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビットに対応する加重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなるように設定しておく。他の構成および動作は基本構成と同様である。
【００４０】
なお、上述した各構成例における各ビット群のビット数は一例であって、ビット数については適宜に設定すればよく、またＤＣ−ＤＣコンバータ１もフライバック型であることは必須ではない。
【００４１】
【発明の効果】
請求項１の発明は、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【００４４】
請求項２の発明は、下位側のビット群の全ビットに対応するアナログ値の変化幅よりも上位側のビット群の最下位ビットの変化に対応するアナログ値の変化幅のほうが小さくなるように設定しているから、複数チャンネルの組合せによって分解能を高める構成において、上位側のビット群の最下位ビットの変化点付近でフィードバック制御が不安定になるのを簡単な構成で防止することができ、高分解能化に伴うコスト増を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は基本構成を示す要部回路図、（ｂ）は同上の動作説明である。
【図２】同上の他の構成例の動作説明図である。
【図３】（ａ）は本発明の第１の実施の形態を示す要部回路図、（ｂ）は同上の動作説明図である。
【図４】同上の他の構成例の動作説明図である。
【図５】（ａ）は本発明の第２の実施の形態を示す要部回路図、（ｂ）は同上の動作説明図である。
【図６】参考例を示す回路図である。
【図７】従来例を示す回路図である。
【図８】（ａ）は他の従来例を示す要部回路図、（ｂ）は同上の動作説明図である。
【図９】同上の要部の概念図である。
【図１０】同上の他の構成例の動作説明図である。
【図１１】同上の他の構成例の概念図である。
【図１２】さらに他の従来例を示す要部回路図である。
【図１３】従来の問題点を説明する動作説明図である。
【符号の説明】
１ＤＣ−ＤＣコンバータ
２インバータ回路
５制御回路
６制御信号生成部
１１アナログ−デジタル変換器
１２電力指令値生成部
１３電流指令演算部
１４誤差演算部
１５比例積分演算部
１５ａ比例演算部
１５ｂ積分演算部
１６デジタル−アナログ変換器
１７加算器
３１加重加算器
３２ＰＷＭ出力部
３３ＰＦＭ出力部
３４パルス変換器
Ｒ６，Ｒ７抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power conversion device.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, power conversion devices such as inverter devices and converter devices have been provided that use a one-chip microcomputer for a control circuit that performs output control.
[0003]
Some of these types of power conversion devices are used as a lighting device for a high-pressure discharge lamp La as shown in FIG. 7, for example. The circuit shown in FIG. 7 turns on the high-pressure discharge lamp La using a DC power source E such as a car battery as an input power source. The voltage of the DC power source E is boosted by the DC-DC converter 1 and the inverter circuit 2 is driven. By using and converting into a rectangular wave alternating voltage, it is comprised so that an alternating current high voltage can be applied to the high pressure discharge lamp La. In addition, in order to start the high-pressure discharge lamp La, a starting circuit 3 that generates a high voltage for starting is provided between the inverter circuit 2 and the high-pressure discharge lamp La. The inverter circuit 2 has a bridge circuit composed of four switching elements Q1 to Q4. The switching elements Q1 to Q4 are turned on and off by the drive circuit 4, and a relatively low frequency rectangular wave AC voltage is applied to the high pressure discharge lamp La. To do.
[0004]
On the other hand, the DC-DC converter 1 uses a flyback type in the illustrated example, and a switching element Q5 is connected in series to the primary winding n1 of the flyback transformer T1, and the secondary winding of the flyback transformer T1. A main circuit is configured by connecting a series circuit of a diode D1 and a smoothing capacitor C1 between both ends of n2. The diode D1 is provided to have a polarity that prevents a current flowing in the secondary winding n2 of the flyback transformer T1 when the switching element Q5 is turned on. The voltage across the smoothing capacitor C1 becomes the input voltage of the inverter circuit 2. Thus, the voltage across the smoothing capacitor C1 is controlled by turning on and off the switching element Q5 at a high frequency and changing at least one of the pulse width and the frequency.
[0005]
The on / off state of the switching element Q5 is controlled by the control circuit 5. The control circuit 5 turns on / off the switching element Q5 so that the output power of the DC-DC converter 1 detected using the voltage across the smoothing capacitor C1 and the output current of the DC-DC converter 1 is maintained at a target value. To control. That is, the output voltage of the DC-DC converter 1 is detected by the voltage detector Vs that detects the voltage across the smoothing capacitor C1, and the current detector Is inserted between the DC-DC converter 1 and the inverter circuit 2. Is detected, and the outputs of the voltage detector Vs and the current detector Is are input to the main control circuit 10 composed of a one-chip microcomputer, and the main control circuit 10 maintains the output power of the DC-DC converter 1 at the target value. Therefore, an operation amount is required. The obtained operation amount is input to a control signal generation unit 6 that generates a control signal for controlling the switching element Q5, and a PWM signal (pulse width modulation signal) corresponding to the operation amount is generated as a control signal. Switching element Q5 is turned on and off by the signal.
[0006]
More specifically, the outputs of the voltage detector Vs and the current detector Is are amplified through amplifiers 7a and 7b, respectively, and input to the main control circuit 10. The main control circuit 10 performs analog-digital conversion on the outputs of the amplifiers 7a and 7b, respectively, and a digital signal corresponding to the output voltage of the DC-DC converter 1 and a digital signal corresponding to the output current of the DC-DC converter 1. The analog-digital converter 11 which produces | generates is provided. In addition, the main control circuit 10 is provided with a power command value generation unit 12 that outputs a power command value as a target value, and the power command value output from the power command value generation unit 12 is A current command value is obtained by dividing by a digital signal corresponding to the output voltage of the DC-DC converter 1 output from the analog-digital converter 11. Further, an error between the obtained current command value and the digital signal corresponding to the output current of the DC-DC converter 1 output from the analog-digital converter 11 is obtained by the error computing unit 14, and this error is calculated by the proportional-integral computing unit. 15, an operation amount that combines the proportional operation and the integral operation is obtained, and the output of the proportional-integral operation unit 15 is converted into an analog value by the digital-analog converter 16. In other words, the power command value generation unit 12, the current command calculation unit 13, the error calculation unit 14, and the proportional integration calculation unit 15 constitute a signal processing unit.
[0007]
The analog value output from the main control circuit 10 as described above corresponds to an error between the power command value output from the power command value generation unit 12 and the power output from the DC-DC converter 1. By inputting this analog value to the control signal generator 6, a pulse having a pulse width proportional to the analog value is generated. The power command value generation unit 12 includes a comparator 17 and a reference waveform generation unit 18. The reference waveform generator 18 outputs a reference wave that is a triangular wave or a sawtooth wave having a constant frequency, and the comparator 17 compares the analog value output from the main control circuit 10 with the reference wave, and the analog value is larger. A control signal that becomes H level during the period is output. If the analog value increases by such an operation (that is, if the output power of the DC-DC converter 1 decreases), the pulse width for turning on the switching element Q5 increases, and the ON period of the switching element Q5 increases. . Here, the frequency of the reference wave is constant. If the ON period of the switching element Q5 becomes longer, the energy accumulated in the flyback transformer T1 during the ON period of the switching element Q5 also increases, so that the output power of the DC-DC converter 1 can be controlled in the increasing direction. Further, if the analog signal output from the main control circuit 10 is smaller than the target value (that is, if the detected power is increased by the current detector Is), the ON period of the switching element Q5 is shortened, and the DC-DC converter. The output power of 1 is controlled in the decreasing direction. In this way, feedback control is performed so that the output power of the DC-DC converter 1 is maintained near the target value.
[0008]
By the way, the digital-analog converter 16 incorporated in the one-chip microcomputer used in this type of main control circuit 10 often has a relatively low resolution of about 8 bits, for example. When a higher resolution than the digital-analog converter 16 built in the one-chip microcomputer is required as an analog value to be given, it is necessary to provide a high-resolution digital-analog converter separately from the one-chip microcomputer. As a result, there arises a problem that the area of the mounting substrate increases and the manufacturing cost increases.
[0009]
On the other hand, there are one-chip microcomputers with built-in multiple digital-analog converters, and those with multiple inputs that can be selected and input to the digital-analog converter and output can be extracted for each input. Yes. In short, a one-chip microcomputer having a built-in digital-analog converter capable of taking out outputs of a plurality of channels is provided. If this type of one-chip microcomputer is used, even if the manipulated variable is generated with a number of bits larger than the resolution of the analog-digital converter, the manipulated variable is divided into a plurality of bits each having a resolution equal to or less than the resolution, and the digital-analog By outputting an analog value for each bit group in each channel of the converter, and performing weighted addition that superimposes the bit group on the upper bit side with a weight smaller than 1 for the bit group on the lower bit side, It is possible to obtain an analog value having a change width smaller than the change width for the least significant bit of the input to the digital converter. That is, even if the resolution for one channel is small, the apparent resolution can be improved by providing different bits for a plurality of channels.
[0010]
This will be described with reference to FIG. Now, it is assumed that the one-chip microcomputer constituting the main control circuit 10 incorporates a digital-analog converter 16 capable of outputting two channels each having a resolution of 8 bits. Here, being capable of outputting two channels generally means that there are two digital-analog converters 16, but inputs are sequentially given to one digital-analog converter 16, and for each input. A configuration in which the output is distributed may be used. The digital-analog converter 16 has an 8-bit input, and outputs analog values corresponding to the upper 8 bits and lower 8 bits of 16-bit data from different terminals a and b, respectively. Is possible. Here, an analog value corresponding to the upper bit group is output from the terminal a, and an analog value corresponding to the lower bit group is output from the terminal b. The outputs of the terminals a and b are input to the weighted adder 31. The weighted adder 31 is an adder that gives a weight of 1/256 to the output of the terminal b with respect to the output of the terminal a, and adds both of them. The output value of the terminal a is Va and the output value of the terminal b is Assuming Vb, Va + (1/256) Vb is output. That is, the resistors R1 to R3 attached to the operational amplifier OP1 are set to have a relationship of R1 = R2 and R3 = 256 · R1. If simplified, as shown in FIG. 9, a weighting unit 31a for weighting the output value Vb of the terminal b by (1/256), and an addition for adding the output of the weighting unit 31a to the output value Va of the terminal a 8b by adding the analog value Aa corresponding to the upper 8 bits and the value 1/256 of the analog value Ab corresponding to the lower 8 bits, as shown in FIG. In addition, an analog value Ac corresponding to a 16-bit digital value is obtained. In FIG. 8B, a represents the analog value Aa, and B represents the analog value Ac. As apparent from the figure, the change width Ra of the analog value Ac corresponding to the least significant bit of the upper 8 bits and the change width Rl of the analog value Ac corresponding to all the lower 8 bits are ideally set. Will match.
[0011]
In the configuration described above, the analog value Ac is obtained by adding the analog value Ab with a weight of (1/256) to the analog value Aa. However, as shown in FIG. A configuration using an analog value Ac ′ obtained by subtracting a weighted value of / 256) from the analog value Aa is also conceivable. However, since this analog value Ac ′ cannot be used in the same way as the analog value Ac in FIG. 8B, an analog value whose relationship with the analog value Aa is as shown in FIG. 10 based on the analog value Ac ′. Ac is determined. In FIG. 10, A indicates the analog value Aa, and B indicates the analog value Ac. Rh is the change width of the analog value Ac corresponding to the least significant bit of the upper 8 bits, and Rl is the change width of the analog value Ac corresponding to all the bits of the lower 8 bits, ideally Rh = Rl.
[0012]
On the other hand, a one-chip microcomputer serving as the main control circuit 10 is also provided which does not include the digital-analog converter 16 and outputs a pulse with varying duty. For example, by using a counter or timer preset with a digital value, it is possible to output a pulse with a duty corresponding to the digital value. In this kind of one-chip microcomputer, the pulse duty is changed by changing the period without changing the pulse width, and the duty of the pulse is changed by changing the pulse width without changing the period. There is. In addition, some single-chip microcomputers of this type have outputs of a plurality of channels, and analog values with an accuracy exceeding the resolution per channel by using a plurality of channels are the same as those having a digital-analog converter 16. Can be generated.
[0013]
Now, in this type of one-chip microcomputer, as shown in FIG. 12, an analog value Af having a resolution of 16 bits is obtained by using a 2-channel PWM output unit 32 that generates a pulse output with a resolution of 8 bits. Shall. Terminal d outputs a pulse having a pulse width corresponding to the upper 8 bits of 16 bits, and terminal e outputs a pulse having a pulse width corresponding to the lower 8 bits of 16 bits. A low-pass filter composed of a resistor R4 and a capacitor C2 is connected to the terminal d, and a low-pass filter composed of a resistor R5 and a capacitor C2 is connected to the terminal e. Here, the resistance values of the resistors R4 and R5 are set to satisfy R5 = 256 · R4. Since the output voltage of the low-pass filter composed of the resistor R and the capacitor C is proportional to 1 / RC, the rate at which the output of the terminals d and e changes the voltage across the capacitor C2 is as follows: e becomes 1/256. That is, the analog value Af, which is the voltage across the capacitor C2, is proportional to (pulse width of the pulse output from the terminal d) + (1/256) × (pulse width of the pulse output from the terminal e). Become. As a result, this is equivalent to adding (1/256) to the analog value corresponding to the lower 8 bits and adding it to the analog value corresponding to the upper 8 bits, which is the same as the configuration shown in FIG. It becomes possible to obtain an analog value having a resolution of 16 bits.
[0014]
By the way, as described above, in a configuration in which a high resolution output is obtained by combining outputs of a plurality of channels having a relatively low resolution, it corresponds to the least significant bit of the upper bit group among the upper and lower adjacent bit groups. It is necessary that the analog value change width Rh and the analog value change width Rl corresponding to all the bits of the lower bit group coincide with each other. However, in reality, Rh ≠ Rl is often the case. .
[0015]
If the relationship of Rh> Rl is satisfied, as shown in FIG. 13, a discontinuous point occurs in the output analog value (shown by B in FIG. 13), and the resolution is limited only for a part of the digital values Vd. Will be reduced. That is, assuming that the circuit having such characteristics is applied to the power converter shown in FIG. 7, even if the optimum operation amount for the output of the DC-DC converter 1 is the analog value Xa in FIG. Since only one of the analog values Xb and Xc is obtained, the analog values Xb and Xc are alternately output. As a result, a relatively large ripple is continuously generated in the output of the DC-DC converter 1. May occur.
[0016]
There are two possible causes for Rh ≠ Rl. As a first cause, in the case of using the digital-analog converter 16, this kind of error may occur due to the accuracy or linearity of the digital-analog converter 16. For example, if an 8-bit digital-analog converter 16 having a full scale of 5 V is used, the change width of the output voltage corresponding to 1 bit of the least significant bit is 19.53 mV (= 5 V / 256). Depending on the accuracy or linearity of the digital-analog converter 16, it may not be 19.53 mV. It is considered that the error due to this cause does not occur in the configuration shown in FIG.
[0017]
On the other hand, as the second cause, the accuracy of the resistors R1 to R5 used in the circuit provided for combining the outputs of a plurality of channels of the one-chip microcomputer can be considered. That is, both of the configurations shown in FIG. 8A and FIG. 12 use a plurality of resistors having a ratio of 1: 256, and if this ratio is not accurately set, the relationship of Rh = Rl is established. It is something that cannot be obtained. Therefore, the resistors R1 to R5 need to be highly accurate, resulting in an increase in cost. Moreover, even if a high-precision resistor is used, there is an error in the resistor. Therefore, trimming of the resistor with a laser beam or the like (adjusting the resistance value by baking with the laser beam) may be required. This will increase costs.
[0018]
As a technique for solving the above-described problem that a discontinuity occurs in an analog value, a technique described in Japanese Patent Laid-Open No. 2000-278134 is known. That is, the higher-order bit group is shifted to the higher-order side by a predetermined number of bits and the lower-order bits corresponding to the shifted bits are set to 0, and digital-analog conversion is performed, and the lower-order bit group is subjected to digital-analog conversion as it is. There has been proposed a technique of applying and weighting an analog value obtained from a higher-order bit group. In the example described in this publication, an analog value having 12-bit resolution is obtained by shifting the upper bit group upward by 4 bits using 2-channel output having 8-bit resolution. . In short, shifting the upper bit group to the upper side eliminates the error of the lower bit of the channel corresponding to the upper bit group, thereby preventing the occurrence of discontinuity. It can be done.
[0019]
[Problems to be solved by the invention]
However, in the technique described in the above publication, the upper bit group is shifted upward by a predetermined number of bits, so that the resolution is reduced by the number of bits to be shifted with respect to the total number of bits of the channel to be used. become. For example, in the example described in the publication, since two-channel output with 8-bit resolution is used, the maximum resolution is 16 bits, but the maximum resolution is 12 bits. There is a waste of 4 bits.
[0020]
The present invention has been made in view of the above reasons, and its purpose is to prevent the increase in output ripple due to the digital-analog conversion in the feedback control path, while the digital-analog conversion. It is an object to provide a power conversion device capable of performing output control with high accuracy by performing the above with high resolution.
[0021]
[Means for Solving the Problems]
The invention of claim 1 includes a main circuit that converts input power to output and a control circuit that monitors the output of the main circuit and performs feedback control so as to keep the output within a specified range. An analog-to-digital converter that performs analog-to-digital conversion on the output, and a digital operation that determines the operation amount of the main circuit from the digital signal output from the analog-to-digital converter, and the operation amount is divided into multiple bits Two Output from the signal processing unit that outputs the bit group and the signal processing unit Upper side Bit group A PWM output unit that generates a pulse having a corresponding pulse width, a PFM output unit that generates a pulse having a frequency corresponding to a lower-order bit group output from the signal processing unit, and an ON pulse that is output from the PFM output unit From the pulse converter that converts to shorten the period, the PWM output unit and the pulse converter Output Convert pulse to analog value proportional to pulse width Outputs an analog value equivalent to the operation amount of the main circuit by adding An analog that has a low-pass filter and the pulse width output from the pulse converter corresponds to the change in the analog value corresponding to the change in the least significant bit in the upper bit group, and corresponds to all the bits in the lower bit group It is set to be smaller than the value change width Is. According to this configuration, the change width of the analog value corresponding to the change of the least significant bit of the upper bit group is smaller than the change width of the analog value corresponding to all the bits of the lower bit group. Setting Therefore, it is possible to prevent the feedback control from becoming unstable in the vicinity of the change point of the least significant bit of the upper bit group in a configuration in which the resolution is increased by combining a plurality of channels. An increase in cost due to resolution can be suppressed.
[0024]
Claim 2 The present invention comprises a main circuit that converts input power to output and a control circuit that monitors the output of the main circuit and performs feedback control so as to keep the output within a specified range. -An analog-to-digital converter that performs digital conversion, and two bits that perform digital computation to determine the amount of operation of the main circuit from the digital signal output from the analog-to-digital converter and divide the amount of operation into multiple bits Corresponding to the signal processing unit that outputs the group, the PWM output unit that generates a pulse with a pulse width corresponding to the upper bit group output from the signal processing unit, and the lower bit group output from the signal processing unit A PFM output unit that generates a pulse having a frequency to be transmitted, a pulse converter that converts an OFF period of a pulse output from the PFM output unit, and a PWM output unit And a low pass filter for outputting the analog value corresponding to the operation amount of the main circuit based on the subtracted value converts the pulse output from the pulse converter into an analog value proportional to the pulse width, pulse Strange The pulse width output from the converter makes the change width of the analog value corresponding to the change of the least significant bit of the upper bit group smaller than the change width of the analog value corresponding to all the bits of the lower bit group. It is set as follows. According to this configuration, the change width of the analog value corresponding to the change of the least significant bit of the upper bit group is set to be smaller than the change width of the analog value corresponding to all the bits of the lower bit group. Therefore, it is possible to prevent the feedback control from becoming unstable in the vicinity of the change point of the least significant bit of the upper bit group in a configuration in which the resolution is increased by combining a plurality of channels. An increase in cost due to resolution can be suppressed.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
( Basic configuration )
This example Since the basic configuration as a power converter in FIG. 7 is the same as the conventional configuration shown in FIG. This example The configuration of the part that performs digital-analog conversion, which is the gist of the above, will be described. As shown in Fig. 1 (a) This example Now, as in the conventional configuration shown in FIG. 8A, an example in which 2-channel analog values each having a resolution of 8 bits are output from a one-chip microcomputer configuring the main control circuit 10 is shown. That is, similar to the conventional configuration shown in FIG. 8A, analog values corresponding to the upper 8 bits and the lower 8 bits are output from different channels for 16-bit digital values. is there. Here, an analog value corresponding to the upper bit group is output from the terminal a shown in FIG. 1, and an analog value corresponding to the lower bit group is output from the terminal b.
[0027]
This example In the conventional configuration shown in FIG. 8A, a resistor R6 is inserted between the terminal a and the resistor R1, and a connection point between the resistor R1 and the resistor R6 is grounded through the resistor R7. The point is different. That is, the difference is that the output of the terminal a is divided by the resistors R6 and R7 as the change width restricting section and then input to the weighted adder 31. Other configurations are the same as those of the conventional configuration shown in FIG. The voltage dividing ratio by the resistors R6 and R7 is selected to be smaller than 1 and larger than 1 / 1.5 if the full ranges of the outputs of the terminals a and b are equal. That is, the change width Rl of the output of the weighted adder 31 corresponding to all the bits of the lower bit group is the change width Rh of the output of the weighted adder 31 corresponding to one bit of the least significant bit of the upper bit group. And the voltage dividing ratio of the resistors R6 and R7 is set to be smaller than 1.5 times the change width Rh. In short, the resistors R6 and R7 are set so as to establish the following relationship. Note that 1.5 is a value selected for the purpose of increasing the resolution.
Rh <Rl <1.5 ・ Rh
With the configuration described above, the analog value output from the weighted adder 31 with respect to the digital value generated inside the one-chip microcomputer is discontinuous as shown in FIG. A relation in which one analog value A1 exists is generated with respect to D2. That is, the linearity when performing digital-analog conversion is impaired, but two analog values A1 output from the weighted adder 31 are before and after the change point of the value of the upper bit group. Digital values D1 and D2 are present.
[0028]
Next, the reason why linearity is not a necessary condition when digital-analog conversion is performed in the feedback control path will be described. Assume that the analog value A1 is a stable point manipulated variable. In feedback control, the value before and after the analog value A1 approaches the analog value A1, so if the original value is larger than the analog value A1, the digital value D1 is stabilized, and the original value is analog. When the value is smaller than the value A1, the digital value D2 is stabilized. Therefore, if the relationship shown in FIG. 1B is set, even if there is a discontinuous portion in the analog value, there will be no jump in the analog value as the manipulated variable, resulting in a DC-DC converter. The output ripple of 1 does not increase.
[0029]
This example Since the analog value discontinuity is allowed in the configuration of FIG. 1, the resistors R6 and R7 for voltage division do not need to be highly accurate, and FIG. It is only necessary to select the resistors R6 and R7 so that the operation shown in FIG. 4 can be performed. The resistors R1 to R3, R6 and R7 can be easily selected, and the resistance value is not required to be adjusted. , R7 can be suppressed despite the addition of R7. Other configurations and operations are the same as those of the conventional configuration.
[0030]
In addition, This example In this case, the analog value output from the terminal b is added to the analog value obtained by dividing the analog value output from the terminal a by adding a weight of (1/256) to the analog value output from the terminal b. A weight of (1/256) is applied to the analog value, and the weighted analog value is subtracted from the analog value obtained by dividing the analog value output from the terminal a. Based on this value, the analog value having the relationship shown in FIG. You may ask for. In the example described above, the change width restricting unit is configured by the resistors R6 and R7 that divide the analog value corresponding to the upper bit group. However, the change of the analog value corresponding to all the bits of the lower bit group. If the condition that the width Rl is made larger than the change width Rh of the analog value corresponding to the least significant bit of the upper bit group, a configuration for amplifying the analog value corresponding to the lower bit group, Other configurations such as a configuration in which analog values corresponding to the bit groups on the upper side and the lower side are divided together can also be employed.
[0031]
( First Embodiment)
In this embodiment, as shown in FIG. 3A, the one-chip microcomputer constituting the main control circuit 10 outputs a PWM output unit 32 that outputs a pulse having a duty corresponding to a digital value, and a frequency corresponding to the digital value. A technique for improving the resolution in the case of including the PFM output unit 33 that outputs a pulse will be described. Here, the pulse output from the PWM output unit 32 has a pulse width proportional to the value represented by the upper bit group, and the pulse output from the PFM output unit 33 has a constant duty and the lower side. It has a frequency proportional to the value represented by the bit group.
[0032]
The output of the PFM output unit 33 is input to the pulse converter 34. The pulse converter 34 outputs the output pulse of the PFM output unit 33 shown as the point a waveform in FIG. 3B and the point b waveform in FIG. And converted into a pulse with a short ON period corresponding to the rising edge as shown in FIG. The pulse output from the PWM output unit 32 is smoothed by a low-pass filter including a resistor R8 and a capacitor C3, and a voltage proportional to the pulse width is output. The pulse output from the pulse converter 34 is a resistor R9 and a capacitor. A voltage proportional to the frequency is output by being smoothed by a low-pass filter composed of C3. Here, the voltage across the capacitor C3 when the pulse of the frequency corresponding to all the bits of the lower bit group is smoothed is the voltage of the capacitor C3 corresponding to the change of one bit of the least significant bit of the upper bit group. The pulse width in the pulse converter 34 is set to be larger than the change width of the both-end voltage.
[0033]
Thus, as is apparent from the above configuration, the voltage obtained by adding the voltage obtained by smoothing the pulse output from the PWM output unit 32 and the voltage obtained by smoothing the pulse output from the pulse converter 34 is the both ends of the capacitor C3. Since the pulse width of the pulse output from the pulse converter 34 is set as described above, the relationship between the given digital value and the output analog value is the same as in FIG. Can be a relationship, Basic configuration The same effect can be obtained.
[0034]
In the above configuration, the voltage corresponding to the pulse output from the PWM output unit 32 and the voltage corresponding to the pulse output from the pulse converter 34 are added and output. 4 is equivalent to the subtraction of the voltage corresponding to the pulse output from the pulse converter 34 from the voltage corresponding to the pulse output from the PWM output unit 32. That is, the pulse shown as the point a waveform in FIG. 4 is input, and a negative pulse having a short pulse width corresponding to the falling edge of the input pulse is output as shown in the point b waveform in FIG. By outputting a negative pulse from the pulse converter 34 in this way, the voltage across the capacitor C3 becomes a voltage corresponding to the frequency of the pulse output from the PFM output unit 33, and the pulse output from the PWM output unit 32. Subtracted from the voltage corresponding to the pulse width. Other configurations and operations are Basic configuration It is the same.
[0035]
( Second Embodiment)
In the present embodiment, as shown in FIG. First An example in which the one-chip microcomputer configuring the main control circuit 10 includes the PWM output unit 32 and the PFM output unit 33 as in the embodiment of FIG. In the present embodiment, a pulse converter 34 that detects the falling edge of the pulse output from the PFM output unit 33 and converts it to a pulse with a short off period is provided.
[0036]
In the pulse converter 34 in the present embodiment, a differential circuit composed of a series circuit of a resistor R10 and a capacitor C4 is inserted between the output terminal of the PFM output unit 33 and the resistor R9, and a connection point between the capacitor C4 and the resistor R9. Is clamped to the ground potential by a diode D2. A pull-up resistor R11 is connected to a connection point between the capacitor C4 and the resistor R9. When a pulse shown as a point waveform in FIG. 5B is input to the pulse converter 34 from the PFM output unit 33, a rising edge and a falling edge are extracted by a differentiating circuit including a capacitor C4 and a resistor R10. The Here, the potential at the output terminal of the pulse converter 34 is clamped by the diode D2, so that it is always regulated to the forward drop voltage Vf of the diode D2, as shown as a point b waveform in FIG. 5B. Thus, even if a rising edge is detected, this potential does not change, and the rising edge does not appear in the output of the pulse converter 34. On the other hand, when the falling edge occurs, the potential at the output terminal of the pulse converter 34 is lowered, so that the diode D2 is turned off, and the falling edge appears in the output of the pulse converter 34. Eventually, the voltage across the capacitor C3 will be lower than usual when the falling edge of the pulse from the PFM output unit 33 is detected. However, in the present embodiment, as the frequency of the pulse output from the PFM output unit 33 is higher, more falling edges occur. Therefore, the voltage added to the voltage corresponding to the pulse output from the PWM output unit 32 is the PFM output. The higher the frequency of the pulse output from the unit 33, the smaller it becomes. Other configurations and operations are First This is the same as the embodiment.
[0037]
( Reference example )
This example 6 has the configuration shown in FIG. 6 and compared with the conventional configuration shown in FIG. This example The proportional calculation unit 15a and the integral calculation unit 15b are separately provided, the integral calculation unit 15b has a 16-bit output, and the proportional calculation unit 15a has an 8-bit output. That is, the integral calculation unit 15b performs calculation with double the accuracy of the proportional calculation unit 15a. However, since the digital-analog converter 16 after the calculation is 8 bits, the upper 8 bits of the output of the integral calculation unit 15b are input to the adder 17 and added with the 8-bit output from the proportional calculation unit 15a. After that, digital-analog conversion is performed in the digital-analog converter 16. Also, the digital-analog converter 16 performs digital-analog conversion on the lower 8 bits of the output of the integral calculation unit 15b. That is, the upper 8 bits of the output of the proportional operation unit 15a and the output of the integration operation unit 15b and the lower 8 bits of the integration operation unit 15b are output on different channels. in this way This example Then, the power command value generation unit 12, the current command calculation unit 13, the error calculation unit 14, the proportional calculation unit 15a, the integration calculation unit 15b, and the adder 17 constitute a signal processing unit.
[0038]
The processing for the analog values of the two channels output from the digital-analog converter 16 is as follows: Basic configuration The analog value output from both channels is input to the weighted adder 31, and the analog value corresponding to the lower bit group is weighted by (1/256), and then the upper side It is added to the analog value corresponding to the bit group.
[0039]
This example In this configuration, since only the output of the integral computing unit 15b is made highly accurate, the load on the one-chip microcomputer can be reduced as compared with the case where both the outputs of the proportional computing unit 15a and the integral computing unit 15b are made highly accurate. Can do. Although not shown in FIG. This example Also in Basic configuration Similarly, the analog value corresponding to the upper bit group is divided, and the change width Rl of the output of the weighted adder 31 corresponding to all the bits of the lower bit group is the least significant bit of the upper bit group. Is set so as to be larger than the change width Rh of the output of the weighted adder 31 corresponding to 1 bit and smaller than 1.5 times the change width Rh. Other configurations and operations are Basic configuration It is the same.
[0040]
Each of the above mentioned Configuration example The number of bits in each bit group is an example, the number of bits may be set as appropriate, and the DC-DC converter 1 is not necessarily a flyback type.
[0041]
【The invention's effect】
Invention of Claim 1 Below The change width of the analog value corresponding to the change of the least significant bit of the upper bit group is smaller than the change width of the analog value corresponding to all the bits of the higher bit group. Setting Therefore, it is possible to prevent the feedback control from becoming unstable in the vicinity of the change point of the least significant bit of the upper bit group in a configuration in which the resolution is increased by combining a plurality of channels. An increase in cost due to resolution can be suppressed.
[0044]
Claim 2 Invention Below Since the change width of the analog value corresponding to the change of the least significant bit of the upper bit group is set to be smaller than the change width of the analog value corresponding to all the bits of the higher bit group, multiple In a configuration where the resolution is increased by combining channels, it is possible to prevent the feedback control from becoming unstable in the vicinity of the change point of the least significant bit of the upper bit group with a simple configuration, which increases the cost associated with higher resolution. Can be suppressed.
[Brief description of the drawings]
[Fig. 1] (a) Basic configuration The principal part circuit diagram which shows this, (b) is an operation | movement description same as the above.
FIG. 2 is an operation explanatory diagram of another configuration example same as above.
FIG. 3 (a) shows the present invention. First The principal part circuit diagram which shows this Embodiment, (b) is operation | movement explanatory drawing same as the above.
FIG. 4 is an operation explanatory diagram of another configuration example same as above.
FIG. 5 (a) shows the present invention. Second The principal part circuit diagram which shows this Embodiment, (b) is operation | movement explanatory drawing same as the above.
[Fig. 6] Reference example FIG.
FIG. 7 is a circuit diagram showing a conventional example.
FIG. 8A is a main part circuit diagram showing another conventional example, and FIG. 8B is an operation explanatory view of the same.
FIG. 9 is a conceptual diagram of the main part of the above.
FIG. 10 is an operation explanatory diagram of another configuration example same as above.
FIG. 11 is a conceptual diagram of another configuration example same as above.
FIG. 12 is a main part circuit diagram showing still another conventional example.
FIG. 13 is an operation explanatory diagram illustrating a conventional problem.
[Explanation of symbols]
1 DC-DC converter
2 Inverter circuit
5 Control circuit
6 Control signal generator
11 Analog-to-digital converter
12 Power command value generator
13 Current command calculator
14 Error calculator
15 Proportional integral calculator
15a Proportional calculation unit
15b Integral calculation unit
16 Digital-to-analog converter
17 Adder
31 Weighted adder
32 PWM output section
33 PFM output section
34 Pulse converter
R6, R7 resistance

Claims

A main circuit that converts the input power into power and outputs; and a control circuit that monitors the output of the main circuit and performs feedback control to keep the output within a specified range. The control circuit performs analog-digital conversion on the output. A digital operation for determining the operation amount of the main circuit from the analog-to-digital converter to be applied and the digital signal output from the analog-to-digital converter and outputting two bit groups obtained by dividing the operation amount into a plurality of bits A signal processing unit, a PWM output unit for generating a pulse having a pulse width corresponding to the higher -order bit group output from the signal processing unit, and a pulse having a frequency corresponding to the lower-order bit group output from the signal processing unit A PFM output unit that generates a pulse, a pulse converter that converts so as to shorten an ON period of a pulse output from the PFM output unit, a PWM output unit, and a pulse converter And a low pass filter for outputting the analog value corresponding to the operation amount of the main circuit by adding converts the pulse output from the vessel into an analog value proportional to the pulse width, output from the pulse transformer The pulse width is set so that the change width of the analog value corresponding to the change of the least significant bit of the upper bit group is smaller than the change width of the analog value corresponding to all the bits of the lower bit group. The power converter characterized by the above-mentioned.

A main circuit that converts input power into power and outputs; and a control circuit that monitors the output of the main circuit and performs feedback control to keep the output within a specified range. The control circuit performs analog-digital conversion on the output. A digital operation for determining the operation amount of the main circuit from the analog-to-digital converter to be applied and the digital signal output from the analog-to-digital converter and outputting two bit groups obtained by dividing the operation amount into a plurality of bits A signal processing unit, a PWM output unit that generates a pulse having a pulse width corresponding to the higher -order bit group output from the signal processing unit, and a pulse having a frequency corresponding to the lower-order bit group output from the signal processing unit A PFM output unit that generates a pulse, a pulse converter that converts the pulse output from the PFM output unit so as to shorten an OFF period, a PWM output unit, and a pulse converter A low-pass filter that converts the pulse output from the converter into an analog value proportional to the pulse width and outputs an analog value corresponding to the operation amount of the main circuit based on the subtracted value, and outputs from the pulse converter pulse width is set to be smaller than the change width of the analog value corresponding varied analogue value corresponding to the change of the least significant bits of the bit group of upper all bits of the lower bit group power conversion equipment, characterized by that.