JP4610486B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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Description

本発明は半導体装置および半導体装置の製造方法に係り、特には強誘電体キャパシタを有する半導体装置および当該半導体装置の製造方法に関する。  The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a ferroelectric capacitor and a method for manufacturing the semiconductor device.

近年、高速・低電力である不揮発性メモリとして、強誘電体キャパシタを用いた強誘電体メモリが注目され、研究開発が盛んになっている。
例えば、強誘電体キャパシタに用いられる強誘電体材料としてはペロブスカイト型の結晶構造を有する材料が用いられ、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などが用いられている。
特開平８−３２１４８０号公報 特開平８−２９８２５２号公報 特開平８−１９００号公報 特開２００２−３５８５３７号公報 特開２００２−１７６１４９号公報 特開２００２−４３５４１号公報 特開２００２−１００７４２号公報 特開２００２−４３５４１号公報 In recent years, a ferroelectric memory using a ferroelectric capacitor has attracted attention as a high-speed and low-power nonvolatile memory, and research and development have been actively conducted.
For example, as a ferroelectric material used for a ferroelectric capacitor, a material having a perovskite crystal structure is used, such as PZT (Pb (Zr, Ti) O 3 ) or SBT (SrBi 2 Ta 2 O 9 ). Is used.
JP-A-8-32480 JP-A-8-298252 JP-A-8-1900 JP 2002-358537 A JP 2002-176149 A JP 2002-43541 A JP 2002-1000074 A JP 2002-43541 A

しかし、このような強誘電体キャパシタは水素や水によってその品質が劣化することが知られており、以下に説明するように、水素または水の拡散を防止し、キャパシタの劣化を防止して、高品質の強誘電体キャパシタを有する半導体装置（以下ＦｅＲＡＭと呼ぶ）を製造することは困難であるという問題があった。
今後、強誘電体キャパシタを有する半導体装置の配線は微細化が進み、配線ルールは０．１８μｍ以下となった場合、このような配線の微細化に伴って配線材料としてはＣｕが一般的になっていくと考えられる。
配線材料としてＣｕを用いる場合には、配線構造を形成する場合に水素が拡散して強誘電体キャパシタを劣化させてしまう場合があった。例えば、トレンチ配線部が形成された絶縁層の層間、またはビア配線部が形成された絶縁層の層間には、エッチングストッパー層として、プラズマＣＶＤ法（化学気相堆積法）により形成したＳｉＮ膜（シリコン窒化膜）を用いることが一般的である。この場合、当該ＳｉＮ膜形成時に発生する水素拡散を含むダメージにより、キャパシタの劣化が生じてしまう問題があった。
また、半導体装置の製造工程においては、パーティクルの除去を行って歩留りを向上させる目的で、スクラバー処理（Ｈ２Ｏジェット処理）を行う事が一般的であったが、ＦｅＲＡＭの製造工程においてはスクラバー処理を用いたことでＨ２Ｏが拡散し、そのためにキャパシタが劣化してしまう懸念があり、キャパシタ形成後は実施することが困難であった。そのため、ＦｅＲＡＭの製造工程で、Ｈ２Ｏによるキャパシタの劣化を防止しながらパーティクルを除去して、ＦｅＲＡＭの製造の歩留りを向上させることは困難であった。
また、ＦｅＲＡＭを製造する場合には、水素やＨ２Ｏが拡散してキャパシタを劣化させることを防止するために、例えばＡｌ２Ｏ３などからなる水素拡散防止層を形成する場合があった。
しかしこのような水素拡散防止層は、当該水素拡散防止層の近傍に形成される絶縁層と成分が異なるため、当該水素拡散防止層と絶縁層を共にエッチングしてキャパシタのコンタクト配線する場合には、エッチングの際に、エッチングガスやエッチングの条件を変更する必要があり、水素拡散防止層を形成して水素の拡散を防止してキャパシタの劣化を防止しながら、かつ水素拡散防止層と絶縁層をエッチングすることはキャパシタのコンタクト配線形成の場合の効率が悪いという問題があった。However, it is known that the quality of such a ferroelectric capacitor is deteriorated by hydrogen or water. As described below, the diffusion of hydrogen or water is prevented, the deterioration of the capacitor is prevented, There is a problem that it is difficult to manufacture a semiconductor device (hereinafter referred to as FeRAM) having a high-quality ferroelectric capacitor.
In the future, when the wiring of a semiconductor device having a ferroelectric capacitor is miniaturized and the wiring rule is 0.18 μm or less, Cu is generally used as a wiring material along with such miniaturization of the wiring. It is thought to go.
When Cu is used as the wiring material, hydrogen may diffuse to deteriorate the ferroelectric capacitor when forming the wiring structure. For example, an SiN film formed by a plasma CVD method (chemical vapor deposition method) is used as an etching stopper layer between insulating layers where trench wiring portions are formed or between insulating layers where via wiring portions are formed. In general, a silicon nitride film is used. In this case, there has been a problem that the capacitor is deteriorated due to damage including hydrogen diffusion generated when the SiN film is formed.
In the manufacturing process of semiconductor devices, scrubber processing (H 2 O jet processing) is generally performed for the purpose of removing particles and improving the yield. In the manufacturing process of FeRAM, scrubbers are used. By using the treatment, there is a concern that H 2 O diffuses and the capacitor deteriorates, and it is difficult to carry out after forming the capacitor. Therefore, in the FeRAM manufacturing process, it has been difficult to improve the yield of FeRAM manufacturing by removing particles while preventing deterioration of the capacitor due to H 2 O.
Further, when manufacturing FeRAM, in order to prevent hydrogen and H 2 O from diffusing and degrading the capacitor, a hydrogen diffusion preventing layer made of, for example, Al 2 O 3 may be formed.
However, since such a hydrogen diffusion prevention layer has a different component from the insulating layer formed in the vicinity of the hydrogen diffusion prevention layer, when etching the hydrogen diffusion prevention layer and the insulation layer together to form the contact wiring of the capacitor During etching, it is necessary to change the etching gas and etching conditions, and a hydrogen diffusion prevention layer is formed to prevent hydrogen diffusion and prevent deterioration of the capacitor. Etching has a problem that the efficiency in forming the contact wiring of the capacitor is poor.

そこで、本発明では上記の問題を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを目的としている。
本発明の統括的課題は、水素またはＨ２Ｏの拡散を防止することで強誘電体キャパシタの劣化を防止し、高品質の強誘電体キャパシタを有する半導体装置を提供することである。
本発明の具体的な第１の課題は、強誘電体を有する半導体装置の配線材料としてＣｕを用いた場合に、配線構造を形成する場合に水素が拡散して強誘電体キャパシタを劣化させることを防止し、高品質の強誘電体キャパシタを有する半導体装置および当該半導体装置の製造方法を提供することである。
本発明の具体的な第２の課題は、Ｈ２Ｏによる強誘電体キャパシタの劣化を防止しながらパーティクルを除去して、強誘電体を有する半導体装置の製造の歩留りを向上させる半導体装置の製造方法を提供することである。
本発明の具体的な第３の課題は、水素拡散防止層を形成して水素の拡散を防止して強誘電体キャパシタの劣化を防止しながら、かつ水素拡散防止層と絶縁層をエッチングしてコンタクト配線を形成する場合の効率を良好とする、強誘電体キャパシタを有する半導体装置の製造方法を提供することである。
本発明は上記第１の課題を、基板上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された配線構造とを有する半導体装置であって、前記配線構造は、層間絶縁層と当該層間絶縁層中に形成されたＣｕ配線部を含み、前記層間絶縁層に面するように、水素拡散防止層を含むエッチングストッパー層が形成されていることを特徴とする半導体装置により、解決する。
当該半導体装置によれば、層間絶縁層に面するように、水素拡散防止層を含むエッチングストッパー層を形成したことにより、水素の拡散を防止して強誘電体キャパシタの劣化を防止することが可能となった。
また、上記第１の課題を、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ上に配線構造を形成する工程とを有する半導体装置の製造方法であって、前記配線構造を形成する工程は、前記強誘電体キャパシタ上に、配線部と第１の層間絶縁層を含む第１の配線構造を形成する工程と、前記第１の配線構造上に水素拡散防止層を含むエッチングストッパー層を形成する工程と、前記エッチングストッパー層上にＣｕ配線部と第２の層間絶縁層を含む第２の配線構造を形成する工程と、を含むことを特徴とする半導体装置の製造方法により、解決する。
当該半導体装置の製造方法によれば、前記キャパシタ上に配線構造を形成する場合に、層間絶縁層のエッチングストッパー層に水素拡散防止層を含む膜を用いたため、水素の拡散を防止して強誘電体キャパシタの劣化を防止することが可能となった。
また、本発明は上記第２の課題を、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ上に配線構造を形成する工程とを有する半導体装置の製造方法であって、不活性ガスによる低温エアロゾル洗浄工程を含むことを特徴とする半導体装置の製造方法により、解決する。
当該半導体装置の製造方法によれば、Ｈ２Ｏによる強誘電体キャパシタの劣化を防止しながらパーティクルを除去して、強誘電体を有する半導体装置の製造の歩留りを向上させることが可能となる。
また、本発明は上記第３の課題を、強誘電体キャパシタを有する半導体装置の製造方法であって、基板上に前記強誘電体キャパシタを形成する工程と、高密度プラズマＣＶＤにより、前記強誘電体キャパシタ上に突起部が形成されるようにして、当該強誘電体キャパシタ上に絶縁層を形成する工程と、前記絶縁層上に水素拡散防止層を形成する工程と、前記突起部上の前記水素拡散防止層をＣＭＰにより選択的に除去して前記絶縁層が露出した露出部を形成する工程と、前記露出部にコンタクト配線を形成する工程を含むことを特徴とする半導体装置の製造方法により、解決する。
当該半導体装置の製造方法によれば、水素拡散防止層を形成して水素やＨ２Ｏの拡散を防止してキャパシタの劣化を防止しながら、水素拡散防止層を選択的に除去することで、コンタクト配線を形成する場合のエッチングの効率を良好とすることを可能とする。Accordingly, an object of the present invention is to provide a new and useful semiconductor device and a method for manufacturing the semiconductor device, which solve the above problems.
A general object of the present invention is to provide a semiconductor device having a high-quality ferroelectric capacitor by preventing the deterioration of the ferroelectric capacitor by preventing the diffusion of hydrogen or H 2 O.
A specific first problem of the present invention is that when Cu is used as a wiring material of a semiconductor device having a ferroelectric, hydrogen diffuses and a ferroelectric capacitor deteriorates when a wiring structure is formed. And to provide a semiconductor device having a high-quality ferroelectric capacitor and a method for manufacturing the semiconductor device.
A second specific object of the present invention is to manufacture a semiconductor device that improves the yield of manufacturing a semiconductor device having a ferroelectric material by removing particles while preventing deterioration of the ferroelectric capacitor due to H 2 O. Is to provide a method.
A third specific problem of the present invention is to form a hydrogen diffusion preventing layer to prevent hydrogen diffusion and prevent deterioration of the ferroelectric capacitor, and to etch the hydrogen diffusion preventing layer and the insulating layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device having a ferroelectric capacitor, which improves the efficiency in forming contact wiring.
The present invention provides a semiconductor device having a ferroelectric capacitor formed on a substrate and a wiring structure formed on the ferroelectric capacitor, wherein the wiring structure has an interlayer insulation. An etching stopper layer including a layer and a Cu wiring portion formed in the interlayer insulating layer and including a hydrogen diffusion preventing layer is formed so as to face the interlayer insulating layer. Resolve.
According to the semiconductor device, by forming the etching stopper layer including the hydrogen diffusion prevention layer so as to face the interlayer insulating layer, it is possible to prevent the diffusion of hydrogen and the deterioration of the ferroelectric capacitor. It became.
The first problem is a method for manufacturing a semiconductor device, comprising: a step of forming a ferroelectric capacitor on a substrate; and a step of forming a wiring structure on the ferroelectric capacitor. Forming a first wiring structure including a wiring portion and a first interlayer insulating layer on the ferroelectric capacitor, and a hydrogen diffusion preventing layer on the first wiring structure. A method of manufacturing a semiconductor device, comprising: forming an etching stopper layer; and forming a second wiring structure including a Cu wiring portion and a second interlayer insulating layer on the etching stopper layer. To solve.
According to the method for manufacturing a semiconductor device, when a wiring structure is formed on the capacitor, a film including a hydrogen diffusion prevention layer is used as an etching stopper layer of the interlayer insulating layer, so that the diffusion of hydrogen is prevented and the ferroelectric layer is formed. It became possible to prevent deterioration of the body capacitor.
In addition, the present invention provides a method for manufacturing a semiconductor device, which includes the step of forming a ferroelectric capacitor on a substrate and the step of forming a wiring structure on the ferroelectric capacitor. The problem is solved by a semiconductor device manufacturing method including a low-temperature aerosol cleaning step using an inert gas.
According to the method for manufacturing a semiconductor device, particles can be removed while preventing deterioration of the ferroelectric capacitor due to H 2 O, so that the yield of manufacturing a semiconductor device having a ferroelectric can be improved.
The present invention also provides a third method for manufacturing a semiconductor device having a ferroelectric capacitor, wherein the ferroelectric capacitor is formed by a step of forming the ferroelectric capacitor on a substrate and high-density plasma CVD. Forming a protrusion on the body capacitor, forming an insulating layer on the ferroelectric capacitor, forming a hydrogen diffusion prevention layer on the insulating layer; and According to a method of manufacturing a semiconductor device, comprising: a step of selectively removing a hydrogen diffusion preventing layer by CMP to form an exposed portion where the insulating layer is exposed; and a step of forming a contact wiring in the exposed portion. ,Resolve.
According to the manufacturing method of the semiconductor device, the hydrogen diffusion prevention layer is selectively removed while forming the hydrogen diffusion prevention layer to prevent the diffusion of hydrogen and H 2 O and preventing the deterioration of the capacitor. It is possible to improve the etching efficiency when the contact wiring is formed.

図１は、本発明による半導体装置の一部を模式的に示した断面図である。
図２Ａ〜図２Ｃは、図１の半導体装置の製造方法を示した図（その１）である。
図３Ａ〜図３Ｃは、図１の半導体装置の製造方法を示した図（その２）である。
図４Ａ〜図４Ｄは、図１の半導体装置の製造方法を示した図（その３）である。
図５は、本発明による基板の洗浄方法を模式的に示した図である。
図６Ａ〜図６Ｆは、図１の半導体装置の製造方法を示した図（その４）である。FIG. 1 is a cross-sectional view schematically showing a part of a semiconductor device according to the present invention.
2A to 2C are views (No. 1) showing a method for manufacturing the semiconductor device of FIG.
3A to 3C are views (No. 2) illustrating the method for manufacturing the semiconductor device of FIG.
4A to 4D are views (No. 3) illustrating the method for manufacturing the semiconductor device of FIG.
FIG. 5 is a view schematically showing a substrate cleaning method according to the present invention.
6A to 6F are views (No. 4) illustrating the method for manufacturing the semiconductor device of FIG.

次に、本発明の実施の形態に関して、以下に図面に基づき、説明する。  Next, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施例１による、強誘電体キャパシタを有する半導体装置である、半導体装置１００の一部を模式的に示した断面図である。
図１を参照するに、前記半導体装置１００の概略は、Ｓｉからなる基板１０１上に、トランジスタなどが形成された層の上に強誘電体キャパシタが形成され、当該強誘電体キャパシタ上には多層配線構造が形成された構造になっている。
前記トランジスタは、基板１０１上の、素子分離絶縁層１１２で分離された素子領域に形成されている。当該素子領域には、不純物拡散層１０２が形成され、当該不純物拡散層１０２にその周囲を囲まれるように不純物拡散層１０３，１０４および１０５が形成されている。
前記不純物拡散層１０３および１０４に挟まれるように、基板１０１上にはゲート絶縁層１０６が形成され、当該ゲート絶縁層１０６上にはゲート電極１０７が形成され、当該ゲート電極１０７の側壁には側壁絶縁層１０８が形成されてＭＯＳトランジスタが形成されている。
同様に、前記不純物拡散層１０４および１０５に挟まれるように、基板１０１上にはゲート絶縁層１０９が形成され、当該ゲート絶縁層１０９上にはゲート電極１１０が形成され、当該ゲート電極１１０の側壁には側壁絶縁層１１１が形成されてＭＯＳトランジスタが形成されている。
前記ＭＯＳトランジスタを覆うように絶縁層１１３が形成され、当該絶縁層１１３上に、強誘電体キャパシタＦｅＣａｐが形成されている。
前記強誘電体キャパシタＦｅＣａｐは、前記絶縁層１１３上に形成された下部電極２０１と、当該下部電極２０１上に形成された強誘電体層２０２、さらに当該強誘電体層２０２上に形成された上部電極２０４からなる。
また、前記キャパシタＦｅＣａｐを覆うように、例えばＡｌ２Ｏ３からなる水素拡散防止層２０４が形成されている。強誘電体キャパシタは、水素やＨ２Ｏによって劣化することが知られており、当該水素拡散防止層によって強誘電体キャパシタが水素やＨ２Ｏに曝されることを防止している。
しかし、例えば強誘電体キャパシタが形成された後の配線構造を形成する工程において、キャパシタに水素の拡散の影響が生じてしまう工程、例えば層間絶縁層のエッチングのストッパー層としてＳｉＮ膜を形成する工程がある場合には、水素の拡散の影響が大きく、水素の拡散防止効果は充分ではなく、強誘電体キャパシタが劣化してしまう問題があった。そこで本実施例ではエッチングのストッパーとなる、エッチングストッパー層（以下ストッパー層と記載する）に、水素拡散防止層を含む構造としているが、詳細については後述する。
前記水素拡散防止層２０４上を覆うように、また前記絶縁層１１３を覆うように、層間絶縁層１１４が形成され、当該層間絶縁層１１４中には以下のようにコンタクトホールが複数形成され、当該コンタクトホールにはコンタクト配線が形成されて、配線構造１Ｌを構成している。
前記下部電極２０１に電気的に接続されるように、その周囲にバリア膜２０６Ａが形成されたコンタクト配線２０６が形成されている。また前記上部電極２０３に電気的に接続されるように、その周囲にバリア膜２０５Ａが形成されたコンタクト配線２０５が形成されている。
また、前記層間絶縁層１１４から前記絶縁層１１３にかけては、前記不純物拡散層１０３に電気的に接続されるように、その周囲にバリア膜１１６Ａが形成されたコンタクト配線１１６が形成されている。
同様に、前記層間絶縁層１１４から前記絶縁層１１３にかけては、前記不純物拡散層１０４に電気的に接続されるように、その周囲にバリア膜１１５Ａが形成されたコンタクト配線１１５が形成されている。
前記配線構造１Ｌの、前記層間絶縁層１１４上には、ストッパー層（エッチングストッパー層）１Ｓが形成されている。前記ストッパー層１Ｓは、当該ストッパー層１Ｓ上に形成された層間絶縁層３０１をパターニングするためにエッチングする場合の、エッチングストッパー層として機能する。
前記ストッパー層１Ｓ上には、層間絶縁層３０１が形成され、当該層間絶縁層３０１中には、以下に示すように、複数のトレンチ配線部が形成されて、配線構造２Ｌが構成されている。
例えば、トレンチ配線部３０２は、前記層間絶縁層３０１中に形成されたトレンチ部の内部に、周囲をバリア膜３０２Ａで囲まれるようにして形成されている。
同様に、トレンチ配線部３０３は、前記層間絶縁層３０１中に形成されたトレンチ部の内部に、周囲をバリア膜３０３Ａで囲まれるようにして形成されており、前記コンタクト配線部２０６に電気的に接続されている。
また、トレンチ配線部３０４は、前記層間絶縁層３０１中に形成されたトレンチ部の内部に、周囲をバリア膜３０４Ａで囲まれるようにして形成されており、前記コンタクト配線部２０５および１１６に電気的に接続されている。
また、トレンチ配線部３０５は、前記層間絶縁層３０１中に形成されたトレンチ部の内部に，周囲をバリア膜３０５Ａで囲まれるようにして形成されており、前記コンタクト配線部１１５に電気的に接続されている。
さらに、前記配線構造２Ｌ上には、層間絶縁層３０１に接するようにストッパー層２Ｓが形成され、当該ストッパー層２Ｓ上には、層間絶縁層４０１が形成され、当該層間絶縁層中には、以下に示すように、複数のビアプラグ配線部が形成されて、配線構造３Ｌが構成されている。
例えば、ビアプラグ配線部４０２は、前記層間絶縁層４０１中に形成されたビアホール部の内部に、周囲をバリア膜４０２Ａで囲まれるようにして形成されており、前記トレンチ配線部３０３に電気的に接続されている。
同様に、ビアプラグ配線部４０３は、前記層間絶縁層４０１中に形成されたビアホール部の内部に、周囲をバリア膜４０３Ａで囲まれるようにして形成されており、前記トレンチ配線部３０５に電気的に接続されている。
以下同様に、前記配線構造３Ｌ上には、ストッパー層３Ｓが形成され、当該ストッパー層３Ｓ上には、複数のトレンチ配線部が形成された層間絶縁層５０１を有する配線構造４Ｌが形成されている。
前記配線構造４Ｌの層間絶縁層５０１中には、それぞれバリア膜５０２Ａ，５０３Ａおよび５０４Ａに周囲を囲まれたトレンチ配線部５０２，５０３および５０４が形成されている。
さらに、当該配線構造４Ｌ上にはストッパー層４Ｓが形成され、当該ストッパー層４Ｓ上には図示を省略する複数のビアプラグ配線部が形成された層間絶縁層６０１を含む配線構造５Ｌが形成されている。
前記配線構造５Ｌ上にはストッパー層５Ｓが形成され、ストッパー層５Ｓ上には、グローバル配線部７０２が形成された層間絶縁層７０１が形成されている。
また、前記層間絶縁層７０１上には、保護膜８０１が形成されている。
前記トレンチ配線部３０２，３０３，３０４，３０５，５０２，５０３および５０４と、前記ビアプラグ配線部４０２および４０３はＣｕからなる。前記バリア膜３０２Ａ，３０３Ａ，３０４Ａ，３０５Ａ，４０２Ａ，４０３Ａ，５０２Ａ，５０３Ａおよび５０４Ａは、例えばＴａまたはＴａＮからなる。
また、グローバル配線７０１は、Ｃｕからなるが、Ａｌを用いて形成することも可能である。
従来、Ｃｕ配線部を含む配線構造では、エッチストッパー層１Ｓ〜５ＳにはＳｉＮ層が用いられることが一般的であった。当該ＳｉＮ層は、エッチストッパー層としての機能と、またＣｕの拡散を防止する機能を有している。
しかし、強誘電体キャパシタを有する半導体装置では、プラズマＣＶＤによりＳｉＮ層を形成する工程で当該強誘電体キャパシタに水素の拡散を含めたダメージの影響が生じてしまうため、強誘電体キャパシタが劣化してしまう問題があった。
そこで、本実施例ではストッパー層に水素拡散防止層を含む膜を用いている。例えば、ストッパー層としてＡｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物のいずれかを用いることが可能であり、この場合、当該ストッパー層を形成することで、水素やＨ２Ｏの拡散を防止する効果を奏する。
また、これらのＡｌ酸化物（例えばＡｌ２Ｏ３など）、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物は、層間絶縁層をエッチングする場合のエッチングのストッパーとして用いることが可能であると共に、Ｃｕ拡散防止層としても機能し、すなわちこれらの層は、水素の拡散防止、エッチングのストッパーおよびＣｕの拡散防止の機能を兼ねることができる。
また、上記のストッパー層としては、例えばＳｉＯ層、ＳｉＯＮ層などを用いることも可能である。この場合、ＳｉＯ層に適量の窒素を添加することで、Ｃｕの拡散防止効果を高めることができるが、添加する量が多くなると水素の拡散の影響がでるため、窒素の添加の量によってＣｕ拡散の防止効果と水素拡散の防止効果のバランスをはかることができる。
また、Ｃｕ拡散の防止効果はＳｉＮ層が優れているが、水素拡散の影響があるため、当該ＳｉＮ層を、水素拡散防止層と積層してストッパー層として用いると、水素の拡散防止、エッチングのストッパーおよびＣｕの拡散防止の機能を兼ねると共に、特にＣｕの拡散防止効果が良好となり、好適である。前記水素拡散防止層としては、例えば特に水素拡散防止効果に優れた金属の化合物である、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物からなる層のいずれかを用いると好適である。
この場合、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物のいずれかからなる層の上に、ＳｉＮ層を積層して用いるようにすると、水素の拡散がキャパシタに影響を与える効果が大きくなり、好適である。
このように、ストッパー層は積層された構造で用いると、水素の拡散防止、エッチングのストッパーおよびＣｕの拡散防止に優れた効果を奏するようになり、例えば、ＳｉＯ層、ＳｉＯＮ層に対して、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物のいずれかからなる層を積層して用いると好適である。
また、ストッパー層に用いる材質はこれらに限定されるものではなく、水素の拡散防止、エッチングのストッパーまたはＣｕの拡散防止のいずれかの効果が特に優れた材料と、上記の材料を積層する、または混合するなどして用いてもよい。FIG. 1 is a cross-sectional view schematically showing a part of a semiconductor device 100 which is a semiconductor device having a ferroelectric capacitor according to a first embodiment of the present invention.
Referring to FIG. 1, an outline of the semiconductor device 100 is that a ferroelectric capacitor is formed on a substrate 101 made of Si on a layer on which a transistor or the like is formed, and a multilayer capacitor is formed on the ferroelectric capacitor. A wiring structure is formed.
The transistor is formed in an element region separated by an element isolation insulating layer 112 on the substrate 101. An impurity diffusion layer 102 is formed in the element region, and impurity diffusion layers 103, 104, and 105 are formed so as to be surrounded by the impurity diffusion layer 102.
A gate insulating layer 106 is formed on the substrate 101 so as to be sandwiched between the impurity diffusion layers 103 and 104, a gate electrode 107 is formed on the gate insulating layer 106, and a side wall of the gate electrode 107 is formed on the side wall. An insulating layer 108 is formed to form a MOS transistor.
Similarly, a gate insulating layer 109 is formed on the substrate 101 so as to be sandwiched between the impurity diffusion layers 104 and 105, a gate electrode 110 is formed on the gate insulating layer 109, and sidewalls of the gate electrode 110 are formed. A side wall insulating layer 111 is formed in the MOS transistor.
An insulating layer 113 is formed so as to cover the MOS transistor, and a ferroelectric capacitor FeCap is formed on the insulating layer 113.
The ferroelectric capacitor FeCap includes a lower electrode 201 formed on the insulating layer 113, a ferroelectric layer 202 formed on the lower electrode 201, and an upper portion formed on the ferroelectric layer 202. It consists of an electrode 204.
Further, a hydrogen diffusion prevention layer 204 made of, for example, Al 2 O 3 is formed so as to cover the capacitor FeCap. The ferroelectric capacitor is known to be degraded by hydrogen and H 2 O, the ferroelectric capacitor by the hydrogen diffusion preventing layer is prevented from being exposed to the hydrogen or H 2 O.
However, for example, in the step of forming the wiring structure after the ferroelectric capacitor is formed, the step in which the capacitor is affected by the diffusion of hydrogen, for example, the step of forming the SiN film as a stopper layer for etching the interlayer insulating layer When there is, there is a problem that the influence of hydrogen diffusion is large, the effect of preventing hydrogen diffusion is not sufficient, and the ferroelectric capacitor deteriorates. Therefore, in this embodiment, a structure including an etching stopper layer (hereinafter referred to as a stopper layer) serving as an etching stopper and a hydrogen diffusion preventing layer is provided. Details will be described later.
An interlayer insulating layer 114 is formed so as to cover the hydrogen diffusion prevention layer 204 and the insulating layer 113, and a plurality of contact holes are formed in the interlayer insulating layer 114 as follows. Contact wirings are formed in the contact holes to form a wiring structure 1L.
In order to be electrically connected to the lower electrode 201, a contact wiring 206 having a barrier film 206A formed around it is formed. Further, a contact wiring 205 having a barrier film 205A formed around it is formed so as to be electrically connected to the upper electrode 203.
In addition, a contact wiring 116 having a barrier film 116A is formed around the interlayer insulating layer 114 to the insulating layer 113 so as to be electrically connected to the impurity diffusion layer 103.
Similarly, from the interlayer insulating layer 114 to the insulating layer 113, a contact wiring 115 having a barrier film 115A formed around it is formed so as to be electrically connected to the impurity diffusion layer 104.
A stopper layer (etching stopper layer) 1S is formed on the interlayer insulating layer 114 of the wiring structure 1L. The stopper layer 1S functions as an etching stopper layer when etching is performed to pattern the interlayer insulating layer 301 formed on the stopper layer 1S.
An interlayer insulating layer 301 is formed on the stopper layer 1S, and a plurality of trench wiring portions are formed in the interlayer insulating layer 301 as shown below to form a wiring structure 2L.
For example, the trench wiring part 302 is formed inside the trench part formed in the interlayer insulating layer 301 so as to be surrounded by the barrier film 302A.
Similarly, the trench wiring portion 303 is formed inside the trench portion formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 303A, and is electrically connected to the contact wiring portion 206. It is connected.
The trench wiring portion 304 is formed inside the trench portion formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 304A, and is electrically connected to the contact wiring portions 205 and 116. It is connected to the.
The trench wiring part 305 is formed inside the trench part formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 305A and is electrically connected to the contact wiring part 115. Has been.
Further, a stopper layer 2S is formed on the wiring structure 2L so as to be in contact with the interlayer insulating layer 301. An interlayer insulating layer 401 is formed on the stopper layer 2S. As shown, a plurality of via plug wiring portions are formed to form a wiring structure 3L.
For example, the via plug wiring portion 402 is formed inside the via hole portion formed in the interlayer insulating layer 401 so as to be surrounded by the barrier film 402A, and is electrically connected to the trench wiring portion 303. Has been.
Similarly, the via plug wiring portion 403 is formed inside the via hole portion formed in the interlayer insulating layer 401 so as to be surrounded by a barrier film 403A, and electrically connected to the trench wiring portion 305. It is connected.
Similarly, a stopper layer 3S is formed on the wiring structure 3L, and a wiring structure 4L having an interlayer insulating layer 501 in which a plurality of trench wiring portions are formed is formed on the stopper layer 3S. .
In the interlayer insulating layer 501 of the wiring structure 4L, trench wiring portions 502, 503, and 504 are formed that are surrounded by barrier films 502A, 503A, and 504A, respectively.
Further, a stopper layer 4S is formed on the wiring structure 4L, and a wiring structure 5L including an interlayer insulating layer 601 in which a plurality of via plug wiring portions (not shown) are formed is formed on the stopper layer 4S. .
A stopper layer 5S is formed on the wiring structure 5L, and an interlayer insulating layer 701 having a global wiring portion 702 is formed on the stopper layer 5S.
A protective film 801 is formed on the interlayer insulating layer 701.
The trench wiring portions 302, 303, 304, 305, 502, 503 and 504 and the via plug wiring portions 402 and 403 are made of Cu. The barrier films 302A, 303A, 304A, 305A, 402A, 403A, 502A, 503A and 504A are made of Ta or TaN, for example.
The global wiring 701 is made of Cu, but can be formed using Al.
Conventionally, in a wiring structure including a Cu wiring portion, a SiN layer is generally used for the etch stopper layers 1S to 5S. The SiN layer has a function as an etch stopper layer and a function of preventing diffusion of Cu.
However, in a semiconductor device having a ferroelectric capacitor, the ferroelectric capacitor is affected by damage including diffusion of hydrogen in the process of forming the SiN layer by plasma CVD, so that the ferroelectric capacitor deteriorates. There was a problem.
Therefore, in this embodiment, a film including a hydrogen diffusion preventing layer is used as the stopper layer. For example, any one of Al oxide, Al nitride, Ta oxide, Ta nitride, Ti oxide and Zr oxide can be used as the stopper layer. In this case, by forming the stopper layer And the effect of preventing diffusion of hydrogen and H 2 O.
Further, these Al oxides (for example, Al 2 O 3 ), Al nitride, Ta oxide, Ta nitride, Ti oxide and Zr oxide are used as etching stoppers when the interlayer insulating layer is etched. And also function as Cu diffusion prevention layers, that is, these layers can also serve as hydrogen diffusion prevention, etching stoppers and Cu diffusion prevention functions.
As the stopper layer, for example, a SiO layer, a SiON layer, or the like can be used. In this case, the effect of preventing Cu diffusion can be enhanced by adding an appropriate amount of nitrogen to the SiO layer. However, if the amount added is increased, the effect of hydrogen diffusion will appear. It is possible to balance the effect of preventing hydrogen diffusion and the effect of preventing hydrogen diffusion.
In addition, although the SiN layer has an excellent effect of preventing Cu diffusion, there is an influence of hydrogen diffusion. Therefore, when the SiN layer is laminated with the hydrogen diffusion prevention layer and used as a stopper layer, hydrogen diffusion prevention and etching are prevented. It also serves as a stopper and a Cu diffusion preventing function, and is particularly preferable because the Cu diffusion preventing effect is good. As the hydrogen diffusion preventing layer, for example, a layer made of Al oxide, Al nitride, Ta oxide, Ta nitride, Ti oxide and Zr oxide, which is a metal compound particularly excellent in hydrogen diffusion preventing effect. It is preferable to use either one.
In this case, if a SiN layer is used on a layer made of any of Al oxide, Al nitride, Ta oxide, Ta nitride, Ti oxide and Zr oxide, hydrogen diffusion will occur. This is suitable because the effect of affecting the capacitor is increased.
Thus, when the stopper layer is used in a laminated structure, it has excellent effects in preventing hydrogen diffusion, etching stopper, and Cu diffusion. It is preferable to use a layer made of any one of oxide, Al nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide.
In addition, the material used for the stopper layer is not limited to these, and the above material is laminated with a material that is particularly effective in preventing hydrogen diffusion, etching stopper, or Cu diffusion, or You may mix and use.

次に、前記半導体装置１００の製造方法について、まず強誘電体キャパシタの製造方法、次に配線構造の形成方法について図面を用いて手順を追って説明する。
図２Ａ〜図２Ｃは、前記半導体装置１００の強誘電体キャパシタＦｅＣａｐの形成方法について示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図２Ａに示す工程では、以下に示すようにして、前記絶縁層１１３上に、下部電極２０１、強誘電体層２０２および上部電極２０３を成膜する。
まず、前記絶縁層１１３上に、例えばＩｒからなる下部電極２０１をスパッタリングにより、例えば厚さ２００ｎｍとなるように形成する。次に前記下部電極２０１上に、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる強誘電体層２０２を厚さ１５０ｎｍとなるように形成する。
ＰＺＴを形成する場合はスパッタリング法、またはＭＯ−ＣＶＤ法のいずれを用いてもよく、また成膜初期をスパッタリングによって行い、次にＭＯ−ＣＶＤ法によって続けてＰＺＴ膜を形成するようにしてもよい。
次に前記強誘電体層２０２上に、例えばＩｒからなる上部電極２０３を、スパッタリングにより厚さ２００ｎｍとなるように形成する。
この場合、下部電極２０１または上部電極２０３には、Ｉｒの他に、Ｐｒなどの金属を用いることが可能であり、またＩｒＯｘ，ＰｔＯｘ，ＰｔＩｒＯｘなどの導電性酸化物などを用いることも可能である。また下部電極拡散障壁としてＴｉまたはＴｉＮなどの導電性窒化物からなる層を設けてもよい。
また、強誘電体層はＰＺＴに限定されず、他の強誘電体材料を適宜用いることが可能であり、例えばＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などを用いることが可能である。
また、前記下部電極２０１形成後、前記上部電極２０３形成後または前記強誘電体層２０２形成後にアニールを行うと膜質を改善するために好適であり、例えば当該強誘電体層２０２形成後に４００℃〜７００℃の温度範囲においてアニールを行うと強誘電体層の膜質が良好となり、好適である。
次に、図２Ｂに示す工程において、前記上部電極２０３、前記強誘電体層２０２および前記下部電極２０１のエッチングを行って強誘電体キャパシタのパターニングを行う。次に、例えばＡｌ２Ｏ３からなる水素拡散防止層２０４を、厚さ１０ｎｍ〜１００ｎｍとなるように形成する。
当該水素拡散防止層２０４を形成する場合には、例えばスパッタリング法、ＭＯ−ＣＶＤ法、または加水分解を用いる方法のいずれかを用いることが可能である。また、前記水素拡散防止層２０４としては、他にも水素拡散防止効果を有する材料を用いることが可能であり、例えばＡｌの酸化物の他にも、Ａｌの窒素酸化物、Ｔａの酸化物およびＴｉの酸化物のうち、いずれかを用いることが可能である。
次に、図２Ｃに示す工程において、強誘電体キャパシタ全体を覆うように前記水素拡散防止層２０４上に層間絶縁層１１４を、例えばプラズマＴＥＯＳによって、または、スピンコート法などによって形成する。
また、前記層間絶縁層１１４の形成後には、アニール処理またはプラズマ処理を行うと、水分の脱離などが生じて膜質が良好となり、また水素や水分を排除することでキャパシタの劣化を防止することが可能となり、好適である。
次に前記層間絶縁層１１４を、フォトリソグラフィ法によりパターニングした後、エッチングして、前記上部電極２０３および下部電極２０１に挿通するコンタクトホールを形成し、それぞれ前記上部電極２０３および下部電極２０１に電気的に接続されるコンタクト配線２０５および２０６を形成して前記配線構造１Ｌを形成する。また、前記コンタクト配線２０５および２０６は、それぞれバリア膜２０５Ａおよび２０６Ａに囲まれるように形成される。
前記コンタクト配線２０５および２０６は、例えばＷ（タングステン）からなり、その場合前記バリア膜２０５Ａおよび２０６ＢはＴｉＮまたはＴｉ／ＴｉＮから形成される。
また、前記コンタクト配線２０５および２０６はＡｌまたはＣｕにより形成することも可能であり、この場合、たとえば水素を含む還元ガスを用いたＣＶＤにより形成されるＷに比べて、水素の影響を排して強誘電体キャパシタの劣化が抑制される効果を奏する。
また、Ａｌにより配線を形成する場合には、Ａｌ層を形成した後、ＲＩＥ（リアクティブイオンエッチング）によって当該Ａｌ層のパターニングを行い、その後、Ａｌの配線間を層間絶縁層で埋め込む方法を用いる。
また、前記コンタクト配線２０５および２０６をＣｕにより形成した場合には、電気抵抗が低下する効果を奏する。また、ダマシン法により配線構造が形成できるため、微細配線の形成が容易となる。
また、前記前記コンタクト配線２０５および２０６がＡｌで形成される場合には、前記バリア膜２０５Ａおよび２０６ＢはＴｉＮまたはＴｉ／ＴｉＮからなる膜が、前記前記コンタクト配線２０５および２０６がＣｕで形成される場合には、前記バリア膜２０５Ａおよび２０６ＢはＴａまたはＴａＮからなる膜が用いることが好ましい。
また、前記コンタクトホール形成後に、コンタクト配線が形成される前に、キャパシタの劣化回復を目的に４００℃〜６００℃のアニール工程を実施すると、この工程までに拡散した水素や水分を除去してキャパシタの劣化の回復をするこができる。
次に、前記層間絶縁層１１４上とコンタクト配線を覆うように、例えばＡｌ２Ｏ３かなる前記ストッパー層１Ｓを形成する。当該水ストッパー層１Ｓを形成する場合には、例えばスパッタリング法、ＭＯ−ＣＶＤ法、または以下の反応を用いた加水分解を用いる方法のいずれかを用いることが可能である。
２ＡｌＣｌ３＋３Ｈ２Ｏ→Ａｌ２Ｏ３＋↑６ＨＣｌ
また、前記ストッパー層１Ｓを形成する場合には最初にスパッタリング法により形成し、当該スパッタリングにより形成された膜上に例えばＣＶＤ法などによる形成を行う方法があり、この場合スパッタリング後に３００℃〜６００℃のアニール工程を付加すると膜質が良好となり、好適である。
また、実施例１の説明に記載したようにストッパー層には様々な材料の膜を用いることが可能であり、当該ストッパー層１Ｓと同様の方法で前記ストッパー層２Ｓ〜５Ｓを形成することができる。
このようにして、強誘電体キャパシタと、当該強誘電体キャパシタ上の配線構造１Ｌを形成し、さらに当該配線構造１Ｌの上層の配線構造を形成する。Next, with respect to the method for manufacturing the semiconductor device 100, a method for manufacturing a ferroelectric capacitor and a method for forming a wiring structure will be described with reference to the drawings.
2A to 2C are diagrams illustrating a method of forming the ferroelectric capacitor FeCap of the semiconductor device 100. FIG. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.
2A, a lower electrode 201, a ferroelectric layer 202, and an upper electrode 203 are formed on the insulating layer 113 as described below.
First, a lower electrode 201 made of, for example, Ir is formed on the insulating layer 113 by sputtering so as to have a thickness of, for example, 200 nm. Next, a ferroelectric layer 202 made of, for example, PZT (Pb (Zr, Ti) O 3 ) is formed on the lower electrode 201 so as to have a thickness of 150 nm.
When forming PZT, either the sputtering method or the MO-CVD method may be used, and the initial stage of film formation may be performed by sputtering, and then the PZT film may be formed continuously by the MO-CVD method. .
Next, an upper electrode 203 made of, for example, Ir is formed on the ferroelectric layer 202 so as to have a thickness of 200 nm by sputtering.
In this case, a metal such as Pr can be used for the lower electrode 201 or the upper electrode 203 in addition to Ir, and a conductive oxide such as IrOx, PtOx, and PtIrOx can also be used. . A layer made of a conductive nitride such as Ti or TiN may be provided as a lower electrode diffusion barrier.
Further, the ferroelectric layer is not limited to PZT, and other ferroelectric materials can be appropriately used. For example, SBT (SrBi 2 Ta 2 O 9 ) can be used.
Further, it is preferable to perform annealing after the formation of the lower electrode 201, after the formation of the upper electrode 203 or after the formation of the ferroelectric layer 202, for example, to improve the film quality. Annealing in the temperature range of 700 ° C. is preferable because the film quality of the ferroelectric layer is improved.
Next, in the step shown in FIG. 2B, the upper electrode 203, the ferroelectric layer 202, and the lower electrode 201 are etched to pattern a ferroelectric capacitor. Next, a hydrogen diffusion prevention layer 204 made of, for example, Al 2 O 3 is formed to have a thickness of 10 nm to 100 nm.
In the case of forming the hydrogen diffusion preventing layer 204, for example, any one of a sputtering method, an MO-CVD method, and a method using hydrolysis can be used. The hydrogen diffusion preventing layer 204 may be made of other materials having an effect of preventing hydrogen diffusion. For example, in addition to Al oxide, Al nitrogen oxide, Ta oxide and Any of Ti oxides can be used.
Next, in the step shown in FIG. 2C, an interlayer insulating layer 114 is formed on the hydrogen diffusion prevention layer 204 so as to cover the entire ferroelectric capacitor, for example, by plasma TEOS or spin coating.
In addition, if annealing or plasma treatment is performed after the interlayer insulating layer 114 is formed, moisture is desorbed and the film quality is improved, and deterioration of the capacitor is prevented by removing hydrogen and moisture. Is possible and is preferable.
Next, the interlayer insulating layer 114 is patterned by photolithography, and then etched to form contact holes that are inserted into the upper electrode 203 and the lower electrode 201, and are electrically connected to the upper electrode 203 and the lower electrode 201, respectively. Contact wirings 205 and 206 connected to are formed to form the wiring structure 1L. The contact wirings 205 and 206 are formed so as to be surrounded by barrier films 205A and 206A, respectively.
The contact wirings 205 and 206 are made of, for example, W (tungsten). In this case, the barrier films 205A and 206B are made of TiN or Ti / TiN.
Further, the contact wirings 205 and 206 can be formed of Al or Cu. In this case, the influence of hydrogen is eliminated as compared with W formed by CVD using a reducing gas containing hydrogen, for example. There is an effect that the deterioration of the ferroelectric capacitor is suppressed.
In the case where the wiring is formed by Al, after forming the Al layer, patterning of the Al layer is performed by RIE (reactive ion etching), and thereafter, a method of filling the space between the Al wirings with an interlayer insulating layer is used. .
Further, when the contact wirings 205 and 206 are made of Cu, there is an effect that the electric resistance is lowered. In addition, since the wiring structure can be formed by the damascene method, it is easy to form fine wiring.
When the contact wirings 205 and 206 are made of Al, the barrier films 205A and 206B are made of TiN or Ti / TiN, and the contact wirings 205 and 206 are made of Cu. In this case, the barrier films 205A and 206B are preferably made of Ta or TaN.
In addition, after the contact hole is formed and before the contact wiring is formed, if an annealing process is performed at 400 ° C. to 600 ° C. for the purpose of recovery of deterioration of the capacitor, hydrogen and moisture diffused up to this process are removed to remove the capacitor. It is possible to recover the deterioration.
Next, the stopper layer 1S made of, for example, Al 2 O 3 is formed so as to cover the interlayer insulating layer 114 and the contact wiring. When forming the water stopper layer 1S, it is possible to use, for example, a sputtering method, an MO-CVD method, or a method using hydrolysis using the following reaction.
2AlCl 3 + 3H 2 O → Al 2 O 3 + ↑ 6HCl
In addition, when the stopper layer 1S is formed, there is a method in which the stopper layer 1S is first formed by a sputtering method, and is formed by, for example, a CVD method on the film formed by the sputtering. If the annealing step is added, the film quality is improved, which is preferable.
Further, as described in the description of Example 1, films of various materials can be used for the stopper layer, and the stopper layers 2S to 5S can be formed by the same method as the stopper layer 1S. .
In this way, the ferroelectric capacitor and the wiring structure 1L on the ferroelectric capacitor are formed, and further, the wiring structure on the upper layer of the wiring structure 1L is formed.

次に、前記配線構造１Ｌの上層の配線構造の形成方法を図３Ａ〜図３Ｃおよび図４Ａ〜図４Ｄに基づき、説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図は、前記半導体装置１００の、配線構造の断面の一部を示しており、他の部分は図示を省略している。
まず、図３Ａに示した工程では、前記ストッパー層１Ｓ上に、層間絶縁層３０１として、例えばラズマＴＥＯＳによって、またはＨＤＰ−ＣＶＤ法によってＳｉＯ層を形成する。
また、必要に応じて、ＳｉＯＮ膜、ＳｉＯＣ膜、ＳｉＣＯ（Ｈ）膜、フッ素添加ＳｉＯ膜（ＦＳＧ膜）などを形成してもよい。また、スピンコート法によって、例えばＨＳＱ（水素シルセスオキサン）などの低誘電率膜を形成することも可能である。また、ＣＶＤ法によって形成される膜によって、スピンコート法によって形成される膜を挟む構造にしてもよい。また、前記層間絶縁層１１４の形成後には、アニール処理またはプラズマ処理を行うと、水素や水分の脱離などが生じて膜質が良好となり、また水素や水分を排除することでキャパシタの劣化を防止することが可能となり、好適である。また、前記層間絶縁層３０１と同様の方法で、前記絶縁層４０１〜７０１を形成することができる。
次に、図３Ｂに示す工程において、フォトリソグラフィ法によりパターニングした後、前記層間絶縁層３０１をエッチングして当該層間絶縁層３０１のパターニングを行う。この場合、前記ストッパー層１Ｓがエッチングのストッパーとして機能する。前記層間絶縁層をエッチングした後、前記ストッパー層１Ｓをエッチングして前記コンタクト配線２０６が露出するようにする。
次に、図３Ｃに示す工程において、例えばスパッタリング法により、ＴａＮからなるバリア層３０３Ａを形成する。次に当該バリア層３０３Ａ上に、スパッタリング法によりＣｕのシード層を形成した後、メッキ法によりＣｕの成膜を行い、さらにＣＭＰ（化学機械研磨）により平坦化を行って、トレンチ配線部３０３を形成し、前記配線構造２Ｌを形成する。
次に、前記層間絶縁層３０１と前記トレンチ配線部３０３を覆うように、前記ストッパー層１Ｓを形成した場合と同様の方法でストッパー層２Ｓを形成する。
さらに前記ストッパー層２Ｓ上に配線構造を形成する方法は様々あるが、例えばＣｕ配線を用いる場合にはデュアルダマシン法、またはシングルダマシン法が考えられる。本実施例ではこのうち、デュアルダマシン法を例にとり、図４Ａ〜図４Ｄに基づき説明する。
まず図４Ａに示す工程では、前記ストッパー２Ｓ上に層間絶縁層４０１を形成し、当該層間絶縁層４０１上にストッパー層３Ｓを形成し、さらに当該ストッパー層３Ｓ上に層間絶縁層５０１を形成する。前記層間絶縁層４０１および５０１は、前記層間絶縁層３０１と同様の方法で、また前記ストッパー層３Ｓは、前記ストッパー層２Ｓと同様の方法で形成することができる。
次に、図４Ｂに示す工程で、フォトリソグラフィ法によりパターニングした後、前記層間絶縁層５０１、前記ストッパー層３Ｓ、前記層間絶縁層４０１および前記ストッパー層２Ｓを、エッチングしてビアホール４０１Ａを形成し、前記トレンチ配線部３０３が露出するようにする。この場合、前記ストッパー層２Ｓを、エッチングのストッパーとして用いる。また、前記ストッパー３Ｓをエッチングする場合には層間絶縁層をエッチングする場合と、エッチングに用いるガスや、条件を変更して行う事が好ましい。
次に図４Ｃに示す工程において、フォトリソグラフィ法によりパターニングした後、前記層間絶縁層５０１をエッチングしてトレンチ５０１Ａを形成する。この場合、前記ストッパー層３Ｓをエッチングのストッパーとして用いる。
次に、図４Ｄに示す工程において、例えばスパッタリング法により、ＴａＮからなるバリア層４０２Ａおよび５０３Ａを形成する。次に当該バリア層４０２Ａおよび５０３Ａ上に、スパッタリング法によりＣｕのシード層を形成した後、メッキ法によりＣｕの成膜を行い、さらにＣＭＰ（化学機械研磨）により平坦化を行って、トレンチ配線部５０３およびビアプラグ配線部４０２を形成し、前記配線構造３Ｌおよび４Ｌを形成する。
この後は、同様にして前記配線構造４Ｌ上に、ストッパー層４Ｓを形成し、以下層化絶縁層６０１、ビアプラグ配線部、ストッパー層５Ｓ、層間絶縁層７０１、グローバル配線部７０２および保護層８０１を形成する。
また、本実施例ではデュアルダマシン法を例にとって説明したが、シングルダマシン法でも同様に配線構造を形成することが可能である。例えばシングルダマシン法の場合には、前記ビアプラグ配線部４０２と前記トレンチ配線部５０３を別々に形成する。すなわち、前記配線構造３Ｌを形成した後、当該配線構造３Ｌ上にストッパー層３Ｓを形成し、当該ストッパー層３Ｓ上に配線構造４Ｌを形成すればよい。
従来は、Ｃｕの多層配線構造でエッチングのストッパー層にはＳｉＮ層が用いられることが一般的であった。一方、本実施例では当該ストッパー層に水素拡散防止層を含む層を用いたことで、当該ストッパー層を形成する場合に生じる水素拡散などの影響を排除すると共に、他の工程において、また例えば外部から進入する水素やＨ２Ｏが拡散することを防止して、強誘電体キャパシタの劣化を防止して、高品質の高誘電体キャパシタを有する半導体装置を製造することが可能になる。
また、複数の水素拡散防止効果を有する層を設けたことで、外部からの水分の浸入に対する耐性があり、経時変化や劣化の少ない半導体装置とすることができる。
また、ストッパー層を複数形成する場合、全てのストッパー層を同一の材料で形成する必要は無く、必要に応じて異なる材料により、形成することが可能となる。例えば、前記ストッパー層１Ｓおよびストッパー層２Ｓを、水素拡散防止効果の高いＡｌ２Ｏ３により、形成し、ストッパー層３Ｓ〜５Ｓは、従来のプロセスで実績のある、Ｃｕの拡散防止効果が高いＳｉＮ層を用いる方法がある。
また、ストッパー層は、例えばエッチングのストッパー効果が高いもの、すなわち層間絶縁層との選択比が高いものや、Ｃｕの拡散防止効果が高いもの、または水素拡散防止効果が高いものを、それぞれ組み合わせて積層する、または混合するなどして用いることが可能であり、このように複数の材料を組み合わせることによってエッチングのストッパー効果、Ｃｕの拡散防止効果および水素拡散防止効果のバランスを調整することが可能である。Next, a method for forming an upper wiring structure of the wiring structure 1L will be described with reference to FIGS. 3A to 3C and FIGS. 4A to 4D. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted. The figure shows a part of the cross section of the wiring structure of the semiconductor device 100, and the other parts are not shown.
First, in the step shown in FIG. 3A, a SiO layer is formed on the stopper layer 1S as the interlayer insulating layer 301 by, for example, plasma TEOS or by HDP-CVD.
If necessary, a SiON film, a SiOC film, a SiCO (H) film, a fluorine-added SiO film (FSG film), or the like may be formed. Moreover, it is also possible to form a low dielectric constant film such as HSQ (hydrogen silsesquioxane) by spin coating. Alternatively, a film formed by spin coating may be sandwiched between films formed by CVD. In addition, if annealing or plasma treatment is performed after the formation of the interlayer insulating layer 114, desorption of hydrogen and moisture occurs and the film quality is improved, and deterioration of the capacitor is prevented by eliminating hydrogen and moisture. This is preferable. Further, the insulating layers 401 to 701 can be formed by a method similar to that for the interlayer insulating layer 301.
Next, in the step shown in FIG. 3B, after patterning by photolithography, the interlayer insulating layer 301 is etched to pattern the interlayer insulating layer 301. In this case, the stopper layer 1S functions as an etching stopper. After the interlayer insulating layer is etched, the stopper layer 1S is etched so that the contact wiring 206 is exposed.
Next, in the step shown in FIG. 3C, a barrier layer 303A made of TaN is formed by, eg, sputtering. Next, a Cu seed layer is formed on the barrier layer 303A by a sputtering method, and then a Cu film is formed by a plating method. Further, planarization is performed by CMP (chemical mechanical polishing). Then, the wiring structure 2L is formed.
Next, the stopper layer 2S is formed by the same method as that for forming the stopper layer 1S so as to cover the interlayer insulating layer 301 and the trench wiring portion 303.
Furthermore, there are various methods for forming a wiring structure on the stopper layer 2S. For example, when Cu wiring is used, a dual damascene method or a single damascene method can be considered. In this embodiment, the dual damascene method is taken as an example, and description will be made based on FIGS. 4A to 4D.
4A, an interlayer insulating layer 401 is formed on the stopper 2S, a stopper layer 3S is formed on the interlayer insulating layer 401, and an interlayer insulating layer 501 is further formed on the stopper layer 3S. The interlayer insulating layers 401 and 501 can be formed by the same method as the interlayer insulating layer 301, and the stopper layer 3S can be formed by the same method as the stopper layer 2S.
4B, after patterning by photolithography, the interlayer insulating layer 501, the stopper layer 3S, the interlayer insulating layer 401, and the stopper layer 2S are etched to form a via hole 401A. The trench wiring part 303 is exposed. In this case, the stopper layer 2S is used as an etching stopper. When the stopper 3S is etched, it is preferable to etch the interlayer insulating layer and to change the gas and conditions used for the etching.
Next, in the step shown in FIG. 4C, after patterning by photolithography, the interlayer insulating layer 501 is etched to form a trench 501A. In this case, the stopper layer 3S is used as an etching stopper.
Next, in the step shown in FIG. 4D, barrier layers 402A and 503A made of TaN are formed, for example, by sputtering. Next, a Cu seed layer is formed on the barrier layers 402A and 503A by a sputtering method, and then a Cu film is formed by a plating method, followed by planarization by CMP (chemical mechanical polishing). 503 and a via plug wiring portion 402 are formed, and the wiring structures 3L and 4L are formed.
Thereafter, similarly, a stopper layer 4S is formed on the wiring structure 4L. Hereinafter, a layered insulating layer 601, a via plug wiring portion, a stopper layer 5S, an interlayer insulating layer 701, a global wiring portion 702, and a protective layer 801 are formed. Form.
In this embodiment, the dual damascene method has been described as an example. However, a wiring structure can be similarly formed by a single damascene method. For example, in the case of the single damascene method, the via plug wiring portion 402 and the trench wiring portion 503 are formed separately. That is, after the wiring structure 3L is formed, the stopper layer 3S is formed on the wiring structure 3L, and the wiring structure 4L is formed on the stopper layer 3S.
Conventionally, a SiN layer is generally used as an etching stopper layer in a Cu multilayer wiring structure. On the other hand, in the present embodiment, the use of a layer including a hydrogen diffusion preventing layer as the stopper layer eliminates the influence of hydrogen diffusion and the like that occurs when the stopper layer is formed. Therefore, it is possible to prevent the hydrogen and H 2 O entering from from diffusing and to prevent the deterioration of the ferroelectric capacitor, and to manufacture a semiconductor device having a high-quality high-dielectric capacitor.
In addition, by providing a plurality of layers having an effect of preventing hydrogen diffusion, a semiconductor device that is resistant to the intrusion of moisture from the outside and has little change with time and deterioration can be obtained.
When a plurality of stopper layers are formed, it is not necessary to form all the stopper layers with the same material, and it is possible to form with different materials as necessary. For example, the stopper layer 1S and the stopper layer 2S are formed of Al 2 O 3 having a high hydrogen diffusion preventing effect, and the stopper layers 3S to 5S are SiN that has a proven effect in conventional processes and has a high Cu diffusion preventing effect. There is a method using layers.
In addition, the stopper layer is, for example, a combination of a high etching stopper effect, that is, a high selectivity with the interlayer insulating layer, a high Cu diffusion prevention effect, or a high hydrogen diffusion prevention effect. It is possible to use by laminating or mixing. By combining a plurality of materials in this way, it is possible to adjust the balance of the etching stopper effect, Cu diffusion prevention effect and hydrogen diffusion prevention effect. is there.

また、前記したように、ＦｅＲＡＭの製造工程においてＨ２Ｏが拡散すると、キャパシタが劣化してしまう懸念があり、パーティクルの除去を行って歩留りを向上させる目的で、スクラバー処理（Ｈ２Ｏジェット処理）を実施することが困難であった。
そのため、本実施例では、実施例１に示した半導体装置の製造方法、すなわち実施例２〜実施例３に示した製造方法において、Ｈ２Ｏを用いることなく基板表面のパーティクルを除去し、歩留りを向上させる、半導体装置の製造方法について説明する。
図５は、本実施例で用いる、低温エアロゾル洗浄（特開平８−３２１４８０号公報、特開平８−２９８２５２号公報参照）による洗浄方法を模式的に示した図である。
図５を参照するに、低温エアロゾル洗浄は、例えばアルゴンと窒素の不活性な混合ガスを極低温でエアロゾルＺとし、これを高速でノズルＮから、基板Ｗｆ表面上に吹き付けて、その衝撃により基板表面上のパーティクルＰａを除去する洗浄方法である。
当該洗浄方法を、強誘電体キャパシタを有する半導体装置、例えば図１に示した半導体装置１００の製造工程に適用すると、例えばスクラバー洗浄などの従来の洗浄方法と比較した場合、Ｈ２Ｏを用いないために、強誘電体キャパシタが、水素やＨ２Ｏにより劣化することを防止しながら、基板表面のパーティクルを除去して歩留りを向上させる効果を得ることができる。
特に、強誘電体キャパシタを形成した後の工程においては、従来のスクラバー洗浄を用いることが困難となるため、Ｈ２Ｏを用いないため水素やＨ２Ｏの拡散の懸念がない低温エアロゾル洗浄が特に有効である。
また、例えばＡｌ２Ｏ３からなる水素拡散防止層には、Ｈ２Ｏを用いた処理、例えばスクラバー処理や洗浄などを行うとダメージがはいる問題があり、本実施例による低温エアロゾル洗浄は、水素拡散防止層を形成した後の工程において、当該水素拡散防止層がダメージを受けることを防止しながら、基板表面のパーティクルを除去して歩留りを向上させる効果を得ることができる。
また、図１の半導体装置を製造する工程では、キャパシタの劣化を防ぐ目的で、例えば層間絶縁層形成後に水分を脱離させるためのプラズマ処理またはアニール処理を行う事が好ましい。しかし、当該プラズマ処理またはアニール処理では層間絶縁層上のパーティクルが増加する場合があるため、これらのパーティクルを除去するために、当該プラズマ処理またはアニール処理の後に本実施例による低温エアロゾル洗浄法を用いると好適である。
また、層間絶縁層を形成する工程は、強誘電体キャパシタが形成された後の工程であるため、スクラバー洗浄など水を用いた洗浄が困難であり、層間絶縁層形成後のプラズマ処理またはアニール処理の後の洗浄に本実施例による洗浄方法を適用すると、水素や水によるキャパシタの劣化の影響を排除しながらパーティクルが低減できるため、特に有効である。
また、層間絶縁膜形成後のプラズマ処理またはアニール処理の後の洗浄に本実施例による洗浄方法を適用すると、当該層間絶縁層が形成される前の工程で形成された水素拡散防止層に対してスクラバー洗浄などによる水素拡散防止層のダメージの影響を排除しながらパーティクルが低減できるため、好適である。
このように、水素または水分により劣化またはダメージを受ける、強誘電体キャパシタと、洗浄などによりダメージを受ける水素拡散防止層の、双方を有する半導体装置の洗浄では、Ｈ２Ｏを用いない低温エアロゾル洗浄が特に好適な技術である。
例えば、図２Ｃに示す、前記層間絶縁層１１４が形成された後のプラズマ処理工程、またはアニール工程後に本実施例による洗浄方法を用いると上記の理由により好適である。
また、図３Ａに示した前記層間絶縁３０１形成後のプラズマ処理またはアニール処理後、または図４Ａに示した前記層間絶縁層４０１または５０１のプラズマ処理またはアニール処理後の洗浄工程に本実施例による洗浄方法を用いると上記の理由により、好適である。
また、さらに前記層間絶縁層６０１または７０１形成後のアニール処理またはプラズマ処理後に本実施例による洗浄方法を用いてもよい。
また、例えば層間絶縁層のエッチングの後には、残渣物の除去やパーティクルの除去が必要である。そのため、図２Ｃに示した前記層間絶縁層１１４のコンタクトホールのエッチングの後や、図３Ｂに示した前記層間絶縁層３０１の、トレンチ３０１Ａのエッチングの後、また図４Ｂに示した前記層間絶縁層４０１および５０１の、ビアホール４０１Ａのエッチングの後や、図４Ｃに示した前記層間絶縁層５０１の、トレンチ５０１Ａのエッチングの後、また前記層間絶縁層６０１のエッチングの後などに本実施例による洗浄方法を用いると、上記の理由により、好適である。
また、例えばＣＭＰ工程後はパーティクル低減のために洗浄工程が必要であり、ＣＭＰ工程後に本実施例によるクリーニング方法を用いると効果的である。
また、本実施例による洗浄方法を、強誘電体キャパシタを形成する工程において用いてもよく、強誘電体キャパシタを劣化させることなく、パーティクルを除去して半導体装置の歩留りを向上させる効果を奏する。
例えば、下部電極、上部電極、または強誘電体層形成後に本実施例による洗浄方法を適用してもよい。同様にして、下部電極形成後のアニール後、上部電極形成後のアニール後、または強誘電体層形成後のアニール後に本実施例による洗浄方法を用いてもよい。Further, as described above, when H 2 O diffuses in the manufacturing process of FeRAM, there is a concern that the capacitor is deteriorated. For the purpose of removing particles and improving the yield, the scrubber process (H 2 O jet process) is performed. ) Was difficult to implement.
Therefore, in this embodiment, in the manufacturing method of the semiconductor device shown in Embodiment 1, that is, in the manufacturing methods shown in Embodiments 2 to 3, particles on the substrate surface are removed without using H 2 O, and the yield is increased. A method of manufacturing a semiconductor device that improves the above will be described.
FIG. 5 is a diagram schematically showing a cleaning method by low-temperature aerosol cleaning (see Japanese Patent Laid-Open Nos. 8-32480 and 8-298252) used in this example.
Referring to FIG. 5, low-temperature aerosol cleaning is performed by, for example, using an inert mixed gas of argon and nitrogen as an aerosol Z at a very low temperature, and spraying this onto the surface of the substrate Wf from the nozzle N at a high speed. This is a cleaning method for removing particles Pa on the surface.
When this cleaning method is applied to a manufacturing process of a semiconductor device having a ferroelectric capacitor, for example, the semiconductor device 100 shown in FIG. 1, when compared with a conventional cleaning method such as a scrubber cleaning, H 2 O is not used. Therefore, it is possible to obtain an effect of improving the yield by removing particles on the substrate surface while preventing the ferroelectric capacitor from being deteriorated by hydrogen or H 2 O.
In particular, in the process after forming the ferroelectric capacitor, it is difficult to use the conventional scrubber cleaning. Therefore, since H 2 O is not used, the low-temperature aerosol cleaning that does not cause the diffusion of hydrogen or H 2 O is performed. It is particularly effective.
Further, for example, a hydrogen diffusion preventing layer made of Al 2 O 3 has a problem that damage occurs when a treatment using H 2 O, for example, a scrubber treatment or cleaning, is performed. In the step after the formation of the hydrogen diffusion preventing layer, it is possible to obtain an effect of improving the yield by removing particles on the substrate surface while preventing the hydrogen diffusion preventing layer from being damaged.
Further, in the process of manufacturing the semiconductor device of FIG. 1, it is preferable to perform, for example, a plasma process or an annealing process for desorbing moisture after the formation of the interlayer insulating layer for the purpose of preventing the deterioration of the capacitor. However, since the particles on the interlayer insulating layer may increase in the plasma treatment or annealing treatment, the low temperature aerosol cleaning method according to the present embodiment is used after the plasma treatment or annealing treatment to remove these particles. It is preferable.
In addition, since the process for forming the interlayer insulating layer is a process after the ferroelectric capacitor is formed, cleaning with water such as scrubber cleaning is difficult, and plasma processing or annealing processing after forming the interlayer insulating layer is difficult. Applying the cleaning method according to this embodiment to the subsequent cleaning is particularly effective because particles can be reduced while eliminating the influence of deterioration of the capacitor due to hydrogen or water.
Further, when the cleaning method according to this embodiment is applied to the cleaning after the plasma processing or the annealing processing after the formation of the interlayer insulating film, the hydrogen diffusion preventing layer formed in the step before the interlayer insulating layer is formed is applied. This is preferable because particles can be reduced while eliminating the influence of damage to the hydrogen diffusion preventing layer due to scrubber cleaning or the like.
Thus, in the cleaning of a semiconductor device having both a ferroelectric capacitor that is deteriorated or damaged by hydrogen or moisture and a hydrogen diffusion prevention layer that is damaged by cleaning or the like, low temperature aerosol cleaning without using H 2 O is performed. Is a particularly suitable technique.
For example, it is preferable to use the cleaning method according to this embodiment after the plasma processing step or the annealing step after forming the interlayer insulating layer 114 shown in FIG.
Further, the cleaning process according to this embodiment is performed after the plasma treatment or annealing process after the formation of the interlayer insulation 301 shown in FIG. 3A, or after the plasma treatment or annealing process of the interlayer insulation layer 401 or 501 shown in FIG. 4A. The method is preferred for the above reasons.
Further, the cleaning method according to this embodiment may be used after annealing or plasma processing after the formation of the interlayer insulating layer 601 or 701.
For example, after etching the interlayer insulating layer, it is necessary to remove residues and particles. Therefore, after the etching of the contact hole of the interlayer insulating layer 114 shown in FIG. 2C, the etching of the trench 301A of the interlayer insulating layer 301 shown in FIG. 3B, and the interlayer insulating layer shown in FIG. 4B. The cleaning method according to the present embodiment after the etching of the via holes 401A of 401 and 501, the etching of the trench 501A of the interlayer insulating layer 501, the etching of the interlayer insulating layer 601 shown in FIG. Is preferable for the above reason.
Further, for example, after the CMP process, a cleaning process is necessary for particle reduction, and it is effective to use the cleaning method according to this embodiment after the CMP process.
Further, the cleaning method according to the present embodiment may be used in the process of forming the ferroelectric capacitor, and has the effect of removing particles and improving the yield of the semiconductor device without degrading the ferroelectric capacitor.
For example, the cleaning method according to this embodiment may be applied after forming the lower electrode, the upper electrode, or the ferroelectric layer. Similarly, the cleaning method according to this embodiment may be used after annealing after forming the lower electrode, after annealing after forming the upper electrode, or after annealing after forming the ferroelectric layer.

また、水素拡散防止層をエッチングのストッパー層として用いる場合は、層間絶縁層とのエッチングの選択比が大きいことが好ましいが、例えば水素拡散層をエッチングのストッパー層として用いない場合には、層間絶縁層とのエッチングの選択比が大きいために、エッチングの効率が悪くなる場合がある。
例えば強誘電体キャパシタのコンタクト配線が挿通される水素拡散防止層の場合、例えば図２Ｃに示すように、水素拡散防止層と層間絶縁層をエッチングしてキャパシタのコンタクト配線する場合には、エッチングの際に、エッチングガスやエッチングの条件を変更する必要があり、コンタクトホールを形成する場合の効率が悪いという問題があった。
そこで、本実施例では、コンタクトホールが形成される部分にあたる水素拡散防止層を、コンタクトホールのエッチングが行われる前に選択的に除去して、コンタクトホールのエッチングを容易にしている。
次に、図１に示した半導体装置１００の製造方法に本実施例を適用した例を、図６Ａ〜図６Ｆに示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、本実施例で、図６Ａ〜図６Ｆに示した以外の工程や、図６Ａ〜図６Ｆにおいて特に説明を省略した工程は、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃまたは図４Ａ〜図４Ｄに示した工程と同一である。
まず、図６Ａに示す工程は、図２Ｂに示した工程において、水素拡散防止層を形成する前の状態を示している。また、本実施例においては、隣接する複数の強誘電体キャパシタを示している。
次に、図６Ｂに示す工程において、ＨＤＰ（高密度プラズマ）−ＣＶＤ法により、強誘電体キャパシタを覆うように、例えばＳｉＯからなる絶縁層１１４Ａを形成する。この場合、基板側にバイアス電圧が印加されるようにして成膜されることが好ましい。ＨＤＰを用いたＣＶＤの場合、成膜に用いられるガスの解離が進行してイオンによる成膜が支配的となるために、微細パターンへのカバレッジが良好となる効果を奏する。
例えば強誘電体キャパシタの集積度を向上させようとした場合には、隣接する強誘電体キャパシタの間隔が小さくなり、そのために絶縁層の埋め込みにあたってボイド（空孔）が形成されてしまう問題があった。
本実施例ではＨＤＰを用いたＣＶＤ法により絶縁層１１４Ａを形成することによって、絶縁層の埋め込みの際に、隣接する強誘電体キャパシタ間にボイドが発生することを防止する効果を奏する。
またこの場合、基板側にバイアス電圧が印加されるようにすると、イオンによるスパッタリング効果が大きくなり、埋め込みの特性が良好となってボイドの発生が抑制される効果が大きくなり、好適である。
また、ＨＤＰ−ＣＶＤ法による成膜では、イオンによるスパッタリング効果により、図６Ｂに示すように、構造物上、本実施例の場合は強誘電体キャパシタ上に成膜される絶縁層は、突起状の形状となり、強誘電体キャパシタ上には突起部１１４ａが形成される。
また、形成される絶縁層はＳｉＯに限定されず、例えばフッ素添加ＳｉＯ膜（ＦＳＧ）、ＳｉＯＮ膜など形成することが可能である。
次に、図６Ｃに示す工程で、前記絶縁層１１４Ａ上に、図２Ｂの工程の場合と同様にして、例えばＡｌの酸化物（例えばＡｌ２Ｏ３）からなる水素拡散防止層２０４Ａを形成する。
前記水素拡散防止層２０４Ａは、Ａｌの酸化物の他にも、例えばＡｌの窒素酸化物、Ｔａの酸化物およびＴｉの酸化物のうち、いずれかを用いることが可能である。
次に、図６Ｄに示す工程において、例えばＣＭＰ（化学機械研磨）により、前記水素拡散防止層２０４Ａの、前記突起部１１４ａ上に形成された部分を選択的にエッチングして除去して、前記絶縁層１１４Ａが露出した部分である露出部１１４ｂを形成する。
この場合、ＣＭＰの通常の方法を用いて実施すれば、前記突起部１１４ａ上に形成された部分が選択的にエッチングされる。この場合、前記突起部１１４ａの絶縁層１１４Ａの一部も除去され、前記露出部１１４ｂは局所的に平坦化される。
次に、図６Ｅに示す工程において、前記水素拡散防止層２０４Ａと、前記露出部１１４ｂを覆うように、絶縁層１１４Ｂを形成し、当該絶縁層１１４Ｂの表面をＣＭＰにより平坦化する。
この場合、前記絶縁層１１４Ｂとして、ＨＤＰ−ＣＶＤ法によりＳｉＯ膜、ＳｉＯＮ膜、ＦＳＧ膜などを形成することが可能であるが、前記絶縁層１１４Ａの場合と異なり、カバレッジが良好である必要がないため、プラズマＴＥＯＳや、またはスピンコートなどの方法を用いて形成することも可能である。
次に、図６Ｆに示す工程において、フォトリソグラフィ法によりパターニングした後、例えばＣＦ系のガスを用いた、プラズマによるエッチングにより、前記露出部１１４ｂから、前記上部電極２０３に挿通するように、コンタクトホールを形成し、当該コンタクトホールにコンタクト配線ＣＰを形成する。
また、コンタクト配線ＣＰと前記絶縁層１１４Ａまたは１１４Ｂの境界部分には、バリア膜が形成されることが好ましい。
前記コンタクト配線ＣＰは、Ｗ（タングステン）、ＡｌまたはＣｕで形成することが可能である。コンタクト配線およびバリア膜の形成方法は、図２Ｃの説明に記載した場合と同一である。なお、本実施例では下部電極２０１に接続されるコンタクト配線は図示を省略している。
従来は、コンタクトホールを形成しようとすると、絶縁層と水素拡散防止層をエッチングする場合でエッチングに用いるガスや条件を変更して行う必要があった。そのため、コンタクトホールを形成するために時間を要するという問題があった。また、エッチング形状に段差が生じる、または形状が不良となる場合もあった。
本実施例によれば、強誘電体キャパシタに接続されるコンタクト配線の、コンタクトホールをエッチングする場合に、ガス種やエッチングの条件を変更することなく、効率よくエッチングを行う事が可能となると共に、エッチング形状が不良となることを防止する効果を奏する。
また、コンタクトホールが形成される部分の水素拡散防止層を選択的に除去しているため、コンタクトホールが形成される部分以外では水素拡散防止層が除去されず、水素やＨ２Ｏの拡散を防止して、強誘電体キャパシタ劣化防止の効果を保持することができる。
すなわち、水素拡散防止層を形成して水素の拡散を防止して強誘電体キャパシタの劣化を防止しながら、かつ水素拡散防止層と絶縁層をエッチングしてコンタクト配線を形成する効率を良好とすることが可能となる効果を奏する。
また、上記のように水素拡散防止層を選択的に除去する場合に、特にマスク工程やフォトリソグラフィの工程を付加することなく実施しているため、工程数が複雑化することがない。Further, when the hydrogen diffusion preventing layer is used as an etching stopper layer, it is preferable that the etching selectivity with the interlayer insulating layer is large. For example, when the hydrogen diffusion layer is not used as an etching stopper layer, the interlayer insulation is used. Since the etching selectivity with the layer is large, the etching efficiency may be deteriorated.
For example, in the case of a hydrogen diffusion prevention layer through which the contact wiring of a ferroelectric capacitor is inserted, for example, as shown in FIG. 2C, when etching the hydrogen diffusion prevention layer and the interlayer insulating layer to form the capacitor contact wiring, At this time, it is necessary to change the etching gas and etching conditions, and there is a problem that the efficiency in forming the contact hole is poor.
Therefore, in this embodiment, the hydrogen diffusion preventing layer corresponding to the portion where the contact hole is formed is selectively removed before the contact hole is etched, thereby facilitating the etching of the contact hole.
Next, an example in which this embodiment is applied to the method for manufacturing the semiconductor device 100 shown in FIG. 1 is shown in FIGS. 6A to 6F. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted. Further, in this embodiment, processes other than those shown in FIGS. 6A to 6F and processes that are not particularly described in FIGS. 6A to 6F are shown in FIGS. 2A to 2C, 3A to 3C, or 4A to 4F. It is the same as the process shown in 4D.
First, the process shown in FIG. 6A shows a state before the hydrogen diffusion prevention layer is formed in the process shown in FIG. 2B. In this embodiment, a plurality of adjacent ferroelectric capacitors are shown.
Next, in the step shown in FIG. 6B, an insulating layer 114A made of, for example, SiO is formed so as to cover the ferroelectric capacitor by HDP (high density plasma) -CVD. In this case, it is preferable to form the film so that a bias voltage is applied to the substrate side. In the case of CVD using HDP, the dissociation of the gas used for film formation proceeds and the film formation by ions becomes dominant, so that there is an effect that the coverage to a fine pattern is improved.
For example, when trying to improve the degree of integration of ferroelectric capacitors, there is a problem in that the gap between adjacent ferroelectric capacitors becomes small, and voids (holes) are formed when the insulating layer is embedded. It was.
In this embodiment, the insulating layer 114A is formed by the CVD method using HDP, and therefore, there is an effect of preventing voids from being generated between adjacent ferroelectric capacitors when the insulating layer is embedded.
In this case, it is preferable to apply a bias voltage to the substrate side because the sputtering effect by ions is increased, the embedding characteristics are improved, and the effect of suppressing the generation of voids is increased.
Further, in the film formation by the HDP-CVD method, due to the sputtering effect by ions, as shown in FIG. 6B, the insulating layer formed on the structure, in this embodiment on the ferroelectric capacitor, has a protruding shape. The protrusion 114a is formed on the ferroelectric capacitor.
Further, the insulating layer to be formed is not limited to SiO. For example, a fluorine-added SiO film (FSG), a SiON film, or the like can be formed.
Next, in the step shown in FIG. 6C, a hydrogen diffusion preventing layer 204A made of, for example, Al oxide (eg, Al 2 O 3 ) is formed on the insulating layer 114A in the same manner as in the step of FIG. 2B. .
The hydrogen diffusion preventing layer 204A can use, for example, any one of Al nitrogen oxide, Ta oxide, and Ti oxide in addition to the Al oxide.
Next, in the step shown in FIG. 6D, the portion formed on the protrusion 114a of the hydrogen diffusion prevention layer 204A is selectively etched and removed by CMP (chemical mechanical polishing), for example. An exposed portion 114b, which is a portion where the layer 114A is exposed, is formed.
In this case, if a normal CMP method is used, the portion formed on the protrusion 114a is selectively etched. In this case, a part of the insulating layer 114A of the protrusion 114a is also removed, and the exposed portion 114b is locally planarized.
Next, in a step shown in FIG. 6E, an insulating layer 114B is formed so as to cover the hydrogen diffusion preventing layer 204A and the exposed portion 114b, and the surface of the insulating layer 114B is planarized by CMP.
In this case, a SiO film, a SiON film, an FSG film, or the like can be formed as the insulating layer 114B by an HDP-CVD method. However, unlike the insulating layer 114A, it is not necessary to have good coverage. Therefore, it can be formed by using a method such as plasma TEOS or spin coating.
Next, in the step shown in FIG. 6F, after patterning by photolithography, contact holes are inserted from the exposed portions 114b to the upper electrode 203 by plasma etching using, for example, CF-based gas. The contact wiring CP is formed in the contact hole.
Further, it is preferable that a barrier film is formed at a boundary portion between the contact wiring CP and the insulating layer 114A or 114B.
The contact wiring CP can be formed of W (tungsten), Al or Cu. The method for forming the contact wiring and the barrier film is the same as that described in the description of FIG. 2C. In this embodiment, the contact wiring connected to the lower electrode 201 is not shown.
Conventionally, in order to form a contact hole, it has been necessary to change the gas and conditions used for etching when etching the insulating layer and the hydrogen diffusion preventing layer. Therefore, there is a problem that it takes time to form the contact hole. In addition, there is a case where a step is generated in the etched shape or the shape becomes defective.
According to the present embodiment, when the contact hole of the contact wiring connected to the ferroelectric capacitor is etched, the etching can be efficiently performed without changing the gas type and the etching conditions. It has the effect of preventing the etching shape from becoming defective.
Further, since the hydrogen diffusion prevention layer in the part where the contact hole is formed is selectively removed, the hydrogen diffusion prevention layer is not removed except in the part where the contact hole is formed, and diffusion of hydrogen and H 2 O is prevented. Therefore, the effect of preventing the deterioration of the ferroelectric capacitor can be maintained.
That is, the hydrogen diffusion prevention layer is formed to prevent hydrogen diffusion to prevent the deterioration of the ferroelectric capacitor, and the contact efficiency is improved by etching the hydrogen diffusion prevention layer and the insulating layer. The effect which becomes possible is produced.
In addition, when the hydrogen diffusion preventing layer is selectively removed as described above, the number of processes is not complicated because it is performed without adding a mask process or a photolithography process.

本発明によれば、強誘電体キャパシタを有する半導体装置において、水素の拡散を防止して強誘電体キャパシタの劣化を防止することが可能となる。
また、強誘電体を有する半導体装置の配線材料としてＣｕを用いた場合に、配線構造を形成する場合に水素が拡散して強誘電体キャパシタを劣化させることを防止し、高品質の強誘電体キャパシタを有する半導体装置および当該半導体装置の製造方法を提供することが可能となる。
また、強誘電体キャパシタを有する半導体装置を製造する場合に、Ｈ２Ｏによる強誘電体キャパシタの劣化を防止しながらパーティクルを除去して、強誘電体を有する半導体装置の製造の歩留りを向上させることが可能となる。
また、強誘電体キャパシタを有する半導体装置を製造する場合に、水素拡散防止層を形成することで水素やＨ２Ｏの拡散を防止してキャパシタの劣化を防止しながら、水素拡散防止層を選択的に除去することで、強誘電体キャパシタのコンタクト配線を形成する場合のエッチングの効率を良好とすることを可能とする。According to the present invention, in a semiconductor device having a ferroelectric capacitor, it is possible to prevent hydrogen from diffusing and to prevent deterioration of the ferroelectric capacitor.
In addition, when Cu is used as a wiring material of a semiconductor device having a ferroelectric material, it prevents a hydrogen capacitor from diffusing and degrading the ferroelectric capacitor when forming a wiring structure. It is possible to provide a semiconductor device having a capacitor and a method for manufacturing the semiconductor device.
Further, when manufacturing a semiconductor device having a ferroelectric capacitor, particles are removed while preventing deterioration of the ferroelectric capacitor due to H 2 O, thereby improving the manufacturing yield of the semiconductor device having a ferroelectric capacitor. It becomes possible.
In addition, when manufacturing a semiconductor device having a ferroelectric capacitor, a hydrogen diffusion prevention layer is selected while forming a hydrogen diffusion prevention layer to prevent hydrogen and H 2 O from diffusing and preventing deterioration of the capacitor. Thus, the etching efficiency in forming the contact wiring of the ferroelectric capacitor can be improved.

Claims (9)

基板上に形成された強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成された第１のエッチングストッパー層と、
前記第１のエッチングストッパー層上に形成された第１の層間絶縁層と、
前記第１の層間絶縁層内に形成された第１の配線構造と、
前記第１の配線構造上に形成された水素拡散防止層を含む第２のエッチングストッパー層と、
前記第２のエッチングストッパー層上に形成された第２の層間絶縁層と、
前記第２の層間絶縁層内に形成された第１のＣｕ配線部を含む第２の配線構造と、
を含み、
前記第２のエッチングストッパー層は、ＳｉＯ層、ＳｉＯＮ層およびＳｉＮ層のいずれかと前記水素拡散防止層が積層された構造を有することを特徴とする半導体装置。A ferroelectric capacitor formed on the substrate;
A first etching stopper layer formed on the ferroelectric capacitor;
A first interlayer insulating layer formed on the first etching stopper layer;
A first wiring structure formed in the first interlayer insulating layer;
A second etching stopper layer including a hydrogen diffusion prevention layer formed on the first wiring structure;
A second interlayer insulating layer formed on the second etching stopper layer;
A second wiring structure including a first Cu wiring portion formed in the second interlayer insulating layer;
Including
The second etching stopper layer has a structure in which any one of a SiO layer, a SiON layer, and a SiN layer and the hydrogen diffusion preventing layer are stacked. 前記第１の配線構造は、前記第１のＣｕ配線部とは異なる第２のＣｕ配線部を含むことを特徴とする請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the first wiring structure includes a second Cu wiring portion different from the first Cu wiring portion. 前記水素拡散防止層は、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物およびＺｒ酸化物のいずれかを含むことを特徴とする請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the hydrogen diffusion preventing layer includes any one of Al oxide, Al nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide. 前記第１のエッチングストッパー層または前記第２のエッチングストッパー層は、ＳｉＯ層、ＳｉＯＮ層およびＳｉＮ層のいずれかを含むことを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the first etching stopper layer or the second etching stopper layer includes any one of a SiO layer, a SiON layer, and a SiN layer. 前記強誘電体キャパシタは第１の電極と第２の電極を有し、前記第１のＣｕ配線部または前記第２のＣｕ配線部が、前記第１の電極または前記第２の電極に接続されることを特徴とする請求項２記載の半導体装置。The ferroelectric capacitor has a first electrode and a second electrode, and the first Cu wiring portion or the second Cu wiring portion is connected to the first electrode or the second electrode. The semiconductor device according to claim 2. 基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ上に第１のエッチングストッパー層を形成する工程と、
前記第１のエッチングストッパー層上に第１の層間絶縁層を形成するとともに、前記第１のエッチングストッパー層を前記第１の層間絶縁層に配線溝を形成するためのストッパーとして使用して前記第１の層間絶縁層内に第１の配線構造を形成する工程と、
前記第１の配線構造上に水素拡散防止層を含む第２のエッチングストッパー層を形成する工程と、
前記第２のエッチングストッパー層上に第２の層間絶縁層を形成するとともに、前記第２の層間絶縁層内にＣｕ配線部を含む第２の配線構造を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。Forming a ferroelectric capacitor on the substrate;
Forming a first etching stopper layer on the ferroelectric capacitor;
Forming a first interlayer insulating layer on the first etching stopper layer, and using the first etching stopper layer as a stopper for forming a wiring trench in the first interlayer insulating layer; Forming a first wiring structure in one interlayer insulating layer;
Forming a second etching stopper layer including a hydrogen diffusion preventing layer on the first wiring structure;
Forming a second interlayer insulating layer on the second etching stopper layer, and forming a second wiring structure including a Cu wiring portion in the second interlayer insulating layer;
A method for manufacturing a semiconductor device, comprising: 前記強誘電体キャパシタが形成された後に不活性ガスによる低温エアロゾル洗浄工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。  7. The method of manufacturing a semiconductor device according to claim 6, further comprising a low-temperature aerosol cleaning step using an inert gas after the ferroelectric capacitor is formed. 前記強誘電体キャパシタを形成する工程の後に、前記強誘電体キャパシタと前記第１の配線構造の間に水素拡散防止層を形成する工程を含むことを特徴とする請求項６または請求項７記載の半導体装置の製造方法。8. The method according to claim 6, further comprising a step of forming a hydrogen diffusion prevention layer between the ferroelectric capacitor and the first wiring structure after the step of forming the ferroelectric capacitor. Semiconductor device manufacturing method. 前記第１の配線構造は、前記第１のエッチングストッパー層を前記第１の層間絶縁層をエッチングするストッパーとして用いて形成された配線溝に形成され、前記第２の配線構造は、前記第２のエッチングストッパー層を前記第２の層間絶縁層をエッチングするストッパーとして用いて形成された配線溝に形成されていることを特徴とする請求項１乃至請求項５の何れか一に記載の半導体装置。The first wiring structure is formed in a wiring groove formed using the first etching stopper layer as a stopper for etching the first interlayer insulating layer, and the second wiring structure is formed by using the second wiring structure. the semiconductor device according to the etching stopper layer to any one of claims 1 to 5, characterized in that it is formed in the wiring groove that is formed using as a stopper for etching the second interlayer insulating layer .
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