JP4567762B2 - Receiver - Google Patents

Receiver Download PDF

Info

Publication number
JP4567762B2
JP4567762B2 JP2008067710A JP2008067710A JP4567762B2 JP 4567762 B2 JP4567762 B2 JP 4567762B2 JP 2008067710 A JP2008067710 A JP 2008067710A JP 2008067710 A JP2008067710 A JP 2008067710A JP 4567762 B2 JP4567762 B2 JP 4567762B2
Authority
JP
Japan
Prior art keywords
impedance
transmission line
signal
impedance control
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008067710A
Other languages
Japanese (ja)
Other versions
JP2009225138A (en
Inventor
敬志 中野
登 前田
耕治 近藤
洋一朗 鈴木
和義 長瀬
Original Assignee
株式会社デンソー
株式会社日本自動車部品総合研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー, 株式会社日本自動車部品総合研究所 filed Critical 株式会社デンソー
Priority to JP2008067710A priority Critical patent/JP4567762B2/en
Priority claimed from US12/320,802 external-priority patent/US8396164B2/en
Publication of JP2009225138A publication Critical patent/JP2009225138A/en
Application granted granted Critical
Publication of JP4567762B2 publication Critical patent/JP4567762B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、伝送線路を介して送信された信号を受信する場合に、信号の反射を抑制する機能を備えた受信装置に関する。   The present invention relates to a receiving apparatus having a function of suppressing signal reflection when receiving a signal transmitted via a transmission line.
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような歪みが生じる問題があり、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献1では、伝送路の終端回路11において、信号の電圧レベルがロウ,ハイ間で遷移する場合に、遅延回路20において付与される遅延時間の間、終端5のインピーダンスを一時的に低下させる技術が開示されている。   When transmitting a digital signal via a transmission line, on the receiving side, there is a problem that distortion such as overshoot and undershoot occurs due to reflection of part of the signal energy at the timing when the signal level changes, Conventionally, various proposals have been made on techniques for suppressing waveform distortion. For example, in Patent Document 1, when the signal voltage level transitions between low and high in the termination circuit 11 of the transmission line, the impedance of the termination 5 is temporarily reduced during the delay time given in the delay circuit 20. Techniques for making them disclosed are disclosed.
また、特許文献2には、信号を送信する側において、出力信号レベルが変化するタイミングで出力インピーダンスを連続的に変化させる技術が開示されている。また、特許文献3には、受信側においてオーバーシュートやアンダーシュートを減衰回路112により減衰させると共に、充/放電回路114によって減衰回路112の出力端子を、電源電圧及び接地電圧に対して充/放電させる技術が開示されている。
特開2001−127805号公報 特開2000−353945号公報 特開2000−059444号公報
Further, Patent Document 2 discloses a technique for continuously changing the output impedance at the timing at which the output signal level changes on the signal transmission side. In Patent Document 3, overshoot and undershoot are attenuated by the attenuation circuit 112 on the receiving side, and the charge / discharge circuit 114 charges / discharges the output terminal of the attenuation circuit 112 with respect to the power supply voltage and the ground voltage. Techniques for making them disclosed are disclosed.
JP 2001-127805 A JP 2000-353945 A JP 2000-059444 A
しかしながら、実際の通信ネットワークにおいては、信号を受信する側で波形がどのような変化を呈するかは様々に異なる。したがって、特許文献1のように所定時間だけインピーダンスを変化させたり、特許文献2のように送信側で出力インピーダンスを変化させても、受信側での波形歪みを十分に低下させることができる保証はない。また、特許文献3についても、オーバーシュートやアンダーシュートが発生した際には、減衰回路112や充/放電回路114により一律な対応を行うだけであるから、同様である。   However, in an actual communication network, how the waveform changes on the signal receiving side is variously different. Therefore, even if the impedance is changed for a predetermined time as in Patent Document 1 or the output impedance is changed on the transmitting side as in Patent Document 2, it is guaranteed that the waveform distortion on the receiving side can be sufficiently reduced. Absent. The same applies to Patent Document 3, because when the overshoot or undershoot occurs, only the uniform action is taken by the attenuation circuit 112 and the charge / discharge circuit 114.
本発明は上記事情に鑑みてなされたものであり、その目的は、受信側で実際に信号波形が変化する状態に応じて、波形歪みを抑制できる受信装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a receiving apparatus capable of suppressing waveform distortion in accordance with a state in which a signal waveform actually changes on the receiving side.
請求項1ないし3記載の受信装置によれば、インピーダンス制御手段は、受信回路側で受信される信号の電圧を検知部により検知することで、検知対象の変化に応じて、受信信号の反射を抑制するように入力インピーダンスを変化させる。したがって、受信信号が実際に変化する状態に応じて反射を抑制することができ、従来よりも反射抑制効果を向上させることができる。 According to the receiving apparatus of claims 1 to 3, wherein the impedance control means, by detecting by the detection unit to the voltage on the signal received by the receiving circuit side, in response to changes in the detection target, the received signal The input impedance is changed so as to suppress reflection. Therefore, reflection can be suppressed according to the state in which the received signal actually changes, and the reflection suppression effect can be improved as compared with the conventional case.
また、伝送線路が一対の信号線によって差動信号を伝送する場合、インピーダンス制御手段の少なくとも検知部を、各信号線に対応してそれぞれ配置するので、差動信号の立上り変化,立下り変化の何れのタイミングについても、反射を抑制することができる。 In addition , when the transmission line transmits a differential signal through a pair of signal lines, at least the detection unit of the impedance control means is arranged corresponding to each signal line, so that the rising and falling changes of the differential signal are changed. At any timing, reflection can be suppressed.
そして、請求項1又は2記載の受信装置によれば、インピーダンス制御手段にMOSFETを備えるので、MOSFETのスイッチング状態を制御することで、すなわち、ソース−ゲート間の電圧変化に応じてMOSFETを導通させて、入力インピーダンスを変化させることができる。 Then, according to the receiving apparatus according to claim 1 or 2, wherein, since provided the MOSFET to the impedance control means, to control the switching state of the MOSFET, that is, the source - to conduct MOSFET in accordance with the voltage change of the gate Thus, the input impedance can be changed.
また、インピーダンス制御手段を、MOSFETと直列に接続されるインピーダンス素子を備えて構成するので、MOSFETが導通することで伝送線路にインピーダンス素子を接続して、入力インピーダンスを変化させることができる。 Further , since the impedance control means includes an impedance element connected in series with the MOSFET , the impedance element can be connected to the transmission line when the MOSFET conducts, and the input impedance can be changed.
更にMOSFETを、受信回路に対して並列となる経路内に配置する。その場合、MOSFETのソース側に、バックゲートを閾値調整用のインピーダンス素子を介して接続し、ゲートをドレイン側に接続するか(請求項1)、ゲートバイアス回路接続する(請求項2)。そして、MOSFETのソース側,ドレイン側の何れかに、インピーダンス調整用のインピーダンス素子を接続する。このように構成すれば、受信信号の電圧が変化することで導通閾値を超えるとMOSFETが導通して、インピーダンス素子が通電されるので、入力インピーダンスを変化させることができる。 Further , the MOS FET is arranged in a path parallel to the receiving circuit. In that case, the source side of the MOS FET, a back gate connected through an impedance element for threshold adjustment, either a gate connected to the drain side (claim 1), is connected to a gate bias circuit (claim 2) . Then, an impedance element for impedance adjustment is connected to either the source side or the drain side of the MOS FET. If comprised in this way, if the voltage of a received signal changes and a conduction threshold is exceeded, MOS FET will conduct | electrically_connect and an impedance element will be energized, Therefore Input impedance can be changed.
請求項記載の受信装置によれば、半導体スイッチング素子をバイポーラトランジスタとするので、受信信号の変化に応じてベースに電流を供給することでトランジスタを導通させて、入力インピーダンスを変化させることができる。 According to the third aspect of the present invention, since the semiconductor switching element is a bipolar transistor, it is possible to change the input impedance by supplying the current to the base in response to a change in the received signal to make the transistor conductive. .
そしてバイポーラトランジスタを、受信回路に対して並列となる経路内に配置し、バイポーラトランジスタのコレクタ側に、ベースをベースバイアス回路を介して接続し、コレクタ側,エミッタ側の何れかに、インピーダンス調整用のインピーダンス素子を接続する。このように構成すれば、受信信号の電圧が変化することでバイポーラトランジスタにベース電流が流れると、バイポーラトランジスタが導通してインピーダンス素子が通電されるので、入力インピーダンスを変化させることができる。 The bipolar transistor is arranged in a path parallel to the receiving circuit, the base is connected to the collector side of the bipolar transistor via a base bias circuit, and impedance adjustment is performed on either the collector side or the emitter side. Connect the impedance element. With this configuration, when the base current flows through the bipolar transistor due to the change in the voltage of the received signal, the bipolar transistor is turned on and the impedance element is energized, so that the input impedance can be changed.
(第1実施例)
以下、本発明の第1実施例について図1及び図2を参照して説明する。図1は、受信装置の構成を概略的に示す機能ブロック図である。受信装置1は、受信回路2と、伝送線路3と受信回路2との間に配置されるインピーダンス制御回路4(インピーダンス制御手段)とで構成されている。インピーダンス制御回路4は、伝送線路3に挿入される検知部5と、伝送線路3とグランドとの間に接続される、インピーダンス素子6とスイッチ回路7との直列回路で構成されている。
(First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a functional block diagram schematically showing the configuration of the receiving apparatus. The receiving device 1 includes a receiving circuit 2 and an impedance control circuit 4 (impedance control means) disposed between the transmission line 3 and the receiving circuit 2. The impedance control circuit 4 includes a detection unit 5 inserted into the transmission line 3 and a series circuit of an impedance element 6 and a switch circuit 7 connected between the transmission line 3 and the ground.
検知部5は、伝送線路3を介して送信された信号について、電圧,電流,電力の何れか1つ以上を検知するもので、その検知対象が、それぞれに対応して設定されたしきい値を超えた場合には、常開型のスイッチ回路7を制御信号CSにより閉じるように制御する。スイッチ回路7が開いている場合のインピーダンス制御回路4全体のインピーダンスZoffは、受信回路2のインピーダンスをZRとすると、Zoff≫ZRとなる関係にある。そして、スイッチ回路7が閉じた場合の、受信回路2のインピーダンスZRと、インピーダンス制御回路4のインピーダンスZonとの合成インピーダンスZon//ZRは、伝送線路3の特性インピーダンスZ0に等しくなるように、インピーダンス素子6のインピーダンス値が調整されている。   The detection unit 5 detects any one or more of voltage, current, and power with respect to a signal transmitted via the transmission line 3, and the detection target is a threshold value set corresponding to each of them. Is exceeded, the normally open switch circuit 7 is controlled to be closed by the control signal CS. The impedance Zoff of the entire impedance control circuit 4 when the switch circuit 7 is open has a relationship of Zoff >> ZR, where the impedance of the receiving circuit 2 is ZR. When the switch circuit 7 is closed, the combined impedance Zon // ZR of the impedance ZR of the receiving circuit 2 and the impedance Zon of the impedance control circuit 4 is set to be equal to the characteristic impedance Z0 of the transmission line 3. The impedance value of the element 6 is adjusted.
次に、本実施例の作用について図2も参照して説明する。図2は、インピーダンス制御回路4の検知部5が検知する、電圧,電流又は電力(検知対象)の変化と、インピーダンス制御回路4のインピーダンス変化とを示すものである。電圧,電流又は電力の何れか1つが、それぞれについて設定されたしきい値Xoff,Xon間において、インピーダンス制御回路4のインピーダンスがZoffからZonに連続的に変化する。   Next, the operation of the present embodiment will be described with reference to FIG. FIG. 2 shows changes in voltage, current or power (detection target) detected by the detection unit 5 of the impedance control circuit 4 and impedance changes in the impedance control circuit 4. The impedance of the impedance control circuit 4 continuously changes from Zoff to Zon between threshold values Xoff and Xon set for any one of voltage, current and power.
そして、上記インピーダンスがZonになると、受信回路2のインピーダンスZRとインピーダンス制御回路4のインピーダンスとの合成値(伝送線路3側から見た、受信回路2の入力インピーダンス)は、ZRから、Zon//ZR≒Z0 へと変化する。
このようにして、受信信号のエネルギーが変化する過渡的な期間に受信回路2の入力インピーダンスを変化させて、伝送線路3の特性インピーダンスZ0に整合させることで、過剰なエネルギー分をインピーダンス制御回路4により消費させて、信号の反射を抑制する。
When the impedance becomes Zon, the combined value of the impedance ZR of the receiving circuit 2 and the impedance of the impedance control circuit 4 (input impedance of the receiving circuit 2 as viewed from the transmission line 3 side) is calculated from ZR to Zon //. Change to ZR≈Z0.
In this way, by changing the input impedance of the receiving circuit 2 during the transitional period in which the energy of the received signal changes to match the characteristic impedance Z 0 of the transmission line 3, the excess energy is transferred to the impedance control circuit 4. To reduce signal reflection.
以上のように本実施例によれば、インピーダンス制御回路4は、受信回路側2で受信される信号の電圧,電流,電力の何れか1つ以上を検知部5により検知することで、検知対象の何れか1つ以上の変化に応じて、受信信号の反射を抑制するように入力インピーダンスを変化させるので、受信信号が実際に変化する状態に応じて反射を抑制することができ、従来よりも反射抑制効果を向上させることができる。また、インピーダンス制御回路4は、受信回路2の入力インピーダンスが、伝送線路3の特性インピーダンスZ0に整合するように変化させるので、信号の反射を効率的に抑制することができる。   As described above, according to the present embodiment, the impedance control circuit 4 detects any one or more of the voltage, current, and power of the signal received on the receiving circuit side 2 by the detection unit 5, thereby detecting the object. Since the input impedance is changed so as to suppress the reflection of the received signal according to any one or more changes, the reflection can be suppressed according to the state in which the received signal actually changes. The reflection suppression effect can be improved. Moreover, since the impedance control circuit 4 changes the input impedance of the receiving circuit 2 so as to match the characteristic impedance Z0 of the transmission line 3, reflection of the signal can be efficiently suppressed.
(第2実施例)
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、本発明を、1対の信号線により差動信号を伝送する通信ネットワークに適用した場合である。図3(a)は、差動通信ネットワークの構成を示す。通信ネットワーク11は、複数の通信ノードが、ツイストペア線で構成される伝送線路12を介して接続されており、伝送線路12の途中には、HUB13が挿入されている。
(Second embodiment)
FIG. 3 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals, the description thereof is omitted, and different parts will be described below. In the second embodiment, the present invention is applied to a communication network that transmits a differential signal through a pair of signal lines. FIG. 3A shows a configuration of the differential communication network. In the communication network 11, a plurality of communication nodes are connected via a transmission line 12 composed of twisted pair wires, and a HUB 13 is inserted in the middle of the transmission line 12.
図3(b)は、例えば送信ノード14が送信した信号を受信する、受信ノード15(受信装置)の構成を示す。受信ノード15は、伝送線路12P,12Mの間に接続される受信回路16と、インピーダンス制御回路17(インピーダンス制御手段)とで構成されている。インピーダンス制御回路17は、伝送線路12P,12Mの夫々に挿入される検知部18P,18Mと、伝送線路12P,12M間に接続される、インピーダンス素子19とスイッチ回路20との直列回路で構成されている。   FIG. 3B shows a configuration of the receiving node 15 (receiving device) that receives a signal transmitted by the transmitting node 14, for example. The reception node 15 includes a reception circuit 16 connected between the transmission lines 12P and 12M, and an impedance control circuit 17 (impedance control means). The impedance control circuit 17 includes a detection circuit 18P, 18M inserted in each of the transmission lines 12P, 12M, and a series circuit of an impedance element 19 and a switch circuit 20 connected between the transmission lines 12P, 12M. Yes.
検知部18P,18Mは、第1実施例の検知部5と同様に、伝送線路12P,12Mを介して送信された信号について電圧,電流,電力の何れか1つ以上を検知するもので、その検知対象が、それぞれに対応して設定されたしきい値を超えた場合に、制御信号CSにより常開型のスイッチ回路20を閉じるように制御する。
そして、インピーダンス制御については第1実施例と同様に行われ、スイッチ回路20が閉じた場合の、受信回路16のインピーダンスZRと、インピーダンス制御回路17のインピーダンスZonとの合成インピーダンスZon//ZRは、伝送線路12の特性インピーダンスZ0に等しくなるように、インピーダンス素子19のインピーダンス値が調整されている。
The detection units 18P and 18M detect any one or more of voltage, current, and power with respect to signals transmitted through the transmission lines 12P and 12M, similarly to the detection unit 5 of the first embodiment. When the detection target exceeds a threshold value set corresponding to each of the detection targets, control is performed so that the normally open switch circuit 20 is closed by the control signal CS.
The impedance control is performed in the same manner as in the first embodiment. When the switch circuit 20 is closed, the combined impedance Zon // ZR of the impedance ZR of the receiving circuit 16 and the impedance Zon of the impedance control circuit 17 is The impedance value of the impedance element 19 is adjusted to be equal to the characteristic impedance Z0 of the transmission line 12.
以上のように構成される第2実施例によれば、一対の信号線により差動信号を伝送する伝送線路12について、インピーダンス制御回路17の検知部18P,18Mを、各信号線12P,12Mに対応してそれぞれ配置するので、差動信号の立上り変化,立下り変化の何れのタイミングについても、反射を抑制することができる。
尚、以上の第1,第2実施例は、本発明の基本的作用をなす構成を抽象的に示したもので、必ずしも実態的な構成に対応するものではない。
According to the second embodiment configured as described above, the detection units 18P and 18M of the impedance control circuit 17 are connected to the signal lines 12P and 12M for the transmission line 12 that transmits a differential signal by a pair of signal lines. Since they are respectively arranged correspondingly, reflection can be suppressed at any timing of the rise change and fall change of the differential signal.
Note that the first and second embodiments described above abstractly show the configuration that performs the basic operation of the present invention, and do not necessarily correspond to the actual configuration.
(第3実施例)
図4及び図5は本発明の第3実施例であり、第2実施例の構成をより具体的に示すと共に、反射抑制効果をシミュレーションした結果も併せて示す。図4(a)は、図3(a)と同様の通信ネットワーク11について具体的な接続条件を示しており、送信ノード14とHUB13との間の伝送線路長は4m,HUB13と受信ノード15(観測対象ノード)との間の伝送線路長は2mである。尚、通信ネットワーク11としては、例えば車載LANの一種であるFlexRay(登録商標)を想定している。
(Third embodiment)
4 and 5 show a third embodiment of the present invention. The configuration of the second embodiment is shown more specifically, and the result of simulating the reflection suppression effect is also shown. 4A shows specific connection conditions for the communication network 11 similar to FIG. 3A. The transmission line length between the transmission node 14 and the HUB 13 is 4 m, and the HUB 13 and the reception node 15 ( The transmission line length to the observation target node) is 2 m. As the communication network 11, for example, FlexRay (registered trademark), which is a kind of in-vehicle LAN, is assumed.
図4(b)は、受信ノード15の具体構成例を示している。伝送線路12P(BP),12M(BM)の間には、受信回路16と共に、2組のインピーダンス制御回路21U,21Dが接続されている。インピーダンス制御回路21U,21D(インピーダンス制御手段)は、NチャネルMOSFET22U,22D(半導体スイッチング素子)を中心に構成されている。FET22Uのゲートは伝送線路12Pに接続されると共に、ドレインは抵抗素子23U(インピーダンス素子)を介して伝送線路12Pに接続され、ソースは伝送線路12Mに接続されると共に、バックゲートは抵抗素子24Uを介して伝送線路12Mに接続されている。尚、抵抗素子23は、FET22のソース側に挿入しても良い。   FIG. 4B shows a specific configuration example of the receiving node 15. Between the transmission lines 12P (BP) and 12M (BM), two sets of impedance control circuits 21U and 21D are connected together with the receiving circuit 16. Impedance control circuits 21U and 21D (impedance control means) are configured around N-channel MOSFETs 22U and 22D (semiconductor switching elements). The FET 22U has a gate connected to the transmission line 12P, a drain connected to the transmission line 12P via a resistance element 23U (impedance element), a source connected to the transmission line 12M, and a back gate connected to the resistance element 24U. Via the transmission line 12M. The resistance element 23 may be inserted on the source side of the FET 22.
一方、FET22Dのゲートは伝送線路12Mに接続されると共に、ドレインは抵抗素子23D(インピーダンス素子)を介して伝送線路12Mに接続され、ソースは伝送線路12Uに接続されると共に、バックゲートは抵抗素子24Dを介して伝送線路12Uに接続されている。抵抗素子23は、入力インピーダンスの調整用であり、抵抗素子24は、FET22の閾値電圧を調整するために配置されている。そして、FET22は、伝送線路12P,12M間の電位差が、例えば0.7V程度になるとONするように、閾値電圧が調整されている。尚、差動信号を送信する通信ネットワーク11では、信号が伝送されないアイドル状態では、伝送線路12P,12M間の電位差は0Vである。したがって、FET22が検知部としての機能も備えている。   On the other hand, the gate of the FET 22D is connected to the transmission line 12M, the drain is connected to the transmission line 12M via a resistance element 23D (impedance element), the source is connected to the transmission line 12U, and the back gate is a resistance element. It is connected to the transmission line 12U via 24D. The resistance element 23 is for adjusting the input impedance, and the resistance element 24 is arranged for adjusting the threshold voltage of the FET 22. The threshold voltage of the FET 22 is adjusted so that the FET 22 is turned on when the potential difference between the transmission lines 12P and 12M is about 0.7V, for example. In the communication network 11 that transmits a differential signal, the potential difference between the transmission lines 12P and 12M is 0 V in an idle state where no signal is transmitted. Therefore, the FET 22 also has a function as a detection unit.
この場合、インピーダンス制御回路21U側が、受信信号波形(差動電圧波形)の立上がりタイミングで生じる反射を抑制するように作用し、インピーダンス制御回路21D側が、受信信号波形の立下がりタイミングで生じる反射を抑制するように作用する。すなわち、インピーダンス制御回路21Uは、伝送線路12Mを基準とする伝送線路12P側の電位が0.7Vを超えると、FET22UがONして、抵抗素子23Uを伝送線路12P,12M間に接続することで、受信回路16の入力インピーダンスを低下させる。一方、インピーダンス制御回路21Dは、伝送線路12Pを基準とする伝送線路12M側の電位が0.7Vを超えると、FET22DがONして、抵抗素子23Dを伝送線路12P,12M間に接続することで、受信回路16の入力インピーダンスを低下させる。   In this case, the impedance control circuit 21U side acts to suppress reflection that occurs at the rising timing of the received signal waveform (differential voltage waveform), and the impedance control circuit 21D side suppresses reflection that occurs at the falling timing of the received signal waveform. Acts like That is, when the potential on the transmission line 12P side with respect to the transmission line 12M exceeds 0.7 V, the impedance control circuit 21U turns on the FET 22U and connects the resistance element 23U between the transmission lines 12P and 12M. The input impedance of the receiving circuit 16 is reduced. On the other hand, when the potential on the transmission line 12M side with respect to the transmission line 12P exceeds 0.7V, the impedance control circuit 21D turns on the FET 22D and connects the resistance element 23D between the transmission lines 12P and 12M. The input impedance of the receiving circuit 16 is reduced.
シミュレーションの条件として、通信速度は2.5Mbps(bit per second),伝送線路12は無損失であるとする。そして、送信ノード14より、図4(a)に示す矩形波状に変化する信号を送信した場合、受信ノード15において観測される波形を図5に示している。(a)はインピーダンス制御回路21を配置しない場合、(b)はインピーダンス制御回路21を配置した場合を示す。この図5から明らかなように、インピーダンス制御回路21の作用により、受信信号波形の反射,リンギングが極めて効果的に抑制されていることが判る。   As a simulation condition, it is assumed that the communication speed is 2.5 Mbps (bit per second) and the transmission line 12 is lossless. FIG. 5 shows a waveform observed at the receiving node 15 when the transmitting node 14 transmits a signal that changes in a rectangular wave shape shown in FIG. (A) shows the case where the impedance control circuit 21 is not arranged, and (b) shows the case where the impedance control circuit 21 is arranged. As can be seen from FIG. 5, it is understood that reflection and ringing of the received signal waveform are extremely effectively suppressed by the action of the impedance control circuit 21.
以上のように第3実施例によれば、インピーダンス制御回路21を、伝送線路12P,12M間にFET22と抵抗素子23との直列回路を接続して構成し、また、FET22の導通閾値を、バックゲートと伝送線路12との間に挿入する抵抗素子24により調整する。そして、受信信号の電圧が変化することで導通閾値を超えるとFET22がONして、抵抗素子23を伝送線路12間に接続することで、受信回路16の入力インピーダンスを急峻に変化させることができる。   As described above, according to the third embodiment, the impedance control circuit 21 is configured by connecting a series circuit of the FET 22 and the resistance element 23 between the transmission lines 12P and 12M. Adjustment is performed by a resistance element 24 inserted between the gate and the transmission line 12. When the voltage of the received signal changes and the conduction threshold is exceeded, the FET 22 is turned on, and the resistance element 23 is connected between the transmission lines 12, so that the input impedance of the receiving circuit 16 can be sharply changed. .
(第4実施例)
図6は本発明の第4実施例を示すものであり、第3実施例と異なる部分について説明する。第4実施例のインピーダンス制御回路25(インピーダンス制御手段)は、第3実施例のインピーダンス制御回路21において、伝送線路12P,12M間に直列接続される抵抗素子26及び27を配置し、FET22のバックゲートを、抵抗素子24に替えて、抵抗素子26及び27の共通接続点に接続している。但し、抵抗素子26及び27の抵抗値は、受信装置15Aの差動インピーダンスに影響を及ぼすことがない程度の高い値に設定されている。
以上のように構成される第4実施例によれば、FET22の導通閾値電圧を、バックゲートの電位を決定する抵抗素子26及び27の分圧比によって調整することができる。
(Fourth embodiment)
FIG. 6 shows a fourth embodiment of the present invention, and different portions from the third embodiment will be described. The impedance control circuit 25 (impedance control means) of the fourth embodiment includes resistance elements 26 and 27 connected in series between the transmission lines 12P and 12M in the impedance control circuit 21 of the third embodiment, and the back of the FET 22 The gate is connected to the common connection point of the resistance elements 26 and 27 instead of the resistance element 24. However, the resistance values of the resistance elements 26 and 27 are set to a high value that does not affect the differential impedance of the receiving device 15A.
According to the fourth embodiment configured as described above, the conduction threshold voltage of the FET 22 can be adjusted by the voltage dividing ratio of the resistance elements 26 and 27 that determine the potential of the back gate.
(第5実施例)
図7は本発明の第5実施例を示すものであり、第3実施例と異なる部分について説明する。第5実施例のインピーダンス制御回路28(インピーダンス制御手段)は、第3実施例のインピーダンス制御回路21において、伝送線路12P,12M間に直列接続される抵抗素子29及び30(ゲートバイアス回路)を配置し、FET22のゲートを、それらの共通接続点に接続している。この場合、抵抗素子29及び30の抵抗値も、受信装置15Bの差動インピーダンスに影響を及ぼすことがない程度の高い値に設定されている。
(5th Example)
FIG. 7 shows a fifth embodiment of the present invention, and the differences from the third embodiment will be described. In the impedance control circuit 28 (impedance control means) of the fifth embodiment, the resistance elements 29 and 30 (gate bias circuit) connected in series between the transmission lines 12P and 12M are arranged in the impedance control circuit 21 of the third embodiment. The gate of the FET 22 is connected to the common connection point. In this case, the resistance values of the resistance elements 29 and 30 are also set to a high value that does not affect the differential impedance of the receiving device 15B.
以上のように構成される第5実施例によれば、FET22の導通閾値電圧を、ゲート電位を決定する抵抗素子29及び30の分圧比によって調整することができる。そして、分圧比を適宜設定することで、FET22を線形領域で導通させることも可能であり、入力インピーダンスを例えば第1実施例の図2に示すように、ある程度の傾きを付与して変化させることができる。尚、この場合、バックゲートにおける抵抗素子24を削除して、閾値電圧の調整は、抵抗素子29及び30のみで行っても良い。   According to the fifth embodiment configured as described above, the conduction threshold voltage of the FET 22 can be adjusted by the voltage dividing ratio of the resistance elements 29 and 30 that determine the gate potential. It is also possible to conduct the FET 22 in a linear region by appropriately setting the voltage dividing ratio. For example, as shown in FIG. 2 of the first embodiment, the input impedance is changed with a certain degree of inclination. Can do. In this case, the resistance element 24 in the back gate may be deleted, and the threshold voltage may be adjusted only by the resistance elements 29 and 30.
(第6実施例)
以降の第6〜第8実施例は、何れもインピーダンス制御回路のその他の構成例を示す。図8に示す第6実施例では、インピーダンス制御回路31(インピーダンス制御手段)を、FET22に替えてNPNトランジスタ32(半導体スイッチング素子)を使用して構成している。インピーダンス制御回路31Uを構成するトランジスタ32Uのエミッタは伝送線路12Mに接続され、コレクタは抵抗素子33U(インピーダンス素子)を介して、ベースは抵抗素子34U(ベースバイアス回路)を介して伝送線路12Pに接続されている。一方、インピーダンス制御回路31Dを構成するトランジスタ32Dのエミッタは伝送線路12Pに接続され、コレクタは抵抗素子33Dを介して、ベースは抵抗素子34D(ベースバイアス回路)を介して伝送線路12Mに接続されている。
(Sixth embodiment)
The following sixth to eighth embodiments all show other configuration examples of the impedance control circuit. In the sixth embodiment shown in FIG. 8, the impedance control circuit 31 (impedance control means) is configured using an NPN transistor 32 (semiconductor switching element) instead of the FET 22. The emitter of the transistor 32U constituting the impedance control circuit 31U is connected to the transmission line 12M, the collector is connected to the transmission line 12P via the resistance element 33U (impedance element), and the base is connected to the transmission line 12P via the resistance element 34U (base bias circuit). Has been. On the other hand, the emitter of the transistor 32D constituting the impedance control circuit 31D is connected to the transmission line 12P, the collector is connected to the transmission line 12M via the resistance element 33D, and the base is connected to the transmission line 12M via the resistance element 34D (base bias circuit). Yes.
次に、第6実施例の作用について説明する。第6実施例の場合も、例えば第3実施例と同様に、インピーダンス制御回路31Uは、伝送線路12Mを基準とする伝送線路12P側の電位が0.7Vを超えると、ベース電流が流れてトランジスタ32UがONし、抵抗素子33Uを伝送線路12P,12M間に接続することで、受信回路16の入力インピーダンスを低下させる。また、インピーダンス制御回路31Dは、伝送線路12Pを基準とする伝送線路12M側の電位が0.7Vを超えるとトランジスタ32DがONして、抵抗素子33Dを伝送線路12P,12M間に接続することで、受信回路16の入力インピーダンスを低下させる。
以上のように構成される第6実施例による場合も、第3実施例等と同様の効果が得られる。
Next, the operation of the sixth embodiment will be described. Also in the case of the sixth embodiment, as in the third embodiment, for example, the impedance control circuit 31U causes the base current to flow when the potential on the transmission line 12P side with respect to the transmission line 12M exceeds 0.7 V, causing the base current to flow. The input impedance of the receiving circuit 16 is lowered by turning ON the 32U and connecting the resistance element 33U between the transmission lines 12P and 12M. Further, the impedance control circuit 31D turns on the transistor 32D when the potential on the transmission line 12M side with respect to the transmission line 12P exceeds 0.7 V, and connects the resistance element 33D between the transmission lines 12P and 12M. The input impedance of the receiving circuit 16 is reduced.
In the case of the sixth embodiment configured as described above, the same effects as those of the third embodiment can be obtained.
(第7実施例)
図9は本発明の第7実施例である。第7実施例では、インピーダンス制御回路35(インピーダンス制御手段)を、ダイオード36(半導体スイッチング素子)及び抵抗素子37(インピーダンス素子)の直列回路で構成している。インピーダンス制御回路35Uを構成するダイオード36Uのアノードは伝送線路12Pに接続され、カソードは抵抗素子37Uを介して伝送線路12Mに接続されている。一方、インピーダンス制御回路35Dを構成するダイオード36Dのアノードは伝送線路12Mに接続され、カソードは抵抗素子37Dを介して伝送線路12Pに接続されている。
(Seventh embodiment)
FIG. 9 shows a seventh embodiment of the present invention. In the seventh embodiment, the impedance control circuit 35 (impedance control means) is constituted by a series circuit of a diode 36 (semiconductor switching element) and a resistance element 37 (impedance element). The anode of the diode 36U constituting the impedance control circuit 35U is connected to the transmission line 12P, and the cathode is connected to the transmission line 12M via the resistance element 37U. On the other hand, the anode of the diode 36D constituting the impedance control circuit 35D is connected to the transmission line 12M, and the cathode is connected to the transmission line 12P via the resistance element 37D.
次に、第7実施例の作用について説明する。インピーダンス制御回路35Uは、伝送線路12Mを基準とする伝送線路12P側の電位が順方向閾値電圧:例えば0.7Vを超えると、ダイオード36UがONして、抵抗素子37Uを伝送線路12P,12M間に接続することで、ダイオード36UのON抵抗と抵抗素子37Uの抵抗により受信回路16の入力インピーダンスを低下させる。また、インピーダンス制御回路35Dは、伝送線路12Pを基準とする伝送線路12M側の電位が0.7Vを超えると、ダイオード36DがONして、抵抗素子36Dを伝送線路12P,12M間に接続することで、ダイオード36DのON抵抗と抵抗素子37Dの抵抗により受信回路16の入力インピーダンスを低下させる。
以上のように構成される第7実施例によれば、第3実施例等と同様の効果が得られると共に、回路構成をより簡単にすることができる。
Next, the operation of the seventh embodiment will be described. The impedance control circuit 35U is configured such that when the potential on the transmission line 12P side with respect to the transmission line 12M exceeds a forward threshold voltage, for example, 0.7V, the diode 36U is turned on and the resistance element 37U is connected between the transmission lines 12P and 12M. , The input impedance of the receiving circuit 16 is lowered by the ON resistance of the diode 36U and the resistance of the resistance element 37U. Further, the impedance control circuit 35D causes the diode 36D to turn on and connect the resistance element 36D between the transmission lines 12P and 12M when the potential on the transmission line 12M side with respect to the transmission line 12P exceeds 0.7V. Thus, the input impedance of the receiving circuit 16 is lowered by the ON resistance of the diode 36D and the resistance of the resistance element 37D.
According to the seventh embodiment configured as described above, the same effects as those of the third embodiment can be obtained, and the circuit configuration can be further simplified.
(第8実施例)
図10は本発明の第8実施例である。第8実施例では、インピーダンス制御回路38(インピーダンス制御手段)を、ツェナーダイオード39U及び39D(半導体スイッチング素子)並びに抵抗素子40(インピーダンス素子)の直列回路で構成している。この場合、伝送信号の立上がり,立下りに対応する構成は、共通化されている。
(Eighth embodiment)
FIG. 10 shows an eighth embodiment of the present invention. In the eighth embodiment, the impedance control circuit 38 (impedance control means) is constituted by a series circuit of Zener diodes 39U and 39D (semiconductor switching elements) and a resistance element 40 (impedance element). In this case, the configuration corresponding to the rising and falling of the transmission signal is shared.
次に、第8実施例の作用について説明する。インピーダンス制御回路38Uは、伝送線路12Mを基準とする伝送線路12P側の電位が、ツェナーダイオード39Dの順方向閾値電圧Vfとツェナーダイオード39Uのツェナー電圧Vzの和を超えると、ツェナーダイオード39U及び39Dが何れもONして、抵抗素子40を伝送線路12P,12M間に接続することで、ツェナーダイオード39のON抵抗と抵抗素子40の抵抗により受信回路16の入力インピーダンスを低下させる。また、伝送線路12Pを基準とする伝送線路12M側の電位が(Vf+Vz)を超えると、同様にツェナーダイオード39U及び39Dが何れもONして、抵抗素子40を伝送線路12P,12M間に接続する。
以上のように構成される第8実施例によれば、第3実施例等と同様の効果が得られると共に、回路構成を一層簡単にすることができる。
Next, the operation of the eighth embodiment will be described. When the potential on the transmission line 12P side with respect to the transmission line 12M exceeds the sum of the forward threshold voltage Vf of the Zener diode 39D and the Zener voltage Vz of the Zener diode 39U, the impedance control circuit 38U causes the Zener diodes 39U and 39D to Both are turned ON and the resistance element 40 is connected between the transmission lines 12P and 12M, whereby the input impedance of the receiving circuit 16 is lowered by the ON resistance of the Zener diode 39 and the resistance of the resistance element 40. When the potential on the transmission line 12M side with respect to the transmission line 12P exceeds (Vf + Vz), the zener diodes 39U and 39D are similarly turned on to connect the resistance element 40 between the transmission lines 12P and 12M. .
According to the eighth embodiment configured as described above, the same effects as those of the third embodiment can be obtained, and the circuit configuration can be further simplified.
(第9実施例)
図11は本発明の第9実施例を示すものである。第9実施例は、第1実施例に示す構成の一具体例である。受信回路2に対して並列に、抵抗素子41(インピーダンス素子)とNチャネルMOSFET42(半導体スイッチング素子)との直列回路が接続されており、FET42のバックゲートは、抵抗素子43を介してグランドに接続され、ゲートは、伝送線路3に配置される電流センサ44(検知部)に接続されている。以上が、インピーダンス制御回路45(インピーダンス制御手段)を構成している。
(Ninth embodiment)
FIG. 11 shows a ninth embodiment of the present invention. The ninth embodiment is a specific example of the configuration shown in the first embodiment. A series circuit of a resistance element 41 (impedance element) and an N-channel MOSFET 42 (semiconductor switching element) is connected in parallel to the receiving circuit 2, and the back gate of the FET 42 is connected to the ground via the resistance element 43. The gate is connected to a current sensor 44 (detection unit) disposed on the transmission line 3. The above constitutes the impedance control circuit 45 (impedance control means).
次に、第9実施例の作用について説明する。伝送線路3を介して信号が伝送されることで、電流センサ44が検知する電流値が閾値を超えると、FET42がONして抵抗素子41に通電を行うことで、受信回路2の入力インピーダンスを、特性インピーダンスZ0に整合させるように変化させる。
以上のように構成される第9実施例によれば、伝送線路3に流れる電流を電流センサ44により検知し、その電流値が閾値を超えると、受信回路2の入力インピーダンスを特性インピーダンスZ0に整合させるように変化させて、信号の反射を抑制することができる。
Next, the operation of the ninth embodiment will be described. When the signal value is transmitted through the transmission line 3 and the current value detected by the current sensor 44 exceeds the threshold value, the FET 42 is turned on and the resistor element 41 is energized, so that the input impedance of the receiving circuit 2 is increased. Then, it is changed so as to match the characteristic impedance Z0.
According to the ninth embodiment configured as described above, the current flowing through the transmission line 3 is detected by the current sensor 44, and when the current value exceeds the threshold value, the input impedance of the receiving circuit 2 is matched with the characteristic impedance Z0. Thus, the signal reflection can be suppressed.
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
信号の反射を抑制できれば、必ずしも入力インピーダンスを、伝送線路の特性インピーダンスに整合させる必要はない。また、入力インピーダンスを上昇させるように変化させても良い。
ETのON抵抗を、インピーダンス素子として利用しても良い。
チャネルMOSFETに替えて、PチャネルMOSFETを用いても良い。また、NPNトランジスタに替えてPNPトランジスタを用いても良い。
The present invention is not limited to the embodiments described above and shown in the drawings, and the following modifications or expansions are possible.
If the reflection of the signal can be suppressed, it is not always necessary to match the input impedance to the characteristic impedance of the transmission line. Further, the input impedance may be changed to increase.
The ON resistance of F ET, may be used as an impedance element.
A P-channel MOSFET may be used instead of the N- channel MOSFET. Further, a PNP transistor may be used instead of the NPN transistor.
載LANに限ることなく、有線伝送路を用いて通信を行うものであれば適用することができる。
Not limited to the car mounting LAN, it can be applied as long as it performs communication using a wired transmission path.
本発明の第1実施例であり、受信装置の構成を概略的に示す機能ブロック図1 is a functional block diagram schematically illustrating a configuration of a receiving apparatus according to a first embodiment of the present invention. 検知部が検知する電圧,電流又は電力の変化と、インピーダンス制御回路によるインピーダンスの変化とを示す図The figure which shows the change of the voltage, electric current, or electric power which a detection part detects, and the change of the impedance by an impedance control circuit 本発明の第2実施例であり、(a)は差動通信ネットワークの構成を示す図、(b)は受信ノードの構成を示す図FIG. 5A is a diagram illustrating a configuration of a differential communication network according to a second embodiment of the present invention, and FIG. 本発明の第3実施例を示す図3相当図FIG. 3 equivalent view showing a third embodiment of the present invention. シミュレーションの結果であり、インピーダンス制御回路を配置しない場合と、配置した場合との受信信号波形を示す図This is a simulation result, and shows the received signal waveform when the impedance control circuit is not placed and when it is placed 本発明の第4実施例を示す図1相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 本発明の第5実施例を示す図1相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 本発明の第6実施例を示す図1相当図FIG. 1 equivalent view showing a sixth embodiment of the present invention. 本発明の第7実施例を示す図1相当図FIG. 1 equivalent view showing a seventh embodiment of the present invention 本発明の第8実施例を示す図1相当図FIG. 1 equivalent view showing an eighth embodiment of the present invention. 本発明の第9実施例を示す図1相当図FIG. 1 equivalent diagram showing a ninth embodiment of the present invention.
符号の説明Explanation of symbols
図面中、1は受信装置、2は受信回路、3は伝送線路、4インピーダンス制御回路(インピーダンス制御手段)、5は検知部、11は通信ネットワーク、12P,12Mは伝送線路、15は受信ノード(受信装置)、16は受信回路、17はインピーダンス制御回路(インピーダンス制御手段)、21はインピーダンス制御回路(インピーダンス制御手段)、22はNチャネルMOSFET(半導体スイッチング素子,検知部)、23は抵抗素子(インピーダンス素子)、25はインピーダンス制御回路(インピーダンス制御手段)、28はインピーダンス制御回路(インピーダンス制御手段)、29及び30は抵抗素子(ゲートバイアス回路)、31はインピーダンス制御回路31(インピーダンス制御手段)、32はNPNトランジスタ(半導体スイッチング素子,検知部)、33は抵抗素子(インピーダンス素子)、34は抵抗素子(ベースバイアス回路)、35はインピーダンス制御回路(インピーダンス制御手段)、36はダイオード(半導体スイッチング素子,検知部)、37は抵抗素子(インピーダンス素子)、38はインピーダンス制御回路(インピーダンス制御手段)を、39はツェナーダイオード(半導体スイッチング素子,検知部)、40は抵抗素子(インピーダンス素子)、41は抵抗素子(インピーダンス素子)、42はNチャネルMOSFET(半導体スイッチング素子)、44は電流センサ(検知部)、45はインピーダンス制御回路(インピーダンス制御手段)を示す。   In the drawings, 1 is a receiving device, 2 is a receiving circuit, 3 is a transmission line, 4 impedance control circuit (impedance control means), 5 is a detector, 11 is a communication network, 12P and 12M are transmission lines, and 15 is a receiving node ( Receiving device), 16 is a receiving circuit, 17 is an impedance control circuit (impedance control means), 21 is an impedance control circuit (impedance control means), 22 is an N-channel MOSFET (semiconductor switching element, detection unit), and 23 is a resistance element ( Impedance element), 25 is an impedance control circuit (impedance control means), 28 is an impedance control circuit (impedance control means), 29 and 30 are resistance elements (gate bias circuit), 31 is an impedance control circuit 31 (impedance control means), 32 is an NPN transistor Semiconductor switching element, detection unit) 33 is a resistance element (impedance element), 34 is a resistance element (base bias circuit), 35 is an impedance control circuit (impedance control means), 36 is a diode (semiconductor switching element, detection unit), 37 is a resistance element (impedance element), 38 is an impedance control circuit (impedance control means), 39 is a Zener diode (semiconductor switching element, detector), 40 is a resistance element (impedance element), and 41 is a resistance element (impedance element). ) And 42 are N-channel MOSFETs (semiconductor switching elements), 44 is a current sensor (detection unit), and 45 is an impedance control circuit (impedance control means).

Claims (3)

  1. 伝送線路を介して送信された信号を受信する受信回路と、
    受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号の反射を抑制するように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
    前記伝送線路は、一対の信号線により差動信号を伝送し、
    前記インピーダンス制御手段の少なくとも検知部は、各信号線に対応してそれぞれ配置され、
    前記インピーダンス制御手段は、MOSFETを備えて構成され、
    前記MOSFETは、前記受信回路に対して並列となる経路内に配置され、
    前記MOSFETのソース側に、前記MOSFETのバックゲートが閾値調整用のインピーダンス素子を介して接続され、
    前記MOSFETのドレイン側に、前記MOSFETのゲートが接続され、
    前記MOSFETのソース側,ドレイン側の何れかに、インピーダンス調整用のインピーダンス素子が接続されることを特徴とする受信装置。
    A receiving circuit for receiving a signal transmitted via a transmission line;
    By detected by the detecting unit the voltage of the received signal, in response to changes in the detection target is constituted by an impedance control means for varying the input impedance to suppress the reflection of the received signal,
    The transmission line transmits a differential signal through a pair of signal lines,
    At least the detection unit of the impedance control means is arranged corresponding to each signal line,
    The impedance control means includes a MOSFET,
    The MOSFET is arranged in a path parallel to the receiving circuit,
    The back gate of the MOSFET is connected to the source side of the MOSFET via an impedance element for threshold adjustment,
    The gate of the MOSFET is connected to the drain side of the MOSFET,
    An impedance device for impedance adjustment is connected to either the source side or the drain side of the MOSFET .
  2. 伝送線路を介して送信された信号を受信する受信回路と、
    受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号の反射を抑制するように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
    前記伝送線路は、一対の信号線により差動信号を伝送し、
    前記インピーダンス制御手段の少なくとも検知部は、各信号線に対応してそれぞれ配置され、
    前記インピーダンス制御手段は、MOSFETを備えて構成され、
    前記MOSFETは、前記受信回路に対して並列となる経路内に配置され、
    前記MOSFETのソース側に、前記MOSFETのバックゲートが閾値調整用のインピーダンス素子を介して接続され、
    前記MOSFETのゲートが、前記一対の信号線間に直列接続される抵抗素子からなるゲートバイアス回路に接続され、
    前記MOSFETのソース側,ドレイン側の何れかに、インピーダンス調整用のインピーダンス素子が接続されることを特徴とする受信装置。
    A receiving circuit for receiving a signal transmitted via a transmission line;
    By detecting the voltage of the received signal by the detection unit, it is configured with impedance control means for changing the input impedance so as to suppress reflection of the received signal according to the change of the detection target,
    The transmission line transmits a differential signal through a pair of signal lines,
    At least the detection unit of the impedance control means is arranged corresponding to each signal line,
    The impedance control means includes a MOSFET,
    The MOSFET is arranged in a path parallel to the receiving circuit,
    The back gate of the MOSFET is connected to the source side of the MOSFET via an impedance element for threshold adjustment,
    The gate of the MOSFET is connected to a gate bias circuit composed of a resistance element connected in series between the pair of signal lines,
    An impedance device for impedance adjustment is connected to either the source side or the drain side of the MOSFET .
  3. 伝送線路を介して送信された信号を受信する受信回路と、
    受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号の反射を抑制するように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
    前記伝送線路は、一対の信号線により差動信号を伝送し、
    前記インピーダンス制御手段の少なくとも検知部は、各信号線に対応してそれぞれ配置され、
    前記インピーダンス制御手段は、バイポーラトランジスタを備えて構成され、
    前記バイポーラトランジスタは、前記受信回路に対して並列となる経路内に配置され
    前記バイポーラトランジスタのコレクタ側に、前記バイポーラトランジスタのベースがベースバイアス回路を介して接続され、
    前記バイポーラトランジスタのコレクタ側,エミッタ側の何れかに、インピーダンス調整用のインピーダンス素子が接続されることを特徴とする受信装置。
    A receiving circuit for receiving a signal transmitted via a transmission line;
    By detecting the voltage of the received signal by the detection unit, it is configured with impedance control means for changing the input impedance so as to suppress reflection of the received signal according to the change of the detection target,
    The transmission line transmits a differential signal through a pair of signal lines,
    At least the detection unit of the impedance control means is arranged corresponding to each signal line,
    The impedance control means comprises a bipolar transistor,
    The bipolar transistor is disposed in a path parallel to the receiving circuit ,
    The base of the bipolar transistor is connected to the collector side of the bipolar transistor via a base bias circuit,
    An impedance device for impedance adjustment is connected to either the collector side or the emitter side of the bipolar transistor .
JP2008067710A 2008-03-17 2008-03-17 Receiver Expired - Fee Related JP4567762B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008067710A JP4567762B2 (en) 2008-03-17 2008-03-17 Receiver

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008067710A JP4567762B2 (en) 2008-03-17 2008-03-17 Receiver
US12/320,802 US8396164B2 (en) 2008-03-17 2009-02-05 Receiving device including impedance control circuit and semiconductor device including impedance control circuit
DE200910008182 DE102009008182B4 (en) 2008-03-17 2009-02-10 Receiving device with impedance control circuit
DE102009061073.1A DE102009061073B4 (en) 2008-03-17 2009-02-10 Semiconductor device with impedance control circuit
CN 200910128016 CN101540627B (en) 2008-03-17 2009-03-17 Receiving device comprising impedance control circuit and semiconductor device

Publications (2)

Publication Number Publication Date
JP2009225138A JP2009225138A (en) 2009-10-01
JP4567762B2 true JP4567762B2 (en) 2010-10-20

Family

ID=41123637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008067710A Expired - Fee Related JP4567762B2 (en) 2008-03-17 2008-03-17 Receiver

Country Status (2)

Country Link
JP (1) JP4567762B2 (en)
CN (1) CN101540627B (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5065424B2 (en) * 2010-01-14 2012-10-31 株式会社デンソー Ringing suppression circuit
JP5833481B2 (en) * 2012-03-21 2015-12-16 株式会社日本自動車部品総合研究所 Receiver
JP5932526B2 (en) * 2012-07-03 2016-06-08 株式会社日本自動車部品総合研究所 Receiver
DE102015222334A1 (en) 2015-11-12 2017-05-18 Robert Bosch Gmbh Device and method for selective hiding of bus vibrations during data reception via a bus system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02122730A (en) * 1988-10-31 1990-05-10 Nec Corp Signal line terminating system
JPH0522352A (en) * 1991-07-11 1993-01-29 Fujitsu Ltd Undershoot elimination circuit for pulse waveform
JPH07135513A (en) * 1993-09-17 1995-05-23 Fujitsu Ltd Method and device for termination control for current drive circuit
JPH08162930A (en) * 1994-12-02 1996-06-21 Matsushita Electric Ind Co Ltd Input circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3515025B2 (en) * 1999-09-22 2004-04-05 株式会社東芝 Semiconductor device
JP4206770B2 (en) * 2003-02-12 2009-01-14 日産自動車株式会社 Multiplex communication equipment
JP4428504B2 (en) * 2003-04-23 2010-03-10 株式会社ルネサステクノロジ Semiconductor integrated circuit device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02122730A (en) * 1988-10-31 1990-05-10 Nec Corp Signal line terminating system
JPH0522352A (en) * 1991-07-11 1993-01-29 Fujitsu Ltd Undershoot elimination circuit for pulse waveform
JPH07135513A (en) * 1993-09-17 1995-05-23 Fujitsu Ltd Method and device for termination control for current drive circuit
JPH08162930A (en) * 1994-12-02 1996-06-21 Matsushita Electric Ind Co Ltd Input circuit

Also Published As

Publication number Publication date
CN101540627A (en) 2009-09-23
JP2009225138A (en) 2009-10-01
CN101540627B (en) 2012-08-22

Similar Documents

Publication Publication Date Title
KR20200033341A (en) Transceiver for bus system, and method for reducing vibration tendency when switching between different bit states
US7768312B2 (en) Semiconductor device and driver control method
US8860473B2 (en) Ringing suppression circuit
US6664821B2 (en) Line driver with current source output and low sensitivity to load variations
JP4567762B2 (en) Receiver
JP2005217999A (en) Digital data transmission circuit
US10666320B2 (en) Ringing suppression circuit
JP4476791B2 (en) Electronic volume
US10396836B2 (en) Electronic circuit with a ringing suppression circuit, network, and method for operating the electronic circuit
KR20200035128A (en) Transceiver for bus system, and method for reducing vibration tendency when switching between different bit states
JP6555208B2 (en) Ringing suppression circuit
JP2018023067A (en) Transmission circuit
JP6415785B2 (en) Burst optical receiver
JP2004080087A (en) Overcurrent detecting circuit
US9483435B2 (en) USB transceiver
JP2020530236A (en) Vibration reduction units for bus systems and methods to reduce vibration tendencies during transitions between different bit states
JP4603069B2 (en) Receiver
US7482839B2 (en) Method and/or system for communication
KR20200033342A (en) Transceiver for bus system, and method for reducing vibration tendency when switching between different bit states
KR20200033340A (en) Transceiver for bus system, and method for reducing vibration tendency when switching between different bit states
US6590435B1 (en) Output differential voltage (VOD) restriction circuit for use with LVDS input buffers
US8195107B2 (en) Signal transmission system and signal transmission method thereof
JP2004247821A (en) Multiplex communication equipment
US10425072B2 (en) Output circuit and output method
JP2009055288A (en) Signal transmission circuit and signal transmission method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100805

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4567762

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees