JP4521903B2

JP4521903B2 - Liquid crystal display

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Publication number: JP4521903B2
Application number: JP27928199A
Authority: JP
Inventors: 修司萩野; 祐子古井
Original assignee: ティーピーオーホンコンホールディングリミテッド
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2010-08-11
Anticipated expiration: 2019-09-30
Also published as: JP2001108964A; WO2001024154A1

Description

【０００１】
【発明の属する技術分野】
本発明は、画素電極が形成された第１の基板と、共通電極が形成された第２の基板とを備えた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置では、液晶に電圧を印加して液晶を駆動している。液晶の駆動にあたっては、液晶の劣化を抑制するために、液晶には交番電圧が印加される。液晶を駆動する方法としてフレーム反転駆動が知られているが、フレーム反転駆動はフリッカが発生しやすいという問題がある。そこで、フリッカ対策として、電圧印加時に、空間的に隣り合う画素の極性が互いに反対になるように液晶に電圧を印加して液晶を駆動する方法（例えば、行反転駆動、列反転駆動、画素反転駆動）が用いられている。
【０００３】
ところが、行反転駆動、列反転駆動、画素反転駆動等の、空間的に隣り合う画素の極性を互いに反対にする駆動方法を用いても、表示する画像の模様や画像の色合いによっては、クロストークやフリッカが生じるという問題がある。この問題を解決するために、例えば２行１列間交流化駆動方法を用いて、液晶を駆動することが考えられる。
【０００４】
図８は、２行１列間交流化駆動方法の概念図である。
【０００５】
２行１列間交流化駆動方法は、各フレームにおいて、列方向に並ぶ画素の極性を、隣り合う２つの画素を同一極性にして、正極、負極が交互に現れるように駆動する方法であり、奇数フレーム、偶数フレームそれぞれで、各画素は、反対の極性となる。
【０００６】
【発明が解決しようとする課題】
２行１列間交流化駆動方法を用いると、行反転駆動、列反転駆動、画素反転駆動と比較して、クロストークやフリッカが生じにくくなるが、画面に、青空等のほぼ同一の明るさで表される画像を表示すると、本来画面全体でほぼ同じ明るさの画像が表示されるはずにもかかわらず、場合によっては、画面に、明るい行と暗い行とが交互に繰り返される現象（以下、横すじと呼ぶ）が眼で認識されてしまうという問題がある。
【０００７】
本発明は、上記の事情に鑑み、ほぼ同一の明るさで表される画像を表示する場合であっても、横すじが現れにくい液晶表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する本発明の液晶表示装置は、同一のデータ線を経由させて、電位が付与される複数の画素電極が形成された第１の基板と、共通電極が形成され、この第１の基板との間に液晶を挟む第２の基板と、複数の画素データに基づいて、上記複数の画素電極に電位を付与する電位付与手段とを備えた液晶表示装置であって、
【０００９】
上記電位付与手段が、互いに隣り合う画素電極間に形成されるカップリング容量に基づいて、上記複数の画素電極に付与する電位を補正するものであることを特徴とする。
【００１０】
尚、本発明において、画素電極とは、１ドットで１つの画素が構成される白黒画像の場合の、各ドットに対応して形成された画素電極だけでなく、３ドットで１つの画素が構成されるとき等、複数のドットで１つの画素が構成されるカラー画像の場合の、各ドットに対応して形成されたサブ画素電極も含む概念である。また、本発明において、画素データとは、１ドットで１つの画素が構成されるときの、各ドットに対応する画素データだけでなく、複数のドットで１つの画素が構成されるときの、各ドットに対応するサブ画素データも含む概念である。
【００１１】
後述するように、横すじは、互いに隣り合う画素電極間に形成されるカップリング容量が原因で現れる。従って、上記のように、カップリング容量を考慮して各画素電極に電位を付与することにより、横すじを抑制することができる。
【００１２】
ここで、本発明の液晶表示装置は、上記電位付与手段が、基準電位を発生する基準電位発生手段と、上記カップリング容量に基づいて、上記基準電位発生手段が発生する基準電位を補正する基準電位補正手段とを有し、上記基準電位補正手段により補正された基準電位から、上記複数の画素データに対応する各電位を選択し、この選択したこれら電位を、上記複数の画素電極に付与するものであることが好ましい。
【００１３】
基準電位発生手段が発生する電位を、カップリング容量に基づいて補正することにより、横すじを防止することができる。
【００１４】
ここで、本発明の液晶表示装置は、上記基準電位発生手段が、ラダー抵抗により、複数の基準電位を発生するものであることが好ましい。
【００１５】
ラダー抵抗を用いることにより、容易に複数の基準電位を得ることができる。
【００１６】
ここで、本発明の液晶表示装置は、上記基準電位補正手段が、上記基準電位発生手段が発生する電位を、上記ラダー抵抗の途中位置で補正するものであることが好ましい。
【００１７】
液晶の電圧−光透過特性について考えると、電圧の変化量に対して光の透過量が変化する度合いは、中間調に対応する領域では大きいが、白色側もしくは黒色側に近づくに伴い小さくなる。従って、基準電位発生手段が発生する信号を補正する場合、ラダー抵抗の両端に近い位置であれば、ラダー抵抗の途中位置で補正しても、十分な精度で画素電極の電位を補正することができる。
【００１８】
また、本発明の液晶表示装置は、上記電位付与手段が、基準電位を発生する基準電位発生手段と、上記カップリング容量に基づいて、上記複数の画素データを補正するデータ補正手段とを有し、上記基準電位発生手段が発生する基準電位から、上記データ補正手段により補正された複数の画素データに対応する各電位を選択し、この選択したこれら電位を、上記複数の画素電極に付与するものであってもよい。
【００１９】
このように、基準電位発生手段が発生する電位を補正するのではなく、画素データ自体を補正しても、画素電極に付与される電位を補正することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２１】
図１は、本発明の一実施形態の液晶表示装置の構成を示すブロック図である。
【００２２】
この液晶表示装置は液晶パネル１を備えている。この液晶パネル１は、サブ画素電極（図２参照）が形成されたＴＦＴ基板（図示せず）と、共通電極（図示せず）が形成されたカラーフィルタ基板（図示せず）とを備えており、これら基板の間には液晶が挟まれている。この液晶パネル１は、３つのサブ画素Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）で１つの画素（ｐｉｘｅｌ）を構成する（３０７２×７６８）個のサブ画素、つまり、１０２４×７６８＝７８６４３２個の画素がマトリックス状に並ぶパネルである。
【００２３】
図２は、図１に示す液晶パネル１の、ＴＦＴ基板の一部分を表す拡大図である。
【００２４】
この図には、ＴＦＴ基板の、画素ｎ、ｎ＋１、及びｎ＋２それぞれのサブ画素Ｒ（レッド）に対応する部分が示されている。隣り合うサブ画素の間には、ゲートバスが延在しており、ここには、４つのゲートバスＧｎ−１、Ｇｎ、Ｇｎ＋１、及びＧｎ＋２が示されている。これらゲートバスＧｎ−１、Ｇｎ、Ｇｎ＋１、及びＧｎ＋２に対し垂直方向には、ソースバス（本発明にいうデータ線に相当する）Ｓが延在している。画素ｎ、ｎ＋１、及びｎ＋２それぞれのサブ画素Ｒに対応する部分には、サブ画素電極（本発明にいう画素電極に相当する）Ｅｎ、Ｅｎ＋１、及びＥｎ＋２が形成されている。また、画素ｎ、ｎ＋１、及びｎ＋２それぞれのサブ画素Ｒに対応する部分には、ソースバスＳを伝送してきた信号を、サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに伝送するか否かを制御するＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）（ｎ）、ＴＦＴ（ｎ＋１）、及びＴＦＴ（ｎ＋２）が形成されている。これらＴＦＴ（ｎ）、ＴＦＴ（ｎ＋１）、及びＴＦＴ（ｎ＋２）それぞれがｏｎ状態になると、ソースバスＳに伝送された信号は、サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに伝送され、一方、ＴＦＴ（ｎ）、ＴＦＴ（ｎ＋１）、及びＴＦＴ（ｎ＋２）がｏｆｆ状態になると、ソースバスＳに伝送された信号は、サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれには伝送されない。
【００２５】
図２には、サブ画素Ｒに対応する部分の構造が示されているが、サブ画素Ｇ、サブ画素Ｂに対応する部分についても、サブ画素Ｒに対応する部分と同一構造を有する。
【００２６】
図１に戻って説明を続ける。
【００２７】
この液晶パネル１の周囲には、ゲートドライバ２と、８個のソースドライバ３が配置されている。各ソースドライバ３は、アンプ３ａ、ＤＡＣ（ＤＡコンバータ）３ｂ、及びラッチ３ｃを備えている。また、この液晶表示装置は、信号制御部及び電源（以下、制御電源と呼ぶ）４を備えている。この制御電源４は、ゲートドライバ２及びソースドライバ３に電源電圧を供給するとともに、ゲートドライバ２及びソースドライバ３に制御信号を供給する。８個のソースドライバ３それぞれには、６ビットのサブ画像データが入力される。
【００２８】
また、液晶表示装置は、各ソースドライバ３それぞれに基準電位を供給するガンマ補正用基準電位発生回路（以下、単に電位発生回路と呼ぶ）５を備えている。この電位発生回路５は、正極側電源５１及び負極側電源５３を備えている。これら電源５１、５３には、アンプ５５、５６を介して、互いに直列に接続されたラダー抵抗Ｒ１〜Ｒ１０が接続されている。また、この電位発生回路５は、正極側補正用信号発生部（以下、単に正極補正部と呼ぶ）５２及び負極側補正用信号発生部（以下、単に、負極補正部と呼ぶ）５４を備えている。これら正極補正部５２及び負極補正部５４は、本発明にいう基準電位補正手段に相当する。正極補正部５２は、正極側電源５１が供給する電位を、隣接するサブ画素間に形成されるカップリング容量（後述する）に基づいて補正する矩形信号を発生するものであり、負極補正部５４は、負極側電源５３が供給する電位を、やはり後述するカップリング容量に基づいて補正する矩形信号を発生するものである。
【００２９】
正極側電源５１から供給される電位は、正極補正部５２が発生する矩形信号が加算されて補正され、この補正された電位がアンプ５５を経由して、基準電位Ｖ１となる。一方、負極側電源５３から供給される電位は、負極補正部５４が発生する矩形信号が加算されて補正され、この補正された電位がアンプ５６を経由して、基準電位Ｖ１０となる。また、各アンプ５５、５６を経由した電位は、ラダー抵抗Ｒ１〜Ｒ１０により抵抗分割され、各基準電位Ｖ２〜Ｖ９が発生する。このようにして、１０種類の基準電位Ｖ１〜Ｖ１０が発生する。これら基準電位Ｖ１〜Ｖ１０のうち、基準電位Ｖ１〜Ｖ５は、交流化中心電圧よりも大きい電位であり、一方、基準電位Ｖ６〜Ｖ１０は、交流化中心電圧よりも小さい電位である。以下、基準電位Ｖ１〜Ｖ５を正極用基準電位と呼び、一方、基準電位Ｖ６〜Ｖ１０を負極用基準電位と呼ぶ場合がある。これら発生した各基準電位Ｖ１〜Ｖ１０は、各ソースバス３のＤＡＣ３ｂに入力される。このＤＡＣ３ｂは、電位発生回路５が発生する電位から、各サブ画素電極に付与するための電位を選択するものである。
【００３０】
以下、図１に示す液晶表示装置の動作について説明する。
【００３１】
制御電源４から、ゲートドライバ２、各ソースドライバ８それぞれに、制御信号が供給される。ゲートドライバ２は、その制御信号に基づいて、各ゲートバス（図２参照）それぞれに、ＴＦＴをｏｎ状態とするための信号を伝送する。また、各ソースドライバ３に制御信号が供給されると、その制御信号に基づいて、各ソースドライバ３のラッチ３ｃに、６ビットのサブ画素データがラッチされる。ラッチ３ｃにラッチされたサブ画素データは、順次出力され、ＤＡＣ３ｂに入力される。また、制御電源４は、ＤＡＣ３ｂが、正極用基準電位Ｖ１〜Ｖ５から電位を選択するのか、それとも、負極用基準電位Ｖ６〜Ｖ１０から電位を選択するのかを制御するための極性制御信号を出力し、この極性制御信号はＤＡＣ３ｂに入力される。ＤＡＣ３ｂは、入力された極性制御信号とサブ画素データとに基づいて、電位発生回路５が発生する電位から、このサブ画素データに対応した電位を選択する。ＤＡＣ３ｂにより電位が選択されると、アンプ３ａで電流増幅されて、対応するソースバスＳ（図２参照）に伝送される。このソースバスＳに伝送された電位を表す信号は、ゲートバスに伝送された信号によりＴＦＴがｏｎ状態になると、このＴＦＴを経由して各サブ画素電極に伝送される。これにより、各サブ画素電極に、サブ画素データに応じた電位が付与される。従って、共通電極と、各サブ画素電極とに挟まれる液晶層に電圧が印加され、液晶層は、各サブ画素電極に付与された電位に応じて駆動し、液晶パネル１に画像が表示される。
【００３２】
ここで、従来の液晶表示装置として、図１に示す液晶表示装置との相違点が、正極補正部５２と負極補正部５４とを備えていない点のみである液晶表示装置を考える。この従来の液晶表示装置を用いて、画面に、青空等のほぼ同一の明るさで表される画像を表示すると、画面全体にわたって、ソースバスの延在方向に明暗が交互に現れる。以下に、この従来の液晶表示装置において、明暗が交互に現れる原因について、図２〜図６を参照しながら説明する。
【００３３】
青空などの明るさが一様な画像を表示する場合、互いに同じ色を表示するサブ画素は、明るさが等しくなければならない。以下に、Ｒ（レッド）を表示する各サブ画素の明るさを互いに等しくする場合に、各サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２（図２参照）それぞれに電位が付与される様子について、図２とともに、図３を参照しながら説明する。
【００３４】
図３は、各サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに電位を付与するときのタイミングチャートを示す図である。
【００３５】
ゲートバスＧｎ−１、Ｇｎ、Ｇｎ＋１、及びＧｎ＋２それぞれには、１垂直期間の間隔をあけて、電位ＶｇのパルスＰ１、Ｐ２が交互に発生する信号波形が伝送される。各ゲートバスに発生するパルスＰ１、Ｐ２は、前段のゲートバスに発生するパルスＰ１、Ｐ２に対して１水平期間だけ遅れたタイミングで発生する。ゲートバスＧｎ−１、Ｇｎ、Ｇｎ＋１、及びＧｎ＋２それぞれにパルスＰ１、Ｐ２が発生している期間、対応する各ＴＦＴがｏｎ状態となる。
【００３６】
ソースバスＳには、共通電極の電位Ｖｃｏｍ（＝一定）よりも大きい電位Ｖｓｐと、この共通電極の電位Ｖｃｏｍよりも小さい電位Ｖｓｎとで表される周期Ｔの矩形波が繰り返し現れる（つまり、電位Ｖｓｐ−Ｖｓｎの大きさを有するパルスが繰り返し現れる）信号波形が伝送される。
【００３７】
ところで、各サブ画素に対応する部分には、ソースバス、ゲートバス、及び電極等が形成されているため、これらバスや電極に起因して容量が形成される。例えば、ＴＦＴのゲート電極及びドレイン電極による寄生容量Ｃｇｄ、蓄積容量Ｃｓ、サブ画素電極及び共通電極によるサブ画素容量Ｃｌｃ、隣り合うサブ画素電極によるカップリング容量Ｃｄｄ等が形成される。図２には、各画素のサブ画素に対応する部分に形成されるこれら容量Ｃｇｄ、Ｃｓ、Ｃｌｃ、及びＣｄｄを、各画素に付された添字ｎ、ｎ＋１、及びｎ＋２を付して示してある。また、１つのサブ画素Ｒ（ｉ）（ｉ＝１、２、３、…ｎ−１、ｎ、ｎ＋１、ｎ＋２、…）全体の容量（以下、サブ画素容量と呼ぶ）Ｃｔ（ｉ）は、
Ｃｔ（ｉ）＝Ｃｇｄ（ｉ）＋Ｃｓ（ｉ）＋Ｃｌｃ（ｉ）＋Ｃｄｄ（ｉ）＋Ｃｄｄ（ｉ＋１）…（１）
とする。尚、Ｃｇｄ（ｉ）は、各サブ画素の明るさを互いに等しくする場合、どのサブ画素についてもほぼ同じ値である。このため、以下では、ｉの値が違ってもＣｇｄ（ｉ）は同じ値とする。従って、Ｃｇｄが、どのサブ画素に存在するものであるかを明確にする必要がある場合を除いて、Ｃｇｄ（ｉ）を単にＣｇｄと記載することがある。また、Ｃｓ（ｉ）、Ｃｌｃ（ｉ）、Ｃｄｄ（ｉ）それぞれについても、各サブ画素の明るさを互いに等しくする場合、どのサブ画素についてもほぼ同じ値である。従って、Ｃｓ（ｉ）、Ｃｌｃ（ｉ）、Ｃｄｄ（ｉ）それぞれについても、どのサブ画素に存在するものであるかを明確にする必要がある場合を除いて、Ｃｓ（ｉ）、Ｃｌｃ（ｉ）、Ｃｄｄ（ｉ）を、以下単にＣｓ、Ｃｌｃ、Ｃｄｄと記載することがある。
【００３８】
ここで、上記の４つの容量Ｃｇｄ、Ｃｓ、Ｃｌｃ、及びＣｄｄのうち、カップリング容量Ｃｄｄは存在しないものとし、残りの３種類の容量Ｃｇｄ、Ｃｓ、Ｃｌｃのみが存在するものとして（従って、Ｃｔ＝Ｃｇｄ＋Ｃｓ＋Ｃｌｃで表される）、ソースバス及びゲートバスに、図３に示す信号波形を伝送する場合を考える。この場合、サブ画素電極Ｅｎ（図２参照）の電位波形は電位波形（１）で表される。つまり、サブ画素電極Ｅｎにおいては、先ず、ゲートバスＧｎ−１のパルスＰ１（電位Ｖｇ）に対応した、振幅Ａの電位が、蓄積容量Ｃｓ（ｎ）を経由して現れる（ここで、Ａ＝Ｖｇ×Ｃｓ（ｎ）／Ｃｔ（ｎ））。次いで、時刻ｔ１〜ｔ２の間に、ゲートバスＧｎのパルスＰ１が発生し、ＴＦＴ（ｎ）（図２参照）がそのパルスＰ１のパルス幅に対応した時間だけｏｎ状態となる。従って、ソースバスＳから、電位Ｖｓｐ（以下、この電位を正極の電位と呼ぶことがある）が、ＴＦＴ（ｎ）を経由してサブ画素電極Ｅｎに付与される。このため、ＧｎのパルスＰ１が発生している期間（ＴＦＴ（ｎ）がｏｎ状態である期間）Ｋ１の間に、サブ画素電極Ｅｎには、電位Ｖｓｐが一旦書き込まれる（時刻ｔ２）。ところが、サブ画素電極Ｅｎの電位Ｖ（ｎ）は、寄生容量Ｃｇｄ（ｎ）の影響により、キックバック量ΔＶｃ（＝Ｖｇ×Ｃｇｄ（ｎ）／Ｃｔ（ｎ））だけ下がり（時刻ｔ２）、サブ画素電極Ｅｎは、最終的にほぼ
Ｖ（＋）＝Ｖｓｐ−ΔＶｃ…（２）
の電位に保持される（以下では、サブ画素電極に正極の電位を付与したときに、このサブ画素電極に最終的に保持される電位を、正極書込電位と呼ぶことにする）。その後、ゲートバスＧｎ−１のパルスＰ１から１垂直期間だけ遅れたパルスＰ２に対応した振幅Ａの電位が、蓄積容量Ｃｓ（ｎ）を経由して現れる。次いで、時刻ｔ５〜ｔ６の間に、ゲートバスＧｎのパルスＰ２が発生し、ＴＦＴ（ｎ）がそのパルスＰ２のパルス幅に対応した時間だけｏｎ状態となる。従って、ソースバスＳから、電位Ｖｓｎ（以下、この電位を負極の電位と呼ぶことがある）が、ＴＦＴ（ｎ）を経由してサブ画素電極Ｅｎに付与される。このため、ＧｎのパルスＰ２が発生している期間（ＴＦＴ（ｎ）がｏｎ状態である期間）Ｋ２の間に、サブ画素電極Ｅｎには、Ｖ（＋）に代わって、電位Ｖｓｎが一旦書き込まれる（時刻ｔ６）。ところが、サブ画素電極Ｅｎの電位Ｖ（ｎ）は、寄生容量Ｃｇｄ（ｎ）の影響により、Ｖｓｎよりもキックバック量ΔＶｃだけ下がり（時刻ｔ６）、サブ画素電極Ｅｎは、最終的にほぼ
Ｖ（−）＝Ｖｓｎ−ΔＶｃ…（３）
の電位に保持される（以下では、サブ画素電極に負極の電位を付与したときに、このサブ画素電極に最終的に保持される電位を、負極書込電位と呼ぶことにする）。
【００３９】
このような作用により、ゲートバスＧｎに１つのパルスが発生する毎に、サブ画素電極Ｅｎには、正極書込電位Ｖ（＋）、負極書込電位Ｖ（−）が交互に現われ、結局、サブ画素電極Ｅｎには電位波形（１）が繰り返し現れることになる。共通電極の電位はＶｃｏｍであるため、サブ画素電極Ｅｎの電位が正極書込電位Ｖ（＋）＝Ｖｓｐ−ΔＶｃの場合、サブ画素Ｒ（ｎ）の液晶には、正極の電圧Ｖｓｐ−ΔＶｃ−Ｖｃｏｍが印加され、一方、サブ画素電極Ｅｎの電位が負極書込電位Ｖ（−）＝Ｖｓｎ−ΔＶｃの場合、サブ画素Ｒ（ｎ）の液晶には、負極の電圧Ｖｃｏｍ−Ｖｓｎ＋ΔＶｃが印加されることになる。尚、サブ画素Ｒ（ｎ）の液晶に印加されている電圧の極性に関わらず、このサブ画素Ｒ（ｎ）に、絶対値の等しい電圧が印加されるように、Ｖｃｏｍは、正極の電圧（Ｖｓｐ−ΔＶｃ−Ｖｃｏｍ）＝負極の電圧（Ｖｃｏｍ−Ｖｓｎ＋ΔＶｃ）を満たす値に設定されている。つまり、
Ｖｃｏｍ＝（Ｖｓｐ＋Ｖｓｎ）／２−ΔＶｃ…（４）
に設定されている。
【００４０】
上記のことから、サブ画素電極Ｅｎの正極書込電位Ｖ（＋）＝Ｖｓｐ−ΔＶｃと、負極書込電位Ｖ（−）＝Ｖｓｎ−ΔＶｃとの電位差は、
Ｖａ＝Ｖｓｐ−Ｖｓｎ…（５）
となることがわかる（以下、各サブ画素電極の、正極書込電位と負極書込電位との電位差を、書込電位差と呼ぶことにする）。
【００４１】
次に、サブ画素電極Ｅｎ＋１の電位波形を考える。
【００４２】
ゲートバスＧｎ＋１には、ゲートバスＧｎよりも１水平期間だけ遅れたタイミングでパルスＰ１、Ｐ２が現れる。このとき、ゲートバスＧｎ＋１にパルスＰ１が発生する期間Ｋ３において、ソースバスＳの電位は正極の電位Ｖｓｐであり、ゲートバスＧｎ＋１にパルスＰ２が発生する期間Ｋ４において、ソースバスＳの電位は負極の電位Ｖｓｎである。従って、期間Ｋ３において、サブ画素電極Ｅｎ＋１には、前段のサブ画素電極Ｅｎよりも１水平期間だけ遅れたタイミングで、正極の電位Ｖｓｐが書き込まれ（時刻ｔ３）、一方、期間Ｋ４において、サブ画素電極Ｅｎ＋１には、前段のサブ画素電極Ｅｎよりも１水平期間だけ遅れたタイミングで、負極の電位Ｖｓｎが書き込まれる（時刻ｔ７）。従って、サブ画素電極Ｅｎ＋１の電位波形（２）は、サブ画素電極Ｅｎの電位波形（１）と同じ形の波形であって、この電位波形（１）よりも１水平期間だけ時間的に遅れた方向にシフトした波形となる。
【００４３】
次に、サブ画素電極Ｅｎ＋２の電位波形を考える。
【００４４】
ゲートバスＧｎ＋２には、ゲートバスＧｎ＋１よりも１水平期間だけ遅れたタイミングでパルスＰ１、Ｐ２が現れる。このとき、ゲートバスＧｎ＋２にパルスＰ１が発生する期間Ｋ５において、ソースバスＳの電位は負極の電位Ｖｓｎであり、ゲートバスＧｎ＋２にパルスＰ２が発生する期間Ｋ６において、ソースバスＳの電位は正極の電位Ｖｓｐである。従って、期間Ｋ５において、サブ画素電極Ｅｎ＋２には、前段のサブ画素電極Ｅｎ＋１とは反対の負極の電位Ｖｓｎが書き込まれ（時刻ｔ４）、一方、期間Ｋ６において、サブ画素電極Ｅｎ＋２には、前段のサブ画素電極Ｅｎ＋１とは反対の正極の電位Ｖｓｐが書き込まれる（時刻ｔ８）。従って、サブ画素電極Ｅｎ＋２の電位波形（３）は、サブ画素電極Ｅｎ、Ｅｎ＋１の電位波形（１）、（２）とは、正極書込電位及び負極書込電位が反対となって現れる。
【００４５】
サブ画素電極Ｅｎ＋２の後段のサブ画素電極Ｅｎ＋３の電位波形は具体的には図示しないが、サブ画素電極Ｅｎ＋２の電位波形（３）と同様に考えることができる。つまり、サブ画素電極Ｅｎ＋３の電位波形は、電位波形（３）と同じ形の波形であって、この電位波形（３）よりも１水平期間だけ時間的に遅れた方向にシフトした波形となる。
【００４６】
サブ画素電極Ｅｎ＋３よりも後段にある各サブ画素電極Ｅｎ＋４、Ｅｎ＋５、…については、上記のサブ画素電極Ｅｎ〜Ｅｎ＋３それぞれの波形と同じ形状の波形が、１水平期間だけ順次時間的に遅れた方向にシフトした波形となる。従って、各サブ画素の、正極書込電位と負極書込電位との電位差は、互いに等しい電位差Ｖａ＝Ｖｓｐ−Ｖｓｎ（（５）式参照）となる。
【００４７】
上記のようにして、隣接する２つのサブ画素をペアとして、正極のペア、負極ペアが交互に現れ（図８参照）、２行１列間交流方式での駆動が行われる。
【００４８】
これまでは、隣接するサブ画素電極間にカップリング容量Ｃｄｄは存在しないものとして説明したが、実際はカップリング容量Ｃｄｄが存在する。以下に、容量Ｃｇｄ、Ｃｓ、及びＣｌｃに加えて、カップリング容量Ｃｄｄも考慮した場合の各サブ画素電極の電位について考える。
【００４９】
図４は、隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎの電位波形を示す図である。また、図４には、カップリング容量Ｃｄｄの有無に応じた電位波形の差異が理解しやすいように、図３に示す、カップリング容量を無視した場合の電位波形（１）、（２）、（３）のうちの、電位波形（１）、（２）をも示してある。
【００５０】
カップリング容量を考慮する場合、Ｃｔ（ｉ）＝Ｃｇｄ（ｉ）＋Ｃｓ（ｉ）＋Ｃｌｃ（ｉ）＋Ｃｄｄ（ｉ）＋Ｃｄｄ（ｉ＋１）となる。尚、Ｃｔ（ｉ）は、ｉの値が異なっても（つまり、どのサブ画素であっても）、ほぼ同じ値をとるため、Ｃｔ（ｉ）を単にＣｔと記載する。
【００５１】
カップリング容量Ｃｄｄが存在するとした場合、サブ画素電極Ｅｎの電位波形は、（１）’となる。つまり、サブ画素電極Ｅｎは、カップリング容量Ｃｄｄ（ｎ＋１）（図２参照）の影響を受け、正極書込電位がＶ（＋）とはならずにＶ（＋）＋ΔＶｄｄとなり、一方、負極書込電位が、Ｖ（−）とはならずにＶ（−）−ΔＶｄｄとなる。以下に、正極時、負極時の書込電位が、このように変化する理由について説明する。ただし、話を簡単にするため、サブ画素電極Ｅｎの電位を考えるにあたっては、隣り合うサブ画素電極間のカップリング容量Ｃｄｄ（ｉ）のうち、サブ画素電極Ｅｎとサブ画素電極Ｅｎ＋１との間のカップリング容量Ｃｄｄ（ｎ＋１）のみが存在し、その他のカップリング容量は存在しないものとして説明する。
【００５２】
カップリング容量を考慮した場合の電位波形（１）’も、時刻ｔ２までは、先に説明したカップリング容量を無視した場合と同様に説明できる。ここで、サブ画素電極Ｅｎの後段のサブ画素電極Ｅｎ＋１の電位波形（２）に着目すると、時刻ｔ２の時点（つまり、サブ画素電極Ｅｎの電位Ｖ（ｎ）がＶ（＋）になった時点）では、サブ画素電極Ｅｎ＋１の電位Ｖ（ｎ＋１）は、負極書込電位Ｖ（−）であるが、サブ画素Ｒ（ｎ）とサブ画素Ｒ（ｎ＋１）は、互いに同じ極性で駆動されるため、１水平期間後に、サブ画素電極Ｅｎ＋１の電位は、負極書込電位Ｖ（−）から正極書込電位Ｖ（＋）に変化する（時刻ｔ３）。サブ画素電極Ｅｎとサブ画素電極Ｅｎ＋１との間には、カップリング容量Ｃｄｄ（図２参照）が存在するため、上記のように、サブ画素電極Ｅｎ＋１の電位が、負極書込電位Ｖ（−）から正極書込電位Ｖ（＋）に変化すると、サブ画素Ｒ（ｎ）についての電荷保存の法則から、サブ画素電極Ｅｎの正極書込電位Ｖｐ（ｎ）は、以下のようになる。
Ｖｐ（ｎ）
＝Ｖ（＋)＋{(Ｖ（＋)−Ｖ（−）}×Ｃｄｄ／Ｃｔ
＝Ｖ（＋)＋{(Ｖｓｐ−ΔＶｃ)−（Ｖｓｎ−ΔＶｃ）}×Ｃｄｄ／Ｃｔ
＝Ｖ（＋)＋(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔ
この式から、Ｖｐ（ｎ）は、後段のサブ画素電極Ｅｎ＋１の電位変化の影響を受け、右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔの分だけ変化し、単純にＶ（＋）とはならないことがわかる。ここで、この式の右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔを
ΔＶｄｄ＝(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔ…（６）
とおくと、
Ｖｐ（ｎ）＝Ｖ（＋）＋ΔＶｄｄ…（７）
となる。
【００５３】
従って、サブ画素電極Ｅｎの正極書込電位Ｖｐ（ｎ）は、カップリング容量を考慮しない場合Ｖ（＋）であるのに対し（電位波形（１）参照）、カップリング容量を考慮した場合、Ｖ（＋）よりもΔＶｄｄだけ大きくなる。
【００５４】
また、ゲートバスＧｎ−１にパルスＰ２が発生すると、サブ画素電極Ｅｎの電位波形（１）’には、このパルスＰ２対応した振幅Ａの電位が現れる。次いで、ゲートバスＧｎのパルスＰ２が発生すると、ＴＦＴ（ｎ）がそのパルスＰ２のパルス幅に対応した時間だけｏｎ状態となる。従って、ソースバスＳから、負極の電位Ｖｓｎが、ＴＦＴ（ｎ）を経由してサブ画素電極Ｅｎに付与される。このため、ＧｎのパルスＰ２が発生している期間Ｋ２の間に、サブ画素電極Ｅｎには、電位Ｖｓｎが書き込まれるが（時刻ｔ６）、キックバック量ΔＶｃだけ下がるため一旦はＶ（−）＝Ｖｓｎ−ΔＶｃとなる（時刻ｔ６）。ここで、サブ画素電極Ｅｎの後段のサブ画素電極Ｅｎ＋１の電位波形（２）に着目すると、時刻ｔ６の時点（つまり、サブ画素電極Ｅｎの電位Ｖ（ｎ）がＶ（−）になった時点）では、サブ画素電極Ｅｎ＋１の電位Ｖ（ｎ＋１）は、正極書込電位Ｖ（＋）であるが、サブ画素Ｒ（ｎ）とサブ画素Ｒ（ｎ＋１）は、互いに同じ極性で駆動されるため、１水平期間後に、サブ画素電極Ｅｎ＋１の電位は、正極書込電位Ｖ（＋）から、負極書込電位Ｖ（−）に変化する（時刻ｔ７）。サブ画素電極Ｅｎとサブ画素電極Ｅｎ＋１との間には、カップリング容量Ｃｄｄ（図２参照）が存在するため、上記のように、サブ画素電極Ｅｎ＋１の電位が、正極書込電位Ｖ（＋）から負極書込電位Ｖ（−）に変化すると、サブ画素Ｒ（ｎ）についての電荷保存の法則から、サブ画素電極Ｅｎの負極書込電位Ｖｎ（ｎ）は、以下のようになる。
Ｖｎ（ｎ）
＝Ｖ（−)＋{(Ｖ（−)−Ｖ（＋）}×Ｃｄｄ／Ｃｔ
＝Ｖ（−)＋{(Ｖｓｎ−ΔＶｃ)−（Ｖｓｐ−ΔＶｃ）}×Ｃｄｄ／Ｃｔ
＝Ｖ（−)＋(Ｖｓｎ−Ｖｓｐ）×Ｃｄｄ／Ｃｔ
＝Ｖ（−)−(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔ
この式から、Ｖｎ（ｎ）は、やはり後段のサブ画素電極Ｅｎ＋１の電位変化の影響を受け、右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔの分だけ変化し、単純にＶ（−）とはならないことがわかる。ここで、この式の右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔを、（７）式を求めたときと同様にΔＶｄｄとおくと、Ｖｎ（ｎ）＝Ｖ（−）−ΔＶｄｄ…（８）
となる。
【００５５】
つまり、サブ画素電極Ｅｎの負極書込電位Ｖｎ（ｎ）は、カップリング容量を考慮しない場合Ｖ（−）であるのに対し（電位波形（１）参照）、カップリング容量を考慮した場合、Ｖ（−）よりもΔＶｄｄだけ小さくなる。従って、サブ画素電極Ｅｎの正極書込電位Ｖ（＋）＋ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ＋ΔＶｄｄと、負極書込電位Ｖ（−）−ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ−ΔＶｄｄとの電位差は、Ｖｓｐ−Ｖｓｎ＋２ΔＶｄｄ＝Ｖａ＋２ΔＶｄｄ（（５）式参照）となる。
【００５６】
次に、隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎ＋１の電位波形について考える。
【００５７】
図５は、隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎ＋１の電位波形を示す図である。また、図５には、カップリング容量Ｃｄｄの有無に応じた電位波形の差異が理解しやすいように、図３に示す、カップリング容量を無視した場合の電位波形（１）、（２）、（３）のうちの、電位波形（２）、（３）をも示してある。
【００５８】
カップリング容量Ｃｄｄが存在するとした場合、サブ画素電極Ｅｎ＋１の電位波形は、（２）’となる。つまり、サブ画素電極Ｅｎ＋１は、カップリング容量Ｃｄｄ（ｎ＋２）（図２参照）の影響を受け、正極書込電位が、Ｖ（＋）とはならずにＶ（＋）−ΔＶｄｄとなり、一方、負極書込電位が、Ｖ（−）とはならずにＶ（−）＋ΔＶｄｄとなる。以下に、正極時、負極時の書込電位が、このように変化する理由について説明する。ただし、話を簡単にするため、サブ画素電極Ｅｎ＋１の電位を考えるにあたっては、サブ画素電極Ｅｎの電位を考察したときと同様に、隣り合うサブ画素電極間のカップリング容量Ｃｄｄ（ｉ）のうち、サブ画素電極Ｅｎ＋１とサブ画素電極Ｅｎ＋２との間のカップリング容量Ｃｄｄ（ｎ＋１）のみが存在し、その他のカップリング容量は存在しないものとして説明する。
【００５９】
カップリング容量を考慮した場合の電位波形（２）’も、時刻ｔ３までは、先に説明したカップリング容量を無視した場合と同様に説明できる。ここで、サブ画素電極Ｅｎ＋１の後段のサブ画素電極Ｅｎ＋２の電位波形（３）に着目すると、時刻ｔ３の時点（つまり、サブ画素電極Ｅｎ＋１の電位Ｖ（ｎ＋１）がＶ（＋）になった時点）では、サブ画素電極Ｅｎ＋２の電位Ｖ（ｎ＋２）は、正極書込電位Ｖ（＋）であるが、サブ画素Ｒ（ｎ＋１）とサブ画素Ｒ（ｎ＋２）は、互いに反対の極性で駆動されるため、１水平期間後に、サブ画素電極Ｅｎ＋２の電位は、正極書込電位Ｖ（＋）から、負極書込電位Ｖ（−）に変化する（時刻ｔ４）。サブ画素電極Ｅｎ＋１とサブ画素電極Ｅｎ＋２との間には、カップリング容量Ｃｄｄ（図２参照）が存在するため、上記のように、サブ画素電極Ｅｎ＋２の電位が、正極書込電位Ｖ（＋）から負極書込電位Ｖ（−）に変化すると、サブ画素Ｒ（ｎ＋１）についての電荷保存の法則から、サブ画素電極Ｅｎ＋１の正極書込電位Ｖｐ（ｎ＋１）は、以下のようになる。
Ｖｐ（ｎ＋１）
＝Ｖ（＋)＋{(Ｖ（−)−Ｖ（＋）}×Ｃｄｄ／Ｃｔ
＝Ｖ（＋)＋{(Ｖｓｎ−ΔＶｃ)−（Ｖｓｐ−ΔＶｃ）}×Ｃｄｄ／Ｃｔ
＝Ｖ（＋)＋(Ｖｓｎ−Ｖｓｐ）×Ｃｄｄ／Ｃｔ
＝Ｖ（＋)−(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔ
この式から、Ｖｐ（ｎ＋１）は、後段のサブ画素電極Ｅｎ＋２の電位変化の影響を受け、右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔの分だけ変化し、単純にＶ（＋)とはならないことがわかる。ここで、この式の右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔを、（７）、（８）式を求めたときと同様にΔＶｄｄとおくと、
Ｖｐ（ｎ＋１）＝Ｖ（＋)−ΔＶｄｄ…（９）
となる。
【００６０】
従って、サブ画素電極Ｅｎ＋１の正極書込電位は、カップリング容量を無視した場合Ｖ（＋)であるのに対し（電位波形（２）参照）、カップリング容量を考慮した場合、Ｖ（＋)よりもΔＶｄｄだけ小さくなる。
【００６１】
また、ゲートバスＧｎにパルスＰ２が発生すると、サブ画素電極Ｅｎの電位波形（２）’には、このパルスＰ２対応した振幅Ａの電位が現れる。次いで、ゲートバスＧｎ＋１のパルスＰ２が発生すると、ＴＦＴ（ｎ＋１）（図２参照）がそのパルスＰ２のパルス幅に対応した時間だけｏｎ状態となる。従って、ソースバスＳから、負極の電位Ｖｓｎが、ＴＦＴ（ｎ＋１）を経由してサブ画素電極Ｅｎ＋１に付与される。このため、Ｇｎ＋１のパルスＰ２が発生している期間Ｋ４の間に、サブ画素電極Ｅｎ＋１には電位Ｖｓｎが書き込まれるが（時刻ｔ７）、キックバック量ΔＶｃだけ下がるため一旦はＶ（−）＝Ｖｓｎ−ΔＶｃとなる（時刻ｔ７）。ここで、サブ画素電極Ｅｎ＋１の後段のサブ画素電極Ｅｎ＋２の電位波形（３）に着目すると、時刻ｔ７の時点（つまり、サブ画素電極Ｅｎ＋１の電位Ｖ（ｎ＋１）がＶ（−）になった時点）では、サブ画素電極Ｅｎ＋２の電位Ｖ（ｎ＋２）は、負極書込電位Ｖ（−）であるが、サブ画素Ｒ（ｎ＋１）とサブ画素Ｒ（ｎ＋２）は、互いに反対の極性で駆動されるため、１水平期間後に、サブ画素電極Ｅｎ＋２の電位は、負極書込電位Ｖ（−）から、正極書込電位Ｖ（＋）に変化する（時刻ｔ８）。サブ画素電極Ｅｎ＋１とサブ画素電極Ｅｎ＋２との間には、カップリング容量Ｃｄｄ（図２参照）が存在するため、上記のように、サブ画素電極Ｅｎ＋２電位が、負極書込電位Ｖ（−）から正極書込電位Ｖ（＋）に変化すると、サブ画素Ｒ（ｎ＋１）についての電荷保存の法則から、サブ画素電極Ｅｎ＋１の負極書込電位Ｖｎ（ｎ＋１）は、以下のようになる。
Ｖｎ（ｎ＋１）
＝Ｖ（−)＋{(Ｖ（＋)−Ｖ（−）}×Ｃｄｄ／Ｃｔ
＝Ｖ（−)＋{(Ｖｓｐ−ΔＶｃ)−（Ｖｓｎ−ΔＶｃ）}×Ｃｄｄ／Ｃｔ
＝Ｖ（−)＋(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔ
この式から、Ｖｎ（ｎ＋１）は、後段のサブ画素電極Ｅｎ＋２の電位変化の影響を受け、右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔの分だけ変化し、単純にＶ（−)とはならないことがわかる。ここで、この式の右辺第２項(Ｖｓｐ−Ｖｓｎ）×Ｃｄｄ／Ｃｔを、（７）式を求めたときと同様にΔＶｄｄとおくと、
Ｖｎ（ｎ＋１）＝Ｖ（−)＋ΔＶｄｄ…（１０）
となる。
【００６２】
つまり、サブ画素電極Ｅｎ＋１の負極書込電位Ｖｎ（ｎ＋１）は、カップリング容量を無視した場合Ｖ（−)であるのに対し（電位波形（２）参照）、カップリング容量を考慮した場合、Ｖ（−)よりもΔＶｄｄだけ大きくなる。従って、サブ画素電極Ｅｎ＋１の正極書込電位Ｖ（＋）−ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ−ΔＶｄｄと、負極書込電位Ｖ（−）＋ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ＋ΔＶｄｄとの電位差は、Ｖｓｐ−Ｖｓｎ−２ΔＶｄｄ＝Ｖａ−２ΔＶｄｄ（（５）式参照）となる。
【００６３】
以上のことから、サブ画素電極の正極書込電位、負極書込電位は、隣り合うサブ画素電極との間のカップリング容量の影響を受け、カップリング容量を無視した場合と比較してΔＶｄｄだけ変動することがわかる。具体的には、ある１つのサブ画素電極に着目した場合、この着目したサブ画素電極に電位が書き込まれた直後に、この着目したサブ画素の後段のサブ画素電極が、負極書込電位から正極書込電位に変化すると、着目したサブ画素電極の電位はΔＶｄｄだけ増加し、一方、この着目したサブ画素電極の後段のサブ画素電極が、正極書込電位から負極書込電位に変化すると、今度は逆に、着目したサブ画素電極の電位はΔＶｄｄだけ減少している。このことから考えると、カップリング容量を考慮した場合の、サブ画素電極Ｒ（ｎ＋２）の正極書込電位は、このサブ画素電極Ｒ（ｎ＋２）に電位が書き込まれた直後に、このサブ画素電極Ｒ（ｎ＋２）の後段のサブ画素電極Ｒ（ｎ＋３）が正極書込電位から負極書込電位に変化するため、カップリング容量を無視した場合よりもΔＶｄｄだけ減少する。一方、カップリング容量を考慮した場合の、サブ画素電極Ｒ（ｎ＋２）の負極書込電位は、後段のサブ画素電極Ｒ（ｎ＋３）が負極書込電位から正極書込電位に変化するため、カップリング容量を無視した場合よりもΔＶｄｄだけ増加する。
【００６４】
図６は、隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎ、Ｅｎ＋１、Ｅｎ＋２の電位波形をまとめて示した図である。また、図６には、カップリング容量を無視した場合の、サブ画素電極Ｅｎの電位波形（１）も示してある。
【００６５】
図６には、カップリング容量Ｃｄｄを考慮した場合の電極波形として、３つのサブ画素電極Ｅｎ、Ｅｎ＋１、Ｅｎ＋２の電位波形のみを示すが、その他のサブ画素電極についても、図４、図５を参照しながら説明した方法にしたがって考えると、正極書込電位及び負極書込電位はΔＶｄｄだけ増減することがわかる。従って、各サブ画素Ｒ（ｉ）の正極書込電位Ｖｐ（ｉ）、負極書込電位Ｖｎ（ｉ）は、
Ｖｐ（ｉ）＝Ｖ（＋）＋ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ＋ΔＶｄｄ…（１１）
ただし、ｉ＝ｎ、ｎ±２、ｎ±４、…
Ｖｐ（ｉ）＝Ｖ（＋）−ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ−ΔＶｄｄ…（１２）
ただし、ｉ＝ｎ±１、ｎ±３、…
Ｖｎ（ｉ）＝Ｖ（−）−ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ−ΔＶｄｄ…（１３）
ただし、ｉ＝ｎ、ｎ±２、ｎ±４、…
Ｖｎ（ｉ）＝Ｖ（−）＋ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ＋ΔＶｄｄ…（１４）
ただし、ｉ＝ｎ±１、ｎ±３、…となる。
【００６６】
さらに、カップリング容量を無視した場合、図３に示すように、各サブ画素の書込電位差はＶａとなり、各サブ画素に関わらず等しいが、カップリング容量Ｃｄｄを考慮した場合、（１１）式〜（１４）式から、各サブ画素の書込電位差は、Ｖａよりも２ΔＶｄｄだけ大きくなる書込電位差と、２ΔＶｄｄだけ小さくなる書込電位差とが交互に現れることがわかる。これまでは、１本のソースバスについて考えたが、書込電位差が２ΔＶｄｄだけ増減する現象は、どのソースバスについても現れる。従って、液晶パネルがノーマリ・ホワイトパネルの場合、書込電位差がＶａよりも２ΔＶｄｄだけ大きくなる行は暗く、２ΔＶｄｄだけ小さくなる行は明るくなる。つまり、従来の液晶表示装置では、各サブ画素の明るさを等しくしようとしても、実際は、明るくなる行と、暗くなる行とが交互に現れる横すじが眼で認識されてしまう。
【００６７】
これに対し、図１に示す液晶表示装置では、電位発生回路５が、正極補正部５２と、負極補正部５４とを備えている。これら補正部を備えた、図１に示す液晶表示装置を用いて、青空等のほぼ同一の明るさで表される画像を表示すると、画面に明暗は現れず、画面全体にわたって一様な明るさで青空が表示される。以下に、図１に示す液晶表示装置を用いた場合、画面全体にわたって一様な明るさで青空が表示される理由について説明する。
【００６８】
図７は、各サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに電位を付与するときのタイミングチャートを示す図である。
【００６９】
１行毎に明暗が繰り返される横すじが現れる原因は、隣り合うサブ画素電極の一方のサブ画素電極の書込電位差がＶａよりも２ΔＶｄｄだけ大きく、もう一方のサブ画素電極の書込電位差がＶａよりも２ΔＶｄｄだけ小さくなり、各サブ画素に異なる電圧が印加されるためと考えられる。そこで、共通電極の電位Ｖｃｏｍと正極書込電位との差が、各サブ画素に関わらず互いに等しくなるとともに、共通電極の電位Ｖｃｏｍと負極書込電位との差も、各サブ画素に関わらず互いに等しくなれば、各サブ画素に、互いに等しい電圧が印加されることになり、横すじが防止できる。
【００７０】
従来の液晶表示装置では、図３を参照しながら説明したように、各サブ画素電極の正極書込電位を互いに等しい電位にするために、各サブ画素に一律に電位Ｖｓｐを書込み、一方、各サブ画素電極の負極書込電位を互いに等しくするために、各サブ画素に一律にＶｓｎを書き込んでいる。ところが、各サブ画素電極の正極書込電位及び負極書込電位は、カップリング容量の影響を受け、カップリング容量を無視した場合と比較してΔＶｄｄだけ変動する。その結果として、正極書込電位及び負極書込電位それぞれと、共通電極の電位Ｖｃｏｍとの電位差は、各サブ画素によって異なる。
【００７１】
ここで、従来の液晶表示装置においてカップリング容量を考慮した場合、正極書込電位は、Ｖ（＋）＋ΔＶｄｄと、Ｖ（＋）−ΔＶｄｄとの２種類の電位が現れる。また、負極書込電位は、Ｖ（−）＋ΔＶｄｄと、Ｖ（−）−ΔＶｄｄとの２種類の電位が現れる。ここで、正極書込電位に着目すると、これら２種類の電位Ｖ（＋）＋ΔＶｄｄと、Ｖ（−）−ΔＶｄｄとの差は、２ΔＶｄｄであるため、Ｖ（＋）＋ΔＶｄｄの電位が現れるサブ画素電極の電位をΔＶｄｄだけ減少させ、一方、Ｖ（＋）−ΔＶｄｄの電位が現れるサブ画素電極の電位をΔＶｄｄだけ増加させることができれば、各サブ画素電極の正極書込電位は、どのサブ画素電極であってもＶ（＋）となり、各サブ画素について、共通電極の電位Ｖｃｏｍと正極書込電位との差を互いに等しくすることができる。同様の考えから、負極書込電位に着目すると、Ｖ（−）＋ΔＶｄｄの電位が現れるサブ画素電極の電位をΔＶｄｄだけ減少させ、一方、Ｖ（−）−ΔＶｄｄの電位が現れるサブ画素電極の電位をΔＶｄｄだけ増加させることができれば、各サブ画素電極の負極書込電位は、どのサブ画素電極であってもＶ（−）となり、各サブ画素について、共通電極の電位Ｖｃｏｍと負極書込電位との差を互いに等しくすることができる。つまり、各サブ画素電極の電位は、後段（次行）のサブ画素電極の書込電位差により生じるΔＶｄｄ分だけ増減するため、この後段のサブ画素電極の影響によるΔＶｄｄだけ補正すればよい。
【００７２】
そこで、本実施形態では、電位発生回路５に、図１に示すように、正極補正部５２及び負極補正部５４を設けて、ソースバスＳの信号波形を、図７に示すような波形に補正している。具体的には、各サブ画素電極のうち、従来のソースバス信号（例えば図６参照）ではカップリング容量を考慮した書込電位差がＶａ＋２ΔＶｄｄとなるサブ画素電極Ｅｉ（ただし、ｉ＝ｎ、ｎ±２、ｎ±４、…である。以下、これらサブ画素電極を第１のサブ画素電極と呼ぶ）に着目し、この第１のサブ画素電極に正極の電位が書き込まれる期間（図７では、期間Ｋ１、期間Ｋ６に相当する。）において、ソースバスＳの電位を、ＶｓｐよりもΔＶｄｄだけ小さい電位Ｖｓｐ（−）＝Ｖｓｐ−ΔＶｄｄに補正する。一方、この第１のサブ画素電極に負極の電位が書き込まれる期間（図７では、期間Ｋ２、期間Ｋ５に相当する）において、ソースバスＳの電位を、ＶｓｎよりもΔＶｄｄだけ大きい電位Ｖｓｎ（＋）＝Ｖｓｎ＋ΔＶｄｄに補正する。
【００７３】
さらに、各サブ画素電極のうち、従来のソースバス信号では書込電位差がＶａ−２ΔＶｄｄとなるサブ画素電極Ｅｉ（ただし、ｉ＝ｎ±１、ｎ±３、…である。以下、これらサブ画素電極を第２のサブ画素電極と呼ぶ）に着目し、この第２のサブ画素電極に正極の電位が書き込まれる期間（図７では、期間Ｋ３に相当する。）において、ソースバスＳの電位を、ＶｓｐよりもΔＶｄｄだけ大きい電位Ｖｓｐ（＋）＝Ｖｓｐ＋ΔＶｄｄに補正する。一方、この第２のサブ画素電極に負極の電位が書き込まれる期間（図７では、期間Ｋ４に相当する）において、ソースバスＳの電位を、ＶｓｎよりもΔＶｄｄだけ小さい電位Ｖｓｎ（−）＝Ｖｓｎ−ΔＶｄｄに補正する。
【００７４】
上記のように、第１、第２のサブ画素電極それぞれに正極の電位が書き込まれる期間において、ソースバスＳの電位を、Ｖｓｐ（−）、Ｖｓｐ（＋）それぞれに補正するため、正極補正部５２は、ソースバスＳの電位を、Ｖｓｐから、Ｖｓｐ（−）、Ｖｓｐ（＋）それぞれに補正するのに必要な矩形信号を発生する。また、第１、第２のサブ画素電極それぞれに負極の電位が書き込まれる期間において、ソースバスＳの電位を、Ｖｓｎ（＋）、Ｖｓｎ（−）それぞれに補正するため、負極補正部５４は、ソースバスＳの電位を、Ｖｓｎから、Ｖｓｎ（＋）、Ｖｓｎ（−）それぞれに補正するのに必要な矩形信号を発生する。
【００７５】
本実施形態では、正極補正部５２及び負極補正部５４が発生する信号により、ソースバスＳの電位が上記のように補正されるため、第１のサブ画素電極の正極書込電位Ｖｐ１は、（１１）式において、Ｖｓｐを、Ｖｓｐ（−）＝Ｖｓｐ−ΔＶｄｄに置き換えて計算を進めることにより求められる。つまり、
Ｖｐ１＝（Ｖｓｐ−ΔＶｄｄ）−ΔＶｃ＋ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ＝Ｖ（＋）（（２）式参照）
となる。また、第２のサブ画素電極の正極書込電位Ｖｐ２は、（１２）式において、Ｖｓｐを、Ｖｓｐ（＋）＝Ｖｓｐ＋ΔＶｄｄに置き換えて計算を進めることにより求められる。つまり、
Ｖｐ２＝（Ｖｓｐ＋ΔＶｄｄ）−ΔＶｃ−ΔＶｄｄ＝Ｖｓｐ−ΔＶｃ＝Ｖ（＋）（（２）式参照）
【００７６】
従って、本実施形態では、どのサブ画素電極であっても、正極書込電位はＶ（＋）となることがわかる。これにより、正極時において、各サブ画素に印加される電圧は、どのサブ画素であっても、Ｖ（＋）−Ｖｃｏｍとなることがわかる。
【００７７】
次に、本実施形態において、負極書込電位Ｖｎについて考えると、ソースバスＳの電位を上記のように設定しているため、第１のサブ画素電極の負極書込電位Ｖｎ１は、（１３）式において、ＶｓｎをＶｓｎ（＋）＝Ｖｓｎ＋ΔＶｄｄに置き換えて計算を進めることにより求められる。つまり、
Ｖｎ１＝（Ｖｓｎ＋ΔＶｄｄ）−ΔＶｃ−ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ＝Ｖ（−）（（３）式参照）
となる。また、第２のサブ画素電極の負極書込電位Ｖｎ２は、（１４）式において、Ｖｓｎを、Ｖｓｎ（−）＝Ｖｓｎ−ΔＶｄｄに置き換えて計算を進めることにより求められる。つまり、
Ｖｎ２＝（Ｖｓｎ−ΔＶｄｄ）−ΔＶｃ＋ΔＶｄｄ＝Ｖｓｎ−ΔＶｃ＝Ｖ（−）（（３）式参照）
【００７８】
従って、本実施形態では、どのサブ画素電極であっても、負極書込電位ＶｎはＶ（−）となることがわかる。これにより、負極時において、各サブ画素に印加される電圧は、どのサブ画素であっても、Ｖｃｏｍ−Ｖ（−）となることがわかる。以上のことから、書込電位差は、Ｖ（＋）−Ｖ（−）＝Ｖｓｐ−ΔＶｃ−（Ｖｎｐ−ΔＶｃ）＝Ｖｓｐ−Ｖｎｐ＝Ｖａ（（５）式参照）となる。
【００７９】
また、Ｖｃｏｍは、（４）式で示したように、（Ｖｓｐ＋Ｖｓｎ）／２−ΔＶｃに設定されているため、
Ｖ（＋）−Ｖｃｏｍ（＝正極時に各サブ画素に印加される電圧）＝Ｖｃｏｍ−Ｖ（−）（＝負極時に各サブ画素に印加される電圧）
となることがわかる。
【００８０】
従って、図１に示す液晶表示装置を用いると、青空等のほぼ同一の明るさで表される画像を表示しても、画面に明暗は現れず、画面全体にわたって一様な明るさで青空が表示される。
【００８１】
尚、上記では、各サブ画素を同じ明るさにする場合を考えたため、どのサブ画素電極の電位を補正する場合であっても、ソースバスＳの電位の補正量ΔＶｄｄは、（６）式で求められる所定の値に設定しておけばよいが、通常、各サブ画素の明るさは、きわめて多段階（例えば６４段階）に変化するため、（６）式中のＶｓ及びＶｎも本来変化する値である。従って、この（６）式のΔＶｄｄも多段階に変化する。例えば、ノーマリ・ホワイトモードの液晶表示装置について考えると、サブ画素の明るさが暗くなればなるほど、書込電位差が大きくなるため、ΔＶｄｄは大きくなる。一方、サブ画素の明るさが明るくなればなるほど、書込電位差が小さくなるため、ΔＶｄｄは小さくなる。この（６）式のΔＶｄｄは、各サブ画素電極についての正極及び負極書込電位が、後段（次行）のサブ画素電極の書込電位差により受ける変動分であるため、ソースバスＳの電位の、各サブ画素に対応する補正量ΔＶｄｄは、この各サブ画素の後段（次行）のサブ画素の明暗に応じて、変動させればよい。
【００８２】
また、本実施形態では、正極補正部５２と、負極補正部５４との双方の補正部を備えているが、ΔＶｄｄが数十ｍＶ程度であるならば、上記の２つの補正部のうちの、いずれか一方の補正部のみを備えればよい。一方の補正部のみを備えると、ソースバスＳ（図２参照）が延在する方向に隣り合うサブ画素の交流化中心電圧は、互いにずれるが、共通電極の電位Ｖｃｏｍのパネル面内のばらつき等を考えると、交流化中心電圧のずれは無視できる。
【００８３】
また、液晶の電圧−光透過特性について考えると、電圧の変化量に対して光の透過量が変化する度合いは、中間調に対応する領域では大きいが、白色側もしくは黒色側に近づくに伴い小さくなる。従って、正極補正部５２が発生する信号を、アンプ５５の入力側からではなく、このアンプ５５の出力側に接続されたラダー抵抗Ｒ１〜Ｒ４上から加算しても、この加算位置が基準電位Ｖ１、Ｖ５が発生する位置に近い位置（例えばラダー抵抗Ｒ１、Ｒ２の間）であれば、図７に示す補正後のソースバスＳの信号波形とほぼ同じ形状の信号波形が得られる。従って、本実施形態では、正極補正部５２が発生する信号を、電源５１の供給電位が抵抗分割される前に加算しているが、ラダー抵抗Ｒ１〜Ｒ４上から加算してもよい。同様に考えて、負極補正部５４が発生する信号は、基準電位Ｖ６、Ｖ１０が発生する位置に近い位置であれば、ラダー抵抗Ｒ６〜Ｒ１０上から加算してもよい。
【００８４】
また、本実施形態では、正極補正部５２及び負極補正部５４を備え、これら補正部で、カップリング容量に基づいた補正量だけ、ソースバスＳの電位を補正することにより、横すじ発生を防止しているが、これら補正部を備える代わりに、カップリング容量に基づいて、複数のサブ画素データを補正するデータ補正手段を備えてもよい。このデータ補正手段を備え、電位発生回路５が発生する基準電位から、このデータ補正手段により補正された複数の画素データに対応する各電位を選択し、選択したこれら電位をソースバスＳに供給しても、やはり横すじ発生を防止することができる。
【００８５】
また、本実施形態の液晶表示装置は、駆動方式として２行１列間交流方式を採用した液晶表示装置であるが、本発明の液晶表示装置は、例えば３行１列間交流方式等の、その他の駆動方式を採用した液晶表示装置に適用してもよく、本発明の液晶表示装置を用いることにより、隣り合うサブ画素電極間に形成されるカップリング容量による各サブ画素の電位のばらつきを抑制することができる。
【００８６】
また、本実施形態では、カラー画像を表示する液晶表示装置を取りあげたが、本発明の液晶表示装置を、白黒画像を表示する液晶表示装置に適用しても、やはり、横すじを効果的に防止することができる。
【００８７】
また、本実施形態では、基準電位Ｖ１〜基準電位Ｖ１０がＤＡＣ３ｂに直接入力されているが、ラダー抵抗と各ＤＡＣ３ｂ間に、アンプによるバッファを備えてもよい。
【００８８】
さらに、本実施形態では、共通電極の電位Ｖｃｏｍを一定としているが、この電位Ｖｃｏｍが可変であっても、本発明を適用することは可能である。
【００８９】
【発明の効果】
以上説明したように、本発明の液晶表示装置によれば、ほぼ同一の明るさで表される画像を表示する場合であっても、横すじを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の液晶表示装置の構成を示すブロック図である。
【図２】図１に示す液晶パネル１の、一部のサブ画素に対応する部分を表す拡大図である。
【図３】各サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに電位を付与するときのタイミングチャートを示す図である。
【図４】隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎの電位波形を示す図である。
【図５】隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎ＋１の電位波形を示す図である。
【図６】隣接するサブ画素電極間にカップリング容量Ｃｄｄが存在するとした場合の、サブ画素電極Ｅｎ、Ｅｎ＋１、Ｅｎ＋２の電位波形をまとめて示した図である。
【図７】各サブ画素電極Ｅｎ、Ｅｎ＋１、及びＥｎ＋２それぞれに電位を付与するときのタイミングチャートを示す図である。
【図８】２行１列間交流化駆動方法の概念図である。
【符号の説明】
１液晶パネル
２ゲートドライバ
３ソースドライバ
３ａ、５５、５６アンプ
３ｂＤＡＣ
３ｃラッチ
４信号制御部及び電源
５ガンマ補正用基準電位発生回路
５１正極側電源
５２正極側補正用信号発生部
５３負極側電源
５４負極側補正用信号発生部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device including a first substrate on which pixel electrodes are formed and a second substrate on which common electrodes are formed.
[0002]
[Prior art]
In the liquid crystal display device, the liquid crystal is driven by applying a voltage to the liquid crystal. In driving the liquid crystal, an alternating voltage is applied to the liquid crystal in order to suppress deterioration of the liquid crystal. Frame inversion driving is known as a method of driving liquid crystal, but frame inversion driving has a problem that flicker is likely to occur. Therefore, as a countermeasure against flicker, when applying a voltage, a method of driving the liquid crystal by applying a voltage to the liquid crystal so that the polarities of spatially adjacent pixels are opposite to each other (for example, row inversion driving, column inversion driving, pixel inversion) Drive) is used.
[0003]
However, even if driving methods such as row inversion driving, column inversion driving, pixel inversion driving, etc., in which the polarities of spatially adjacent pixels are opposite to each other are used, depending on the pattern of the image to be displayed and the color of the image, crosstalk And flicker. In order to solve this problem, it is conceivable to drive the liquid crystal using, for example, an alternating driving method between 2 rows and 1 column.
[0004]
FIG. 8 is a conceptual diagram of the AC driving method between 2 rows and 1 column.
[0005]
The 2-row 1-column alternating current driving method is a method of driving the pixels arranged in the column direction in each frame so that two adjacent pixels have the same polarity, and positive and negative electrodes appear alternately. Each pixel has an opposite polarity in each of the odd-numbered frame and the even-numbered frame.
[0006]
[Problems to be solved by the invention]
When the AC driving method between 2 rows and 1 column is used, crosstalk and flicker are less likely to occur compared to row inversion driving, column inversion driving, and pixel inversion driving, but the screen has almost the same brightness, such as a blue sky. When an image represented by is displayed, an image with almost the same brightness should be displayed on the entire screen. , Called horizontal stripes) is recognized by the eyes.
[0007]
SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a liquid crystal display device in which horizontal stripes are unlikely to appear even when images represented by substantially the same brightness are displayed.
[0008]
[Means for Solving the Problems]
In the liquid crystal display device of the present invention that achieves the above object, a first substrate on which a plurality of pixel electrodes to which a potential is applied is formed and a common electrode are formed via the same data line. A liquid crystal display device comprising: a second substrate sandwiching liquid crystal between the substrate and a potential applying means for applying a potential to the plurality of pixel electrodes based on a plurality of pixel data,
[0009]
The potential applying means corrects the potential applied to the plurality of pixel electrodes based on a coupling capacitance formed between adjacent pixel electrodes.
[0010]
In the present invention, the pixel electrode is not only a pixel electrode formed corresponding to each dot in the case of a monochrome image in which one pixel is constituted by one dot, but one pixel is constituted by three dots. This is a concept including a sub-pixel electrode formed corresponding to each dot in the case of a color image in which one pixel is composed of a plurality of dots. Further, in the present invention, the pixel data is not only pixel data corresponding to each dot when one pixel is constituted by one dot, but also each pixel when one pixel is constituted by a plurality of dots. It is a concept that also includes sub-pixel data corresponding to dots.
[0011]
As will be described later, the horizontal stripe appears due to a coupling capacitance formed between adjacent pixel electrodes. Accordingly, as described above, horizontal stripes can be suppressed by applying a potential to each pixel electrode in consideration of the coupling capacitance.
[0012]
Here, in the liquid crystal display device of the present invention, the potential applying means corrects the reference potential generated by the reference potential generating means based on the reference potential generating means for generating the reference potential and the coupling capacitance. Potential correction means, selecting each potential corresponding to the plurality of pixel data from the reference potential corrected by the reference potential correction means, and applying the selected potential to the plurality of pixel electrodes. It is preferable.
[0013]
By correcting the potential generated by the reference potential generating means based on the coupling capacitance, it is possible to prevent horizontal stripes.
[0014]
Here, in the liquid crystal display device of the present invention, it is preferable that the reference potential generating means generates a plurality of reference potentials by ladder resistance.
[0015]
By using the ladder resistor, a plurality of reference potentials can be easily obtained.
[0016]
Here, in the liquid crystal display device of the present invention, it is preferable that the reference potential correction unit corrects the potential generated by the reference potential generation unit at a position halfway through the ladder resistance.
[0017]
Considering the voltage-light transmission characteristics of the liquid crystal, the degree of change in the amount of transmitted light with respect to the amount of change in voltage is large in the region corresponding to the halftone, but decreases as it approaches the white side or the black side. Therefore, when correcting the signal generated by the reference potential generating means, the potential of the pixel electrode can be corrected with sufficient accuracy even if it is corrected in the middle position of the ladder resistor as long as it is close to both ends of the ladder resistor. it can.
[0018]
In the liquid crystal display device of the present invention, the potential applying unit includes a reference potential generating unit that generates a reference potential, and a data correcting unit that corrects the plurality of pixel data based on the coupling capacitance. Selecting each potential corresponding to the plurality of pixel data corrected by the data correcting unit from the reference potential generated by the reference potential generating unit, and applying the selected potential to the plurality of pixel electrodes. It may be.
[0019]
Thus, the potential applied to the pixel electrode can be corrected by correcting the pixel data itself, instead of correcting the potential generated by the reference potential generating means.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[0021]
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
[0022]
The liquid crystal display device includes a liquid crystal panel 1. The liquid crystal panel 1 includes a TFT substrate (not shown) on which sub-pixel electrodes (see FIG. 2) are formed, and a color filter substrate (not shown) on which common electrodes (not shown) are formed. A liquid crystal is sandwiched between these substrates. In this liquid crystal panel 1, three sub-pixels R (red), G (green), and B (blue) constitute one pixel (3072 × 768), that is, 1024 × 768 = This is a panel in which 786432 pixels are arranged in a matrix.
[0023]
FIG. 2 is an enlarged view showing a part of the TFT substrate of the liquid crystal panel 1 shown in FIG.
[0024]
In this figure, portions of the TFT substrate corresponding to the sub-pixels R (red) of the pixels n, n + 1, and n + 2 are shown. A gate bus extends between adjacent sub-pixels, and four gate buses Gn-1, Gn, Gn + 1, and Gn + 2 are shown here. A source bus (corresponding to a data line in the present invention) S extends in a direction perpendicular to the gate buses Gn−1, Gn, Gn + 1, and Gn + 2. Sub-pixel electrodes (corresponding to the pixel electrodes in the present invention) En, En + 1, and En + 2 are formed in portions corresponding to the sub-pixels R of the pixels n, n + 1, and n + 2. Further, in a portion corresponding to each of the sub-pixels R of the pixels n, n + 1, and n + 2, it is controlled whether or not the signal transmitted through the source bus S is transmitted to each of the sub-pixel electrodes En, En + 1, and En + 2. TFTs (Thin Film Transistors) (n), TFTs (n + 1), and TFTs (n + 2) are formed. When each of these TFT (n), TFT (n + 1), and TFT (n + 2) is turned on, the signal transmitted to the source bus S is transmitted to each of the sub-pixel electrodes En, En + 1, and En + 2, while the TFT When (n), TFT (n + 1), and TFT (n + 2) are turned off, the signal transmitted to the source bus S is not transmitted to each of the sub-pixel electrodes En, En + 1, and En + 2.
[0025]
FIG. 2 shows the structure of the portion corresponding to the sub-pixel R, but the portions corresponding to the sub-pixel G and the sub-pixel B also have the same structure as the portion corresponding to the sub-pixel R.
[0026]
Returning to FIG. 1, the description will be continued.
[0027]
Around the liquid crystal panel 1, a gate driver 2 and eight source drivers 3 are arranged. Each source driver 3 includes an amplifier 3a, a DAC (DA converter) 3b, and a latch 3c. The liquid crystal display device also includes a signal control unit and a power source (hereinafter referred to as a control power source) 4. The control power supply 4 supplies a power supply voltage to the gate driver 2 and the source driver 3 and supplies a control signal to the gate driver 2 and the source driver 3. Each of the eight source drivers 3 receives 6-bit sub-image data.
[0028]
The liquid crystal display device also includes a gamma correction reference potential generation circuit (hereinafter simply referred to as a potential generation circuit) 5 that supplies a reference potential to each source driver 3. The potential generation circuit 5 includes a positive power source 51 and a negative power source 53. These power supplies 51 and 53 are connected to ladder resistors R1 to R10 connected in series with each other through amplifiers 55 and 56, respectively. The potential generation circuit 5 includes a positive-side correction signal generation unit (hereinafter simply referred to as a positive correction unit) 52 and a negative-side correction signal generation unit (hereinafter simply referred to as a negative correction unit) 54. Yes. The positive electrode correction unit 52 and the negative electrode correction unit 54 correspond to the reference potential correction unit according to the present invention. The positive electrode correction unit 52 generates a rectangular signal for correcting the potential supplied from the positive electrode side power supply 51 based on a coupling capacitance (described later) formed between adjacent sub-pixels. Generates a rectangular signal that corrects the potential supplied by the negative power source 53 based on a coupling capacitance described later.
[0029]
The potential supplied from the positive power supply 51 is corrected by adding a rectangular signal generated by the positive correction unit 52, and the corrected potential becomes the reference potential V1 via the amplifier 55. On the other hand, the potential supplied from the negative electrode side power supply 53 is corrected by adding the rectangular signal generated by the negative electrode correction unit 54, and the corrected potential becomes the reference potential V 10 via the amplifier 56. Further, the potentials passing through the amplifiers 55 and 56 are resistance-divided by ladder resistors R1 to R10 to generate reference potentials V2 to V9. In this way, ten types of reference potentials V1 to V10 are generated. Among these reference potentials V1 to V10, the reference potentials V1 to V5 are potentials higher than the AC center voltage, while the reference potentials V6 to V10 are potentials lower than the AC center voltage. Hereinafter, the reference potentials V1 to V5 may be referred to as positive electrode reference potentials, while the reference potentials V6 to V10 may be referred to as negative electrode reference potentials. The generated reference potentials V1 to V10 are input to the DAC 3b of each source bus 3. The DAC 3b selects a potential to be applied to each subpixel electrode from the potential generated by the potential generation circuit 5.
[0030]
Hereinafter, the operation of the liquid crystal display device shown in FIG. 1 will be described.
[0031]
A control signal is supplied from the control power supply 4 to the gate driver 2 and each source driver 8. Based on the control signal, the gate driver 2 transmits a signal for turning on the TFT to each gate bus (see FIG. 2). Further, when a control signal is supplied to each source driver 3, 6-bit sub-pixel data is latched in the latch 3c of each source driver 3 based on the control signal. The sub-pixel data latched by the latch 3c is sequentially output and input to the DAC 3b. The control power supply 4 outputs a polarity control signal for controlling whether the DAC 3b selects a potential from the positive reference potentials V1 to V5 or a negative reference potential V6 to V10. The polarity control signal is input to the DAC 3b. The DAC 3b selects a potential corresponding to the sub pixel data from the potential generated by the potential generation circuit 5 based on the input polarity control signal and the sub pixel data. When the potential is selected by the DAC 3b, the current is amplified by the amplifier 3a and transmitted to the corresponding source bus S (see FIG. 2). A signal representing the potential transmitted to the source bus S is transmitted to each sub-pixel electrode via the TFT when the TFT is turned on by the signal transmitted to the gate bus. As a result, a potential corresponding to the sub-pixel data is applied to each sub-pixel electrode. Accordingly, a voltage is applied to the liquid crystal layer sandwiched between the common electrode and each sub pixel electrode, and the liquid crystal layer is driven according to the potential applied to each sub pixel electrode, and an image is displayed on the liquid crystal panel 1. .
[0032]
Here, as a conventional liquid crystal display device, a liquid crystal display device in which the difference from the liquid crystal display device shown in FIG. 1 is not provided with the positive electrode correction unit 52 and the negative electrode correction unit 54 is considered. When this conventional liquid crystal display device is used to display an image represented by substantially the same brightness, such as a blue sky, on the screen, light and dark appear alternately in the extending direction of the source bus over the entire screen. Hereinafter, the reason why light and dark appear alternately in this conventional liquid crystal display device will be described with reference to FIGS.
[0033]
When displaying an image with uniform brightness such as a blue sky, the sub-pixels displaying the same color must have the same brightness. FIG. 2 shows how potentials are applied to the sub-pixel electrodes En, En + 1, and En + 2 (see FIG. 2) when the brightness of the sub-pixels displaying R (red) is equal to each other. A description will be given with reference to FIG.
[0034]
FIG. 3 is a timing chart when potentials are applied to the sub-pixel electrodes En, En + 1, and En + 2.
[0035]
Each of the gate buses Gn−1, Gn, Gn + 1, and Gn + 2 is transmitted with a signal waveform in which pulses P1 and P2 of the potential Vg are alternately generated with an interval of one vertical period. The pulses P1 and P2 generated in each gate bus are generated at a timing delayed by one horizontal period with respect to the pulses P1 and P2 generated in the preceding gate bus. The corresponding TFTs are turned on during the period in which the pulses P1 and P2 are generated in the gate buses Gn−1, Gn, Gn + 1, and Gn + 2, respectively.
[0036]
In the source bus S, a rectangular wave having a period T represented by a potential Vsp larger than the common electrode potential Vcom (= constant) and a potential Vsn smaller than the common electrode potential Vcom appears repeatedly (that is, the potential). A signal waveform is transmitted (pulses having a magnitude of Vsp−Vsn appear repeatedly).
[0037]
Incidentally, since a source bus, a gate bus, an electrode, and the like are formed in a portion corresponding to each sub-pixel, a capacitance is formed due to these bus and electrode. For example, a parasitic capacitance Cgd by the gate electrode and drain electrode of the TFT, a storage capacitance Cs, a subpixel capacitance Clc by the subpixel electrode and the common electrode, a coupling capacitance Cdd by the adjacent subpixel electrode, and the like are formed. In FIG. 2, these capacitors Cgd, Cs, Clc, and Cdd formed in the portion corresponding to the sub-pixel of each pixel are shown with the suffixes n, n + 1, and n + 2 attached to each pixel. . In addition, the entire capacity of one subpixel R (i) (i = 1, 2, 3,..., N−1, n, n + 1, n + 2,...) (Hereinafter referred to as subpixel capacity) Ct (i) is
Ct (i) = Cgd (i) + Cs (i) + Clc (i) + Cdd (i) + Cdd (i + 1) (1)
And Note that Cgd (i) has substantially the same value for every sub-pixel when the brightness of each sub-pixel is equal. Therefore, hereinafter, Cgd (i) is assumed to be the same value even if the value of i is different. Therefore, Cgd (i) may be simply referred to as Cgd unless it is necessary to clarify in which subpixel Cgd is present. In addition, for each of Cs (i), Clc (i), and Cdd (i), when the brightness of each sub-pixel is equal to each other, the values are almost the same for all sub-pixels. Therefore, Cs (i), Clc (i), and Cdd (i) are also Cs (i), Clc (i) unless it is necessary to clarify in which sub-pixel each of Cs (i), Clc (i), and Cdd (i) ), Cdd (i) may be simply referred to as Cs, Clc, Cdd hereinafter.
[0038]
Here, among the above four capacitors Cgd, Cs, Clc, and Cdd, it is assumed that the coupling capacitor Cdd does not exist and only the remaining three types of capacitors Cgd, Cs, and Clc exist (hence, Ct = Cgd + Cs + Clc) Consider the case where the signal waveform shown in FIG. 3 is transmitted to the source bus and the gate bus. In this case, the potential waveform of the sub-pixel electrode En (see FIG. 2) is represented by a potential waveform (1). That is, in the sub-pixel electrode En, first, a potential having an amplitude A corresponding to the pulse P1 (potential Vg) of the gate bus Gn-1 appears via the storage capacitor Cs (n) (where A = Vg × Cs (n) / Ct (n)). Next, a pulse P1 of the gate bus Gn is generated between times t1 and t2, and the TFT (n) (see FIG. 2) is turned on for a time corresponding to the pulse width of the pulse P1. Therefore, the potential Vsp (hereinafter, this potential may be referred to as a positive potential) is applied from the source bus S to the sub-pixel electrode En via the TFT (n). For this reason, the potential Vsp is temporarily written in the sub-pixel electrode En during a period K1 during which the pulse P1 of Gn is generated (period in which the TFT (n) is in the on state) (time t2). However, the potential V (n) of the sub-pixel electrode En decreases by the kickback amount ΔVc (= Vg × Cgd (n) / Ct (n)) due to the influence of the parasitic capacitance Cgd (n) (time t2). The pixel electrode En is finally almost
V (+) = Vsp−ΔVc (2)
(Hereinafter, when a positive potential is applied to the subpixel electrode, the potential finally held at the subpixel electrode is referred to as a positive electrode writing potential). Thereafter, a potential having an amplitude A corresponding to the pulse P2 delayed by one vertical period from the pulse P1 of the gate bus Gn-1 appears via the storage capacitor Cs (n). Next, a pulse P2 of the gate bus Gn is generated between times t5 and t6, and the TFT (n) is turned on for a time corresponding to the pulse width of the pulse P2. Accordingly, the potential Vsn (hereinafter, this potential may be referred to as a negative potential) is applied from the source bus S to the sub-pixel electrode En via the TFT (n). For this reason, during the period K2 during which the pulse P2 of Gn is generated (period in which the TFT (n) is in the on state) K2, the potential Vsn is temporarily written to the sub-pixel electrode En instead of V (+). (Time t6). However, the potential V (n) of the sub-pixel electrode En is lower than Vsn by the kickback amount ΔVc due to the influence of the parasitic capacitance Cgd (n) (time t6).
V (−) = Vsn−ΔVc (3)
(Hereinafter, when a negative potential is applied to the sub-pixel electrode, the potential finally held at the sub-pixel electrode is referred to as a negative-write potential).
[0039]
By such an operation, every time one pulse is generated in the gate bus Gn, the positive write potential V (+) and the negative write potential V (−) appear alternately on the sub-pixel electrode En. The potential waveform (1) appears repeatedly in the sub-pixel electrode En. Since the potential of the common electrode is Vcom, when the potential of the sub pixel electrode En is the positive electrode writing potential V (+) = Vsp−ΔVc, the liquid crystal of the sub pixel R (n) has a positive voltage Vsp−ΔVc−. On the other hand, when Vcom is applied and the potential of the sub-pixel electrode En is the negative write potential V (−) = Vsn−ΔVc, the negative voltage Vcom−Vsn + ΔVc is applied to the liquid crystal of the sub-pixel R (n). It will be. Note that Vcom is a positive voltage (so that a voltage having the same absolute value is applied to the sub-pixel R (n) regardless of the polarity of the voltage applied to the liquid crystal of the sub-pixel R (n). Vsp−ΔVc−Vcom) = a value that satisfies the negative electrode voltage (Vcom−Vsn + ΔVc). That means
Vcom = (Vsp + Vsn) / 2−ΔVc (4)
Is set to
[0040]
From the above, the potential difference between the positive write potential V (+) = Vsp−ΔVc and the negative write potential V (−) = Vsn−ΔVc of the sub-pixel electrode En is
Va = Vsp−Vsn (5)
(Hereinafter, the potential difference between the positive electrode writing potential and the negative electrode writing potential of each subpixel electrode will be referred to as a writing potential difference).
[0041]
Next, consider the potential waveform of the sub-pixel electrode En + 1.
[0042]
Pulses P1 and P2 appear on the gate bus Gn + 1 at a timing delayed by one horizontal period from the gate bus Gn. At this time, in the period K3 in which the pulse P1 is generated in the gate bus Gn + 1, the potential of the source bus S is the positive potential Vsp, and in the period K4 in which the pulse P2 is generated in the gate bus Gn + 1, the potential of the source bus S is negative. The potential is Vsn. Accordingly, in the period K3, the positive potential Vsp is written to the sub pixel electrode En + 1 at a timing delayed by one horizontal period from the previous sub pixel electrode En (time t3), while in the period K4, the sub pixel A negative potential Vsn is written into the electrode En + 1 at a timing delayed by one horizontal period from the preceding sub-pixel electrode En (time t7). Accordingly, the potential waveform (2) of the sub-pixel electrode En + 1 is the same waveform as the potential waveform (1) of the sub-pixel electrode En, and is delayed in time by one horizontal period from this potential waveform (1). The waveform is shifted in the direction.
[0043]
Next, consider the potential waveform of the sub-pixel electrode En + 2.
[0044]
Pulses P1 and P2 appear on the gate bus Gn + 2 at a timing delayed by one horizontal period from the gate bus Gn + 1. At this time, in the period K5 in which the pulse P1 is generated in the gate bus Gn + 2, the potential of the source bus S is the negative potential Vsn. In the period K6 in which the pulse P2 is generated in the gate bus Gn + 2, the potential of the source bus S is positive. The potential is Vsp. Therefore, in the period K5, the sub-pixel electrode En + 2 is written with the negative potential Vsn opposite to the previous-stage sub-pixel electrode En + 1 (time t4). On the other hand, in the period K6, the sub-pixel electrode En + 2 has the previous-stage potential. A positive potential Vsp opposite to that of the sub-pixel electrode En + 1 is written (time t8). Therefore, the potential waveform (3) of the sub-pixel electrode En + 2 appears opposite to the potential waveforms (1) and (2) of the sub-pixel electrodes En and En + 1 in terms of the positive and negative write potentials.
[0045]
Although the potential waveform of the sub pixel electrode En + 3 subsequent to the sub pixel electrode En + 2 is not specifically illustrated, it can be considered in the same manner as the potential waveform (3) of the sub pixel electrode En + 2. That is, the potential waveform of the sub-pixel electrode En + 3 has the same shape as the potential waveform (3), and is a waveform shifted in a direction delayed in time by one horizontal period from the potential waveform (3).
[0046]
For each of the sub-pixel electrodes En + 4, En + 5,... In the subsequent stage of the sub-pixel electrode En + 3, the waveforms having the same shape as the waveforms of the sub-pixel electrodes En to En + 3 are sequentially delayed in time by one horizontal period. The waveform is shifted to. Therefore, the potential difference between the positive electrode writing potential and the negative electrode writing potential of each sub-pixel is the same potential difference Va = Vsp−Vsn (see the equation (5)).
[0047]
As described above, two adjacent subpixels are used as a pair, and a positive electrode pair and a negative electrode pair appear alternately (see FIG. 8), and driving in an AC system between two rows and one column is performed.
[0048]
Up to this point, it has been described that there is no coupling capacitance Cdd between adjacent sub-pixel electrodes, but in reality there is a coupling capacitance Cdd. Hereinafter, the potential of each sub-pixel electrode when the coupling capacitance Cdd is considered in addition to the capacitances Cgd, Cs, and Clc will be considered.
[0049]
FIG. 4 is a diagram illustrating a potential waveform of the sub-pixel electrode En when a coupling capacitor Cdd exists between adjacent sub-pixel electrodes. Also, in FIG. 4, the potential waveforms (1), (2), when the coupling capacitance is ignored, as shown in FIG. 3, so that the difference in potential waveform depending on the presence or absence of the coupling capacitance Cdd can be easily understood. Of (3), potential waveforms (1) and (2) are also shown.
[0050]
When considering the coupling capacitance, Ct (i) = Cgd (i) + Cs (i) + Clc (i) + Cdd (i) + Cdd (i + 1). Since Ct (i) takes almost the same value even if the value of i is different (that is, in any sub-pixel), Ct (i) is simply described as Ct.
[0051]
When the coupling capacitor Cdd is present, the potential waveform of the sub-pixel electrode En is (1) ′. That is, the sub-pixel electrode En is affected by the coupling capacitance Cdd (n + 1) (see FIG. 2), so that the positive electrode writing potential does not become V (+) but V (+) + ΔVdd, The built-in potential does not become V (−) but becomes V (−) − ΔVdd. Hereinafter, the reason why the write potential at the positive electrode and the negative electrode changes in this way will be described. However, in order to simplify the discussion, when considering the potential of the sub-pixel electrode En, among the coupling capacitance Cdd (i) between adjacent sub-pixel electrodes, between the sub-pixel electrode En and the sub-pixel electrode En + 1. It is assumed that only the coupling capacitance Cdd (n + 1) exists and no other coupling capacitance exists.
[0052]
The potential waveform (1) ′ when the coupling capacitance is taken into account can be described in the same manner as when the coupling capacitance described above is ignored until time t2. Here, when attention is paid to the potential waveform (2) of the sub-pixel electrode En + 1 at the subsequent stage of the sub-pixel electrode En, the point in time t2 (that is, the point in time when the potential V (n) of the sub-pixel electrode En becomes V (+)). ), The potential V (n + 1) of the sub-pixel electrode En + 1 is the negative write potential V (−), but the sub-pixel R (n) and the sub-pixel R (n + 1) are driven with the same polarity. After one horizontal period, the potential of the sub-pixel electrode En + 1 changes from the negative write potential V (−) to the positive write potential V (+) (time t3). Since a coupling capacitor Cdd (see FIG. 2) exists between the sub-pixel electrode En and the sub-pixel electrode En + 1, as described above, the potential of the sub-pixel electrode En + 1 is set to the negative write potential V (−). Is changed from the positive write potential V (+) to the positive write potential Vp (n) of the sub-pixel electrode En from the law of charge conservation for the sub-pixel R (n) as follows.
Vp (n)
= V (+) + {(V (+)-V (-)} * Cdd / Ct
= V (+) + {(Vsp−ΔVc) − (Vsn−ΔVc)} × Cdd / Ct
= V (+) + (Vsp−Vsn) × Cdd / Ct
From this equation, Vp (n) is affected by the potential change of the sub-pixel electrode En + 1 in the subsequent stage, changes by the second term of the right side (Vsp−Vsn) × Cdd / Ct, and is simply V (+). I understand that it should not be. Here, the second term on the right side of this equation (Vsp−Vsn) × Cdd / Ct is
ΔVdd = (Vsp−Vsn) × Cdd / Ct (6)
After all,
Vp (n) = V (+) + ΔVdd (7)
It becomes.
[0053]
Accordingly, the positive write potential Vp (n) of the sub-pixel electrode En is V (+) when the coupling capacitance is not considered (see potential waveform (1)), whereas when the coupling capacitance is considered, It becomes larger than V (+) by ΔVdd.
[0054]
When the pulse P2 is generated on the gate bus Gn-1, a potential having an amplitude A corresponding to the pulse P2 appears in the potential waveform (1) 'of the sub-pixel electrode En. Next, when the pulse P2 of the gate bus Gn is generated, the TFT (n) is turned on for a time corresponding to the pulse width of the pulse P2. Accordingly, the negative potential Vsn is applied from the source bus S to the sub-pixel electrode En via the TFT (n). For this reason, the potential Vsn is written to the sub-pixel electrode En during the period K2 in which the Gn pulse P2 is generated (time t6). However, since the voltage is decreased by the kickback amount ΔVc, V (−) = Vsn−ΔVc (time t6). Here, when attention is paid to the potential waveform (2) of the sub pixel electrode En + 1 in the subsequent stage of the sub pixel electrode En, the time point of time t6 (that is, the time point when the potential V (n) of the sub pixel electrode En becomes V (−) ), The potential V (n + 1) of the subpixel electrode En + 1 is the positive electrode writing potential V (+), but the subpixel R (n) and the subpixel R (n + 1) are driven with the same polarity. After one horizontal period, the potential of the sub-pixel electrode En + 1 changes from the positive write potential V (+) to the negative write potential V (−) (time t7). Since the coupling capacitor Cdd (see FIG. 2) exists between the sub-pixel electrode En and the sub-pixel electrode En + 1, as described above, the potential of the sub-pixel electrode En + 1 is set to the positive electrode writing potential V (+). Is changed from the negative write potential V (−) to the negative write potential Vn (n) of the subpixel electrode En from the law of charge conservation for the subpixel R (n).
Vn (n)
= V (−) + {(V (−) − V (+)} × Cdd / Ct
= V (−) + {(Vsn−ΔVc) − (Vsp−ΔVc)} × Cdd / Ct
= V (−) + (Vsn−Vsp) × Cdd / Ct
= V (−) − (Vsp−Vsn) × Cdd / Ct
From this equation, Vn (n) is also affected by the potential change of the sub-pixel electrode En + 1 at the subsequent stage, changes by the second term of the right side (Vsp−Vsn) × Cdd / Ct, and simply V (−). It turns out that it is not. Here, when the second term (Vsp−Vsn) × Cdd / Ct on the right side of this equation is set to ΔVdd as in the case of obtaining the equation (7), Vn (n) = V (−) − ΔVdd. 8)
It becomes.
[0055]
That is, the negative electrode write potential Vn (n) of the sub-pixel electrode En is V (−) when the coupling capacitance is not considered (see potential waveform (1)), whereas when the coupling capacitance is considered, It is smaller than V (−) by ΔVdd. Therefore, the potential difference between the positive writing potential V (+) + ΔVdd = Vsp−ΔVc + ΔVdd of the sub-pixel electrode En and the negative writing potential V (−) − ΔVdd = Vsn−ΔVc−ΔVdd is Vsp−Vsn + 2ΔVdd = Va + 2ΔVdd (( (See 5).
[0056]
Next, consider the potential waveform of the sub-pixel electrode En + 1 when there is a coupling capacitance Cdd between adjacent sub-pixel electrodes.
[0057]
FIG. 5 is a diagram illustrating a potential waveform of the sub-pixel electrode En + 1 when the coupling capacitance Cdd exists between adjacent sub-pixel electrodes. FIG. 5 shows the potential waveforms (1), (2), when the coupling capacitance is ignored, as shown in FIG. 3, so that the difference in potential waveform depending on the presence or absence of the coupling capacitance Cdd can be easily understood. The potential waveforms (2) and (3) of (3) are also shown.
[0058]
When the coupling capacitor Cdd is present, the potential waveform of the sub-pixel electrode En + 1 is (2) ′. That is, the sub-pixel electrode En + 1 is affected by the coupling capacitance Cdd (n + 2) (see FIG. 2), so that the positive electrode writing potential does not become V (+) but V (+) − ΔVdd, The negative electrode write potential is not V (−) but V (−) + ΔVdd. Hereinafter, the reason why the write potential at the positive electrode and the negative electrode changes in this way will be described. However, for the sake of simplicity, in considering the potential of the subpixel electrode En + 1, as in the case of considering the potential of the subpixel electrode En, the coupling capacitance Cdd (i) between adjacent subpixel electrodes In the following description, it is assumed that only the coupling capacitance Cdd (n + 1) exists between the sub-pixel electrode En + 1 and the sub-pixel electrode En + 2, and no other coupling capacitance exists.
[0059]
The potential waveform (2) ′ in the case of considering the coupling capacitance can also be explained in the same manner as when the coupling capacitance described above is ignored until time t3. Here, when attention is paid to the potential waveform (3) of the sub-pixel electrode En + 2 at the subsequent stage of the sub-pixel electrode En + 1, the time t3 (that is, the time when the potential V (n + 1) of the sub-pixel electrode En + 1 becomes V (+)). ), The potential V (n + 2) of the sub-pixel electrode En + 2 is the positive electrode writing potential V (+), but the sub-pixel R (n + 1) and the sub-pixel R (n + 2) are driven with opposite polarities. Therefore, after one horizontal period, the potential of the sub-pixel electrode En + 2 changes from the positive write potential V (+) to the negative write potential V (−) (time t4). Since a coupling capacitor Cdd (see FIG. 2) exists between the sub-pixel electrode En + 1 and the sub-pixel electrode En + 2, as described above, the potential of the sub-pixel electrode En + 2 is set to the positive electrode writing potential V (+). Is changed from the negative write potential V (−) to the positive write potential Vp (n + 1) of the subpixel electrode En + 1 from the law of charge conservation for the subpixel R (n + 1) as follows.
Vp (n + 1)
= V (+) + {(V (−) − V (+)} × Cdd / Ct
= V (+) + {(Vsn−ΔVc) − (Vsp−ΔVc)} × Cdd / Ct
= V (+) + (Vsn-Vsp) * Cdd / Ct
= V (+)-(Vsp-Vsn) * Cdd / Ct
From this equation, Vp (n + 1) is affected by the potential change of the sub-pixel electrode En + 2 at the subsequent stage, changes by the second term on the right side (Vsp−Vsn) × Cdd / Ct, and is simply V (+). I understand that it should not be. Here, if the second term (Vsp−Vsn) × Cdd / Ct on the right side of this equation is set to ΔVdd as in the case of obtaining the equations (7) and (8),
Vp (n + 1) = V (+) − ΔVdd (9)
It becomes.
[0060]
Accordingly, the positive write potential of the sub-pixel electrode En + 1 is V (+) when the coupling capacitance is ignored (see potential waveform (2)), whereas V (+) when the coupling capacitance is taken into consideration. Less than ΔVdd.
[0061]
When the pulse P2 is generated in the gate bus Gn, a potential having an amplitude A corresponding to the pulse P2 appears in the potential waveform (2) ′ of the sub-pixel electrode En. Next, when the pulse P2 of the gate bus Gn + 1 is generated, the TFT (n + 1) (see FIG. 2) is turned on for a time corresponding to the pulse width of the pulse P2. Therefore, the negative potential Vsn is applied from the source bus S to the sub-pixel electrode En + 1 via the TFT (n + 1). For this reason, the potential Vsn is written to the sub-pixel electrode En + 1 during the period K4 during which the pulse P2 of Gn + 1 is generated (time t7). However, since it decreases by the kickback amount ΔVc, V (−) = Vsn once. −ΔVc (time t7). Here, when attention is paid to the potential waveform (3) of the sub-pixel electrode En + 2 at the subsequent stage of the sub-pixel electrode En + 1, the point in time t7 (that is, the point in time when the potential V (n + 1) of the sub-pixel electrode En + 1 becomes V (−)). ), The potential V (n + 2) of the subpixel electrode En + 2 is the negative write potential V (−), but the subpixel R (n + 1) and the subpixel R (n + 2) are driven with opposite polarities. Therefore, after one horizontal period, the potential of the sub-pixel electrode En + 2 changes from the negative write potential V (−) to the positive write potential V (+) (time t8). Since the coupling capacitor Cdd (see FIG. 2) exists between the sub-pixel electrode En + 1 and the sub-pixel electrode En + 2, as described above, the sub-pixel electrode En + 2 potential is changed from the negative write potential V (−). When the positive write potential V (+) is changed, the negative write potential Vn (n + 1) of the subpixel electrode En + 1 is as follows from the law of charge conservation for the subpixel R (n + 1).
Vn (n + 1)
= V (−) + {(V (+) − V (−)} × Cdd / Ct
= V (−) + {(Vsp−ΔVc) − (Vsn−ΔVc)} × Cdd / Ct
= V (−) + (Vsp−Vsn) × Cdd / Ct
From this equation, Vn (n + 1) is affected by the potential change of the sub-pixel electrode En + 2 at the subsequent stage, changes by the second term on the right side (Vsp−Vsn) × Cdd / Ct, and is simply V (−). I understand that it should not be. Here, if the second term (Vsp−Vsn) × Cdd / Ct on the right side of this equation is set to ΔVdd as in the case of obtaining equation (7),
Vn (n + 1) = V (−) + ΔVdd (10)
It becomes.
[0062]
That is, the negative electrode write potential Vn (n + 1) of the sub-pixel electrode En + 1 is V (−) when the coupling capacitance is ignored (see potential waveform (2)), but when the coupling capacitance is considered, It is larger than V (−) by ΔVdd. Therefore, the potential difference between the positive write potential V (+) − ΔVdd = Vsp−ΔVc−ΔVdd and the negative write potential V (−) + ΔVdd = Vsn−ΔVc + ΔVdd of the sub-pixel electrode En + 1 is Vsp−Vsn−2ΔVdd = Va −2ΔVdd (see equation (5)).
[0063]
From the above, the positive electrode writing potential and the negative electrode writing potential of the sub-pixel electrode are affected by the coupling capacitance between adjacent sub-pixel electrodes, and only ΔVdd is compared with the case where the coupling capacitance is ignored. You can see that it fluctuates. Specifically, when attention is paid to one subpixel electrode, immediately after the potential is written to the focused subpixel electrode, the subpixel electrode in the subsequent stage of the focused subpixel is changed from the negative write potential to the positive polarity. When the write potential is changed, the potential of the focused subpixel electrode is increased by ΔVdd. On the other hand, when the subpixel electrode in the subsequent stage of the focused subpixel electrode is changed from the positive write potential to the negative write potential, this time. On the other hand, the potential of the focused sub-pixel electrode is decreased by ΔVdd. Considering this, when the coupling capacitance is considered, the positive write potential of the subpixel electrode R (n + 2) is immediately after the potential is written to the subpixel electrode R (n + 2). Since the sub pixel electrode R (n + 3) in the subsequent stage of R (n + 2) changes from the positive electrode writing potential to the negative electrode writing potential, it decreases by ΔVdd as compared with the case where the coupling capacitance is ignored. On the other hand, the negative electrode write potential of the sub-pixel electrode R (n + 2) when coupling capacitance is taken into account, since the sub-pixel electrode R (n + 3) in the subsequent stage changes from the negative electrode write potential to the positive electrode write potential. It increases by ΔVdd as compared with the case where the ring capacity is ignored.
[0064]
FIG. 6 is a diagram collectively showing potential waveforms of the sub-pixel electrodes En, En + 1, and En + 2 when the coupling capacitor Cdd exists between adjacent sub-pixel electrodes. FIG. 6 also shows the potential waveform (1) of the sub-pixel electrode En when the coupling capacitance is ignored.
[0065]
FIG. 6 shows only the potential waveforms of the three sub-pixel electrodes En, En + 1, and En + 2 as electrode waveforms when the coupling capacitance Cdd is taken into account, but FIG. 4 and FIG. 5 are also shown for other sub-pixel electrodes. When considered according to the method described with reference, it can be seen that the positive and negative write potentials increase and decrease by ΔVdd. Therefore, the positive electrode write potential Vp (i) and the negative electrode write potential Vn (i) of each sub-pixel R (i) are
Vp (i) = V (+) + ΔVdd = Vsp−ΔVc + ΔVdd (11)
However, i = n, n ± 2, n ± 4,...
Vp (i) = V (+) − ΔVdd = Vsp−ΔVc−ΔVdd (12)
However, i = n ± 1, n ± 3,...
Vn (i) = V (−) − ΔVdd = Vsn−ΔVc−ΔVdd (13)
However, i = n, n ± 2, n ± 4,...
Vn (i) = V (−) + ΔVdd = Vsn−ΔVc + ΔVdd (14)
However, i = n ± 1, n ± 3,...
[0066]
Further, when the coupling capacitance is ignored, as shown in FIG. 3, the write potential difference of each sub-pixel is Va, which is the same regardless of each sub-pixel, but when the coupling capacitance Cdd is taken into consideration, the expression (11) From formulas (14), it can be seen that the write potential difference between the sub-pixels alternately appears as a write potential difference larger than Va by 2ΔVdd and a write potential difference smaller than 2ΔVdd. So far, one source bus has been considered, but the phenomenon that the write potential difference increases or decreases by 2ΔVdd appears for any source bus. Therefore, when the liquid crystal panel is a normally white panel, a row where the write potential difference is larger than Va by 2ΔVdd is dark and a row where the write potential difference is smaller by 2ΔVdd is brighter. That is, in the conventional liquid crystal display device, even if the brightness of each sub-pixel is made equal, in reality, horizontal stripes in which bright lines and dark lines alternately appear are recognized by the eyes.
[0067]
On the other hand, in the liquid crystal display device shown in FIG. 1, the potential generation circuit 5 includes a positive electrode correction unit 52 and a negative electrode correction unit 54. When the liquid crystal display device shown in FIG. 1 provided with these correction units is used to display an image represented by almost the same brightness, such as a blue sky, brightness does not appear on the screen, and the brightness is uniform over the entire screen. Will display a blue sky. The reason why the blue sky is displayed with uniform brightness over the entire screen when the liquid crystal display device shown in FIG. 1 is used will be described below.
[0068]
FIG. 7 is a diagram illustrating a timing chart when potentials are applied to the respective sub-pixel electrodes En, En + 1, and En + 2.
[0069]
The reason for the occurrence of horizontal streaks in which light and dark are repeated for each row is that the write potential difference of one subpixel electrode of adjacent subpixel electrodes is larger than Va by 2ΔVdd, and the write potential difference of the other subpixel electrode is Va. This is considered to be because the voltage becomes smaller by 2ΔVdd and a different voltage is applied to each sub-pixel. Therefore, the difference between the common electrode potential Vcom and the positive electrode write potential is equal to each other regardless of each sub-pixel, and the difference between the common electrode potential Vcom and the negative electrode write potential is also equal to each other regardless of each sub-pixel. If they are equal, the same voltage is applied to each sub-pixel, and horizontal stripes can be prevented.
[0070]
In the conventional liquid crystal display device, as described with reference to FIG. 3, in order to make the positive electrode writing potential of each subpixel electrode equal to each other, the potential Vsp is uniformly written to each subpixel, In order to make the negative write potentials of the sub-pixel electrodes equal to each other, Vsn is uniformly written to each sub-pixel. However, the positive electrode writing potential and the negative electrode writing potential of each subpixel electrode are affected by the coupling capacitance, and fluctuate by ΔVdd as compared with the case where the coupling capacitance is ignored. As a result, the potential difference between each of the positive electrode writing potential and the negative electrode writing potential and the common electrode potential Vcom differs depending on each sub-pixel.
[0071]
Here, when considering the coupling capacitance in the conventional liquid crystal display device, two types of potentials of V (+) + ΔVdd and V (+) − ΔVdd appear as the positive electrode writing potential. Further, two types of potentials of V (−) + ΔVdd and V (−) − ΔVdd appear as the negative electrode writing potential. Here, paying attention to the positive electrode writing potential, the difference between these two kinds of potentials V (+) + ΔVdd and V (−) − ΔVdd is 2ΔVdd, so that the subpixel in which the potential of V (+) + ΔVdd appears. If the potential of the electrode can be decreased by ΔVdd while the potential of the subpixel electrode at which the potential of V (+) − ΔVdd appears can be increased by ΔVdd, the positive write potential of each subpixel electrode can be determined by which subpixel electrode. However, V (+) is obtained, and the difference between the common electrode potential Vcom and the positive electrode writing potential can be made equal to each other for each sub-pixel. From the same idea, focusing on the negative electrode writing potential, the potential of the subpixel electrode in which the potential of V (−) + ΔVdd appears is decreased by ΔVdd, while the potential of the subpixel electrode in which the potential of V (−) − ΔVdd appears. Can be increased by ΔVdd, the negative write potential of each subpixel electrode becomes V (−) for any subpixel electrode, and the common electrode potential Vcom and the negative write potential for each subpixel. Can be made equal to each other. That is, the potential of each subpixel electrode is increased or decreased by ΔVdd generated by the write potential difference of the subsequent (next row) subpixel electrode. Therefore, it is only necessary to correct by ΔVdd due to the influence of the subsequent subpixel electrode.
[0072]
Therefore, in this embodiment, the potential generation circuit 5 is provided with a positive electrode correction unit 52 and a negative electrode correction unit 54 as shown in FIG. 1, and the signal waveform of the source bus S is corrected to a waveform as shown in FIG. is doing. Specifically, among the sub-pixel electrodes, in the conventional source bus signal (for example, see FIG. 6), the sub-pixel electrode Ei whose write potential difference considering the coupling capacitance is Va + 2ΔVdd (where i = n, n ± 2, n ± 4, etc. Focusing on these sub-pixel electrodes, hereinafter referred to as first sub-pixel electrodes), a period during which a positive potential is written to the first sub-pixel electrodes (in FIG. In the period K1 and the period K6), the potential of the source bus S is corrected to a potential Vsp (−) = Vsp−ΔVdd that is smaller than Vsp by ΔVdd. On the other hand, during the period in which the negative potential is written to the first subpixel electrode (corresponding to the period K2 and the period K5 in FIG. 7), the potential of the source bus S is increased by a potential Vsn (+ ) = Vsn + ΔVdd.
[0073]
Furthermore, among the sub-pixel electrodes, sub-pixel electrodes Ei (where i = n ± 1, n ± 3,...) In which the writing potential difference is Va−2ΔVdd in the conventional source bus signal. Focusing on the electrode (referred to as the second subpixel electrode), the potential of the source bus S is changed during the period (corresponding to the period K3 in FIG. 7) in which the positive potential is written into the second subpixel electrode. , Vsp (+) = Vsp + ΔVdd, which is larger than Vsp by ΔVdd. On the other hand, during the period in which the negative potential is written into the second subpixel electrode (corresponding to the period K4 in FIG. 7), the potential of the source bus S is set to a potential Vsn (−) = Vsn that is smaller than Vsn by ΔVdd. Correct to -ΔVdd.
[0074]
As described above, the positive electrode correction unit corrects the potential of the source bus S to Vsp (−) and Vsp (+) during the period in which the positive electrode potential is written to each of the first and second subpixel electrodes. 52 generates a rectangular signal necessary for correcting the potential of the source bus S from Vsp to Vsp (−) and Vsp (+), respectively. Further, in order to correct the potential of the source bus S to Vsn (+) and Vsn (−) during the period in which the negative potential is written to each of the first and second subpixel electrodes, the negative correction unit 54 includes: A rectangular signal necessary for correcting the potential of the source bus S from Vsn to Vsn (+) and Vsn (−) is generated.
[0075]
In the present embodiment, since the potential of the source bus S is corrected as described above by the signals generated by the positive electrode correction unit 52 and the negative electrode correction unit 54, the positive electrode write potential Vp1 of the first subpixel electrode is ( 11) In the equation, Vsp is obtained by replacing Vsp (−) = Vsp−ΔVdd and proceeding with the calculation. That means
Vp1 = (Vsp−ΔVdd) −ΔVc + ΔVdd = Vsp−ΔVc = V (+) (see equation (2))
It becomes. Further, the positive electrode writing potential Vp2 of the second subpixel electrode is obtained by replacing Vsp with Vsp (+) = Vsp + ΔVdd in the equation (12) and proceeding with the calculation. That means
Vp2 = (Vsp + ΔVdd) −ΔVc−ΔVdd = Vsp−ΔVc = V (+) (see equation (2))
[0076]
Therefore, in this embodiment, it can be understood that the positive electrode writing potential is V (+) in any subpixel electrode. Thus, it can be seen that the voltage applied to each sub-pixel is V (+) − Vcom in any sub-pixel at the positive polarity.
[0077]
Next, in the present embodiment, considering the negative write potential Vn, since the potential of the source bus S is set as described above, the negative write potential Vn1 of the first subpixel electrode is (13). In the formula, Vsn is obtained by replacing Vsn (+) = Vsn + ΔVdd and proceeding with the calculation. That means
Vn1 = (Vsn + ΔVdd) −ΔVc−ΔVdd = Vsn−ΔVc = V (−) (see equation (3))
It becomes. Further, the negative electrode writing potential Vn2 of the second subpixel electrode is obtained by replacing Vsn with Vsn (−) = Vsn−ΔVdd in the equation (14) and proceeding with the calculation. That means
Vn2 = (Vsn−ΔVdd) −ΔVc + ΔVdd = Vsn−ΔVc = V (−) (see equation (3))
[0078]
Therefore, in this embodiment, it can be understood that the negative electrode write potential Vn is V (−) in any sub-pixel electrode. Thus, it can be seen that the voltage applied to each sub-pixel is Vcom−V (−) in any sub-pixel at the negative polarity. From the above, the write potential difference is V (+) − V (−) = Vsp−ΔVc− (Vnp−ΔVc) = Vsp−Vnp = Va (see equation (5)).
[0079]
Further, Vcom is set to (Vsp + Vsn) / 2−ΔVc as shown in the equation (4).
V (+) − Vcom (= voltage applied to each sub-pixel at the positive polarity) = Vcom−V (−) (= voltage applied to each sub-pixel at the negative polarity)
It turns out that it becomes.
[0080]
Therefore, when the liquid crystal display device shown in FIG. 1 is used, even when an image represented by almost the same brightness, such as a blue sky, is displayed, light and darkness does not appear on the screen, and the blue sky has a uniform brightness over the entire screen. Is displayed.
[0081]
In the above description, since the case where each sub-pixel is set to the same brightness is considered, the correction amount ΔVdd of the potential of the source bus S can be expressed by the equation (6) regardless of which sub-pixel electrode potential is corrected. Although it may be set to a predetermined value to be obtained, normally, the brightness of each sub-pixel changes in an extremely multi-level (for example, 64 levels), so Vs and Vn in the equation (6) also naturally change. Value. Therefore, ΔVdd in the equation (6) also changes in multiple stages. For example, in the case of a normally white mode liquid crystal display device, the darker the sub-pixel, the larger the write potential difference, and thus ΔVdd increases. On the other hand, as the brightness of the sub-pixel becomes brighter, the write potential difference becomes smaller, so ΔVdd becomes smaller. ΔVdd in the equation (6) is a variation that the positive and negative write potentials of each subpixel electrode are affected by the write potential difference of the subpixel electrode in the subsequent stage (next row). The correction amount ΔVdd corresponding to each sub-pixel may be changed according to the brightness of the sub-pixel in the subsequent stage (next row) of each sub-pixel.
[0082]
In the present embodiment, both the positive correction unit 52 and the negative correction unit 54 are provided. If ΔVdd is about several tens of mV, of the two correction units, Only one of the correction units may be provided. If only one correction unit is provided, the AC center voltages of subpixels adjacent to each other in the direction in which the source bus S (see FIG. 2) is shifted from each other, but variations in the potential Vcom of the common electrode within the panel surface, etc. Therefore, the difference in AC center voltage can be ignored.
[0083]
Further, considering the voltage-light transmission characteristics of the liquid crystal, the degree of change in the amount of transmitted light with respect to the amount of change in voltage is large in the region corresponding to the halftone, but becomes smaller as the white side or the black side is approached. Become. Therefore, even if the signal generated by the positive electrode correction unit 52 is added not from the input side of the amplifier 55 but from the ladder resistors R1 to R4 connected to the output side of the amplifier 55, this addition position is the reference potential V1. , V5 is close to the position where it is generated (for example, between the ladder resistors R1 and R2), a signal waveform having substantially the same shape as the signal waveform of the corrected source bus S shown in FIG. 7 is obtained. Therefore, in this embodiment, the signal generated by the positive electrode correction unit 52 is added before the supply potential of the power supply 51 is divided by resistance, but may be added from the ladder resistors R1 to R4. In the same way, the signal generated by the negative electrode correction unit 54 may be added from the ladder resistors R6 to R10 as long as the signal is close to the position where the reference potentials V6 and V10 are generated.
[0084]
Further, in the present embodiment, a positive electrode correction unit 52 and a negative electrode correction unit 54 are provided, and these correction units prevent the occurrence of horizontal stripes by correcting the potential of the source bus S by a correction amount based on the coupling capacitance. However, instead of providing these correction units, a data correction unit that corrects a plurality of sub-pixel data based on the coupling capacitance may be provided. Each of the potentials corresponding to the plurality of pixel data corrected by the data correction unit is selected from the reference potential generated by the potential generation circuit 5 with the data correction unit, and the selected potentials are supplied to the source bus S. However, the occurrence of horizontal stripes can be prevented.
[0085]
In addition, the liquid crystal display device of the present embodiment is a liquid crystal display device that adopts an AC method between 2 rows and 1 column as a driving method, but the liquid crystal display device of the present invention is an AC method between 3 rows and 1 column, for example, The present invention may be applied to a liquid crystal display device that employs another driving method, and by using the liquid crystal display device of the present invention, variation in potential of each sub-pixel due to a coupling capacitance formed between adjacent sub-pixel electrodes can be achieved. Can be suppressed.
[0086]
Further, in this embodiment, the liquid crystal display device that displays a color image is taken up. However, even if the liquid crystal display device of the present invention is applied to a liquid crystal display device that displays a black and white image, the horizontal streak is still effective. Can be prevented.
[0087]
In this embodiment, the reference potential V1 to the reference potential V10 are directly input to the DAC 3b. However, a buffer by an amplifier may be provided between the ladder resistor and each DAC 3b.
[0088]
Further, in the present embodiment, the potential Vcom of the common electrode is constant, but the present invention can be applied even if the potential Vcom is variable.
[0089]
【The invention's effect】
As described above, according to the liquid crystal display device of the present invention, it is possible to prevent horizontal stripes even when displaying images represented by substantially the same brightness.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is an enlarged view showing a portion corresponding to some sub-pixels of the liquid crystal panel 1 shown in FIG.
FIG. 3 is a timing chart when potentials are applied to respective sub-pixel electrodes En, En + 1, and En + 2.
FIG. 4 is a diagram illustrating a potential waveform of a sub-pixel electrode En when a coupling capacitor Cdd is present between adjacent sub-pixel electrodes.
FIG. 5 is a diagram showing a potential waveform of a sub-pixel electrode En + 1 when a coupling capacitor Cdd exists between adjacent sub-pixel electrodes.
FIG. 6 is a diagram collectively showing potential waveforms of sub pixel electrodes En, En + 1, and En + 2 when a coupling capacitor Cdd exists between adjacent sub pixel electrodes.
FIG. 7 is a timing chart when potentials are applied to respective sub-pixel electrodes En, En + 1, and En + 2.
FIG. 8 is a conceptual diagram of an AC driving method between 2 rows and 1 column.
[Explanation of symbols]
1 LCD panel
2 Gate driver
3 Source driver
3a, 55, 56 amplifier
3b DAC
3c latch
4 Signal control unit and power supply
5 Reference potential generator for gamma correction
51 Positive power supply
52 Positive-side correction signal generator
53 Negative side power supply
54 Negative-side correction signal generator

Claims

A liquid crystal display device using an alternating driving method between 2 rows and 1 column,
A first substrate on which a plurality of pixel electrodes to which a potential is applied via the same data line are formed ;
Common electrode is formed, a second substrate sandwiching a liquid crystal between the first substrate,
A potential applying means for applying a potential to the plurality of pixel electrodes based on a plurality of pixel data ;
With
The potential applying means corrects the potential applied to the plurality of pixel electrodes based on a coupling capacitance formed between pixel electrodes adjacent to each other in the column direction .
A liquid crystal display device.

The potential applying means includes reference potential generating means for generating a reference potential, and reference potential correcting means for correcting the reference potential generated by the reference potential generating means based on the coupling capacitance, and the reference potential 2. The potentials corresponding to the plurality of pixel data are selected from the reference potential corrected by the correcting means, and the selected potentials are applied to the plurality of pixel electrodes. A liquid crystal display device according to 1.

The liquid crystal display device according to claim 2, wherein the reference potential generating means generates a plurality of reference potentials by ladder resistance.

4. The liquid crystal display device according to claim 3, wherein the reference potential correcting means corrects the potential generated by the reference potential generating means at a midway position of the ladder resistance.

The potential applying means includes a reference potential generating means for generating a reference potential and a data correcting means for correcting the plurality of pixel data based on the coupling capacitance, and a reference generated by the reference potential generating means 2. The potentials corresponding to a plurality of pixel data corrected by the data correction means are selected from potentials, and the selected potentials are applied to the plurality of pixel electrodes. A liquid crystal display device according to 1.