JP4478930B2 - テスタシミュレーション装置及びテスタシミュレーション方法 - Google Patents
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Description
本発明は、ＩＣテスタのシミュレーションを行うテスタシミュレーション装置及びテスタシミュレーション方法に関し、テストプログラムの変更に伴って、汎用フォーマットデータ、例えば、ＳＴＩＬデータの変更が行えるテスタシミュレーション装置及びテスタシミュレーション方法に関するものである。
テスタ（ＩＣテスタ）は、テストプログラムに基づいて、被試験対象（以下ＤＵＴと略す）に入力パターンを与え、ＤＵＴからの出力と期待値パターンとを比較し、ＤＵＴの良否の判定を行うものである。近年、実際に、テスタにより、ＤＵＴを試験する前に、ＤＵＴ、テスタをモデルとして、テストプログラムをシミュレーションし、テストプログラムの動作確認を行っている。このような装置は、非特許文献１等に記載されている。
甲元芳雄、「第１章 ＳＯＣテストの基礎知識 その１」、Ｄｅｓｉｇｎ Ｗａｖｅ Ｍａｇａｚｉｎｅ、ＣＱ出版社、２００１年１２月、Ｎｏ．４９、ｐ．８６−９３
以下図２を用いて説明する。図２において、記憶部Ｍ１は、例えば、ＩＣ、ＬＳＩ等のＤＵＴの回路データが記述されるＤＵＴモデルを記憶する。記憶部Ｍ２は、信号入力パターンを記憶する。記憶部Ｍ３は、ＳＴＩＬ（Standard Test Interface Language）データを記憶する。ＳＴＩＬは、テストプログラムへの変換を容易にする標準化されたフォーマットで、ＩＥＥＥ Ｓｔｄ １５４０．０−１９９９に規定されている。記憶部Ｍ４は、テストプログラムを記憶する。テストプログラムには、ＤＵＴのピンが入出力、入力、出力、電源のピンを定義するピン定義、テストレートのタイミング、期待値比較のタイミング、ＤＵＴの入力パターンを作成するためのエッジのタイミング等を指示するタイミングプログラム、直流特性試験を指示するＤＣテストプログラム、入力パターン、期待値パターン等のテストパターン等からなる。
設計シミュレーション手段１は、ＤＵＴの回路設計時に用いられ、記憶部Ｍ１のＤＵＴモデルと記憶部Ｍ２の信号入力パターンとにより、シミュレーションを行い、シミュレーション結果パターン（信号入力パターン、信号出力パターン）をＳＴＩＬデータとして、記憶部Ｍ３に格納する。テストプログラム変換手段２は、記憶部Ｍ３のＳＴＩＬデータをテストプログラムに変換し、記憶部Ｍ４に格納する。仮想テスタ手段３は、記憶部Ｍ４のテストプログラムにより、記憶部Ｍ１のＤＵＴモデルと共に、実際のＩＣテスタの動作をシミュレーションする。
このような装置の動作を以下に説明する。設計シミュレーション手段１は、記憶部Ｍ１のＤＵＴモデルと記憶部Ｍ２の信号入力パターンとにより、シミュレーションを行い、シミュレーションパターンをＳＴＩＬデータとして、記憶部Ｍ３に格納する。また、設計シミュレーション手段１からのテストプログラムには、通常、ＤＣテストプログラムが含まれていないので、図示しない入力手段、例えばコンピュータ等で付加する。そして、テストプログラム変換手段２が、記憶部Ｍ３のＳＴＩＬデータをテストプログラムに変換し、記憶部Ｍ４に格納する。そして、仮想テスタ手段３が、記憶部Ｍ４のテストプログラムにより、記憶部Ｍ１のＤＵＴモデルと共に、実際のＩＣテスタの動作をシミュレーションする。この結果、テストがフェイルした場合には、図示しないコンピュータ等の修正手段により、記憶部Ｍ４のテストプログラムを修正し、再び、仮想テスタ手段３がシミュレーションを行う。このような動作を繰返し、テストプログラムのデバックを行う。
このように、仮想テスタ手段３とＤＵＴモデルとにより、実際のＩＣテスタの動作シミュレーションを行い、テストプログラムのデバックを行っている。このテストプログラムのデバックに伴い、ＳＴＩＬデータも修正したい。しかし、テストプログラムの修正は、テスト内容が同じでも、一意的に決まらず、テストプログラムからＳＴＩＬデータへの自動変換を行うことが困難であった。また、テストプログラムの変更箇所が多岐に及ぶ場合、ＳＴＩＬデータは１ＧＢを超える場合があり、手作業でＳＴＩＬデータの修正することが非常に困難であった。
そこで、本発明の目的は、テストプログラムの変更に伴って、汎用フォーマットデータの変更が行えるテスタシミュレーション装置及びテスタシミュレーション方法を実現することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、前記テストプログラムに変換が容易に行えるＳＴＩＬデータに変換する変換手段と
を備えたことを特徴とするものである。
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、前記テストプログラムに変換が容易に行えるＳＴＩＬデータに変換する変換手段と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして出力する設計シミュレーション手段と、
この設計シミュレーションのＳＴＩＬデータにより、テストプログラムに変換するテストプログラム変換手段と
を設けたことを特徴とするものである。
ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして出力する設計シミュレーション手段と、
この設計シミュレーションのＳＴＩＬデータにより、テストプログラムに変換するテストプログラム変換手段と
を設けたことを特徴とするものである。
請求項３記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記ＤＵＴモデルのシミュレーション結果であるＳＴＩＬデータを記憶する記憶部と、 前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、前記記憶部に格納する設計シミュレーション手段と、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換するテストプログラム変換手段と、
このテストプログラム変換手段のテストプログラムに基づいてシミュレーションが行われているときに、前記仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納する変換手段と
を設けたことを特徴とするものである。
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記ＤＵＴモデルのシミュレーション結果であるＳＴＩＬデータを記憶する記憶部と、 前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、前記記憶部に格納する設計シミュレーション手段と、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換するテストプログラム変換手段と、
このテストプログラム変換手段のテストプログラムに基づいてシミュレーションが行われているときに、前記仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納する変換手段と
を設けたことを特徴とするものである。
請求項４記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション方法において、
前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、記憶部に格納し、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換し、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得し、
この設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納することを特徴とするものである。
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション方法において、
前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、記憶部に格納し、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換し、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得し、
この設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納することを特徴とするものである。
請求項１〜３によれば、設定値取得手段が、仮想テスタ手段の設定値を取得し、この設定値により、変換手段がＳＴＩＬデータに変換するので、テストプログラムの記述の影響を受けずに、一意に決まるテスタの設定値だけを変換すればよいので、容易にＳＴＩＬデータに変換することができる。
請求項４によれば、仮想テスタ手段の設定値を取得し、この設定値により、ＳＴＩＬデータに変換するので、テストプログラムの記述の影響を受けずに、一意に決まるテスタの設定値だけを変換すればよいので、容易にＳＴＩＬデータに変換することができる。
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。
図１において、記憶部Ｍ５は、ピン定義に対応するピンデータ、タイミングプログラムに対応するタイミングデータ、ＤＣテストプログラムに対応するＤＣ測定データ、テストパターンに対応するパターンデータ等である設定値データを記憶する。すなわち、設定値とは、ＩＣテスタに設定される各種の値である。設定値取得手段４は、テストプログラムに基づいて、仮想テスタ手段３に設定された設定値を、仮想テスタ手段３から取得し、記憶部Ｍ５に格納する。ＳＴＩＬ変換手段５は、記憶部Ｍ５の設定値を、ＳＴＩＬデータに変換し、記憶部Ｍ３に格納する。
このような装置の動作を以下に説明する。設計シミュレーション手段１は、ＤＵＴの回路設計時に用いられ、記憶部Ｍ１のＤＵＴモデルと記憶部Ｍ２の信号入力パターンとにより、シミュレーションを行い、シミュレーション結果パターンをＳＴＩＬデータとして、記憶部Ｍ３に格納する。また、設計シミュレーション手段１からのテストプログラムには、通常、ＤＣテストプログラムが含まれないので、図示しない入力手段、例えば、コンピュータ等で付加する。そして、テストプログラム変換手段２が、記憶部Ｍ３のＳＴＩＬデータをテストプログラムに変換し、記憶部Ｍ４に格納する。そして、仮想テスタ手段３が、記憶部Ｍ４のテストプログラムにより、記憶部Ｍ１のＤＵＴモデルと共に、実際のＩＣテスタの動作をシミュレーションする。この結果、テストがフェイルした場合には、図示しないコンピュータ等の修正手段により、記憶部Ｍ４のテストプログラムを修正し、再び、仮想テスタ手段３がシミュレーションを行う。このような動作を繰返し、テストプログラムのデバックを行う。
そして、テストプログラムのデバックが終了したら、再度、仮想テスタ手段３が、記憶部Ｍ３のテストプログラムによりシミュレーションを行い、設定値取得手段４が、仮想テスタ手段３の設定値を取得し、記憶部Ｍ５に格納する。この記憶部Ｍ５の設定値データにより、ＳＴＩＬ変換手段５がＳＴＩＬデータに変換し、記憶部Ｍ３に格納する。
このように、設定値取得手段４が、仮想テスタ手段３の設定値を取得し、この設定値により、ＳＴＩＬ変換手段５がＳＴＩＬデータに変換するので、テストプログラムの記述の影響を受けずに、一意に決まるテスタの設定値だけを変換すればよいので、容易にＳＴＩＬデータに変換することができる。この結果、ＳＴＩＬデータにより、テストプログラム形式が異なる他社のテストプログラムの作成を行うことができる。また、設計シミュレーション手段１で、ＳＴＩＬデータを用いて、再度、検証作業を行うことができる。
なお、本発明はこれに限定されるものではなく、テストプログラムのデバックの終了後、設定値取得手段４が設定値を取得する構成を示したが、デバック中に設定値を取得する構成でもよい。
また、記憶部Ｍ５を設けた構成を示したが、ＳＴＩＬ変換手段５内に一時保持領域があれば、記憶部Ｍ５を必ずしも必要としない。
また、ＳＴＩＬデータに変換する例を示したが、その他の汎用フォーマットデータでもよい。
Ｍ１〜Ｍ５ 記憶部
１ 設計シミュレーション手段
２ テストプログラム変換手段
３ 仮想テスタ手段
４ 設定値取得手段
５ ＳＴＩＬ変換手段
１ 設計シミュレーション手段
２ テストプログラム変換手段
３ 仮想テスタ手段
４ 設定値取得手段
５ ＳＴＩＬ変換手段
Claims (4)
- 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、前記テストプログラムに変換が容易に行えるＳＴＩＬデータに変換する変換手段と
を備えたことを特徴とするテスタシミュレーション装置。 - ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして出力する設計シミュレーション手段と、
この設計シミュレーションのＳＴＩＬデータにより、テストプログラムに変換するテストプログラム変換手段と
を設けたことを特徴とする請求項１記載のテスタシミュレーション装置。 - 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テストプログラムに基づいて、シミュレーションを行うテスタシミュレーション装置において、
前記ＤＵＴモデルのシミュレーション結果であるＳＴＩＬデータを記憶する記憶部と、 前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、前記記憶部に格納する設計シミュレーション手段と、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換するテストプログラム変換手段と、
このテストプログラム変換手段のテストプログラムに基づいてシミュレーションが行われているときに、前記仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得する設定値取得手段と、
この設定値取得手段からの設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納する変換手段と
を設けたことを特徴とするテスタシミュレーション装置。 - 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションする仮想テスタ手段とにより、テスタで用いられるテストプログラムに基づいて、シミュレーションを行うテスタシミュレーション方法において、
前記ＤＵＴモデルと信号入力パターンとにより、シミュレーションを行い、シミュレーション結果をＳＴＩＬデータとして、記憶部に格納し、
前記記憶部のＳＴＩＬデータを前記テストプログラムに変換し、
前記テストプログラムに基づいてシミュレーションが行われているときに、仮想テスタ手段に設定されている設定値を、仮想テスタ手段から取得し、
この設定値を、ＳＴＩＬデータに変換し、前記記憶部に格納することを特徴とするテスタシミュレーション方法。
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|---|---|---|---|
| JP2004197810A JP4478930B2 (ja) | 2004-07-05 | 2004-07-05 | テスタシミュレーション装置及びテスタシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004197810A JP4478930B2 (ja) | 2004-07-05 | 2004-07-05 | テスタシミュレーション装置及びテスタシミュレーション方法 |
Publications (2)
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| JP2006017655A JP2006017655A (ja) | 2006-01-19 |
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Family Applications (1)
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| JP2004197810A Expired - Lifetime JP4478930B2 (ja) | 2004-07-05 | 2004-07-05 | テスタシミュレーション装置及びテスタシミュレーション方法 |
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2004
- 2004-07-05 JP JP2004197810A patent/JP4478930B2/ja not_active Expired - Lifetime
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