JP4456190B2 - Liquid crystal panel drive circuit and liquid crystal display device - Google Patents

Liquid crystal panel drive circuit and liquid crystal display device Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に備えられて液晶パネルを駆動する駆動回路に関するものである。
【０００２】
近年、液晶表示パネル（ＬＣＤパネル）は、ノート型パーソナルコンピュータ等に搭載されるようになってきている。そのパーソナルコンピュータは、消費電力が駆動時間を制限することから、消費電力の低減が図られている。そのため、液晶表示パネルにおいても、低消費電力化が要求されている。
【０００３】
【従来の技術】
従来、液晶表示装置は、液晶パネル（ＬＣＤパネル）の各画素セルに供給する画像電圧の極性を反転させることにより、パネルの寿命を長くしている。
【０００４】
図１２は、従来の液晶表示パネルに備えられるデータドライバの一部ブロック回路図を示す。
データドライバ１１は、複数の第１，第２ディジタルアナログ変換器（Ｄ／Ａ変換器）１２，１３、図示しないシフトレジスタ及びラッチ回路を含む。第１Ｄ／Ａ変換器１２の出力端子は、奇数番目の出力端子（以下、奇数出力端子という）Ｐ１，Ｐ３に接続されている。第２Ｄ／Ａ変換器１３の出力端子は、偶数番目の出力端子（以下、偶数出力端子という）Ｐ２，Ｐ４に接続されている。
【０００５】
第１，第２Ｄ／Ａ変換器１２，１３は、セレクタ１４とオペアンプ１５を含む。第１Ｄ／Ａ変換器１２のセレクタ１４には、第１画像信号Ｖd1，Ｖd3と第１階調電圧Ｖa1〜Ｖa64 が入力される。第１画像信号Ｖd1，Ｖd3は、ラッチ回路から供給される。そのラッチ回路は、シフトレジスタから入力されるラッチ制御パルス信号により外部から供給されるディジタルの画像信号をラッチし、そのラッチ信号を第１画像信号Ｖd1，Ｖd3としてセレクタ１４に出力する。
【０００６】
各セレクタ１４は、第１画像信号Ｖd1，Ｖd3に基づいて第１階調電圧Ｖa1〜Ｖa64 のうちの１つを選択し、その選択信号をオペアンプ１５に出力する。オペアンプ１５は、選択電圧をセグメント電圧として出力する。このようにして、第１Ｄ／Ａ変換器１２は、入力される第１画像信号Ｖd1．Ｖd3と第１階調電圧Ｖa1〜Ｖa64 に基づいて、コモン電圧よりも高いセグメント電圧（＋極性電圧）を出力する。
【０００７】
各第２Ｄ／Ａ変換器１３のセレクタ１４には、第２画像信号Ｖd2，Ｖd4と第２階調電圧Ｖb1〜Ｖb64 が入力される。第２画像信号Ｖd2，Ｖd4は、第１画像信号Ｖd1，Ｖd3と同様に、図示しないシフトレジスタ及びラッチ回路の動作によりそれぞれ入力される。
【０００８】
セレクタ１４は、第２画像信号Ｖd2，Ｖd4に基づいて第２階調電圧Ｖb1〜Ｖb64 のうちの１つを選択し、その選択電圧をオペアンプに出力する。オペアンプ１５は、選択電圧をセグメント電圧として出力する。このようにして、第２Ｄ／Ａ変換器１３は、入力される第２画像信号Ｖd2，Ｖd4と第２階調電圧Ｖb1〜Ｖb64 に基づいて、コモン電圧よりも低いセグメント電圧（−極性電圧）を出力する。
【０００９】
第１，第２Ｄ／Ａ変換器１２，１３と出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４との間には、極性切替スイッチ１６，１７がそれぞれ接続されている。極性切替スイッチ１６は、第１，第２スイッチ１８，１９を含む。同様に、極性切替スイッチ１７は、第１，第２スイッチ１８，１９を含む。
【００１０】
第１スイッチ１８は、第１Ｄ／Ａ変換器１２の出力端子と奇数出力端子Ｐ１，Ｐ３との間、第２Ｄ／Ａ変換器１３の出力端子と偶数出力端子Ｐ２，Ｐ４との間に接続されている。第２スイッチ１９は、第１Ｄ／Ａ変換器１２と偶数出力端子Ｐ２，Ｐ４との間、第２Ｄ／Ａ変換器１３の出力端子と奇数出力端子Ｐ１，Ｐ３との間に接続されている。
【００１１】
第１，第２スイッチ１８，１９は、極性切替信号ＦＲにより１水平走査期間毎に相補的にオンオフする。これにより、極性切替スイッチ１６，１７は、各出力端子Ｐ１〜Ｐ４に＋極性のセグメント電圧と−極性のセグメント電圧を１水平走査期間毎に交互に供給する。
【００１２】
今、極性切替信号ＦＲに基づいて、第１スイッチ１８はオンし、第２スイッチ１９はオフする。オンした第１スイッチ１８は、第１Ｄ／Ａ変換器１２と奇数出力端子Ｐ１，Ｐ３を、第２Ｄ／Ａ変換器１３と偶数出力端子Ｐ２，Ｐ４を接続する。
【００１３】
これにより、奇数出力端子Ｐ１，Ｐ３には、第１Ｄ／Ａ変換器１２から出力される＋極性の電圧が印加される。偶数出力端子Ｐ２，Ｐ４には、第２Ｄ／Ａ変換器１３から出力される−極性のセグメント電圧が印加される。
【００１４】
次の水平期間において、極性切替信号ＦＲに基づいて、第１スイッチ１８はオフし、第２スイッチ１９はオンする。そのオンした第２スイッチ１９は、第１Ｄ／Ａ変換器１２と偶数出力端子Ｐ２，Ｐ４を、第２Ｄ／Ａ変換器１３と奇数出力端子Ｐ１，Ｐ３を接続する。
【００１５】
これにより、奇数出力端子Ｐ１，Ｐ３には、第２Ｄ／Ａ変換器１３から出力される−極性のセグメント電圧が印加される。偶数出力端子Ｐ２，Ｐ４には、第１Ｄ／Ａ変換器１２から出力される＋極性のセグメント電圧が印加される。
【００１６】
各出力端子には、液晶パネルのデータ線がそれぞれ接続される。セグメント電圧は、データ線を介して液晶パネルの画素セルに供給される。この画素セルは、液晶セルと補助の蓄積容量を含む。従って、液晶パネルは、データドライバに対して容量性負荷となる。
【００１７】
従って、データドライバ１１は、液晶パネルのデータ線をコモン電圧を中心に＋極性／−極性にチャージ／ディスチャージする。即ち、第１Ｄ／Ａ変換器１２は、データ線を介して画素セルに電荷をチャージする。第２Ｄ／Ａ変換器１３は、データ線を介して画素セルに蓄積された電荷をディスチャージする。
【００１８】
このように構成されたデータドライバ１１は、水平画素セルの数が多くなると、その分消費電力も増加する。このことは、液晶表示パネルの消費電力を増加させる。この消費電力の増加を抑えるために、図１３に示すデータドライバが提案されている。
【００１９】
図１３は、従来の別のデータドライバの一部ブロック回路図を示す。
データドライバ２１は複数のＤ／Ａ変換器２２を含む。Ｄ／Ａ変換器２２の数は、出力端子の数と同数である。各Ｄ／Ａ変換器２２は、セレクタ２３とオペアンプ２４を含む。セレクタ２３には、画像信号Ｖd と階調電圧Ｖ1 〜Ｖ128 が入力される。画像信号Ｖd は、図１２の第１，第２画像信号Ｖd1〜Ｖd4と同様に図示しないラッチ回路から入力される。
【００２０】
このＤ／Ａ変換器２２は、図１２の第１，第２Ｄ／Ａ変換器１２，１３の機能を併せ持つ。即ち、Ｄ／Ａ変換器２２は、画像信号Ｖd に基づいて、＋極性のセグメント電圧ＶS1と−極性のセグメント電圧ＶS2を交互に出力する。
【００２１】
奇数出力端子Ｐ１と偶数出力端子Ｐ２（Ｐ３とＰ４）との間には、スイッチ２５が挿入接続されている。各スイッチ２５は、制御信号ＥＲに基づいて、予め定めた期間（画素セルの非選択期間であって例えば帰線期間）オンする。オンしたスイッチ２５を介して＋極性の電圧にチャージされたデータ線から−極性の電圧にディスチャージされたデータ線へ電荷が移動する。尚、この時、Ｄ／Ａ変換器２２は、ハイインピーダンス状態に制御される。
【００２２】
これにより、オンしたスイッチ２５は、出力端子Ｐ１〜Ｐ４に接続されたデータ線の電圧をコモン電圧付近までチャージ／ディスチャージする。従って、Ｄ／Ａ変換器２２は、コモン電圧から所望の電圧までデータ線をチャージ／ディスチャージすれば良く、その分消費電力が少なくなる。
【００２３】
【発明が解決しようとする課題】
しかしながら、図１３のデータドライバ２１は、スイッチ２５をオンオフ制御するための制御信号ＥＲを生成する信号生成回路が必要となる。この信号生成回路は、データドライバ２１の回路規模を大きくする。また、Ｄ／Ａ変換器２２は、＋／−極性のセグメント電圧を出力可能に構成されるため、その回路規模は、図１２の第１，第２Ｄ／Ａ変換器１２，１３を合わせた回路規模と同程度となる。即ち、１つの出力端子Ｐ１，Ｐ３（Ｐ２，Ｐ４）を駆動するための回路の占有面積が大きくなり、データドライバ２１の回路規模を大きくする。このことは、小型で表示画素数を増加させた液晶表示装置を作成する妨げとなる。
【００２４】
本発明は上記問題点を解決するためになされたものであって、その目的は低消費電力化を図ることのできる液晶パネルの駆動回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、画像信号に基づいてコモン電圧よりも高い正極性電圧を出力する第１Ｄ／Ａ変換器と、画像信号に基づいてコモン電圧よりも低い負極性電圧を出力する第２Ｄ／Ａ変換器と、前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、極性切替信号に基づいて、液晶パネルの第１データ線に対して前記正極性電圧と負極性電圧を交互に供給する第１極性切替スイッチと、前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、前記極性切替信号に基づいて、前記第１データ線と逆極性の電圧を液晶パネルの第２データ線に供給する第２極性切替スイッチと、前記第１Ｄ／Ａ変換器の出力端子と前記第１極性切替スイッチとの間に第１端子が接続され、前記第２Ｄ／Ａ変換器と前記第２極性切替スイッチとの間に第２端子が接続されるスイッチ素子とを有し、前記スイッチ素子は、前記第１端子と前記第２端子との間でダイオード接続されるトランジスタであって、前記ダイオード接続されるトランジスタは第１，第２極性切替スイッチの切り替わりによって変化する前記第１，第２データ線の電圧に基づく電圧が前記第１端子及び前記第２端子に印加され前記第１端子及び前記第２端子の電位差によりオンし、前記第１，第２端子の電圧が略同電圧となる場合にオフする。
【００２６】
請求項２に記載の発明は、請求項１に記載の液晶パネルの駆動回路において、一定電圧がゲートに供給されるＭＯＳトランジスタを前記スイッチ素子に直列に接続した。
【００２７】
請求項３に記載の発明は、請求項１に記載の液晶パネルの駆動回路において、前記スイッチ素子は、前記第１Ｄ／Ａ変換器の出力端子と所定電圧が供給される配線との間に接続された第１スイッチ素子と、前記配線と前記第２Ｄ／Ａ変換器の出力端子との間に接続された第２スイッチ素子とから構成され、前記第１スイッチ素子は、前記第１Ｄ／Ａ変換器の出力端子と前記配線との間でダイオード接続されるトランジスタであり、前記第２スイッチ素子は、前記配線と前記第２Ｄ／Ａ変換器の出力端子との間でダイオード接続されるトランジスタである。
【００３１】
請求項４に記載の発明は、請求項１又は２に記載の液晶パネルの駆動回路において、前記スイッチ素子は、ソース端子，ドレイン端子が前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが前記第２Ｄ／Ａ変換器側の端子に接続されたＮチャネルＭＯＳトランジスタである。
【００３２】
請求項５に記載の発明は、請求項１又は２に記載の液晶パネルの駆動回路において、前記スイッチ素子は、ソース端子，ドレイン端子が前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが前記第１Ｄ／Ａ変換器側の端子に接続されたＰチャネルＭＯＳトランジスタである。
【００３３】
請求項６に記載の発明は、液晶パネルの第１データ線に対して、画像信号に基づいてコモン電圧よりも高い正極性電圧と、前記コモン電圧より低い負極性電圧を交互に出力する第１Ｄ／Ａ変換器と、液晶パネルの第２データ線に対して、前記画像信号の極性を反転した反転信号に基づいて負極性電圧と正極性電圧を交互に出力する第２Ｄ／Ａ変換器と、前記第１Ｄ／Ａ変換器の出力端子に第１端子が接続され、第２Ｄ／Ａ変換器の出力端子に第２端子が接続される第１のスイッチ回路と、前記第１のスイッチ回路と並列に接続される第２のスイッチ回路とを有し、前記第１のスイッチ回路は、極性切替信号に応じて前記第１端子と前記第２端子との間でダイオード接続されるトランジスタを含み、該ダイオード接続されるトランジスタは前記第１，第２Ｄ／Ａ変換器の出力信号の極性の切り替わりによって変化する前記第１データ線の電圧に基づく負極性電圧と前記第２データ線の電圧に基づく正極性電圧との電位差によりオンし、前記第１，第２データ線の電圧が略同電圧となる場合にオフするとともに、前記第２のスイッチ回路は、前記極性切替信号を反転した反転信号に応じて前記第１端子と前記第２端子との間でダイオード接続されるトランジスタを含み、該ダイオード接続されるトランジスタは前記第１，第２のＤ／Ａ変換器の出力信号の極性の切り替わりによって変化する前記第１データ線の電圧に基づく正極性電圧と前記第２データ線の電圧に基づく負極性電圧との電位差によりオンし、前記第１，第２データ線の電圧が略同電圧となる場合にオフする。
【００３４】
請求項７に記載の発明は、請求項６に記載の液晶パネルの駆動回路において、前記第１のスイッチ回路は、前記第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第１Ｄ／Ａ変換器の出力端子間に接続されゲートに極性切替信号が入力される第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと低電位電源との間に接続されゲートに前記極性切替信号が入力される第３のＭＯＳトランジスタとから構成された。
【００３５】
請求項８に記載の発明は、請求項６に記載の液晶パネルの駆動回路において、前記第１のスイッチ回路は、前記第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第１Ｄ／Ａ変換器の出力端子との間に接続されゲートに前記極性切替信号が入力される第２のＭＯＳトランジスタとから構成され、前記第２のスイッチ回路は、前記第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第２Ｄ／Ａ変換器の出力端子との間に接続されゲートに前記極性切替信号を反転した反転信号が入力される第３のＭＯＳトランジスタとから構成された。
【００３６】
請求項９に記載の発明は、請求項１乃至８のうちの何れか１項に記載の駆動回路を備えた液晶表示装置である。
（作用）
従って、請求項１に記載の発明によれば、スイッチ素子が第１、第２データ線の電圧の切り替わりに基づいて、第１，第２データ線の電圧が略同電圧となるまでオンする。これにより、第１，第２Ｄ／Ａ変換器の出力端子における電圧が略同電圧となり、その分だけ第１，第２Ｄ／Ａ変換器によるチャージ時間が短くなる。
【００３７】
請求項２に記載の発明によれば、一定電圧がゲートに供給されるＭＯＳトランジスタをスイッチ素子に直列に接続した。これにより、第１，第２Ｄ／Ａ変換器の出力端子における電圧が一定電圧となり、その分だけ第１，第２Ｄ／Ａ変換器によるチャージ時間が短くなる。
【００３８】
請求項３に記載の発明によれば、スイッチ素子は、第１Ｄ／Ａ変換器の出力端子と所定電圧が供給される配線との間に接続された第１スイッチ素子と、配線と第２Ｄ／Ａ変換器の出力端子との間に接続された第２スイッチ素子とから構成される。
【００４２】
請求項４に記載の発明によれば、スイッチ素子は、ソース端子，ドレイン端子が第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが第２Ｄ／Ａ変換器側の端子に接続されたＮチャネルＭＯＳトランジスタである。これにより、スイッチ素子を構成する素子数が少なく、回路規模の増大が抑えられる。
【００４３】
請求項５に記載の発明によれば、スイッチ素子は、ソース端子，ドレイン端子が第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが第１Ｄ／Ａ変換器側の端子に接続されたＰチャネルＭＯＳトランジスタである。これにより、スイッチ素子を構成する素子数が少なく、回路規模の増大が抑えられる。
【００４４】
請求項６に記載の発明によれば、第１のスイッチ回路は第１，第２Ｄ／Ａ変換器の出力電圧極性の切り替わりにより変化する第１データ線の電圧に基づいて、第１，第２データ線の電圧が略同電圧となるまでオンする。第２のスイッチ回路は第１，第２Ｄ／Ａ変換器の出力電圧極性の切り替わりにより変化する第２データ線の電圧に基づいて、第１，第２データ線の電圧が略同電圧となるまでオンする。これにより、第１，第２Ｄ／Ａ変換器の出力端子における電圧が略同電圧となり、その分だけ第１，第２Ｄ／Ａ変換器によるチャージ時間が短くなる。
【００４５】
請求項７に記載の発明によれば、第１のスイッチ回路は、第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲートと第１Ｄ／Ａ変換器の出力端子間に接続されゲートに極性切替信号が入力される第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲートと低電位電源との間に接続されゲートに極性切替信号が入力される第３のＭＯＳトランジスタとから構成される。これにより、第１，第２Ｄ／Ａ変換器の出力端子における電圧が略同電圧となり、その分だけ第１，第２Ｄ／Ａ変換器によるチャージ時間が短くなる。
【００４６】
請求項８に記載の発明によれば、第１のスイッチ回路は、第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲートと第１Ｄ／Ａ変換器の出力端子との間に接続されゲートに極性切替信号が入力される第２のＭＯＳトランジスタとから構成される。第２のスイッチ回路は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲートと第２Ｄ／Ａ変換器の出力端子との間に接続されゲートに極性切替信号を反転した反転信号が入力される第３のＭＯＳトランジスタとから構成される。この第１，第２のスイッチ回路により第１，第２Ｄ／Ａ変換器の出力端子における電圧が略同電圧となり、その分だけ第１，第２Ｄ／Ａ変換器によるチャージ時間が短くなる。
【００４７】
請求項９に記載の発明によれば、請求項１乃至８のうちの何れか１項に記載の駆動回路を備えることによって、液晶表示装置の消費電力の低減が図られる。
【００４８】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１，図２に従って説明する。
尚、説明の便宜上、図１２と同様の構成については同一の符号を付してその説明を一部省略する。
【００４９】
図１は、液晶表示装置のブロック回路図を示す。
液晶表示装置３１は、液晶パネル（ＬＣＤパネル）３２、垂直駆動回路（ゲートドライバ）３３、水平駆動回路（データドライバ）３４を含む。
【００５０】
液晶パネル３２には、それぞれ直交する走査線（ゲート配線）Ｇ１〜Ｇｎと、データ線（ドレイン配線）Ｄ1 〜Ｄ2mとが備えられている。尚、n およびm は整数である。
【００５１】
各走査線Ｇ１〜Ｇｎと各データ線Ｄ1 〜Ｄ2mとの交点には、画素セルＧＣが接続されている。各画素セルＧＣは、信号蓄積素子としての補助（蓄積）容量ＣＳと液晶セルL Ｃとを含む。画素セルＧＣは、ＴＦＴ（Thin Film Transistor: 薄膜トランジスタ）３５を介して走査線Ｇ１〜Ｇｎとデータ線Ｄ1 〜Ｄ2mとに接続されている。
【００５２】
即ち、各走査線Ｇ１〜Ｇｎには各ＴＦＴ３５のゲートが接続され、各データ線Ｄ1 〜Ｄ2mには各ＴＦＴ３５のドレインが接続されている。各ＴＦＴ３５のソースには、液晶セルL Ｃの第１電極（表示電極）が接続され、液晶セルＬＣの第２電極（共通電極）にはコモン電圧Ｖcom が印加されている。液晶セルＬＣには、補助容量ＣＳが並列に接続されている。
【００５３】
尚、図１において、図が煩雑になって見にくくなるのを防ぐために、走査線Ｇ１とデータ線Ｄ３との交点に接続された画素セルＧＣについてのみ符号を付してある。
【００５４】
各走査線Ｇ１〜Ｇｎは、ゲートドライバ３３に接続されている。ゲートドライバ３３には、制御信号が入力される。ゲートドライバ３３は、制御信号に基づいて、走査信号（ゲート信号）を走査線Ｇ１〜Ｇｎに順次印加する。
【００５５】
データ線Ｄ1 〜Ｄ2mは、データドライバ３４に接続されている。データドライバ３４には、制御信号と画像信号が入力される。データドライバ３４は、データドライバ３４は、制御信号，画像信号に基づいて、各データ線Ｄ1 〜Ｄ2mにセグメント電圧を供給する。
【００５６】
これにより、ゲートドライバ３３，データドライバ３４は、それぞれ制御信号に基づいて水平走査，垂直走査を行う。このようにして、表示装置３１は、制御信号，画像信号に基づく出力画像を液晶パネル３２に表示する。
【００５７】
図２は、データドライバのブロック回路図を示す。
データドライバ３４は、第１，第２ディジタルアナログ変換器（Ｄ／Ａ変換器）１２，１３、図示しないシフトレジスタ及びラッチ回路を含む。第１，第２Ｄ／Ａ変換器１２，１３は、データ線Ｄ1 〜Ｄ2mに対応してそれぞれｍ個備えられている。
【００５８】
第１Ｄ／Ａ変換器１２の出力端子は、奇数番目の出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1に接続されている。第２Ｄ／Ａ変換器１３の出力端子は、偶数番目の出力端子（以下、偶数出力端子という）Ｐ２，Ｐ４，・・・，Ｐ2mに接続されている。
【００５９】
第１，第２Ｄ／Ａ変換器１２，１３は、セレクタ１４とオペアンプ１５を含む。各第１Ｄ／Ａ変換器１２のセレクタ１４には、それぞれ出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1に対応する第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m が入力される。また、各セレクタ１４には、第１階調電圧Ｖa1〜Ｖa64 が入力される。第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m は、ラッチ回路から供給される。そのラッチ回路は、シフトレジスタから入力されるラッチ制御パルス信号により外部から供給されるディジタルの画像信号をラッチし、そのラッチ信号を第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m として各セレクタ１４に出力する。
【００６０】
セレクタ１４は、第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m に基づいて第１階調電圧Ｖa1〜Ｖa64 のうちの１つを選択し、その選択信号をオペアンプ１５に出力する。オペアンプ１５は、選択電圧をセグメント電圧として出力する。このようにして、第１Ｄ／Ａ変換器１２は、入力される第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m と第１階調電圧Ｖa1〜Ｖa64 に基づいて、コモン電圧よりも高い第１セグメント電圧（＋極性電圧）ＶS1を出力する。
【００６１】
各第２Ｄ／Ａ変換器１３のセレクタ１４には、第２画像信号Ｖd2，Ｖd4，・・・，Ｖd2m と第２階調電圧Ｖb1〜Ｖb64 が入力される。第２画像信号Ｖd2，Ｖd4，・・・，Ｖd2m は、第１画像信号Ｖd1，Ｖd3，・・・，Ｖd2m と同様に図示しないシフトレジスタ及びラッチ回路の動作によりそれぞれ入力される。
【００６２】
各セレクタ１４は、第２画像信号Ｖd2，Ｖd4，・・・，Ｖd2m に基づいて第２階調電圧Ｖb1〜Ｖb64 のうちの１つを選択し、その選択電圧をオペアンプに出力する。オペアンプ１５は、選択電圧をセグメント電圧として出力する。このようにして、第２Ｄ／Ａ変換器１３は、入力される第２画像信号Ｖd2，Ｖd4，・・・，Ｖd2m と第２階調電圧Ｖb1〜Ｖb64 に基づいて、コモン電圧よりも低い第２セグメント電圧（−極性電圧）ＶS2を出力する。
【００６３】
第１Ｄ／Ａ変換器１２と奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1の間には、第１極性切替スイッチ１６が接続されている。第２Ｄ／Ａ変換器１３と偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mの間には、第２極性切替スイッチ１７が接続されている。極性切替スイッチ１６は、第１，第２スイッチ１８，１９を含む。同様に、極性切替スイッチ１７は、第１，第２スイッチ１８，１９を含む。
【００６４】
第１スイッチ１８は、第１Ｄ／Ａ変換器１２の出力端子と奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1との間、第２Ｄ／Ａ変換器１３の出力端子と偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mとの間にそれぞれ接続されている。第２スイッチ１９は、第１Ｄ／Ａ変換器１２と偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mとの間、第２Ｄ／Ａ変換器１３の出力端子と奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1との間にそれぞれ接続されている。
【００６５】
第１，第２スイッチ１８，１９は、切替制御信号ＦＲにより１水平走査期間毎に相補的にオンオフする。これにより、各出力端子Ｐ１〜Ｐ2mには、＋極性のセグメント電圧と−極性のセグメント電圧が１水平走査期間毎に印加される。
【００６６】
今、極性切替信号ＦＲに基づいて、第１スイッチ１８はオンし、第２スイッチ１９はオフする。オンした第１スイッチ１８は、第１Ｄ／Ａ変換器１２の出力端子と奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1を、第２Ｄ／Ａ変換器１３の出力端子と偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mを接続する。
【００６７】
これにより、奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1には、第１Ｄ／Ａ変換器１２から出力される＋極性の電圧が印加される。偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mには、第２Ｄ／Ａ変換器１３から出力される−極性のセグメント電圧が印加される。
【００６８】
次の水平走査期間において、極性切替信号ＦＲに基づいて、第１スイッチ１８はオフし、第２スイッチ１９はオンする。オンした第２スイッチ１９は、第１Ｄ／Ａ変換器１２の出力端子と偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mを、第２Ｄ／Ａ変換器１３の出力端子と奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1を接続する。
【００６９】
これにより、奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1には、第２Ｄ／Ａ変換器１３から出力される−極性のセグメント電圧が印加される。偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mには、第１Ｄ／Ａ変換器１２から出力される＋極性のセグメント電圧が印加される。このようにして、表示装置３１は、液晶パネル３２の各画素セルＧＣをドット反転駆動する。
【００７０】
第１Ｄ／Ａ変換器１２と第１極性切替スイッチ１６との間のノードＮ１と、第２Ｄ／Ａ変換器１３と第２極性切替スイッチ１７との間のノードＮ２との間には、スイッチ素子としてのＭＯＳトランジスタ３６が接続されている。トランジスタ３６は、ダイオード接続されている。即ち、トランジスタ３６は、ＮチャネルＭＯＳトランジスタよりなる。トランジスタ３６のソースはノードＮ２に接続され、ドレインはノードＮ１に接続されている。トランジスタ３６のゲートは、同トランジスタ３６のソース、即ちノードＮ２に接続されている。
【００７１】
このように接続することよって、トランジスタ３６は、第２Ｄ／Ａ変換器１３の出力端子にアノードが接続され、第１Ｄ／Ａ変換器１２の出力端子にカソードが接続された整流素子（ダイオード素子）として作用する。
【００７２】
次に、上記のように構成されたデータドライバ３４の作用を説明する。
今、極性切替信号ＦＲにより、第１，第２極性切替スイッチ１６，１７の第１スイッチ１８がオンし、第２スイッチ１９がオフしている。
【００７３】
この時、第１Ｄ／Ａ変換器１２は、第１スイッチ１８を介して奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1に第１セグメント電圧ＶS1を出力する。これにより、第１Ｄ／Ａ変換器１２は、奇数番目のデータ線Ｄ１，Ｄ３，・・・，Ｄ2m-1を＋極性の第１セグメント電圧ＶS1までチャージする。
【００７４】
第２Ｄ／Ａ変換器１３は、第１スイッチ１８を介して偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mに第２セグメント電圧ＶS2を出力する。これにより、第２Ｄ／Ａ変換器１３は、偶数番目のデータ線Ｄ２，Ｄ４，・・・，Ｄ2mを−極性の第２セグメント電圧ＶS2までディスチャージする。
【００７５】
次の水平走査期間において、極性切替信号ＦＲにより、第１，第２極性切替スイッチ１６，１７の第１スイッチ１８がオフし、第２スイッチ１９がオンする。
この時、トランジスタ３６のゲートには、オンした第２スイッチ１９を介して奇数番目のデータ配線Ｄ１，Ｄ３，・・・，Ｄ2m-1の電圧、即ち＋極性の第１セグメント電圧ＶS1がゲート電圧として供給される。これによりトランジスタ３６はオンする。
【００７６】
このオンしたトランジスタ３６を介して奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1から偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mに向かって電流が流れる。即ち、オンしたトランジスタ３６は、＋極性の第１セグメント電圧ＶS1にある奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1から電荷をディスチャージし、その電荷を−極性の第２セグメント電圧ＶS2にある偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mにチャージする。
【００７７】
即ち、トランジスタ３６は、ノードＮ１，Ｎ２の電圧、即ち、第１，第２Ｄ／Ａ変換器１２，１３の出力端子における電圧に基づいて、両ノードＮ１，Ｎ２の電圧がほぼ同電圧となるまでオンする。これにより、オンしたトランジスタ３６は、両出力端子Ｐ２，Ｐ４，・・・，Ｐ2m，Ｐ１，Ｐ３，・・・，Ｐ2m-1に接続されたデータ線の電圧をコモン電圧付近までチャージ／ディスチャージする。従って、第１，第２Ｄ／Ａ変換器１２，１３は、コモン電圧から所望の電圧までチャージ／ディスチャージすれば良く、その分消費電力が少なくなる。
【００７８】
その後、トランジスタ３６のゲート電圧は、第２Ｄ／Ａ変換器１３から出力される第２セグメント電圧ＶS2によりドレイン電圧より低くなる。これにより、トランジスタ３６はオフし、ノードＮ１からノードＮ２に向かって流れる電流を阻止する。
【００７９】
更に、次の水平走査期間において、第１，第２極性切替スイッチ１６，１７が切り換えられると、トランジスタ３６のゲートには、偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mから＋極性のセグメント電圧がゲート電圧として供給される。これにより、上記と同様に、トランジスタ３６は、自動的にオンし、偶数出力端子Ｐ２，Ｐ４，・・・，Ｐ2mから電荷をディスチャージし、その電荷を奇数出力端子Ｐ１，Ｐ３，・・・，Ｐ2m-1にチャージする。
【００８０】
このようにして、トランジスタ３６は、ゲート電圧、即ちノードＮ２の電圧に基づいて自動的にオンオフする。これにより、図１３に示す従来例のようにスイッチ２５をオンオフするための制御信号を生成する信号生成回路を設ける必要がなく、回路規模の増大を抑えることができる。
【００８１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１，第２Ｄ／Ａ変換器１２，１３の出力端子の間に、スイッチ素子としてのＭＯＳトランジスタ３６を接続する。トランジスタ３６のゲートは、同トランジスタ３６のソースに接続されている。即ち、トランジスタ３６は、ダイオード接続されている。トランジスタ３６は、ノードＮ１，Ｎ２の電圧、即ち、第１，第２Ｄ／Ａ変換器１２，１３の出力端子における電圧に基づいて、両ノードＮ１，Ｎ２の電圧がほぼ同電圧となるまでオンする。これにより、オンしたトランジスタ３６は、両出力端子Ｐ２，Ｐ４，・・・，Ｐ2m，Ｐ１，Ｐ３，・・・，Ｐ2m-1に接続されたデータ線の電圧をコモン電圧付近までチャージ／ディスチャージする。その結果、第１，第２Ｄ／Ａ変換器１２，１３は、コモン電圧から所望の電圧までチャージ／ディスチャージすれば良く、その分消費電力を少なくすることができる。
【００８２】
（２）トランジスタ３６は、第２Ｄ／Ａ変換器１３の出力端子における電圧によりオンオフするため、図１３の従来例に比べて余分な回路を必要としない。その結果、データドライバ３１の回路規模の増加を抑えることができる。
【００８３】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
○上記実施形態では、スイッチ素子としてダイオード接続したトランジスタ３５を第１，第２Ｄ／Ａ変換器１２，１３の出力端子間に接続するようにしたが、スイッチ素子としてダイオードを接続して実施しても良い。
【００８４】
○上記実施形態では、ＭＯＳトランジスタ３５に代えてＰチャネルＭＯＳトランジスタを第１，第２Ｄ／Ａ変換器１２，１３の出力端子間に接続して実施しても良い。この場合、ＰチャネルＭＯＳトランジスタのゲートを第１Ｄ／Ａ変換器１２の出力端子（ノードＮ１）に接続する。このように接続されたＰチャネルＭＯＳトランジスタは、ゲート電圧（ノードＮ１の電圧）に基づいてオン／オフする。従って、このＰチャネルＭＯＳトランジスタは、上記実施形態のトランジスタ３５と同様に動作し、両出力端子Ｐ２，Ｐ４，・・・，Ｐ2m，Ｐ１，Ｐ３，・・・，Ｐ2m-1に接続されたデータ線の電圧をコモン電圧付近までチャージ／ディスチャージする。その結果、第１，第２Ｄ／Ａ変換器１２，１３は、コモン電圧から所望の電圧までチャージ／ディスチャージすれば良く、その分消費電力を少なくすることができる。
【００８５】
○上記実施形態におけるデータドライバ３４の構成を適宜変更してもよい。例えば、第１，第２Ｄ／Ａ変換器１２，１３の出力端子間に整流素子としてのダイオード接続したＭＯＳトランジスタ３６を挿入接続したが、そのトランジスタ３６に他の素子を接続した構成としても良い。例えば、図３に示すデータドライバ４１に具体化して実施しても良い。
【００８６】
このデータドライバ４１は、トランジスタ３６とノードＮ２（第２Ｄ／Ａ変換器１３の出力端子）との間に接続されたＮチャネルＭＯＳトランジスタよりなる第２ＭＯＳトランジスタ４２を含む。第２ＭＯＳトランジスタ４２のゲートには、予め定めた一定の電圧Ｖr1がゲート電圧として供給される。このように構成すると、第２トランジスタ４２は、ノードＮ２の電圧が一定電圧Ｖr1にまで低下するとオフする。従って、この第２トランジスタ４２のゲート電圧を調整することにより、ノードＮ２の電圧をほぼ一定電圧Ｖr1までディスチャージする。
【００８７】
この一定電圧Ｖr1は、任意の電圧、例えば第１Ｄ／Ａ変換器１２から出力される＋極性の第１セグメント電圧ＶS1の最低電圧に設定される。この最低電圧は、図４に示すように、コモン電圧Ｖcom よりも高い電圧である。
【００８８】
これにより、第１Ｄ／Ａ変換器１２は、その一定電圧Ｖr1とコモン電圧Ｖcom の差の電圧ぶんだけ上記実施形態に比べてチャージする量が少なくなる。これにより、所望のセグメント電圧までチャージする時間を短くし、消費電力を低減することができる。
【００８９】
しかも、第１，第２トランジスタ３６，４２は、第２Ｄ／Ａ変換器１３の出力端子（ノードＮ２）の電圧をほぼ第２セグメント電圧ＶS2の最高電圧にする。従って、次の第２階調電圧Ｖb1〜Ｖb64の入力時において、第２Ｄ／Ａ変換器１３は各階調電圧Ｖb1〜Ｖb64に基づいた電位まで出力端子Ｐ２に接続されたデータ線を確実にディスチャージすることができる。
【００９０】
また、図５に示すようにデータドライバ４３を構成してもよい。このデータドライバ４３は、一定電圧Ｖr1が供給される配線４４と、スイッチ素子としての第１，第２ＮチャネルＭＯＳトランジスタ４５，４６を含む。第１トランジスタ４５（第１スイッチ素子）は、ノードＮ１と配線４４の間に接続され、ゲートが配線４４に接続されている。第２トランジスタ４６（第２スイッチ素子）は、配線４４とノードＮ２の間に接続され、ゲートがノードＮ２に接続されている。第１，第２トランジスタ４５，４６は、上記実施形態におけるトランジスタ３６（図２参照）と同様に動作する。即ち、第１トランジスタ４５は、ノードＮ１の電圧がほぼ一定電圧Ｖr1まで上昇するとオフする。
【００９１】
これにより、第１トランジスタ４５は、ノードＮ１の電圧をほぼ一定電圧Ｖr1までチャージする。一方、第２トランジスタ４６は、ノードＮ２の電圧がほぼ一定電圧Ｖr1まで低下するとオフする。これにより、第２トランジスタ４６は、ノードＮ２の電圧をほぼ一定電圧Ｖr1までディスチャージする。従って、第１Ｄ／Ａ変換器１２は、その一定電圧Ｖr1とコモン電圧Ｖcom の差の電圧ぶんだけ上記実施形態に比べてチャージする量が少なくなる。これにより、所望のセグメント電圧までチャージする時間を短くし、上記実施形態に比べて消費電力を低減することができる。
【００９２】
しかも、第１，第２トランジスタ４５，４６がオフした時、第１Ｄ／Ａ変換器１２の出力端子（ノードＮ１）の電圧が＋極性の第１セグメント電圧ＶS1の最低電圧より高くならず、第２Ｄ／Ａ変換器１３の出力端子（ノードＮ２）の電圧が−極性の第２セグメント電圧ＶS2の最高電圧より低くならない。従って、次の第１，第２階調電圧Ｖa1〜Ｖa64，Ｖb1〜Ｖb64の入力時において、第１，第２Ｄ／Ａ変換器１２，１３は各階調電圧Ｖa1〜Ｖa64，Ｖb1〜Ｖb64に基づいた電位まで出力端子Ｐ１，Ｐ２に接続されたデータ線を確実にチャージ／ディスチャージすることができる。
【００９３】
また、図６に示すようにデータドライバ５１を構成してもよい。このデータドライバ５１は、第１，第２Ｄ／Ａ変換器１２，１３の出力端子間、即ち、ノードＮ１，Ｎ２間に、スイッチ素子として直列接続された一対のＮチャネルＭＯＳトランジスタ５２とＰチャネルＭＯＳトランジスタ５３を備えている。トランジスタ５２のゲートには第１電圧Ｖ１が供給され、トランジスタ５３のゲートには第２電圧Ｖ２が供給される。
【００９４】
これにより、トランジスタ５２は、チャージによってノードＮ１の電圧が第１電圧Ｖ１まで上昇するとオフする。トランジスタ５３は、ディスチャージによってノードＮ２の電圧が第２電圧Ｖ２まで低下するとオフする。即ち、ノードＮ１，Ｎ２の電圧が変化することにより早くオフしたトランジスタ５２，５３のゲートに供給される第１，第２電圧Ｖ１，Ｖ２までノードＮ１，Ｎ２をチャージ／ディスチャージする。従って、第１，第２電圧Ｖ１，Ｖ２を適宜設定することにより、任意の電圧までノードＮ１，Ｎ２をチャージ／ディスチャージさせることが可能となる。もちろん、第１，第２電圧Ｖ１，Ｖ２を同じ電圧に設定してもよい。
【００９５】
また、第１電圧Ｖ１を＋極性の第１セグメント電圧ＶS1の最低電圧に設定し、第２電圧Ｖ２を−極性の第２セグメント電圧ＶS2の最高電圧に設定する。そして、第１トランジスタ５２がオフした場合、第１Ｄ／Ａ変換器１２の出力端子（ノードＮ１）は、ほぼ第１電圧Ｖ１、即ち第１セグメント電圧ＶS1の最低電圧までチャージされる。従って、次の第１階調電圧Ｖa1〜Ｖa64の入力時において、第１Ｄ／Ａ変換器１２はノードＮ１に接続されるデータ線を階調電圧Ｖa1〜Ｖa64まで確実にチャージすることができる。
【００９６】
一方、第２トランジスタ５３がオフした場合、第２Ｄ／Ａ変換器１３の出力端子（ノードＮ２）は、ほぼ第２電圧Ｖ２、即ち第２セグメント電圧ＶS2の最高電圧までチャージされる。従って、次の第２階調電圧Ｖb1〜Ｖb64の入力時において、第２Ｄ／Ａ変換器１３はノードＮ２が接続されるデータ線を階調電圧Ｖb1〜Ｖb64まで確実にディスチャージすることができる。
【００９７】
また、図７に示すようにデータドライバ５４を構成してもよい。このデータドライバ５４は、図６と同様に、ノードＮ１，Ｎ２間に直列接続されたトランジスタ５２，５３を備えている。両トランジスタ５２，５３の間のノードＮ３は、一定電圧Ｖr2が供給される配線４４に接続される。そして、トランジスタ５２のゲートには第１電圧Ｖ１が供給され、トランジスタ５３のゲートには第２電圧Ｖ２が供給される。第１電圧Ｖ１は＋極性の第１セグメント電圧ＶS1の最低電圧に設定され、第２電圧Ｖ２は−極性の第２セグメント電圧ＶS2の最高電圧に設定される。一定電圧Ｖr2は第１，第２電圧Ｖ１，Ｖ２の間の所定電圧値に設定される。また、図示しないが、各出力端子Ｐ３〜Ｐ2mに対応した第１，第２Ｄ／Ａ変換器１２，１３の出力端子（ノードＮ１，Ｎ２）間にも、同様に直列接続されたトランジスタ５２，５３がそれぞれ備えられる。前記配線４４は、両トランジスタ５２，５３の間のノードＮ３にそれぞれ接続される。
【００９８】
これにより、トランジスタ５２は、チャージによってノードＮ１の電圧が第１電圧Ｖ１、即ち＋極性の第１セグメント電圧ＶS1の最低電圧まで上昇するとオフする。トランジスタ５３は、ディスチャージによってノードＮ２の電圧が第２電圧Ｖ２、即ち−極性の第２セグメント電圧ＶS2の最高電圧まで低下するとオフする。従って、第１Ｄ／Ａ変換器１２は、その第１電圧Ｖ１とコモン電圧Ｖcom の差の電圧ぶんだけ上記実施形態に比べてチャージする量が少なくなる。これにより、所望のセグメント電圧までチャージする時間を短くし、上記実施形態に比べて消費電力を低減することができる。
【００９９】
しかも、第１，第２トランジスタ５２，５３がオフした時、第１Ｄ／Ａ変換器１２の出力端子（ノードＮ１）の電圧が＋極性の第１セグメント電圧ＶS1の最低電圧より高くならず、第２Ｄ／Ａ変換器１３の出力端子（ノードＮ２）の電圧が−極性の第２セグメント電圧ＶS2の最高電圧より低くならない。従って、次の第１，第２階調電圧Ｖa1〜Ｖa64，Ｖb1〜Ｖb64の入力時において、第１，第２Ｄ／Ａ変換器１２，１３は各階調電圧Ｖa1〜Ｖa64，Ｖb1〜Ｖb64に基づいた電位まで出力端子Ｐ１，Ｐ２に接続されたデータ線を確実にチャージ／ディスチャージすることができる。
【０１００】
更に、各出力端子Ｐ１〜Ｐ2mに対応したノードＮ３に配線４４が接続されている。従って、トランジスタ５２がトランジスタ５３より先にオフした場合、ノードＮ２の電荷は、トランジスタ５３，配線４４と、未だオンしている他のトランジスタ５２を介してノードＮ１に供給される。即ち、ノードＮ２のディスチャージにより余った電荷を配線４４を介して他のノードＮ１のチャージに利用する。尚、トランジスタ５３がトランジスタ５２より先にオフした場合、同様に未だオンしている他のトランジスタ５３が接続されたノードＮ２から配線４４を介して電荷が供給される。これにより、第１Ｄ／Ａ変換器１２は、第１電圧Ｖ１からノードＮ１をチャージすればよく、第２Ｄ／Ａ変換器１３は、第２電圧Ｖ２からディスチャージすればよい。この結果、電荷の供給効率がよくなり、上記実施形態に比べて消費電力を低減することができる。
【０１０１】
更に、図８に示すようにデータドライバ５５を構成しても良い。尚、図８は、スイッチ素子としてダイオードを用いた例を示してあるが、図２，３，５，６，７のように構成したスイッチ素子を用いて実施しても良い。このデータドライバ５５は、カラー表示可能な液晶表示装置に用いられる。即ち、データドライバ５５は、同じ色を表示するための出力端子Ｐ１，Ｐ４間、Ｐ２，Ｐ５間、Ｐ３，Ｐ６間に接続されたスイッチ素子としてのダイオード５６，５７，５８を備えている。これは、近くにある同色の画素セルは、同程度の階調を表示するからである。即ち、画像信号Ｖd1R に基づいて出力端子Ｐ１を介して赤色（Ｒ）の画素に供給される正極性（又は負極性）のセグメント電圧とコモン電圧Ｖcom の電位差と、画像信号Ｖd2R に基づいて出力端子Ｐ４を介して赤色（Ｒ）の画素に供給される負極性（又は正極性）のセグメント電圧とコモン電圧Ｖcom の電位差は、同程度となる場合が多い。従って、このようにスイッチ素子を接続すると、正極性と負極性のセグメント電圧がそれぞれ供給される出力端子Ｐ１，Ｐ２に対するチャージ／ディスチャージの効率を良くすることができる。これにより、消費電力を低減することができる。尚、画像信号Ｖd1G ，Ｖd2G に基づいて出力端子Ｐ２，Ｐ５を介して緑色（Ｇ）の画素に供給されるセグメント電圧、画像信号Ｖd1B ，Ｖd2B に基づいて出力端子Ｐ３，Ｐ６を介して青色（Ｂ）の画素に供給されるセグメント電圧についても同様であり、消費電力を低減することができる。
【０１０２】
○上記各実施形態において、図１３に示すＤ／Ａ変換器２２を用いたデータドライバに具体化して実施してもよい。この場合、図１３のスイッチ２５を制御するための制御信号ＥＲを必要としない分だけ従来のデータドライバ２１に比べて回路規模を小さくすることができる。
【０１０３】
即ち、図９に示すようにデータドライバ６１を構成する。このデータドライバ６１は、奇数出力端子Ｐ１とＤ／Ａ変換器２２の出力端子の間のノードＮ１１と、偶数出力端子Ｐ２とＤ／Ａ変換器２２の出力端子の間のノードＮ１２との間に第１，第２スイッチ回路６２，６３が接続されている。
【０１０４】
第１スイッチ回路６２は、ＮチャネルＭＯＳトランジスタ６４ａ、ＰチャネルＭＯＳトランジスタ６５ａ、ＮチャネルＭＯＳトランジスタ６６ａを含む。第１トランジスタ６４ａは、ノードＮ１１，Ｎ１２間に接続されている。第２トランジスタ６５ａは、第１トランジスタ６４ａのゲートとノードＮ１１間に接続され、ゲートに極性切替信号ＦＲが入力されている。第３トランジスタ６６ａは、第１トランジスタ６４ａのゲートと低電位電源との間に接続され、ゲートに極性切替信号ＦＲが入力される。
【０１０５】
第２スイッチ回路６３は、ＮチャネルＭＯＳトランジスタ６４ｂ、ＰチャネルＭＯＳトランジスタ６５ｂ、ＮチャネルＭＯＳトランジスタ６６ｂを含む。第１トランジスタ６４ｂは、ノードＮ１１，Ｎ１２間に接続されている。第２トランジスタ６５ｂは、第１トランジスタ６４ｂのゲートとノードＮ１１間に接続され、ゲートに極性切替信号ＦＲをインバータ回路６７により反転した反転信号ＶＦＲが入力されている。第３トランジスタ６６ｂは、第１トランジスタ６４ｂのゲートと低電位電源との間に接続され、ゲートに反転信号ＸＦＲが入力される。
【０１０６】
このように構成された第１，第２スイッチ回路６２，６３は、上記実施形態のスイッチ素子としてのトランジスタ３６と同様に動作する。これにより、正極性と負極性のセグメント電圧を交互に出力するＤ／Ａ変換器２２を備えたデータドライバ７１においても、上記実施形態と同様に消費電力を低減することができる。更に、このデータドライバ７１は、制御信号ＥＲ（図１３参照）を生成するための回路を必要としないので、その分回路規模の増大を抑えることができる。
【０１０７】
更に、上記の第１，第２スイッチ回路６２，６３は、図１０に示すように、ノードＮ１１，Ｎ１２と一定電圧Ｖr1を供給する配線４４を含むデータドライバ７１に用いても良い。
【０１０８】
更に、図１１に示すようにデータドライバ８１を構成しても良い。このデータドライバ８１は、ノードＮ１１，Ｎ１２間に第１，第２スイッチ回路８２，８３が接続されている。第１スイッチ回路８２は、ＮチャネルＭＯＳトランジスタ８４、８５を含む。第１トランジスタ８４は、ノードＮ１１，Ｎ１２間に接続されている。第２トランジスタ８５は、第１トランジスタ８４のゲートとノードＮ１１間に接続され、ゲートに極性切替信号ＦＲが入力される。
【０１０９】
第２スイッチ回路８３は、ＮチャネルＭＯＳトランジスタ８４，８６を含む。即ち、第１トランジスタ８４は、第１，第２スイッチ回路８２，８３において共通である。第３トランジスタ８６は、第１トランジスタ８４のゲートとノードＮ１２間に接続され、ゲートにインバータ回路６７により極性切替信号ＦＲを反転した反転信号ＸＦＲが入力される。
【０１１０】
このように構成された第１，第２スイッチ回路８２，８３は、上記実施形態のスイッチ素子としてのトランジスタ３６と同様に動作する。これにより、正極性と負極性のセグメント電圧を交互に出力するＤ／Ａ変換器２２を備えたデータドライバ７１においても、上記実施形態と同様に消費電力を低減することができる。更に、第１トランジスタ８４を第１，第２スイッチ回路８２，８３において共用することにより、図９のデータドライバ６１に比べて素子数が少なくなり、回路規模の増大を抑えることができる。
【０１１１】
○上記各実施形態において、データドライバ３４，４１，４３，５１，５５，６１，７１，８１を液晶パネル３２に一体形成した、所謂ドライバ一体型の液晶表示パネルに具体化して実施しても良い。
【０１１２】
【発明の効果】
以上詳述したように、請求項１乃至１４に記載の発明によれば、消費電力を低減することが可能な液晶パネルの駆動回路及び液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】 液晶表示パネルのブロック回路図。
【図２】 データドライバのブロック回路図。
【図３】 別のデータドライバの一部ブロック回路図。
【図４】 画像信号の波形図。
【図５】 別のデータドライバの一部ブロック回路図。
【図６】 別のデータドライバの一部ブロック回路図。
【図７】 別のデータドライバの一部ブロック回路図。
【図８】 別のデータドライバの一部ブロック回路図。
【図９】 別のデータドライバの一部ブロック回路図。
【図１０】 別のデータドライバの一部ブロック回路図。
【図１１】 別のデータドライバの一部ブロック回路図。
【図１２】 従来のデータドライバの一部ブロック回路図。
【図１３】 従来のデータドライバの一部ブロック回路図。
【符号の説明】
１２ 第１Ｄ／Ａ変換器
１３ 第２Ｄ／Ａ変換器
１６ 第１極性切替スイッチ
１７ 第２極性切替スイッチ
３６ スイッチ素子としてのＭＯＳトランジスタ
Ｖd1〜Ｖd2m 画像信号
ＶS1 正極性電圧としての第１セグメント電圧
ＶS2 負極性電圧としての第２セグメント電圧
Ｖcom コモン電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive circuit that is provided in a liquid crystal display device and drives a liquid crystal panel.
[0002]
In recent years, liquid crystal display panels (LCD panels) have been mounted on notebook personal computers and the like. In the personal computer, since the power consumption limits the driving time, the power consumption is reduced. For this reason, low power consumption is also required for liquid crystal display panels.
[0003]
[Prior art]
Conventionally, a liquid crystal display device extends the lifetime of a panel by inverting the polarity of an image voltage supplied to each pixel cell of a liquid crystal panel (LCD panel).
[0004]
FIG. 12 is a partial block circuit diagram of a data driver provided in a conventional liquid crystal display panel.
The data driver 11 includes a plurality of first and second digital / analog converters (D / A converters) 12 and 13, a shift register and a latch circuit (not shown). The output terminal of the first D / A converter 12 is connected to odd-numbered output terminals (hereinafter referred to as odd-numbered output terminals) P1 and P3. The output terminal of the second D / A converter 13 is connected to even-numbered output terminals (hereinafter referred to as even-numbered output terminals) P2 and P4.
[0005]
The first and second D / A converters 12 and 13 include a selector 14 and an operational amplifier 15. The first image signals Vd1 and Vd3 and the first gradation voltages Va1 to Va64 are input to the selector 14 of the first D / A converter 12. The first image signals Vd1 and Vd3 are supplied from a latch circuit. The latch circuit latches a digital image signal supplied from the outside in response to a latch control pulse signal input from the shift register, and outputs the latch signal to the selector 14 as first image signals Vd1 and Vd3.
[0006]
Each selector 14 selects one of the first gradation voltages Va1 to Va64 based on the first image signals Vd1 and Vd3, and outputs the selection signal to the operational amplifier 15. The operational amplifier 15 outputs the selection voltage as a segment voltage. In this way, the first D / A converter 12 receives the first image signal Vd1. A segment voltage (+ polarity voltage) higher than the common voltage is output based on Vd3 and the first gradation voltages Va1 to Va64.
[0007]
The second image signals Vd2 and Vd4 and the second gradation voltages Vb1 to Vb64 are input to the selector 14 of each second D / A converter 13. Similarly to the first image signals Vd1 and Vd3, the second image signals Vd2 and Vd4 are respectively input by operations of a shift register and a latch circuit (not shown).
[0008]
The selector 14 selects one of the second gradation voltages Vb1 to Vb64 based on the second image signals Vd2 and Vd4, and outputs the selected voltage to the operational amplifier. The operational amplifier 15 outputs the selection voltage as a segment voltage. In this way, the second D / A converter 13 generates a segment voltage (-polar voltage) lower than the common voltage based on the input second image signals Vd2 and Vd4 and the second gradation voltages Vb1 to Vb64. Output.
[0009]
Polarity changeover switches 16 and 17 are connected between the first and second D / A converters 12 and 13 and the output terminals P1, P2, P3 and P4, respectively. The polarity switch 16 includes first and second switches 18 and 19. Similarly, the polarity changeover switch 17 includes first and second switches 18 and 19.
[0010]
The first switch 18 is connected between the output terminal of the first D / A converter 12 and the odd output terminals P1, P3, and between the output terminal of the second D / A converter 13 and the even output terminals P2, P4. ing. The second switch 19 is connected between the first D / A converter 12 and the even output terminals P2 and P4, and between the output terminal of the second D / A converter 13 and the odd output terminals P1 and P3.
[0011]
The first and second switches 18 and 19 are complementarily turned on and off every horizontal scanning period by the polarity switching signal FR. As a result, the polarity changeover switches 16 and 17 alternately supply a positive polarity segment voltage and a negative polarity segment voltage to the output terminals P1 to P4 every horizontal scanning period.
[0012]
Now, based on the polarity switching signal FR, the first switch 18 is turned on and the second switch 19 is turned off. The first switch 18 that is turned on connects the first D / A converter 12 and the odd output terminals P1 and P3, and connects the second D / A converter 13 and the even output terminals P2 and P4.
[0013]
As a result, the positive polarity voltage output from the first D / A converter 12 is applied to the odd output terminals P1 and P3. A negative polarity segment voltage output from the second D / A converter 13 is applied to the even output terminals P2, P4.
[0014]
In the next horizontal period, the first switch 18 is turned off and the second switch 19 is turned on based on the polarity switching signal FR. The second switch 19 that is turned on connects the first D / A converter 12 and the even-numbered output terminals P2 and P4, and connects the second D / A converter 13 and the odd-numbered output terminals P1 and P3.
[0015]
As a result, the negative polarity segment voltage output from the second D / A converter 13 is applied to the odd output terminals P1 and P3. To the even output terminals P2 and P4, a positive polarity segment voltage output from the first D / A converter 12 is applied.
[0016]
Each output terminal is connected to a data line of a liquid crystal panel. The segment voltage is supplied to the pixel cell of the liquid crystal panel via the data line. The pixel cell includes a liquid crystal cell and an auxiliary storage capacitor. Therefore, the liquid crystal panel becomes a capacitive load on the data driver.
[0017]
Therefore, the data driver 11 charges / discharges the data lines of the liquid crystal panel to + polarity / -polarity around the common voltage. That is, the first D / A converter 12 charges the pixel cell via the data line. The second D / A converter 13 discharges the charge accumulated in the pixel cell via the data line.
[0018]
The data driver 11 configured as described above increases in power consumption as the number of horizontal pixel cells increases. This increases the power consumption of the liquid crystal display panel. In order to suppress this increase in power consumption, a data driver shown in FIG. 13 has been proposed.
[0019]
FIG. 13 is a partial block circuit diagram of another conventional data driver.
The data driver 21 includes a plurality of D / A converters 22. The number of D / A converters 22 is the same as the number of output terminals. Each D / A converter 22 includes a selector 23 and an operational amplifier 24. The selector 23 receives the image signal Vd and the gradation voltages V1 to V128. The image signal Vd is input from a latch circuit (not shown) in the same manner as the first and second image signals Vd1 to Vd4 in FIG.
[0020]
The D / A converter 22 has the functions of the first and second D / A converters 12 and 13 shown in FIG. That is, the D / A converter 22 alternately outputs a positive polarity segment voltage VS1 and a negative polarity segment voltage VS2 based on the image signal Vd.
[0021]
A switch 25 is inserted and connected between the odd output terminal P1 and the even output terminal P2 (P3 and P4). Each switch 25 is turned on based on the control signal ER for a predetermined period (a pixel cell non-selection period, for example, a blanking period). The charge moves from the data line charged to the positive polarity voltage to the data line discharged to the negative polarity voltage through the switch 25 that is turned on. At this time, the D / A converter 22 is controlled to a high impedance state.
[0022]
As a result, the turned on switch 25 charges / discharges the voltage of the data line connected to the output terminals P1 to P4 to near the common voltage. Therefore, the D / A converter 22 only needs to charge / discharge the data line from the common voltage to a desired voltage, and the power consumption is reduced accordingly.
[0023]
[Problems to be solved by the invention]
However, the data driver 21 of FIG. 13 requires a signal generation circuit that generates a control signal ER for on / off control of the switch 25. This signal generation circuit increases the circuit scale of the data driver 21. Further, since the D / A converter 22 is configured to be capable of outputting a +/- polarity segment voltage, the circuit scale thereof is a circuit combining the first and second D / A converters 12 and 13 of FIG. It will be the same size. That is, the area occupied by the circuit for driving one output terminal P1, P3 (P2, P4) is increased, and the circuit scale of the data driver 21 is increased. This hinders the production of a liquid crystal display device having a small size and an increased number of display pixels.
[0024]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a driving circuit for a liquid crystal panel capable of reducing power consumption.
[0025]
[Means for Solving the Problems]
  In order to achieve the above object, the invention described in claim 1 is a first D / A converter that outputs a positive voltage higher than a common voltage based on an image signal, and a voltage lower than the common voltage based on the image signal. A second D / A converter that outputs a negative voltage and an output terminal of the first and second D / A converters, and the positive electrode with respect to the first data line of the liquid crystal panel based on a polarity switching signal A first polarity changeover switch that alternately supplies a negative voltage and a negative polarity voltage, and an output terminal of the first and second D / A converters, and is opposite to the first data line based on the polarity changeover signal. A second polarity changeover switch for supplying a voltage of polarity to the second data line of the liquid crystal panel; and a first terminal connected between an output terminal of the first D / A converter and the first polarity changeover switch; A second D / A converter and the second polarity switching switch The second terminal is connected between the switchThe switch element is a diode-connected transistor between the first terminal and the second terminal, and the diode-connected transistor is a first and second polarity changeover switch. A voltage based on the voltage of the first and second data lines that changes due to switching is applied to the first terminal and the second terminal and is turned on by a potential difference between the first terminal and the second terminal. Turns off when the voltage at the second terminal is substantially the same voltage.
[0026]
  ContractClaim2The invention described in claim1In the liquid crystal panel drive circuit described above, a MOS transistor to which a constant voltage is supplied to the gate is connected in series to the switch element.
[0027]
  Claim3The invention described in claim1In the liquid crystal panel drive circuit described above, the switch element includes: a first switch element connected between an output terminal of the first D / A converter and a wiring to which a predetermined voltage is supplied; the wiring; And a second switch element connected between the output terminal of the 2D / A converter.The first switch element is a transistor that is diode-connected between the output terminal of the first D / A converter and the wiring, and the second switch element is the wiring and the second D / A converter. It is a transistor that is diode-connected to the output terminal of.
[0031]
  Claim4The invention described in claim 1Or 2In the liquid crystal panel drive circuit according to claim 1, a source terminal and a drain terminal of the switch element are connected to an output terminal of the first and second D / A converters, and a gate is a terminal on the second D / A converter side. N-channel MOS transistor connected to.
[0032]
  Claim5The invention described in claim 1Or 2In the liquid crystal panel drive circuit according to claim 1, the switch element has a source terminal and a drain terminal connected to an output terminal of the first and second D / A converters, and a gate connected to a terminal on the first D / A converter side. P-channel MOS transistor connected to.
[0033]
  ContractClaim6The first D / A conversion that alternately outputs a positive voltage higher than a common voltage and a negative voltage lower than the common voltage based on an image signal to the first data line of the liquid crystal panel. A second D / A converter that alternately outputs a negative voltage and a positive voltage based on an inverted signal obtained by inverting the polarity of the image signal with respect to the second data line of the liquid crystal panel, and the first D A first switch circuit having a first terminal connected to an output terminal of the / A converter and a second terminal connected to an output terminal of the second D / A converter; and connected in parallel to the first switch circuit. A second switch circuit, wherein the first switch circuit comprises:A transistor that is diode-connected between the first terminal and the second terminal in response to a polarity switching signal;ON by a potential difference between a negative polarity voltage based on the voltage of the first data line and a positive polarity voltage based on the voltage of the second data line, which changes as the polarity of the output signal of the first and second D / A converters changes. And when the voltages of the first and second data lines are substantially the same voltage, the second switch circuit isA transistor that is diode-connected between the first terminal and the second terminal in accordance with an inverted signal obtained by inverting the polarity switching signal;A potential difference between a positive voltage based on the voltage of the first data line and a negative voltage based on the voltage of the second data line, which is changed by switching the polarity of the output signal of the first and second D / A converters. And is turned off when the voltages of the first and second data lines are substantially the same voltage.
[0034]
  Claim7The invention described in claim6In the liquid crystal panel drive circuit according to claim 1, the first switch circuit includes a first MOS transistor connected between output terminals of the first and second D / A converters, and a first MOS transistor. A second MOS transistor connected between the gate and the output terminal of the first D / A converter and having a polarity switching signal input to the gate, and connected between the gate of the first MOS transistor and the low potential power source. And a third MOS transistor whose gate receives the polarity switching signal.
[0035]
  Claim8The invention described in claim6In the liquid crystal panel drive circuit according to claim 1, the first switch circuit includes a first MOS transistor connected between output terminals of the first and second D / A converters, and a first MOS transistor. A second MOS transistor connected between the gate and an output terminal of the first D / A converter and having the polarity switching signal input to the gate; and the second switch circuit includes the first switch circuit. A MOS transistor, a third MOS transistor connected between the gate of the first MOS transistor and the output terminal of the second D / A converter, to which an inverted signal obtained by inverting the polarity switching signal is input to the gate; Consists of.
[0036]
  Claim9The invention described in claim 1 to claim 18It is a liquid crystal display device provided with the drive circuit of any one of these.
  (Function)
  Therefore, the claims1According to the described invention, the switch element is turned on until the voltages of the first and second data lines become substantially the same voltage based on the switching of the voltages of the first and second data lines. As a result, the voltages at the output terminals of the first and second D / A converters become substantially the same voltage, and the charge time by the first and second D / A converters is shortened accordingly.
[0037]
  Claim2According to the invention described in (1), the MOS transistor to which a constant voltage is supplied to the gate is connected in series with the switch element. As a result, the voltage at the output terminal of the first and second D / A converters becomes a constant voltage, and the charge time by the first and second D / A converters is shortened accordingly.
[0038]
  Claim3According to the invention, the switch element includes a first switch element connected between the output terminal of the first D / A converter and a wiring to which a predetermined voltage is supplied, the wiring, and the second D / A converter. And a second switch element connected to the output terminal.
[0042]
  Claim4According to the invention, the switch element has a source terminal and a drain terminal connected to the output terminals of the first and second D / A converters, and a gate connected to the terminal on the second D / A converter side. It is a channel MOS transistor. Thereby, the number of elements constituting the switch element is small, and an increase in circuit scale can be suppressed.
[0043]
  Claim5According to the invention, the switch element has a source terminal and a drain terminal connected to the output terminals of the first and second D / A converters, and a gate connected to the terminal on the first D / A converter side. It is a channel MOS transistor. Thereby, the number of elements constituting the switch element is small, and an increase in circuit scale can be suppressed.
[0044]
  Claim6According to the invention described in (1), the first switch circuit is connected to the first and second data lines based on the voltage of the first data line that changes due to switching of the output voltage polarity of the first and second D / A converters. Turns on until the voltage is approximately the same. The second switch circuit is based on the voltage of the second data line that changes due to switching of the output voltage polarity of the first and second D / A converters, until the voltage of the first and second data lines becomes substantially the same voltage. Turn on. As a result, the voltages at the output terminals of the first and second D / A converters become substantially the same voltage, and the charge time by the first and second D / A converters is shortened accordingly.
[0045]
  Claim7According to the invention, the first switch circuit includes the first MOS transistor connected between the output terminals of the first and second D / A converters, the gate of the first MOS transistor, and the first D / A. A second MOS transistor connected between the output terminals of the A converter and receiving a polarity switching signal at the gate, and connected between the gate of the first MOS transistor and the low-potential power source and receiving a polarity switching signal at the gate And a third MOS transistor. As a result, the voltages at the output terminals of the first and second D / A converters become substantially the same voltage, and the charge time by the first and second D / A converters is shortened accordingly.
[0046]
  Claim8According to the invention, the first switch circuit includes the first MOS transistor connected between the output terminals of the first and second D / A converters, the gate of the first MOS transistor, and the first D / A. The second MOS transistor is connected between the output terminal of the A converter and the polarity switching signal is input to the gate. The second switch circuit is connected between the first MOS transistor, the gate of the first MOS transistor, and the output terminal of the second D / A converter, and an inverted signal obtained by inverting the polarity switching signal is input to the gate. And a third MOS transistor. With the first and second switch circuits, the voltages at the output terminals of the first and second D / A converters become substantially the same voltage, and the charge time by the first and second D / A converters is shortened accordingly.
[0047]
  Claim9According to the invention described in claim 1, the claims 1 to8The power consumption of the liquid crystal display device can be reduced by including the drive circuit described in any one of the above.
[0048]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
For convenience of explanation, the same components as those in FIG.
[0049]
FIG. 1 is a block circuit diagram of a liquid crystal display device.
The liquid crystal display device 31 includes a liquid crystal panel (LCD panel) 32, a vertical drive circuit (gate driver) 33, and a horizontal drive circuit (data driver) 34.
[0050]
The liquid crystal panel 32 includes scanning lines (gate wirings) G1 to Gn and data lines (drain wirings) D1 to D2m which are orthogonal to each other. N and m are integers.
[0051]
A pixel cell GC is connected to an intersection of each scanning line G1 to Gn and each data line D1 to D2m. Each pixel cell GC includes an auxiliary (storage) capacitor CS as a signal storage element and a liquid crystal cell LC. The pixel cell GC is connected to scanning lines G1 to Gn and data lines D1 to D2m via TFTs (Thin Film Transistors) 35.
[0052]
That is, the gate of each TFT 35 is connected to each scanning line G1 to Gn, and the drain of each TFT 35 is connected to each data line D1 to D2m. The source of each TFT 35 is connected to the first electrode (display electrode) of the liquid crystal cell LC, and the common voltage Vcom is applied to the second electrode (common electrode) of the liquid crystal cell LC. An auxiliary capacitor CS is connected in parallel to the liquid crystal cell LC.
[0053]
In FIG. 1, only the pixel cells GC connected to the intersections of the scanning lines G1 and the data lines D3 are denoted by reference numerals in order to prevent the drawing from becoming complicated and difficult to see.
[0054]
Each scanning line G <b> 1 to Gn is connected to the gate driver 33. A control signal is input to the gate driver 33. The gate driver 33 sequentially applies scanning signals (gate signals) to the scanning lines G1 to Gn based on the control signal.
[0055]
The data lines D1 to D2m are connected to the data driver 34. A control signal and an image signal are input to the data driver 34. The data driver 34 supplies segment voltages to the data lines D1 to D2m based on the control signal and the image signal.
[0056]
Accordingly, the gate driver 33 and the data driver 34 perform horizontal scanning and vertical scanning based on the control signals, respectively. In this way, the display device 31 displays an output image based on the control signal and the image signal on the liquid crystal panel 32.
[0057]
FIG. 2 shows a block circuit diagram of the data driver.
The data driver 34 includes first and second digital / analog converters (D / A converters) 12 and 13, a shift register (not shown), and a latch circuit. M first and second D / A converters 12 and 13 are provided corresponding to the data lines D1 to D2m, respectively.
[0058]
The output terminal of the first D / A converter 12 is connected to odd-numbered output terminals P1, P3,..., P2m-1. The output terminal of the second D / A converter 13 is connected to even-numbered output terminals (hereinafter referred to as even-numbered output terminals) P2, P4,.
[0059]
The first and second D / A converters 12 and 13 include a selector 14 and an operational amplifier 15. The first image signals Vd1, Vd3,..., Vd2m corresponding to the output terminals P1, P3,..., P2m-1 are input to the selectors 14 of the first D / A converters 12, respectively. Further, the first gradation voltages Va1 to Va64 are input to each selector 14. The first image signals Vd1, Vd3,..., Vd2m are supplied from a latch circuit. The latch circuit latches a digital image signal supplied from the outside in response to a latch control pulse signal input from the shift register, and uses the latch signals as first image signals Vd1, Vd3,..., Vd2m. Output to.
[0060]
The selector 14 selects one of the first gradation voltages Va1 to Va64 based on the first image signals Vd1, Vd3,..., Vd2m and outputs the selection signal to the operational amplifier 15. The operational amplifier 15 outputs the selection voltage as a segment voltage. In this way, the first D / A converter 12 has a first higher voltage than the common voltage based on the input first image signals Vd1, Vd3,..., Vd2m and the first gradation voltages Va1 to Va64. The segment voltage (+ polarity voltage) VS1 is output.
[0061]
The second image signals Vd2, Vd4,..., Vd2m and the second gradation voltages Vb1 to Vb64 are input to the selector 14 of each second D / A converter 13. The second image signals Vd2, Vd4,..., Vd2m are respectively input by operations of a shift register and a latch circuit (not shown) as in the case of the first image signals Vd1, Vd3,.
[0062]
Each selector 14 selects one of the second gradation voltages Vb1 to Vb64 based on the second image signals Vd2, Vd4,..., Vd2m, and outputs the selected voltage to the operational amplifier. The operational amplifier 15 outputs the selection voltage as a segment voltage. In this way, the second D / A converter 13 outputs the second voltage lower than the common voltage based on the input second image signals Vd2, Vd4,..., Vd2m and the second gradation voltages Vb1 to Vb64. The segment voltage (-polar voltage) VS2 is output.
[0063]
A first polarity changeover switch 16 is connected between the first D / A converter 12 and the odd output terminals P1, P3,..., P2m-1. A second polarity selector switch 17 is connected between the second D / A converter 13 and the even output terminals P2, P4,..., P2m. The polarity switch 16 includes first and second switches 18 and 19. Similarly, the polarity changeover switch 17 includes first and second switches 18 and 19.
[0064]
The first switch 18 is connected between the output terminal of the first D / A converter 12 and the odd output terminals P1, P3,..., P2m-1, and between the output terminal of the second D / A converter 13 and the even output terminal P2. , P4,..., P2m. The second switch 19 is connected between the first D / A converter 12 and the even output terminals P2, P4,..., P2m, and between the output terminal of the second D / A converter 13 and the odd output terminals P1, P3,. .., connected to P2m-1.
[0065]
The first and second switches 18 and 19 are complementarily turned on and off every horizontal scanning period by the switching control signal FR. Thus, a positive polarity segment voltage and a negative polarity segment voltage are applied to the output terminals P1 to P2m every horizontal scanning period.
[0066]
Now, based on the polarity switching signal FR, the first switch 18 is turned on and the second switch 19 is turned off. The turned on first switch 18 connects the output terminal of the first D / A converter 12 and the odd output terminals P1, P3,..., P2m-1 to the output terminal of the second D / A converter 13 and the even output terminal P2. , P4,..., P2m are connected.
[0067]
As a result, the positive polarity voltage output from the first D / A converter 12 is applied to the odd output terminals P1, P3,..., P2m−1. A negative polarity segment voltage output from the second D / A converter 13 is applied to the even output terminals P2, P4,..., P2m.
[0068]
In the next horizontal scanning period, the first switch 18 is turned off and the second switch 19 is turned on based on the polarity switching signal FR. The second switch 19 that is turned on connects the output terminal of the first D / A converter 12 and the even output terminals P2, P4,..., P2m to the output terminal of the second D / A converter 13 and the odd output terminals P1, P3. , ..., P2m-1 is connected.
[0069]
Thus, the negative polarity segment voltage output from the second D / A converter 13 is applied to the odd output terminals P1, P3,..., P2m-1. A positive polarity segment voltage output from the first D / A converter 12 is applied to the even output terminals P2, P4,..., P2m. In this way, the display device 31 performs dot inversion driving for each pixel cell GC of the liquid crystal panel 32.
[0070]
Between the node N1 between the first D / A converter 12 and the first polarity changeover switch 16 and the node N2 between the second D / A converter 13 and the second polarity changeover switch 17, there is a switch element. The MOS transistor 36 is connected. The transistor 36 is diode-connected. That is, transistor 36 is an N-channel MOS transistor. The source of the transistor 36 is connected to the node N2, and the drain is connected to the node N1. The gate of the transistor 36 is connected to the source of the transistor 36, that is, the node N2.
[0071]
By connecting in this way, the transistor 36 has a rectifier element (diode element) having an anode connected to the output terminal of the second D / A converter 13 and a cathode connected to the output terminal of the first D / A converter 12. Acts as
[0072]
Next, the operation of the data driver 34 configured as described above will be described.
Now, the first switch 18 of the first and second polarity changeover switches 16 and 17 is turned on and the second switch 19 is turned off by the polarity changeover signal FR.
[0073]
At this time, the first D / A converter 12 outputs the first segment voltage VS1 to the odd output terminals P1, P3,..., P2m-1 via the first switch 18. As a result, the first D / A converter 12 charges the odd-numbered data lines D1, D3,..., D2m-1 to the first segment voltage VS1 having a positive polarity.
[0074]
The second D / A converter 13 outputs the second segment voltage VS2 to the even output terminals P2, P4,..., P2m via the first switch 18. As a result, the second D / A converter 13 discharges the even-numbered data lines D2, D4,..., D2m to the negative second segment voltage VS2.
[0075]
In the next horizontal scanning period, the first switch 18 of the first and second polarity switching switches 16 and 17 is turned off and the second switch 19 is turned on by the polarity switching signal FR.
At this time, the voltage of the odd-numbered data wirings D1, D3,..., D2m-1 via the second switch 19 that is turned on, that is, the first segment voltage VS1 having the positive polarity is applied to the gate of the transistor 36. Supplied as As a result, the transistor 36 is turned on.
[0076]
A current flows from the odd output terminals P1, P3,..., P2m-1 to the even output terminals P2, P4,. That is, the transistor 36 that has been turned on discharges charges from the odd output terminals P1, P3,..., P2m-1 at the first segment voltage VS1 having the + polarity, and converts the charge to the second segment voltage VS2 having the minus polarity. Some even output terminals P2, P4,..., P2m are charged.
[0077]
That is, the transistor 36 determines that the voltages at the nodes N1 and N2 are substantially equal to each other based on the voltages at the nodes N1 and N2, that is, the voltages at the output terminals of the first and second D / A converters 12 and 13. Turn on. As a result, the turned-on transistor 36 charges / discharges the voltage of the data line connected to the output terminals P2, P4,..., P2m, P1, P3,. . Therefore, the first and second D / A converters 12 and 13 may be charged / discharged from the common voltage to a desired voltage, and the power consumption is reduced accordingly.
[0078]
Thereafter, the gate voltage of the transistor 36 becomes lower than the drain voltage by the second segment voltage VS2 output from the second D / A converter 13. Thereby, the transistor 36 is turned off, and current flowing from the node N1 toward the node N2 is blocked.
[0079]
Further, when the first and second polarity changeover switches 16 and 17 are switched in the next horizontal scanning period, a positive polarity segment voltage is applied to the gate of the transistor 36 from the even output terminals P2, P4,. Is supplied as the gate voltage. As a result, similarly to the above, the transistor 36 is automatically turned on to discharge charges from the even-numbered output terminals P2, P4,..., P2m, and discharge the charges to the odd-numbered output terminals P1, P3,. Charge P2m-1.
[0080]
In this way, the transistor 36 is automatically turned on / off based on the gate voltage, that is, the voltage of the node N2. Accordingly, it is not necessary to provide a signal generation circuit for generating a control signal for turning on and off the switch 25 as in the conventional example shown in FIG. 13, and an increase in circuit scale can be suppressed.
[0081]
As described above, according to the present embodiment, the following effects can be obtained.
(1) A MOS transistor 36 as a switch element is connected between the output terminals of the first and second D / A converters 12 and 13. The gate of the transistor 36 is connected to the source of the transistor 36. That is, the transistor 36 is diode-connected. The transistor 36 is turned on based on the voltages at the nodes N1 and N2, that is, the voltages at the output terminals of the first and second D / A converters 12 and 13, until the voltages at both the nodes N1 and N2 become substantially the same voltage. . As a result, the turned-on transistor 36 charges / discharges the voltage of the data line connected to the output terminals P2, P4,..., P2m, P1, P3,. . As a result, the first and second D / A converters 12 and 13 may charge / discharge from the common voltage to a desired voltage, and the power consumption can be reduced accordingly.
[0082]
(2) Since the transistor 36 is turned on / off by the voltage at the output terminal of the second D / A converter 13, no extra circuit is required compared to the conventional example of FIG. As a result, an increase in the circuit scale of the data driver 31 can be suppressed.
[0083]
The present invention may be carried out in the following modes in addition to the above embodiment.
In the above embodiment, the transistor 35 that is diode-connected as a switching element is connected between the output terminals of the first and second D / A converters 12 and 13, but a diode is connected as the switching element. Also good.
[0084]
In the above embodiment, a P-channel MOS transistor may be connected between the output terminals of the first and second D / A converters 12 and 13 instead of the MOS transistor 35. In this case, the gate of the P channel MOS transistor is connected to the output terminal (node N1) of the first D / A converter 12. The P channel MOS transistors connected in this way are turned on / off based on the gate voltage (the voltage at the node N1). Therefore, this P channel MOS transistor operates in the same manner as the transistor 35 of the above embodiment, and the data connected to both output terminals P2, P4,..., P2m, P1, P3,. Charge / discharge the line voltage to near the common voltage. As a result, the first and second D / A converters 12 and 13 may charge / discharge from the common voltage to a desired voltage, and the power consumption can be reduced accordingly.
[0085]
The configuration of the data driver 34 in the above embodiment may be changed as appropriate. For example, although a diode-connected MOS transistor 36 as a rectifying element is inserted and connected between the output terminals of the first and second D / A converters 12 and 13, another element may be connected to the transistor 36. For example, the data driver 41 shown in FIG.
[0086]
Data driver 41 includes a second MOS transistor 42 formed of an N-channel MOS transistor connected between transistor 36 and node N2 (the output terminal of second D / A converter 13). A predetermined constant voltage Vr1 is supplied to the gate of the second MOS transistor 42 as a gate voltage. With this configuration, the second transistor 42 is turned off when the voltage at the node N2 drops to the constant voltage Vr1. Therefore, by adjusting the gate voltage of the second transistor 42, the voltage at the node N2 is discharged to a substantially constant voltage Vr1.
[0087]
The constant voltage Vr1 is set to an arbitrary voltage, for example, the lowest voltage of the first segment voltage VS1 having the + polarity output from the first D / A converter 12. This minimum voltage is higher than the common voltage Vcom as shown in FIG.
[0088]
As a result, the first D / A converter 12 is charged less than the above-described embodiment by a voltage corresponding to the difference between the constant voltage Vr1 and the common voltage Vcom. As a result, the time for charging to a desired segment voltage can be shortened and the power consumption can be reduced.
[0089]
In addition, the first and second transistors 36 and 42 make the voltage of the output terminal (node N2) of the second D / A converter 13 approximately the highest voltage of the second segment voltage VS2. Accordingly, when the next second gradation voltages Vb1 to Vb64 are input, the second D / A converter 13 reliably discharges the data line connected to the output terminal P2 to the potential based on each gradation voltage Vb1 to Vb64. be able to.
[0090]
Further, the data driver 43 may be configured as shown in FIG. The data driver 43 includes a wiring 44 to which a constant voltage Vr1 is supplied, and first and second N-channel MOS transistors 45 and 46 as switch elements. The first transistor 45 (first switch element) is connected between the node N <b> 1 and the wiring 44, and the gate is connected to the wiring 44. The second transistor 46 (second switch element) is connected between the wiring 44 and the node N2, and the gate is connected to the node N2. The first and second transistors 45 and 46 operate in the same manner as the transistor 36 (see FIG. 2) in the above embodiment. That is, the first transistor 45 is turned off when the voltage at the node N1 rises to a substantially constant voltage Vr1.
[0091]
As a result, the first transistor 45 charges the voltage at the node N1 to a substantially constant voltage Vr1. On the other hand, the second transistor 46 is turned off when the voltage at the node N2 drops to a substantially constant voltage Vr1. As a result, the second transistor 46 discharges the voltage at the node N2 to a substantially constant voltage Vr1. Therefore, the first D / A converter 12 is less charged than the above embodiment by the voltage corresponding to the difference between the constant voltage Vr1 and the common voltage Vcom. As a result, the time for charging to a desired segment voltage can be shortened, and the power consumption can be reduced compared to the above embodiment.
[0092]
Moreover, when the first and second transistors 45 and 46 are turned off, the voltage at the output terminal (node N1) of the first D / A converter 12 does not become higher than the minimum voltage of the first segment voltage VS1 having the positive polarity, The voltage at the output terminal (node N2) of the 2D / A converter 13 does not become lower than the highest voltage of the negative second segment voltage VS2. Accordingly, when the next first and second gradation voltages Va1 to Va64 and Vb1 to Vb64 are input, the first and second D / A converters 12 and 13 are based on the gradation voltages Va1 to Va64 and Vb1 to Vb64. The data line connected to the output terminals P1 and P2 can be reliably charged / discharged to the potential.
[0093]
Further, the data driver 51 may be configured as shown in FIG. This data driver 51 includes a pair of N-channel MOS transistor 52 and P-channel MOS connected in series as switch elements between the output terminals of the first and second D / A converters 12 and 13, that is, between nodes N1 and N2. A transistor 53 is provided. A first voltage V 1 is supplied to the gate of the transistor 52, and a second voltage V 2 is supplied to the gate of the transistor 53.
[0094]
Thereby, the transistor 52 is turned off when the voltage of the node N1 rises to the first voltage V1 due to charging. The transistor 53 is turned off when the voltage at the node N2 drops to the second voltage V2 due to discharge. In other words, the nodes N1 and N2 are charged / discharged up to the first and second voltages V1 and V2 supplied to the gates of the transistors 52 and 53 which are turned off quickly due to the change of the voltages of the nodes N1 and N2. Therefore, by appropriately setting the first and second voltages V1 and V2, the nodes N1 and N2 can be charged / discharged to an arbitrary voltage. Of course, the first and second voltages V1, V2 may be set to the same voltage.
[0095]
Further, the first voltage V1 is set to the lowest voltage of the first segment voltage VS1 having a positive polarity, and the second voltage V2 is set to the highest voltage of the second segment voltage VS2 having a negative polarity. When the first transistor 52 is turned off, the output terminal (node N1) of the first D / A converter 12 is charged to the first voltage V1, that is, the lowest voltage of the first segment voltage VS1. Accordingly, when the next first gradation voltage Va1 to Va64 is input, the first D / A converter 12 can reliably charge the data line connected to the node N1 to the gradation voltages Va1 to Va64.
[0096]
On the other hand, when the second transistor 53 is turned off, the output terminal (node N2) of the second D / A converter 13 is charged to substantially the second voltage V2, that is, the highest voltage of the second segment voltage VS2. Accordingly, when the next second gradation voltages Vb1 to Vb64 are input, the second D / A converter 13 can reliably discharge the data line to which the node N2 is connected to the gradation voltages Vb1 to Vb64.
[0097]
Further, the data driver 54 may be configured as shown in FIG. Similar to FIG. 6, the data driver 54 includes transistors 52 and 53 connected in series between nodes N1 and N2. A node N3 between the transistors 52 and 53 is connected to a wiring 44 to which a constant voltage Vr2 is supplied. The first voltage V1 is supplied to the gate of the transistor 52, and the second voltage V2 is supplied to the gate of the transistor 53. The first voltage V1 is set to the lowest voltage of the positive polarity first segment voltage VS1, and the second voltage V2 is set to the highest voltage of the negative polarity second segment voltage VS2. The constant voltage Vr2 is set to a predetermined voltage value between the first and second voltages V1 and V2. Although not shown, transistors 52 and 53 connected in series are similarly connected between the output terminals (nodes N1 and N2) of the first and second D / A converters 12 and 13 corresponding to the output terminals P3 to P2m. Are provided. The wiring 44 is connected to a node N3 between the transistors 52 and 53, respectively.
[0098]
Thereby, the transistor 52 is turned off when the voltage of the node N1 rises to the first voltage V1, that is, the lowest voltage of the first segment voltage VS1 having the positive polarity by charging. The transistor 53 is turned off when the voltage at the node N2 drops to the second voltage V2, that is, the highest voltage of the negative second segment voltage VS2 due to the discharge. Therefore, the first D / A converter 12 is less charged than the above embodiment by the voltage corresponding to the difference between the first voltage V1 and the common voltage Vcom. As a result, the time for charging to a desired segment voltage can be shortened, and the power consumption can be reduced compared to the above embodiment.
[0099]
In addition, when the first and second transistors 52 and 53 are turned off, the voltage at the output terminal (node N1) of the first D / A converter 12 does not become higher than the minimum voltage of the first segment voltage VS1 having the positive polarity, The voltage at the output terminal (node N2) of the 2D / A converter 13 does not become lower than the highest voltage of the negative second segment voltage VS2. Accordingly, when the next first and second gradation voltages Va1 to Va64 and Vb1 to Vb64 are input, the first and second D / A converters 12 and 13 are based on the gradation voltages Va1 to Va64 and Vb1 to Vb64. The data line connected to the output terminals P1 and P2 can be reliably charged / discharged to the potential.
[0100]
Furthermore, a wiring 44 is connected to a node N3 corresponding to each output terminal P1 to P2m. Therefore, when the transistor 52 is turned off before the transistor 53, the charge at the node N2 is supplied to the node N1 through the transistor 53, the wiring 44, and the other transistor 52 that is still on. That is, the surplus charge due to the discharge of the node N2 is used to charge another node N1 via the wiring 44. Note that when the transistor 53 is turned off before the transistor 52, similarly, charge is supplied from the node N2 to which the other transistor 53 that is still turned on is connected via the wiring 44. Thereby, the first D / A converter 12 may charge the node N1 from the first voltage V1, and the second D / A converter 13 may discharge from the second voltage V2. As a result, the charge supply efficiency is improved, and the power consumption can be reduced compared to the above embodiment.
[0101]
Further, the data driver 55 may be configured as shown in FIG. Although FIG. 8 shows an example in which a diode is used as the switching element, the switching element may be implemented using the switching elements configured as shown in FIGS. The data driver 55 is used in a liquid crystal display device capable of color display. That is, the data driver 55 includes diodes 56, 57, and 58 as switching elements connected between the output terminals P1 and P4, between P2 and P5, and between P3 and P6 for displaying the same color. This is because neighboring pixel cells of the same color display the same level of gradation. That is, the potential difference between the positive (or negative) segment voltage and the common voltage Vcom supplied to the red (R) pixel via the output terminal P1 based on the image signal Vd1R, and the output terminal based on the image signal Vd2R. The potential difference between the negative (or positive) segment voltage supplied to the red (R) pixel via P4 and the common voltage Vcom is often the same. Therefore, when the switch elements are connected in this way, it is possible to improve the charge / discharge efficiency for the output terminals P1 and P2 to which the positive and negative segment voltages are respectively supplied. Thereby, power consumption can be reduced. A segment voltage supplied to the green (G) pixel via the output terminals P2 and P5 based on the image signals Vd1G and Vd2G, and a blue color (B via the output terminals P3 and P6 based on the image signals Vd1B and Vd2B). The same applies to the segment voltage supplied to the pixels of), and the power consumption can be reduced.
[0102]
In each of the above embodiments, the data driver using the D / A converter 22 shown in FIG. In this case, the circuit scale can be made smaller than that of the conventional data driver 21 by the amount that does not require the control signal ER for controlling the switch 25 of FIG.
[0103]
That is, the data driver 61 is configured as shown in FIG. The data driver 61 includes a node N11 between the odd output terminal P1 and the output terminal of the D / A converter 22, and a node N12 between the even output terminal P2 and the output terminal of the D / A converter 22. First and second switch circuits 62 and 63 are connected.
[0104]
First switch circuit 62 includes an N channel MOS transistor 64a, a P channel MOS transistor 65a, and an N channel MOS transistor 66a. The first transistor 64a is connected between the nodes N11 and N12. The second transistor 65a is connected between the gate of the first transistor 64a and the node N11, and the polarity switching signal FR is input to the gate. The third transistor 66a is connected between the gate of the first transistor 64a and the low potential power source, and the polarity switching signal FR is input to the gate.
[0105]
Second switch circuit 63 includes an N channel MOS transistor 64b, a P channel MOS transistor 65b, and an N channel MOS transistor 66b. The first transistor 64b is connected between the nodes N11 and N12. The second transistor 65b is connected between the gate of the first transistor 64b and the node N11, and an inverted signal VFR obtained by inverting the polarity switching signal FR by the inverter circuit 67 is input to the gate. The third transistor 66b is connected between the gate of the first transistor 64b and the low potential power source, and the inverted signal XFR is input to the gate.
[0106]
The first and second switch circuits 62 and 63 configured as described above operate in the same manner as the transistor 36 as the switch element of the above embodiment. Thereby, also in the data driver 71 provided with the D / A converter 22 which outputs a positive polarity and a negative polarity segment voltage alternately, power consumption can be reduced similarly to the said embodiment. Furthermore, since the data driver 71 does not require a circuit for generating the control signal ER (see FIG. 13), an increase in circuit scale can be suppressed accordingly.
[0107]
Further, the first and second switch circuits 62 and 63 may be used in a data driver 71 including nodes N11 and N12 and a wiring 44 for supplying a constant voltage Vr1, as shown in FIG.
[0108]
Further, the data driver 81 may be configured as shown in FIG. In the data driver 81, first and second switch circuits 82 and 83 are connected between nodes N11 and N12. First switch circuit 82 includes N-channel MOS transistors 84 and 85. The first transistor 84 is connected between the nodes N11 and N12. The second transistor 85 is connected between the gate of the first transistor 84 and the node N11, and the polarity switching signal FR is input to the gate.
[0109]
Second switch circuit 83 includes N-channel MOS transistors 84 and 86. That is, the first transistor 84 is common to the first and second switch circuits 82 and 83. The third transistor 86 is connected between the gate of the first transistor 84 and the node N12, and an inverted signal XFR obtained by inverting the polarity switching signal FR by the inverter circuit 67 is input to the gate.
[0110]
The first and second switch circuits 82 and 83 configured in this manner operate in the same manner as the transistor 36 as the switch element of the above embodiment. Thereby, also in the data driver 71 provided with the D / A converter 22 which outputs a positive polarity and a negative polarity segment voltage alternately, power consumption can be reduced similarly to the said embodiment. Furthermore, by sharing the first transistor 84 in the first and second switch circuits 82 and 83, the number of elements is reduced compared to the data driver 61 of FIG. 9, and an increase in circuit scale can be suppressed.
[0111]
In each of the above embodiments, the data drivers 34, 41, 43, 51, 55, 61, 71, 81 may be embodied as a so-called driver-integrated liquid crystal display panel formed integrally with the liquid crystal panel 32. .
[0112]
【The invention's effect】
  As detailed above, claims 1 to 14According to the invention described in (1), it is possible to provide a liquid crystal panel drive circuit and a liquid crystal display device capable of reducing power consumption.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of a liquid crystal display panel.
FIG. 2 is a block circuit diagram of a data driver.
FIG. 3 is a partial block circuit diagram of another data driver.
FIG. 4 is a waveform diagram of an image signal.
FIG. 5 is a partial block circuit diagram of another data driver.
FIG. 6 is a partial block circuit diagram of another data driver.
FIG. 7 is a partial block circuit diagram of another data driver.
FIG. 8 is a partial block circuit diagram of another data driver.
FIG. 9 is a partial block circuit diagram of another data driver.
FIG. 10 is a partial block circuit diagram of another data driver.
FIG. 11 is a partial block circuit diagram of another data driver.
FIG. 12 is a partial block circuit diagram of a conventional data driver.
FIG. 13 is a partial block circuit diagram of a conventional data driver.
[Explanation of symbols]
12 1st D / A converter
13 Second D / A converter
16 First polarity selector switch
17 Second polarity selector switch
36 MOS transistor as a switch element
Vd1 ~ Vd2m Image signal
VS1 First segment voltage as positive voltage
VS2 Second segment voltage as negative voltage
Vcom common voltage

Claims (9)

画像信号に基づいてコモン電圧よりも高い正極性電圧を出力する第１Ｄ／Ａ変換器と、
画像信号に基づいてコモン電圧よりも低い負極性電圧を出力する第２Ｄ／Ａ変換器と、
前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、極性切替信号に基づいて、液晶パネルの第１データ線に対して前記正極性電圧と負極性電圧を交互に供給する第１極性切替スイッチと、
前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、前記極性切替信号に基づいて、前記第１データ線と逆極性の電圧を液晶パネルの第２データ線に供給する第２極性切替スイッチと、
前記第１Ｄ／Ａ変換器の出力端子と前記第１極性切替スイッチとの間に第１端子が接続され、前記第２Ｄ／Ａ変換器と前記第２極性切替スイッチとの間に第２端子が接続されるスイッチ素子とを有し、
前記スイッチ素子は、前記第１端子と前記第２端子との間でダイオード接続されるトランジスタであって、前記ダイオード接続されるトランジスタは第１，第２極性切替スイッチの切り替わりによって変化する前記第１，第２データ線の電圧に基づく電圧が前記第１端子及び第２端子に印加され前記第１端子及び前記第２端子の電位差によりオンし、前記第１，第２端子の電圧が略同電圧となる場合にオフすることを特徴とする液晶パネルの駆動回路。A first D / A converter that outputs a positive voltage higher than the common voltage based on the image signal;
A second D / A converter that outputs a negative voltage lower than the common voltage based on the image signal;
A first polarity connected to the output terminals of the first and second D / A converters and alternately supplying the positive voltage and the negative voltage to the first data line of the liquid crystal panel based on a polarity switching signal. A changeover switch,
Second polarity switching connected to the output terminals of the first and second D / A converters and supplying a voltage having a polarity opposite to that of the first data line to the second data line of the liquid crystal panel based on the polarity switching signal. A switch,
A first terminal is connected between the output terminal of the first D / A converter and the first polarity selector switch, and a second terminal is connected between the second D / A converter and the second polarity selector switch. and a connected Ru switching element,
The switch element is a transistor that is diode-connected between the first terminal and the second terminal, and the diode-connected transistor is changed by switching between the first and second polarity selector switches. , based rather voltage to the voltage of the second data line is applied to the first terminal and the second terminal is turned on by a potential difference of the first terminal and the second terminal, the first, the voltage of the second terminal is substantially A driving circuit for a liquid crystal panel, which is turned off when the voltage is the same. 請求項１に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 1,
一定電圧がゲートに供給されるＭＯＳトランジスタを前記スイッチ素子に直列に接続した液晶パネルの駆動回路。  A driving circuit for a liquid crystal panel in which a MOS transistor to which a constant voltage is supplied to the gate is connected in series with the switch element. 請求項１に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 1,
前記スイッチ素子は、  The switch element is
前記第１Ｄ／Ａ変換器の出力端子と所定電圧が供給される配線との間に接続された第１スイッチ素子と、  A first switch element connected between an output terminal of the first D / A converter and a wiring to which a predetermined voltage is supplied;
前記配線と前記第２Ｄ／Ａ変換器の出力端子との間に接続された第２スイッチ素子とから構成され、  A second switch element connected between the wiring and the output terminal of the second D / A converter;
前記第１スイッチ素子は、前記第１Ｄ／Ａ変換器の出力端子と前記配線との間でダイオード接続されるトランジスタであり、  The first switch element is a transistor that is diode-connected between an output terminal of the first D / A converter and the wiring.
前記第２スイッチ素子は、前記配線と前記第２Ｄ／Ａ変換器の出力端子との間でダイオード接続されるトランジスタである液晶パネルの駆動回路。  The liquid crystal panel drive circuit, wherein the second switch element is a diode-connected transistor between the wiring and the output terminal of the second D / A converter. 請求項１又は２に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 1 or 2,
前記スイッチ素子は、ソース端子，ドレイン端子が前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが前記第２Ｄ／Ａ変換器側の端子に接続されたＮチャネルＭＯＳトランジスタである液晶パネルの駆動回路。  The switch element is an N-channel MOS transistor having a source terminal and a drain terminal connected to the output terminals of the first and second D / A converters and a gate connected to a terminal on the second D / A converter side. LCD panel drive circuit. 請求項１又は２に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 1 or 2,
前記スイッチ素子は、ソース端子，ドレイン端子が前記第１，第２Ｄ／Ａ変換器の出力端子に接続され、ゲートが前記第１Ｄ／Ａ変換器側の端子に接続されたＰチャネルＭＯＳトランジスタである液晶パネルの駆動回路。  The switch element is a P-channel MOS transistor having a source terminal and a drain terminal connected to the output terminals of the first and second D / A converters and a gate connected to a terminal on the first D / A converter side. LCD panel drive circuit. 液晶パネルの第１データ線に対して、画像信号に基づいてコモン電圧よりも高い正極性電圧と、前記コモン電圧より低い負極性電圧を交互に出力する第１Ｄ／Ａ変換器と、  A first D / A converter that alternately outputs a positive voltage higher than a common voltage and a negative voltage lower than the common voltage based on an image signal to the first data line of the liquid crystal panel;
液晶パネルの第２データ線に対して、前記画像信号の極性を反転した反転信号に基づいて負極性電圧と正極性電圧を交互に出力する第２Ｄ／Ａ変換器と、  A second D / A converter that alternately outputs a negative voltage and a positive voltage based on an inverted signal obtained by inverting the polarity of the image signal with respect to the second data line of the liquid crystal panel;
前記第１Ｄ／Ａ変換器の出力端子に第１端子が接続され、第２Ｄ／Ａ変換器の出力端子に第２端子が接続される第１のスイッチ回路と、  A first switch circuit having a first terminal connected to an output terminal of the first D / A converter and a second terminal connected to an output terminal of the second D / A converter;
前記第１のスイッチ回路と並列に接続される第２のスイッチ回路とを有し、  A second switch circuit connected in parallel with the first switch circuit;
前記第１のスイッチ回路は、極性切替信号に応じて前記第１端子と前記第２端子との間でダイオード接続されるトランジスタを含み、該ダイオード接続されるトランジスタは前記第１，第２Ｄ／Ａ変換器の出力信号の極性の切り替わりによって変化する前記第１データ線の電圧に基づく負極性電圧と前記第２データ線の電圧に基づく正極性電圧との電位差によりオンし、前記第１，第２データ線の電圧が略同電圧となる場合にオフするとともに、  The first switch circuit includes a transistor that is diode-connected between the first terminal and the second terminal in response to a polarity switching signal, and the diode-connected transistor is the first and second D / A. It is turned on by the potential difference between the negative voltage based on the voltage of the first data line and the positive voltage based on the voltage of the second data line, which changes according to the switching of the polarity of the output signal of the converter. Turns off when the data line voltage is approximately the same voltage,
前記第２のスイッチ回路は、前記極性切替信号を反転した反転信号に応じて前記第１端子と前記第２端子との間でダイオード接続されるトランジスタを含み、該ダイオード接続されるトランジスタは前記第１，第２のＤ／Ａ変換器の出力信号の極性の切り替わりによって変化する前記第１データ線の電圧に基づく正極性電圧と前記第２データ線の電圧に基づく負極性電圧との電位差によりオンし、前記第１，第２データ線の電圧が略同電圧となる場合にオフすることを特徴とする液晶パネルの駆動回路。  The second switch circuit includes a transistor that is diode-connected between the first terminal and the second terminal according to an inverted signal obtained by inverting the polarity switching signal, and the diode-connected transistor is the first switch 1, ON by the potential difference between the positive voltage based on the voltage of the first data line and the negative voltage based on the voltage of the second data line, which changes depending on the switching of the polarity of the output signal of the second D / A converter The liquid crystal panel drive circuit is turned off when the voltages of the first and second data lines are substantially the same. 請求項６に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 6,
前記第１のスイッチ回路は、前記第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第１Ｄ／Ａ変換器の出力端子間に接続されゲートに極性切替信号が入力される第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと低電位電源との間に接続されゲートに前記極性切替信号が入力される第３のＭＯＳトランジスタとから構成された液晶パネルの駆動回路。  The first switch circuit includes a first MOS transistor connected between output terminals of the first and second D / A converters, a gate of the first MOS transistor, and a first D / A converter. A second MOS transistor connected between output terminals and having a polarity switching signal input to the gate, and connected between the gate of the first MOS transistor and a low potential power source, and the polarity switching signal being input to the gate. A driving circuit for a liquid crystal panel comprising a third MOS transistor. 請求項６に記載の液晶パネルの駆動回路において、  In the drive circuit of the liquid crystal panel according to claim 6,
前記第１のスイッチ回路は、前記第１，第２Ｄ／Ａ変換器の出力端子間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第１Ｄ／Ａ変換器の出力端子との間に接続されゲートに極性切替信号が入力される第２のＭＯＳトランジスタとから構成され、  The first switch circuit includes a first MOS transistor connected between output terminals of the first and second D / A converters, a gate of the first MOS transistor, and a first D / A converter. A second MOS transistor connected between the output terminal and a gate to which a polarity switching signal is input;
前記第２のスイッチ回路は、前記第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第２Ｄ／Ａ変換器の出力端子との間に接続されゲートに前記極性切替信号を反転した反転信号が入力される第３のＭＯＳトランジスタとから構成された液晶パネルの駆動回路。  The second switch circuit is connected between the first MOS transistor, a gate of the first MOS transistor, and an output terminal of the second D / A converter, and inverts the polarity switching signal to the gate. A liquid crystal panel drive circuit comprising a third MOS transistor to which an inverted signal is input. 請求項１乃至８のうちの何れか１項に記載の駆動回路を備えた液晶表示装置。  A liquid crystal display device comprising the drive circuit according to claim 1.
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