JP4445797B2 - Optimal decision circuit and decoding circuit - Google Patents
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Description
本発明は、評価関数の最適値(最小値または最大値)に対応する最適解および/または最適値および/またはp個解存在判定信号および/または解存在信号を出力する組合せ回路および当該組合せ回路により実現する復号回路に関する。 The present invention relates to an optimum solution corresponding to an optimum value (minimum value or maximum value) of an evaluation function and / or a combination circuit that outputs an optimum value and / or p solution existence determination signals and / or solution existence signals, and the combination circuit. The present invention relates to a decoding circuit realized by the above.
評価関数が与えられた時に、評価関数の最適値(最小値または最大値)に対応する変数(および/または最適値)を決定する問題は、最適化問題として古くから研究されて来た。これらの最適化問題の従来の解法は、最急降下法や線形計画法やニューラルネットなどの探索的な方法が用いられている。 The problem of determining a variable (and / or optimal value) corresponding to an optimal value (minimum value or maximum value) of an evaluation function when an evaluation function is given has long been studied as an optimization problem. Conventional methods for solving these optimization problems use exploratory methods such as steepest descent, linear programming, and neural networks.
そして無線通信、有線通信、記録メディア、画像処理、音声処理などの多くの分野で必要とされるリアルタイムの最適化問題の解法にもこの探索的な解法が採用され、逐次処理の回路として実現されている。例えば探索的な従来方法として特許文献1の高速最適化回路などがある。
This exploratory solution is also used to solve real-time optimization problems required in many fields such as wireless communication, wired communication, recording media, image processing, and audio processing, and is realized as a sequential processing circuit. ing. For example, as a conventional exploratory method, there is a high-speed optimization circuit disclosed in
またその代表的な最適解を求める回路の1つは、無線通信、有線通信、記録メディアなどで用いられるビタビ復号アルゴリズムに代表される復号回路である。
一般に最適化問題の逐次処理的な解法はメモリ、比較器、演算器などを多用する為に、高速処理には不向きであり、LSIとして実現した場合には消費電力や回路規模の問題がある。 In general, since the optimization problem solving method is a sequential processing method that uses many memories, comparators, arithmetic units, etc., it is not suitable for high-speed processing, and when implemented as an LSI, there are problems of power consumption and circuit scale.
また畳込み符号に対する前述のビタビ復号回路は、畳込み符号の拘束長Kを増やすに従いビット誤り率が小さくなることが知られていが、符号化率や計算精度およびスループットを同じとした場合には回路規模は2kに比例して大きくなると云う問題がある。その為、コンシューマの用途のLSIでは、K=7が実用化の現時点の限界になっている。 The Viterbi decoding circuit for the convolutional code is known to have a smaller bit error rate as the constraint length K of the convolutional code is increased. However, if the coding rate, calculation accuracy, and throughput are the same, There is a problem that the circuit scale increases in proportion to 2 k . For this reason, K = 7 is the current limit for practical use in LSIs for consumer use.
また異なる符号化方式の1つとして近年注目されているものにターボ符号化方式がある。この復号回路は性能/回路規模では優れた方式と言われているが、繰返し処理に因る大きな遅延が避けられないと云う問題がある。 One of the different encoding methods that has been attracting attention in recent years is a turbo encoding method. Although this decoding circuit is said to be an excellent method in terms of performance / circuit scale, there is a problem that a large delay due to iterative processing cannot be avoided.
本発明は、このような問題点を解決するためになされたもので、回路規模、遅延が小さく高速な最適決定回路を実現し、最適化問題解法の性能/回路規模の高いソリューションを提供し、また低消費電力、低コスト、高速な復号回路を実現し、高速通信や、高密度な記録メディアに対してよりビット誤り率の少ない高性能、高速な復号回路を提供することを目的とする。 The present invention has been made to solve such problems, and realizes a high-speed optimal decision circuit with a small circuit scale and low delay, and provides a solution with a high performance / circuit scale for solving an optimization problem, Another object of the present invention is to realize a high-speed and high-speed decoding circuit with a lower bit error rate for high-speed communication and high-density recording media by realizing a low-power consumption, low-cost and high-speed decoding circuit.
本発明の請求項1から請求項7の最適決定回路は、係数およびパラメータを入力変数として定義された評価関数が制約条件有り(または制約条件無し)で最小値(または最大値)になる入力パラメータを最適解として求める最適解決定問題と、前記最適解に対応する最適値(最小値または最大値)そのものを求める最適値決定問題と、各係数に対してp個の解が存在することを判定するp個解存在問題(p=1の場合を唯一解存在問題とする)と、制約条件が有る場合の解存在問題を対象にしている。
The optimum decision circuit according to
以後、混乱が無い場合には最適解決定問題、最適値決定問題、p個存在問題、解存在問題をまとめて最適決定問題と呼び、また同様に最適解決定回路、最適値決定回路、p個解存在判定回路、解存在判定回路をまとめて最適決定回路と呼ぶことにする。 Thereafter, when there is no confusion, the optimal solution determination problem, the optimal value determination problem, the p existence problem, and the solution existence problem are collectively referred to as an optimal determination problem. Similarly, the optimal solution determination circuit, the optimal value determination circuit, and p pieces The solution presence determination circuit and the solution presence determination circuit are collectively referred to as an optimum determination circuit.
[請求項1の発明]
請求項1の発明は、係数およびパラメータを入力変数として定義された評価関数の値が、制約条件有り(または制約条件無し)で最適値である最小値(または最大値)になる入力パラメータを求める問題を対象とし、組合せ回路で実現した係数(および解変数)を入力とし、最適解を出力とする最適解決定回路、(および/または)最適値を出力する最適値決定回路、(および/または)p個解存在条件信号を出力とするp個解存在条件回路、(および/または)解存在条件信号を出力する解存在条件回路を最適決定回路として具備することを特徴とする。
[Invention of Claim 1]
The invention according to
請求項1の最適決定回路の1つの設計手段は、評価関数の算術値からフローに従い、コンピュータプログラムにより最適解(および/または最適値、および/またはp個解存在条件信号および/または解存在条件信号)を出力とする論理関数を生成することを特徴とする。
According to one of the designing means of the optimum decision circuit of
[請求項2の発明]
請求項2の発明は、請求項1記載のパラメータをnビットのX=(xn−1,…,x0)、係数をMビットのC=(cn−1,…,c0)、評価関数がlビットの数E(X,C)として表され、制約条件等価ブール方程式がh(X,C)=0(制約条件無しでは常にh(X,C)=0は成立)なる時、パラメータX,Yに対する引算を、最小値に対してはE(X,C)−E(Y,C)、最大値に対してはE(Y,C)−E(X,C)と考え、引算を行った時にlビット目に現れるキャリー論理関数をcl(X,Y,C)とし、
The invention according to
請求項2の発明では、上述の組合せ回路として実現した最適解決定回路(および/または唯一解存在条件回路)を具備することを特徴とする。
The invention of
[請求項3の発明]
請求項3の発明は、請求項1記載のパラメータをnビットのX=(xn−1,…,x0)、係数をmビットのC=(cm−1,…,c0)、評価関数がlビットの数E(X,C)として表され、制約条件等価ブール方程式がh(X,C)(制約条件無しでは常にh(X,C)=0は成立)なる時、パラメータX,Yに対する引算を、最小値に対してはE(Y,C)−E(X,C)、最大値に対してはE(X,C)−E(Y,C)と考え、引算を行った時にlビット目に現れるキャリー論理関数をc(X,Y,C)とし、
The invention according to claim 3 is the parameter according to claim 1 , wherein n = X = (x n−1 ,..., X 0 ), the coefficient is m bits C = (c m−1 ,..., C 0 ), When the evaluation function is expressed as a 1-bit number E (X, C) and the constraint equivalent Boolean equation is h (X, C) (h (X, C) = 0 is always satisfied without the constraint), the parameter The subtraction for X and Y is considered E (Y, C) -E (X, C) for the minimum value and E (X, C) -E (Y, C) for the maximum value, Let c (X, Y, C) be the carry logic function that appears in the l-th bit when subtraction is performed,
請求項3の発明では、上述の組合せ回路として実現した最適解決定回路(および/または解存在条件回路)を具備することを特徴とする。 According to a third aspect of the present invention, there is provided an optimum solution determining circuit (and / or a solution existence condition circuit) realized as the above combinational circuit.
[請求項4の発明]
請求項4の発明は、数値に対する等式および/または不等式で表された最適化問題の制約条件を、等価なブール方程式
According to the invention of claim 4, the constraint condition of the optimization problem expressed by equations and / or inequalities for numerical values is expressed as an equivalent Boolean equation.
請求項4の発明では、上述の組合せ回路として実現した請求項2乃至請求項3記載の最適決定回路を具備することを特徴とする。 According to a fourth aspect of the present invention, there is provided the optimum decision circuit according to the second to third aspects implemented as the combinational circuit described above.
[請求項5の発明]
請求項5の発明は、最適解決定回路の論理関数と評価関数の論理関数を論理合成することにより、係数を入力とし最小値(または最大値)を出力とする最適値決定回路を組合せ回路として実現することを特徴とする。
[Invention of claim 5]
According to the invention of claim 5, by combining the logic function of the optimum solution decision circuit and the logic function of the evaluation function, the optimum value decision circuit having the coefficient as input and the minimum value (or maximum value) as output is used as a combinational circuit. It is characterized by realizing.
請求項5の発明では、上述の組合せ回路として実現した請求項1記載の最適決定回路を具備することを特徴とする。
The invention according to claim 5 is characterized by comprising the optimum decision circuit according to
[請求項6の発明]
請求項6の発明は、請求項1乃至請求項4記載の最適解決定回路の出力を評価関数論理回路の入力とすることで、最適解および最適値(最小値または最大値)を同時に出力することが可能な構成の組合せ回路を実現することを特徴とする。
[Invention of claim 6]
The invention of claim 6 outputs the optimum solution and the optimum value (minimum value or maximum value) simultaneously by using the output of the optimum solution determining circuit according to
請求項6の発明では、上述の組合せ回路として実現した請求項1記載の最適決定回路を具備することを特徴とする。
The invention according to claim 6 is characterized by comprising the optimum decision circuit according to
[請求項7の発明]
請求項7の発明は、請求項1または請求項6記載の最適解を1つまたは限定した複数種に絞り、入力変数を係数と解変数の制約された変数だけにすることで最適解決定回路を簡単化した組合せ回路として実現することを特徴とする。
[Invention of Claim 7]
According to a seventh aspect of the present invention, the optimum solution according to the first or sixth aspect is narrowed down to one or a plurality of limited types, and an input variable is limited to a variable restricted by a coefficient and a solution variable. Is realized as a simplified combinational circuit.
請求項7の発明では、上述の組合せ回路として実現した請求項1乃至請求項6記載の最適決定回路を具備することを特徴とする。
The invention according to claim 7 is characterized by comprising the optimum decision circuit according to any one of
次に本発明の復号回路に関する請求項8乃至請求項17の手段に就いて述べる。 Next, means of claims 8 to 17 relating to the decoding circuit of the present invention will be described.
[請求項8の発明]
請求項8の発明は、組合せ回路として実現された請求項1乃至請求項7記載の最適決定回路を具備し、当該最適決定回路の出力から(またはさらに所定の処理を経て)復号結果を得ることを特徴とする。
[Invention of Claim 8]
The invention according to claim 8 comprises the optimum decision circuit according to any one of
[請求項9の発明]
請求項9の発明は、最適解決定回路および唯一解存在条件回路(および唯一解存在条件回路の出力を反映する係数を変更する処理回路)を具備することを特徴とする。
[Invention of claim 9]
The invention of claim 9 comprises an optimum solution determining circuit and a unique solution existence condition circuit (and a processing circuit for changing a coefficient reflecting the output of the unique solution existence condition circuit).
[請求項10の発明]
請求項10の発明は、解変数に応じた複数の解を出力する最適解決定回路(および外符号復号誤り判定選択回路)を具備し、復号誤り率を低減することを特徴とする。
[Invention of Claim 10]
The invention of claim 10 includes an optimum solution determination circuit (and an outer code decoding error determination selection circuit) that outputs a plurality of solutions according to the solution variable, and is characterized in that the decoding error rate is reduced.
[請求項11の発明]
請求項11の発明は、係数が時系列データとして入力される場合を対象とし、時系列データである受信データをブロック単位に分割し、過去の復号結果から得られる情報を記憶する記憶素子を具備し、過去の復号結果から得られる情報とブロック内の受信データを請求項1乃至請求項4または請求項7記載の最適解決定回路の入力とすることで復号器を実現することを特徴とする。
[Invention of Claim 11]
The invention of claim 11 is intended for the case where coefficients are input as time series data, and comprises a storage element for dividing received data, which is time series data, into blocks and storing information obtained from past decoding results. The decoder is realized by using the information obtained from the past decoding results and the received data in the block as the input of the optimum solution determining circuit according to
[請求項12の発明]
請求項12の発明は、時系列データをブロック単位に分割する時に、ブロック周期時間をブロック長よりも短くし、前後のブロックでオーバーラップさせ、入力は請求項11と同じとし、出力変数は次のブロックとの重なりが無い時間分だけとすることで最適解決定回路の出力論理関数を減らし、最適決定回路の規模を削減することを特徴とする。
[Invention of Claim 12]
According to the twelfth aspect of the invention, when dividing the time series data into blocks, the block cycle time is made shorter than the block length and overlapped with the preceding and following blocks, the input is the same as in the eleventh aspect, and the output variable is This is characterized in that the output logic function of the optimum solution decision circuit is reduced by reducing the size of the optimum decision circuit by making the amount of time that does not overlap with the block.
[請求項13の発明]
請求項13の発明は、最適決定回路を多段の組合せ回路の縦続接続に分解し、各段にパイプラインレジスタを設け、複数の受信データをパイプライン処理し、複数の受信データの処理を可能とすることを特徴とする。
[Invention of Claim 13]
According to the invention of claim 13, the optimum decision circuit is disassembled into a cascade connection of multi-stage combinational circuits, pipeline registers are provided at each stage, a plurality of received data are pipelined, and a plurality of received data can be processed. It is characterized by doing.
[請求項14の発明]
請求項14の発明は、最適決定回路の遅延時間がブロック周期時間より十分小さい時に、複数系統の受信データを時分割で最適決定回路に送り込み、複数系統の受信データの復号処理を可能とすることを特徴とする。
[Invention of Claim 14]
According to the fourteenth aspect of the present invention, when the delay time of the optimum decision circuit is sufficiently smaller than the block cycle time, a plurality of lines of received data are sent to the optimum decision circuit in a time-sharing manner, and a decoding process of the plurality of lines of received data is enabled. It is characterized by.
[請求項15の発明]
請求項15の発明は、複数種の符号化方式に対応した評価関数と切替係数とから合成評価関数を作成し、前記評価関数の係数および切替係数を全体の入力係数とし復号結果を出力とする最適決定回路を請求項1乃至請求項7により実現することを特徴とする。
[Invention of Claim 15]
The invention of claim 15 creates a composite evaluation function from evaluation functions corresponding to a plurality of types of encoding methods and switching coefficients, uses the coefficients and switching coefficients of the evaluation function as overall input coefficients, and outputs a decoding result. The optimum decision circuit is realized by the first to seventh aspects.
請求項15の発明では、上述の組合せ回路として実現した最適決定回路および符号化方式コントロール回路を具備することを特徴とする。 According to a fifteenth aspect of the present invention, the optimum decision circuit and the encoding method control circuit realized as the above combinational circuit are provided.
[請求項16の発明]
請求項16の発明は、畳込み符号の生成多項式形状係数とパンクチャ・モード係数および請求項8乃至請求項14記載の係数を合わせたものを全体の入力係数とし復号結果を出力とする最適決定回路を請求項1乃至請求項7により実現することを特徴とする。
[Invention of Claim 16]
The invention according to claim 16 is the optimum decision circuit which uses the combination of the generating polynomial shape coefficient of the convolutional code and the puncture mode coefficient and the coefficient according to claims 8 to 14 as a whole input coefficient and outputs the decoding result. Is realized by the first to seventh aspects.
請求項16の発明では、上述の組合せ回路として実現した最適決定回路および生成多項式コントロール回路(および/またはパンクチャ−モード・コントロール回路)を具備することを特徴とする。 According to a sixteenth aspect of the present invention, the optimum decision circuit and the generator polynomial control circuit (and / or the puncture mode control circuit) realized as the combinational circuit described above are provided.
[請求項17の発明]
請求項17の発明は、請求項16における生成多項式形状係数およびパンクチャ−係数を限定することで回路を簡単化することを特徴とする。
[Invention of Claim 17]
The invention of claim 17 is characterized in that the circuit is simplified by limiting the generator polynomial shape coefficient and the puncture coefficient in claim 16.
請求項17の発明では、前記請求項17の設計手段により組合せ回路として実現した最適決定回路および生成多項式コントロール回路(および/またはパンクチャ−モード・コントロール回路)を具備することを特徴とする。 The invention of claim 17 is characterized by comprising an optimum decision circuit and a generator polynomial control circuit (and / or a puncture mode control circuit) realized as a combinational circuit by the design means of claim 17.
本発明の最適決定回路は、対応関係を明確なフローにより記述したプログラム処理や最適解が満足するブール方程式に基づき最適解論理式、最適値論理式、p個解存在条件論理式、解存在条件論理式を求める手段により、最適解決定回路、最適値決定回路、P個解存在条件回路、解存在条件回路を全て組合せ回路として実現することを特徴としていることから、中間データ用の記憶素子を必要とせず、逐次処理に必要な比較回路や制御回路などを必要とせず、回路が簡単化でき、1サイクルで結果を出す構成が可能であり、解変数により複数の最適解を求めることができる。 The optimum decision circuit according to the present invention includes an optimum solution logical expression, an optimum value logical expression, p solution existence condition logical expressions, and solution existence conditions based on a Boolean equation satisfying an optimum solution and a program process in which the correspondence is described in a clear flow. Since it is characterized in that the optimum solution determination circuit, the optimum value determination circuit, the P solution existence condition circuit, and the solution existence condition circuit are all realized as a combinational circuit by means of obtaining a logical expression, a storage element for intermediate data is provided. Does not require a comparison circuit or a control circuit necessary for sequential processing, simplifies the circuit, and can be configured to output a result in one cycle, and a plurality of optimum solutions can be obtained using solution variables. .
また本発明の復号回路は、組合せ回路として実現された前記の最適決定回路を採用した復号器であることから、回路規模が小さく、また1サイクルで復号結果を出す構成が可能であり、さらにパイプライン処理や時分割処理に対して自由度の大きな設計が可能となり、時系列データにおいては、高速処理や、複数系統の処理が可能となり、さらに解変数による複数の復号結果を出すことが可能であり、復号誤り率の小さな復号器の実現などが可能で、さらに符号化方式の違いや、パンクチャドの違いなどを最適解決定回路の入力係数の違いに対応させることができることから、複数の符号化方式や複数のパンクチャド方式に対して回路規模の増大を最低限に押さえた復号器が実現できる。 In addition, since the decoding circuit of the present invention is a decoder that employs the above-described optimum decision circuit realized as a combinational circuit, the circuit scale is small, and it is possible to construct a decoding result in one cycle. Design with a high degree of freedom is possible for line processing and time-sharing processing, and for time-series data, high-speed processing and processing of multiple systems are possible, and multiple decoding results based on solution variables can be output. Yes, it is possible to realize a decoder with a small decoding error rate, and furthermore, it is possible to correspond to differences in input coefficients of the optimal solution determination circuit, such as differences in encoding methods and differences in punctures. It is possible to realize a decoder that suppresses an increase in circuit scale to a minimum with respect to a generalization method and a plurality of punctured methods.
以下、この発明について詳細に説明する。 Hereinafter, the present invention will be described in detail.
[発明の構成]
以下、この発明の構成を図と式に基づいて詳しく説明する。
[Structure of the invention]
Hereinafter, the configuration of the present invention will be described in detail with reference to the drawings and formulas.
本発明の最適決定回路が対象とする最適化問題は、係数およびパラメータを入力変数として定義された評価関数が制約条件無し(または制約条件有り)で最適値(最小値または最大値)になる入力パラメータを最適解として求め、または最適値そのものを求める問題を対象にする。 The optimization problem targeted by the optimum decision circuit of the present invention is an input in which an evaluation function defined with coefficients and parameters as input variables becomes an optimal value (minimum value or maximum value) without a constraint condition (or with a constraint condition). The problem is to find a parameter as an optimal solution or to obtain an optimal value itself.
この最適化問題の変数と評価関数(および制約条件)が2値表現された場合に就いて述べると、制約条件無しの場合には、nビットのパラメータX=(xn−1,…,x0)およびmビットの係数C=(cm−1,…,c0)を入力変数として定義されたlビットの数値を表す評価関数E(X,C)=(el−1(X,C),…,e0(X,C))がある場合には、与えられた係数Cに対して最適値E0(最小値または最大値)となる入力パラメータX0(最適解)を求める問題になる。 The case where the variables of the optimization problem and the evaluation function (and constraint conditions) are expressed in binary will be described. When there is no constraint condition, an n-bit parameter X = (x n−1 ,..., X 0 ) and an m-bit coefficient C = (c m−1 ,..., C 0 ) and an evaluation function E (X, C) = (e l−1 (X, C),..., E 0 (X, C)), the input parameter X 0 (optimum solution) that is the optimum value E 0 (minimum value or maximum value) for the given coefficient C is obtained. It becomes a problem.
制約条件有りの場合には、パラメータX=(xn−1,…,x0)および係数C=(cm−1,…,c0)の一部または全部を入力変数として定義されたlビットの数値を表す評価関数E(X,C)=(el−1(X,C),…,e0(X,C)および1つのブール方程式h(X,C)=0に等価な制約条件式に対して、与えられた係数Cに対して制約条件の下に最適値E0(最小値または最大値)となる入力パラメータX0(最適解)を求める問題になる。ここにE0,X0の添え字「O」はOptimal(最適な)の意味で付した。 When there is a constraint condition, the parameter X = (x n−1 ,..., X 0 ) and the coefficient C = (c m−1 ,..., C 0 ) are partly or entirely defined as input variables. Evaluating function E (X, C) = (e l−1 (X, C),..., E 0 (X, C) and one Boolean equation h (X, C) = 0 representing the numerical value of bits With respect to the constraint equation, it becomes a problem of obtaining an input parameter X 0 (optimum solution) that becomes an optimal value E 0 (minimum value or maximum value) under the constraint condition for a given coefficient C. Here, E The subscript “O” of 0 and X 0 is attached to the meaning of Optimal.
以下2値論理に限定して説明するが、多値表現された場合も全く同様で、論理関数が多値論理関数になる違いがあるだけであり、設計段階では2値で論理関数を設計し、多値論理関数に変換すれば、以下に述べることは全て多値に移行できる。
(多値論理については樋口龍雄他著“多値情報処理”を参照)
The following description will be limited to binary logic, but the same applies to the case of multi-valued expression, and the only difference is that the logical function becomes a multi-valued logical function. When converted to a multi-valued logic function, everything described below can be shifted to multi-value.
(For multi-valued logic, see "Multi-valued information processing" by Tatsuo Higuchi et al.)
[請求項1の構成]
図1は本発明の最適解決定回路ブロック図である。本発明の最適決定回路の基本は、図1に示すように入力を係数101(および解変数102)、出力を最適解104とした組合せ回路103で構成された最適決定回路である。尚、図1中では入力の解変数102が無い場合には破線矢印は無くなる。
[Configuration of Claim 1]
FIG. 1 is a block diagram of an optimum solution determining circuit according to the present invention. The basis of the optimum decision circuit of the present invention is an optimum decision circuit composed of a
図2は本発明の最適値決定回路ブロック図である。図2に示すように入力を係数201、出力を最適値203とした組合せ回路202で構成された最適値決定回路である。
FIG. 2 is a block diagram of the optimum value determining circuit of the present invention. As shown in FIG. 2, the optimum value determining circuit is composed of a
図3は本発明のp個解存在判定回路ブロック図である。図3に示すように入力を係数301、出力をp個解存在判定信号303とした組合せ回路302で構成された最適決定回路である。
FIG. 3 is a block diagram of the p solution existence determination circuit of the present invention. As shown in FIG. 3, the optimum decision circuit is constituted by a
図4は本発明の解存在判定回路ブロック図である。図4に示すように入力を係数401、出力を解存在判定信号403とした組合せ回路402により構成された最適決定回路である。
FIG. 4 is a block diagram of the solution presence determination circuit of the present invention. As shown in FIG. 4, the optimum decision circuit is constituted by a
本発明の基本的な構成は図1から図4のように全ての回路を組合せ回路として実現する点である。 The basic configuration of the present invention is that all circuits are realized as combinational circuits as shown in FIGS.
以下本発明の最適決定回路の構成を詳述する。 Hereinafter, the configuration of the optimum determination circuit of the present invention will be described in detail.
評価関数はX,Cに対して1つの値が対応しており、
従来の最適化回路などが探索的な方法を採用している理由の根源はここにあると考えられる。 This is the reason why the conventional optimizing circuit adopts the exploratory method.
本発明の最も新規な点は、最適解を論理関数の出力になるようにし、組合せ回路として実現する点にある。以下この組合せ回路としての実現の根幹を成す考えを示す。 The most novel point of the present invention is that an optimum solution is output as a logical function and is realized as a combinational circuit. The idea that forms the basis of the realization of this combinational circuit is shown below.
評価関数の数値表現は本質的には何ら変わらないので、以下では値(el−1,…,e0)は非負整数を表すものとして説明する。 Since the numerical expression of the evaluation function is essentially unchanged, the following description will be made assuming that the values (e 1−1 ,..., E 0 ) represent non-negative integers.
先ず前記評価関数E(X,C)は係数C毎の論理関数として考えることができる。この時、XがBn全体を動いた場合に、制約条件無しの場合でも制約条件有りの場合でも、とり得る値の最適値(最小値または最大値)は、唯一の値であることは明白である。
従って評価関数の最適値E0は係数Cの関数と考えることができる。つまり2値表現ではE0=E0(C)なる論理関数として表すことができる。
First, the evaluation function E (X, C) can be considered as a logical function for each coefficient C. At this time, it is clear that the optimum value (minimum value or maximum value) that can be taken is the only value when X moves across Bn, whether or not there is a constraint condition. It is.
Therefore, the optimum value E 0 of the evaluation function can be considered as a function of the coefficient C. That is, in binary expression, it can be expressed as a logical function of E 0 = E 0 (C).
一方、この最適値E0に対応する最適解は必ずしも1つとは限らないが、制約条件無しの場合には明らかに少なくとも1つは存在する。従ってCに対して唯一つ存在する最適解を求める場合に焦点を当てれば、その最適解X0はCの論理関数として表すことができる。その時唯一の最適解が存在するCは一般には限定される。このことは唯一解存在信号がCの論理関数として表せることを意味する。 On the other hand, the optimal solutions corresponding to the optimum value E 0 is not always one, at least one clearly in the case of no constraints exist. Therefore, Atere focus when obtaining the optimum solution exists only one to respect C, the optimum solution X 0 can be expressed as a logical function of C. C in which there is only one optimal solution is generally limited. This means that the solution presence signal can be expressed as a logical function of C.
従ってコンピュータを利用するなどで、各C毎の最適値E0と同時に対応するパラメータの値X0が1個かどうかを調べることで、論理関数X0=F0(C)と唯一解存在論理関数を導くことができる。 Therefore, by using a computer or the like, it is checked whether there is only one corresponding parameter value X 0 at the same time as the optimum value E 0 for each C, so that the logical function X 0 = F 0 (C) and the only solution existence logic A function can be derived.
次にこの最適値に対応するパラメータが必ずしも1つで無い一般的な場合に就いて、図5に基づき説明する。図5は最適値は最小値とした例の評価関数真理値表である。図5においては、C=(0,……,0,0)ではXの値が(0,……,1,0)と(1,……,1,1)の2箇所で最適値E0=(0,……,0,1,1)=3をとり、C=(0,……,0,1)ではXの値が(0,……,1,0)の1箇所だけで最適値E0=(0,……,1,0,0)=4をとり、・・・・・・・、
C=(1,……,1,1)ではXの値が(0,……,0,0)と(0,……,1,0)と(1,……,1,0)の3箇所で最適値E0(C)=(0,……,1,0,1)=5をとる例を示している。(Cの途中は省略してある。)
Next, a general case where the number of parameters corresponding to the optimum value is not necessarily one will be described with reference to FIG. FIG. 5 is an evaluation function truth table of an example in which the optimum value is the minimum value. In FIG. 5, when C = (0,..., 0, 0), the X value is the optimum value E at two locations (0,..., 1,0) and (1,..., 1, 1). 0 = (0, ..., 0,1,1) = 3, and in C = (0, ..., 0,1), only one location where the X value is (0, ..., 1,0) And take the optimal value E 0 = (0, ..., 1,0,0) = 4, ...
In C = (1, ..., 1,1), the values of X are (0, ..., 0,0), (0, ..., 1,0) and (1, ..., 1,0) In this example, optimum values E 0 (C) = (0,..., 1,0, 1) = 5 are obtained at three locations. (The middle of C is omitted.)
従ってこの場合には、1つのCに対して複数の最適解が対応し、1対多対応になっている。このことから、このままでは論理関数として表すことができないことが分かる。 Therefore, in this case, a plurality of optimum solutions correspond to one C, and one-to-many correspondence is provided. From this, it can be seen that it cannot be expressed as a logical function as it is.
そこで最適解の違いを表す解変数を導入する。その方法は各Cの最適解の数をNCとすると、Nmax=max c{NC}を求め、Nmax<=2Sなる非負整数S個の解変数U=(us−1,…u0)を導入する。図5では「丸印」を付した場所が最適値に対応するとして表しているので、C=(0,……,0,0), (0,……,0,1), (1,……,1,1)に対応しNC=2,1…,3のようになる。
Cの途中に最大数のNmax=4の箇所があるとすると、解変数の数はS=2とすればよいのでU=(u1,u2)となる。このように解変数を導入し、各C毎の2S種のUに最適解X0を割り付け、全ての最適解X0が少なくとも1つの解変数Uに割り付けられるようする。
Therefore, we introduce a solution variable that represents the difference in the optimal solution. The method finds N max = max c {N C }, where N C is the number of optimal solutions for each C, and N non-negative integer S solution variables U = (u s−1 , N max <= 2 S ... U 0 ) is introduced. In FIG. 5, the places with “circles” are represented as corresponding to the optimum values, so that C = (0,..., 0, 0), (0,..., 0, 1), (1, ......,
If there is a maximum number of N max = 4 in the middle of C, the number of solution variables may be S = 2, so U = (u 1 , u 2 ). In this way, the solution variable is introduced, and the optimal solution X 0 is assigned to 2 S types of U for each C, and all the optimal solutions X 0 are assigned to at least one solution variable U.
図6は図5の例に対する最適解の解変数への割り付け図である。図6の割り付けは、U,Xを非負整数と見なした時に、Xの小さい方から順にみて最適解をUの小さい順に割り付け、与えられたCで最適解の数がNmax=4未満の場合には、最後に現れた最適解を最後まで割り付けて行く方法をとった。この割り付けは一意ではなく、多くの変形があることは当然である。 FIG. 6 is an assignment diagram of the optimum solution to the solution variable for the example of FIG. In the allocation of FIG. 6, when U and X are regarded as non-negative integers, the optimal solutions are allocated in ascending order of U from the smallest X, and the number of optimal solutions is less than N max = 4 for a given C. In some cases, the optimal solution that appeared last was assigned to the end. Of course, this assignment is not unique and there are many variations.
このように最適解の解変数への割り付けを行うことで、各(C,U)に1つの最適解X0を対応させることができる。従って、X0は(C,U)の論理関数としてX0=F0(C,U)のように表すことができる。 By assigning optimal solutions to solution variables in this way, one optimal solution X 0 can be associated with each (C, U). Therefore, X 0 can be expressed as X 0 = F 0 (C, U) as a logical function of (C, U).
以上のように各係数Cに対して最適解X0が1つだけの場合も、1つ以上の場合も最適解を、前者はX0=F0(C)、後者はX0=F0(C,U)なる論理関数で表すことができ、組合せ回路として実現できる。尚、前者は後者のNmax=1(S=0)の場合と考えれば、同じ枠組みで扱うことができる。 Even if only one optimal solution X 0 for each coefficient C as described above, one or more optimal solutions also, the former X 0 = F 0 (C), the latter X 0 = F 0 It can be expressed by a logical function (C, U) and can be realized as a combinational circuit. Note that the former can be handled in the same framework, considering the latter case of N max = 1 (S = 0).
尚、複数の最適解を許す場合で、制約条件が無い場合には、全てのCに対して最適解は常に存在することから、最適解の存在条件は出てこない。 In the case where a plurality of optimum solutions are allowed and there is no constraint condition, the optimum solution always exists for all Cs, so the existence condition of the optimum solution does not appear.
最適解の存在条件が必要になるのは、与えられたCがp個の最適解をもつかどうかを識別したい場合や、そもそも最適解が存在するかしないかを識別したい場合である。このp個解存在信号および解存在信号を出力する組合せ回路は、次のような方法で実現できる。 The existence condition of the optimum solution is necessary when it is desired to identify whether a given C has p optimum solutions or whether it is desired whether or not an optimum solution exists in the first place. The combinational circuit that outputs the p solution presence signals and the solution presence signals can be realized by the following method.
与えられたCがp個の最適解をもつ場合かを識別したい場合は、
sp(C)はp個解存在論理関数となり、s(C)は解存在信号になる。最適解がp個存在する時sp(C)=0、存在しない時sp(C)=1であり、数に関係無く最適解が存在する時s(C)=0、全く最適解が存在しない時s(C)=1となる。 s p (C) becomes p solution existence logic functions, and s (C) becomes a solution existence signal. S p (C) = 0 when there are p optimal solutions, s p (C) = 1 when there are no optimal solutions, and s (C) = 0 when there is an optimal solution regardless of the number, there is no optimal solution at all. When it does not exist, s (C) = 1.
図7は、本発明の最適値最適解決定フローである。図7は上述した図5から図6の割り付け法と同様の考えに基づくE0=E0(C)およびX0=F0(C,U)をコンピュータを利用して求める為のフローである。 FIG. 7 is an optimum value optimum solution determination flow according to the present invention. FIG. 7 is a flow for obtaining E 0 = E 0 (C) and X 0 = F 0 (C, U) based on the same idea as the allocation method of FIGS. 5 to 6 described above using a computer. .
図7は、開始701に始まり、破線で囲まれた処理1(702,703,704,705,706,708,709,710)、処理2(711,712,713,714,715,716,717,718,719,720,721)、処理3(722,723,724)、および処理4(725,726,727,728,729,730,731,732,733,734,735)の大きく4つの処理からなり、終了736で処理完了するフローである。
FIG. 7 starts from
処理1は各Cの最適値を求めE0=E0(C)を決定する処理であり、処理2はNC,Nmaxを求める処理であり、処理3は解変数のビット数Sを求める処理であり、処理4は最適解F0(C,U)を求める処理である。終了時点でE0=E0(C)、X0=F0(C,U)およびNC,Nmax,Sなどが得られるフローである。
The
尚、図7ではX,C,E(X,C),E0(C),NC,Nmax,S,U,F(C,U)などのベクトル型の論理変数や論理関数を非負整数と見なす扱いを行うことで、コンピュータ処理に適したフローとなっている。得られたE0(C),F0(C,U)は多入力多出力つまりベクトル入力変数のベクトル型論理関数の真理値表に直接対応していることから、論理合成などを用い組合せ回路を設計することが可能となる。 In FIG. 7, vector-type logical variables and logical functions such as X, C, E (X, C), E 0 (C), N C , N max , S, U, F (C, U) are not negative. By treating it as an integer, the flow is suitable for computer processing. Since the obtained E 0 (C) and F 0 (C, U) directly correspond to the truth table of the multi-input multi-output, that is, the vector type logical function of the vector input variable, the combinational circuit is used by using logic synthesis or the like. Can be designed.
尚、図7中の&h=0は“且つh(X,C)=0”を意味する。従って制約条件有りの場合で示してある。しかし制約条件はh(X,C)=0と等価であれば異なる表現に置き換えてもよい。例えば、線形計画などの最適化問題のように、数値を表すkビット関数H(X,C)に対して、上限値H0を課し、H(X,C)<=H0のような不等式による制約条件の場合には、図7の&h(X,C)=0の所を&H(X,C)<=H0に置き換えれば同じフローで最適決定回路の論理関数を求めることができ、また図7から&h=0を除くことによって制約条件無しのフローとになる。また解の存在条件は上述した方法により、NCから解存在信号の論理関数sp(C)およびs(C)を作ることができる。
Note that & h = 0 in FIG. 7 means “and h (X, C) = 0”. Therefore, it is shown when there is a constraint condition. However, the constraint condition may be replaced with a different expression as long as it is equivalent to h (X, C) = 0. For example, as in an optimization problem such as linear programming, an upper limit value H 0 is imposed on a k-bit function H (X, C) representing a numerical value, and H (X, C) <= H 0 If constraints by inequalities, in FIG 7 & h (X, C) = at the & H of 0 (X, C) <=
以上が請求項1の構成である。
The above is the configuration of
次に請求項2および請求項3に関するブール方程式解法による構成を説明する。
Next, the construction of the Boolean equation solving method according to
[請求項2の構成]
与えられた係数Cに対し唯一の最適解を必要とし且つ制約条件が無い場合には、パラメータXが評価関数E(X,C)の最小値(または最大値)E0を取るとすれば、その他の任意のパラメータYに対して、E(X,C)<E(Y,C)(またはE(X,C)>E(Y,C))と考えることができる。
[Composition of Claim 2]
If a single optimal solution is required for a given coefficient C and there is no constraint, if the parameter X takes the minimum value (or maximum value) E 0 of the evaluation function E (X, C), For any other parameter Y, it can be considered that E (X, C) <E (Y, C) (or E (X, C)> E (Y, C)).
従って引算をE(X,C)−E(Y,C)(またはE(Y,C)−E(X,C))として論理式のままで計算すれば、lビット目のキャリーを最小値と最大値の場合で同じcl(X,Y,C)と表すことにすれば、キャリーはcl(X,Y,C)=1とならねばならない。 Therefore, if the subtraction is calculated as a logical expression as E (X, C) -E (Y, C) (or E (Y, C) -E (X, C)), the carry of the 1st bit is minimized. If the same c l (X, Y, C) is expressed in the case of the value and the maximum value, the carry must be c l (X, Y, C) = 1.
これが
X,Cに関した制約条件があり、制約条件等価ブール方程式がh(X,C)=0の場合には、前記のX,Yが共にこの制約条件を満足したものとすればよい。
従って(1”)に対応する方程式は
Therefore, the equation corresponding to (1 ”) is
制約条件が無い場合は全てのXに対してh(X,C)=0が成り立つことと等価であることに注意すると、結局、(丸1)、(I)は制約条件無しの場合も制約条件有りの場合も含めた各Cに対する唯一の最適解X0を求めるブール方程式と考えてよいことになる。 Note that if there is no constraint condition, it is equivalent to h (X, C) = 0 for all X. As a result, (circle 1) and (I) are limited even when there is no constraint condition. conditions there would only be considered as Boolean equation for obtaining the optimum solution X 0 for each C, including the case.
(丸1)はYに関しては和(OR)が取られていることから、(I)は未知数Xと係数Cを含んだブール方程式であり、これを解くことで、任意変数U=(un−1,…,u0)を含んだ最適解の論理関数X0=F0(C,U)および解存在条件の論理関数sl(C)を得ることができる。この場合最適解は各Cに対して存在する場合には唯一であることに注意すると、この任意変数は何に決めても唯一に解が存在するCに対しては同じ値になるので、例えばU=(0,…,0)とすると、Uを含まないX0=F0(C)なる形で表すことができる。 Since (circle 1) is a sum (OR) with respect to Y, (I) is a Boolean equation including an unknown number X and a coefficient C, and by solving this, an arbitrary variable U = (u n -1 ,..., U 0 ) including the optimal solution logical function X 0 = F 0 (C, U) and the solution existence condition logical function s 1 (C). Note that in this case the optimal solution is unique if it exists for each C. This arbitrary variable has the same value for C where there is only one solution, for example, If U = (0,..., 0), it can be expressed in the form of X 0 = F 0 (C) not including U.
また解の存在条件は唯一解の存在条件であることに注意すると、請求項2の具体的な実現手段となっていることが分かる。 In addition, if it is noted that the solution existence condition is the only solution existence condition, it can be understood that the solution existence condition is a concrete means for realizing the present invention.
以上が請求項2の構成である。
The above is the configuration of
[請求項3の構成]
次に与えられた係数Cに対し数を問わずに最適値を必要とし制約条件が無い場合には、パラメータXが評価関数E(X,C)の最小値(または最大値)E0を取るとすれば、その他の任意のパラメータYに対して、E(X,C)<=E(Y,C)(またはE(X,C)>=E(Y,C))と考えることができる。
[Composition of claim 3]
Next, when an optimum value is required regardless of the number for the given coefficient C and there is no constraint condition, the parameter X takes the minimum value (or maximum value) E 0 of the evaluation function E (X, C). Then, it can be considered that E (X, C) <= E (Y, C) (or E (X, C)> = E (Y, C)) for any other parameter Y. .
従って引算をE(Y,C)−E(X,C)(またはE(X,C)−E(Y,C))として論理式のままで計算すれば、lビット目のキャリーを最小値と最大値の場合で同じc(X,Y,C)と表すことにすれば、キャリーは
c(X,Y,C)=0 (2)
とならねばならない。
Therefore, if the subtraction is calculated as E (Y, C) -E (X, C) (or E (X, C) -E (Y, C)) while maintaining the logical expression, the carry of the 1st bit is minimized. If the same c (X, Y, C) is expressed in the case of the value and the maximum value, the carry is c (X, Y, C) = 0 (2)
It must be.
X,Cに関した制約条件があり、制約条件等価ブール方程式がh(X,C)=0の場合には、前記のX,Yが共にこの制約条件を満足したものとすればよいので(2)に対応する方程式は
制約条件が無い場合は全てのXに対してh(X,C)=0が成り立つことと等価であることに注意すると、結局(丸2)、(II)は制約条件無しの場合も制約条件有りの場合も含めた各Cに対する最適解X0を求めるブール方程式と考えてよいことになる。 Note that if there is no constraint, it is equivalent to h (X, C) = 0 for all X. As a result, (circle 2) and (II) are the constraint conditions even when there is no constraint. There will be be considered as Boolean equation for obtaining the optimum solution X 0 for each C, including the case.
(丸2)ではYに関しては和(OR)が取られていることから、(II)は未知数Xと係数Cを含んだブール方程式であり、これを解くことで、任意変数U=(un−1,…,u0)を含んだ最適解の論理関数X0=F0(C,U)および解存在条件の論理関数s(C)を得ることができる。 In (circle 2), since the sum (OR) is taken with respect to Y, (II) is a Boolean equation including an unknown number X and a coefficient C, and by solving this, an arbitrary variable U = (u n -1 ,..., U 0 ) can be obtained as an optimal solution logical function X 0 = F 0 (C, U) and a solution existence condition logical function s (C).
この場合任意変数は図6および図7で述べた解変数に対応するが、ブール方程式では最適解の数が何であってもn個出て来る。つまり解変数を冗長に表したものに対応する。この場合の任意変数Uも解変数と呼ぶことにする。 In this case, the arbitrary variable corresponds to the solution variable described with reference to FIGS. 6 and 7, but in the Boolean equation, n number of optimum solutions appear. That is, it corresponds to the redundant representation of the solution variable. The arbitrary variable U in this case is also called a solution variable.
以上が請求項3の構成である。 The above is the configuration of claim 3.
以上請求項2と請求項3のブール方程式として論理関数を求める手段を示したが、ブール方程式の解法に就いては、例えば“論理数学の基礎”尾崎弘、藤原秀雄共著(オーム社)に示されているように、逐次解いて行くことで確実に解と解の存在条件が得られることが分かる。
As described above, the means for obtaining a logical function as the Boolean equation of
従ってどのように係数や変数のビット数が大きな最適化問題であったとしても、方程式の解法を規則的に解いて行くことを厭わなければ必ず解および解の存在条件を書き下すことが原理的に可能になり、書き下された論理関数の簡約化などの難易度の大小は変数等の規模に依存するが、基本的に組合せ回路として実現可能になる。 Therefore, no matter how large the number of bits of coefficients or variables is, it is fundamental to write down the solution and the existence conditions of the solution unless you are willing to solve the equations regularly. The degree of difficulty, such as simplification of the written logic function, depends on the scale of variables and the like, but can basically be realized as a combinational circuit.
この点が請求項2および請求項3の大きな特徴点である。
This is a significant feature of
[請求項4の構成]
制約条件付きの最適化問題を対象とした時に、制約条件式は一般に係数Cの一部または全部とパラメータXの間の算術的な等式や不等式として与えられる。つまり一般に制約条件の左辺はkビットの数値を表すH(X,C)と表すことができ、制約条件右辺は一般に定数H0と表され、H(X,C)=H0またはH(X,C)>=H0またはH(X,C)<=H0のような制約条件で表される。
[Composition of claim 4]
When targeting optimization problems with constraints, the constraint equation is generally given as an arithmetic equality or inequality between some or all of the coefficients C and the parameter X. That is, in general, the left side of the constraint can be expressed as H (X, C) representing a k-bit value, and the right side of the constraint is generally expressed as a constant H 0, and H (X, C) = H 0 or H (X , C)> = H 0 or H (X, C) <= H 0 .
H(X,C)=H0の場合には、移項したH(X,C)−H0=0よりH(X,C),H0の各ビットをhi(X,C),h0i(i=0,…,k-1)と置くと、各ビットで
次にH(X,C)>=H0またはH(X,C)<=H0なる不等式の場合には
H(X,C)−H0またはH0−H(X,C)なる引算を考え、最上位のキャリーをh(X,C)とすると、前記不等式の制約条件はキャリーが出ないことであるから、この場合にもh(X,C)=0なるブール方程式と等価に扱うことができる。
Next, in the case of the inequality where H (X, C)> = H 0 or H (X, C) <= H 0 , the subtraction is H (X, C) −H 0 or H 0 −H (X, C). Considering the calculation, if the most significant carry is h (X, C), the constraint condition of the inequality is that no carry is generated. In this case, it is equivalent to a Boolean equation with h (X, C) = 0. Can be handled.
以上のように最適化問題の制約条件は1つのブール方程式h(X,C)=0(III)として扱える。この制約式を請求項2乃至請求項3の制約条件有りの最適決定回路に適用する。
As described above, the constraint condition of the optimization problem can be handled as one Boolean equation h (X, C) = 0 (III). This constraint equation is applied to the optimum decision circuit with the constraint conditions of
以上が請求項4の構成である。 The above is the configuration of claim 4.
[請求項5の構成]
評価関数は係数とパラメータを入力とする論理関数であり、最適解はパラメータの一部に属すので、最適解を出力とする論理関数を評価関数の論理関数に代入し論理合成を行えば最適値の論理関数が実現できる。
[Composition of Claim 5]
The evaluation function is a logical function that takes coefficients and parameters as input, and the optimal solution belongs to a part of the parameter. Therefore, if the logical function that outputs the optimal solution is assigned to the logical function of the evaluation function and logical synthesis is performed, the optimal value Can be realized.
具体的には請求項1乃至請求項3に記載の最適解を出力する最適決定回路の出力を評価関数回路の入力として論理合成することにより請求項5記載の最適値決定回路を実現する。
Specifically, the optimum value decision circuit according to claim 5 is realized by logically synthesizing the output of the optimum decision circuit that outputs the optimum solution according to
[請求項6の構成]
図8は本発明の最適解最適値同時出力回路ブロック図である。前段に請求項1乃至請求項3により実現された係数801(および解変数802)を入力とする最適解決定回路803を配し、その出力を最適解806を結果として出力し、同時に、解入力評価関数回路804は入力として係数801および最適解806を入力とし、最適値805を出力とする構成にしたことで、最適解806および最適値805を同時に出力できる構成にする。
[Composition of Claim 6]
FIG. 8 is a block diagram of the optimum solution optimum value simultaneous output circuit of the present invention. An optimal
請求項5および請求項6の評価関数回路はパラメータ全体を入力とする評価関数に比べ入力が最適解に限定されていることから多くのdon’t care(不知)入力があることになり、このことから論理設計で大幅な簡単化ができる特徴がある。 In the evaluation function circuit of claim 5 and claim 6, since the input is limited to the optimal solution as compared with the evaluation function having the whole parameters as inputs, there are many don't care inputs. Therefore, there is a feature that can be greatly simplified by logical design.
[請求項7の構成]
1つ以上の最適解を有する場合に、例えば請求項1または請求項3による実現手段で解変数(任意変数)を含んだ最適解決定論理関数を求め、解変数(任意変数)を最適解決定論理関数が簡単になる基準で1つまたは限定した複数種に絞る。以上が請求項7の構成である。
[Composition of Claim 7]
When there are one or more optimal solutions, for example, an optimal solution decision logic function including a solution variable (arbitrary variable) is obtained by the realization means according to
[請求項8の構成]
請求項1乃至請求項4または請求項7記載の1つまたは複数の最適決定回路を具備し、前記1つまたは複数の最適決定回路の出力(および所定の処理を経た出力)を復号結果とする構成の復号回路である。
[Composition of claim 8]
One or a plurality of optimum decision circuits according to
たとえば、最尤復号方式の場合は、受信信号を請求項1乃至請求項4または請求項7記載の係数とし、符号化前のデータをパラメーターとする尤度関数を請求項1乃至請求項4または請求項7記載の評価関数とし、前記評価関数が制約条件なしで最大値をとる前記パラメーターを出力する請求項1乃至請求項4または請求項7記載の最適解決定回路の出力を復号結果とする構成が1つの例である。
For example, in the case of the maximum likelihood decoding method, the likelihood function using the received signal as the coefficient according to
図9は、本発明の復号回路例ブロック図である。 FIG. 9 is a block diagram of an example of a decoding circuit according to the present invention.
[請求項9の構成]
図10は、請求項9記載の復号回路の構成例1のブロック図である。
図11は、請求項9記載の復号回路の構成例2のブロック図である。
[Composition of claim 9]
FIG. 10 is a block diagram of Configuration Example 1 of the decoding circuit according to the ninth aspect.
FIG. 11 is a block diagram of a configuration example 2 of the decoding circuit according to the ninth aspect.
図10においては入力データ1001を最適決定回路1002と唯一解存在条件回路1003の両方に入力し、唯一解存在条件回路1003の出力を復号誤りがあるか否かを表す信号とし、最適決定回路1002の出力を復号結果としている。
In FIG. 10,
図11においては、入力データ1101を唯一解存在条件回路1102の出力に応じて処理回路1103によって唯一解存在条件回路1102の出力が0になるように処理し、処理回路1103の出力を最適決定回路1104の入力とし、最適決定回路1104の出力を復号結果1105としている。
In FIG. 11, the
[請求項10の構成]
図12は、請求項10記載の復号回路の構成例のブロック図である。図12において、請求項8乃至請求項9記載の復号回路1204は入力データ1202と解変数1201とを入力とし1208を出力し、1025は1202と1203を入力し1209を出力し、1208と1209は外符号復号誤り判定選択回路1206に入力され、1206は1208と1209とのうちビット誤り率が少ないほうを出力する。
[Composition of claim 10]
FIG. 12 is a block diagram of a configuration example of the decoding circuit according to claim 10. In FIG. 12, a
[請求項11の構成]
図13は、請求項11記載の復号回路の構成例のブロック図である。図13において、復号回路1304は請求項8乃至請求項10記載の復号回路であって、1304は時系列データを所定の時間長ごとに区切ったブロック入力データ1301と記憶素子1302の内容を入力として1306を復号結果1305として出力し、情報生成回路1303は1302の内容と1306を入力とし所定の処理により1302の内容を書き換える。
[Composition of Claim 11]
FIG. 13 is a block diagram of a configuration example of a decoding circuit according to an eleventh aspect. In FIG. 13, a
[請求項12の構成]
図14は、請求項12記載の復号回路の構成例のブロック図である。シンボルを構成単位とする時系列データにおいてブロック長をNシンボル分、MをN未満の数としてブロック周期をMシンボル分とする。
[Composition of claim 12]
FIG. 14 is a block diagram of a configuration example of a decoding circuit according to a twelfth aspect. In the time-series data having symbols as constituent units, the block length is N symbols, M is a number less than N, and the block period is M symbols.
図14において、復号回路1404は請求項8乃至請求項10記載の復号回路であり、N個のシンボルからなる1ブロック分のデータ1401と記憶素子1402の内容を入力とし1406を出力する。1406はMシンボル分の復号結果として出力される。さらに1406と1402の内容は情報生成回路1403に入力され、1403は所定の処理によって1402の内容を書き換える。
In FIG. 14, a
図15は、請求項13および請求項14記載の2系統入力復号回路例1ブロック図である。図16は、請求項13および請求項14記載の2系統入力復号回路例2ブロック図である。 FIG. 15 is a block diagram of a dual-system input decoding circuit example 1 according to claims 13 and 14. FIG. 16 is a block diagram of a two-system input decoding circuit example 2 according to claims 13 and 14.
[請求項13の構成]
図15において、入力コントロール回路1503はクロック毎に第1系統入力1501と第2系統入力1502を交互に選択して2段パイプライン化された最適解決定回路1504に入力し、1504は1クロック遅れて復号結果1508を出力する。1508は出力コントロール回路1505によって交互に第1系統出力1507と第2系統出力1506に割り振られ出力される。
[Structure of Claim 13]
In FIG. 15, the
図16において、入力コントロール回路1604はクロック毎に第1系統入力1601および第1系統記憶素子1603の内容と第2系統入力1602および第2系統記憶素子1605の内容とを交互に2段パイプライン化された最適解決定回路1607に入力し、最適解決定回路1607は1クロック遅れて復号結果1612を出力する。復号結果1612は出力コントロール回路1609によって交互に第1系統出力1610と第2系統出力1611へ割り振られ出力される。
In FIG. 16, the
第1系統出力1610と第1系統記憶素子1603の内容は第1系統情報生成回路1606に入力され、第1系統情報生成回路1606は第1系統記憶素子1603の内容を書き換える。第2系統出力1611と第2系統記憶素子1605の内容は第2系統情報生成回路1608に入力され、第2系統情報生成回路1608は第2系統記憶素子1605の内容を書き換える。
The contents of the
上記例では2系統の入力の構成例で示したが、一般の複数の入力がある場合にも同様な構成が実現できることは明らかである。以上が請求項13の構成である。 In the above example, the configuration example of two inputs is shown, but it is obvious that a similar configuration can be realized even when there are a plurality of general inputs. The above is the configuration of claim 13.
[請求項14の構成]
図15において、入力コントロール回路1503はクロック毎に第1系統入力1501と第2系統入力1502を交互に選択して最適解決定回路1504に入力し、最適解決定回路1504は復号結果1508を出力する。1508は出力コントロール回路1505によって交互に第1系統出力1507と第2系統出力1506に割り振られ出力される。
[Structure of Claim 14]
In FIG. 15, the
図16において、入力コントロール回路1604はクロック毎に第1系統入力1601および第1系統記憶素子1603の内容と第2系統入力1602および第2系統記憶素子1605の内容とを交互に最適解決定回路1607に入力し、最適解決定回路1607は復号結果1612を出力する。
In FIG. 16, the
復号結果1612は出力コントロール回路1609によって交互に第1系統出力1610と第2系統出力1611へ割り振られ出力される。
The
第1系統出力1610と第1系統記憶素子1603の内容は第1系統情報生成回路1606に入力され、第1系統情報生成回路1606は第1系統記憶素子1603の内容を書き換える。
The contents of the
第2系統出力1611と第2系統記憶素子1605の内容は第2系統情報生成回路1608に入力され、第2系統情報生成回路1608は第2系統記憶素子1605の内容を書き換える。
The contents of the
上記例では2系統の入力の構成例で示したが、一般の複数系統の入力がある場合にも同様な構成が実現できることは明らかである。以上が請求項14の構成である。 In the above example, the configuration example of the two-system input is shown, but it is obvious that the same configuration can be realized when there are general plural-system inputs. The above is the configuration of claim 14.
[請求項15の構成]
I種の符号化方式に対応した評価関数が
An evaluation function corresponding to the type I encoding method is
図17は、請求項15記載の符号化切替型復号回路ブロック図である。
入力係数の一部の(c0,c1,…,cI−l)である切替係数1702を出力する符号化方式コントロール回路1703を具備し、最適決定回路1704は切替係数1702およびC’である入力データ1701を入力とし、復号結果1705を出力する。
FIG. 17 is a block diagram of a coding switching type decoding circuit according to claim 15.
A coding
尚、合成評価関数の作成は(3)式の形に限定されず種々の形がある。以上が請求項15の構成である。 The creation of the composite evaluation function is not limited to the form of the expression (3), and there are various forms. The above is the configuration of the fifteenth aspect.
[請求項16の構成]
拘束長K、符号化率1/Rの畳込み符号の受信時系列データから得られる時刻tのJビット精度のソフトバリューの各ビットをcj r(t)(r=0,…,R-1;j=0,…,J-1)とした時、例えばブロックの始まり時刻をt=0と表した場合にそのブロックの復号に対する最適決定問題の評価関数として
C j r (t) (r = 0,..., R−), each bit of the soft value with J-bit accuracy at time t obtained from the reception time series data of the convolutional code having the constraint length K and the
ここにCr(t)=(c0 r(t),…cJ−1 r(t))(r=0,…,R−1)であり、pr(t)は各時刻tのパンクチャ−の有り無し状況に応じて0,1をとるパンクチャ−ド・モード係数であり、またgr(Xt)は時刻tの入力データxtと遅延素子の状態を合わせたXt=(xt,xt−1,…,xt−K+1)に対する符号器からの生成符号に対応するもので、r=0,…,R−1なるR種の関数から成る。d(C(t),gr(Xt))はユークリッド距離や相関型距離などで定義された最尤復号などに用いられる一般的な距離である。 Here, C r (t) = (c 0 r (t),... C J−1 r (t)) (r = 0,..., R−1), and p r (t) represents each time t. It is a punctured mode coefficient that takes 0, 1 depending on the presence / absence of puncture, and g r (X t ) is a combination of input data x t at time t and the state of the delay element X t = ( x t , x t−1 ,..., x t−K + 1 ) corresponding to the generated code from the encoder, and is composed of R functions such as r = 0,. d (C (t), g r (X t )) is a general distance used for maximum likelihood decoding defined by Euclidean distance, correlation type distance, and the like.
そして時刻tの生成符号の各成分gr(Xt)に対して
(5)式のように表現し、且つパンクチャ−ド・モード係数pr(t)の値もコントロールすることで、(4)式を拘束長K以下、符号化率R以下の任意の畳込み符号の符号化方式に対応した評価関数と考えることができる。 By expressing as in equation (5) and controlling the value of punctured mode coefficient p r (t), equation (4) can be arbitrarily convolved with constraint length K or less and coding rate R or less. It can be considered as an evaluation function corresponding to the code encoding method.
例えば
そこで、r=0,…,R−1;j=0,…,J−1;t=0,…,T−1;k=0,…,k−1とした時、ブロック内の全cj r(t)および過去の拘束長K分の復号結果x−1,x−2,…,x−K+1の計R×J×T+K−1=m1ビットをC’=(c’m1−1,c’m1−2,…,c’1,c’0)と表し、またパンクチャ−・モード係数pr(t)のR×T=m2ビットをC’’=(c’’m1−1,c’’m1−2,…,c’’1,c’’0)と表し、また生成多項式形状係数qr(k)の計R×K=m3ビットをC’’’=(c’’’m1−1,c’’’m1−2,…,c’’’1,c’’’0)と表し、上記の係数(C’,C’’,C’’’)の全m1+m2+m3ビットを全m1+m2+m3=mとして、(4)式の左辺の評価関数の係数であるC=(cm1−1,cm1−2,…,c0)の全mビットに1対1に対応させる。 Therefore, when r = 0,..., R-1; j = 0,..., J-1; t = 0,. j r (t) and the decoding results x −1 , x −2 ,..., x −K + 1 of the past constraint length K, R × J × T + K−1 = m1 bits are represented by C ′ = (c ′ m1-1 , C ′ m1-2 ,..., C ′ 1 , c ′ 0 ), and R × T = m2 bits of the puncture mode coefficient p r (t) are represented by C ″ = (c ″ m1-1. , C ″ m1-2 ,..., C ″ 1 , c ″ 0 ), and the total R × K = m3 bits of the generator polynomial shape coefficient q r (k) is represented by C ′ ″ = (c ′ ″ m1-1 , c ′ ″ m1-2 ,..., c ′ ″ 1 , c ′ ″ 0 ), and all m1 + m2 + m3 of the above coefficients (C ′, C ″, C ′ ″) bit as the total m1 + m2 + m3 = m, the coefficient of the evaluation function of the left-hand side of equation (4) C = (c 1-1, c m1-2, ..., correspond to one-to-one to all the m bits of c 0).
この対応により、(4)式の評価関数を請求項1乃至請求項7の最適決定回路の論理関数として求め、請求項8乃至請求項14記載の復号回路として実現する。
Based on this correspondence, the evaluation function of equation (4) is obtained as a logical function of the optimum decision circuit according to
図18は、請求項16記載の符号化切替型復号回路ブロック図である。
C’’’である生成多項式形状係数1803を出力する生成多項式コントロール回路1802とC’’であるパンクチャ−ド・モード係数1805を出力するパンクチャ−ド・モード・コントロール回路1804とを具備し、生成多項式形状係数1803およびパンクチャ−ド・モード係数1805およびC’である入力データ1801を最適解決定回路1806に入力し、出力として復号結果1807を出力する。
FIG. 18 is a block diagram of an encoding switching type decoding circuit according to the sixteenth aspect.
A generator
尚、評価関数は(4)式の形に限定されず,例えば環境ノイズの測定結果を入力データとして反映させるなどの種々の形がある。以上が請求項16の構成である。 Note that the evaluation function is not limited to the form of the expression (4), and there are various forms such as reflecting the measurement result of the environmental noise as input data. The above is the configuration of the sixteenth aspect.
[請求項17の構成]
請求項16における生成多項式形状係数およびパンクチャ−ド・モード係数を限定することで組合せ回路の入力変数を減らし回路を簡単化することができる。
[Structure of Claim 17]
By limiting the generator polynomial shape coefficient and the punctured mode coefficient in the sixteenth aspect, the input variables of the combinational circuit can be reduced and the circuit can be simplified.
例えば拘束長が7の場合だけに対応する一般に採用されている符号化に限定するならば、qr(0)=Qr(6)=と固定で考えることができ、最適解決定回路の入力変数の対応する部分は定数になる。このことで回路は一般に簡単化される。 For example, if the encoding is limited to the generally adopted encoding corresponding to only the constraint length of 7, it can be considered as fixed q r (0) = Q r (6) =, and the input of the optimum solution determination circuit The corresponding part of the variable becomes a constant. This generally simplifies the circuit.
さらに専用であればqr(k)が固定値になる部分が増え、図18において生成多項式コントロール回路を無くしたブロック図が実現形態となる。以上が請求項17の構成である。 Further, if it is dedicated, the portion where q r (k) becomes a fixed value increases, and a block diagram in which the generator polynomial control circuit is eliminated in FIG. The above is the configuration of claim 17.
以上請求項1から請求項17までの実現手段も含めた構成を示した。
In the above, the structure including the realizing means of
次に本発明の実施例として、極簡単な畳込み符号の復号器の実施例を示す。 Next, an embodiment of a very simple convolutional code decoder will be described as an embodiment of the present invention.
時刻tの生成多項式が
この実施例の場合、パラメータはX0=(x2,x1,x0)でn=3、受信データ時系列を係数C=(c5,…,c0)に対しc0(0)=c0,c1(0)=c1,c0(1)=c2,c1(1)=c3,c0(2)=c4,c1(2)=c5のように対応させる。評価関数E(X,C)=(el−1(X,C),…,e0(X,C))の値は(6)から最大6の値をとり得ることからこの実施例ではl=3である。
In this embodiment,
図19は、実施例復号回路図である。図19は、前記評価関数が最小値をとるパラメータを決定する最適解決定回路を、請求項1に述べた設計手段により求めた真理値表から論理合成をして得た回路図である。
FIG. 19 is a circuit diagram of an embodiment decoding circuit. FIG. 19 is a circuit diagram obtained by logically synthesizing an optimum solution determining circuit for determining a parameter for which the evaluation function takes the minimum value from the truth table obtained by the design means described in
論理合成の際にはTSMCの0.13μmプロセスのライブラリを使用した。前記実施例復号回路のゲート数は2入力NAND換算で約26ゲート、最大遅延は約0.53nsであった。 TSMC's 0.13μm process library was used for logic synthesis. The number of gates of the decoding circuit in the embodiment was about 26 gates in terms of 2-input NAND, and the maximum delay was about 0.53 ns.
本発明の効果を観る意味で、(6)の評価関数から従来の考えで設計したものと比較する。 In the sense of seeing the effect of the present invention, the evaluation function (6) is compared with the one designed based on the conventional idea.
畳込み符号に対する最も一般的な復号器はビタビ復号回路であるが、(6)の評価関数は時間長が短い為、ビタビ復号回路よりも回路規模が小さくなる回路を比較対象として設計し比較した。 The most common decoder for convolutional codes is the Viterbi decoding circuit, but because the evaluation function in (6) has a short time length, a circuit with a smaller circuit scale than the Viterbi decoding circuit was designed and compared. .
図20は、比較対象従来型回路ブロック図である。これは最適解ベクトルX0=(x2,x1,x0)がとり得る8種の値をカウンタ2002が生成し、前記ベクトル値と入力データ2001に対して評価関数計算器2003が評価関数E(X,C)の値を逐次計算し、前記評価関数の値を比較選択器2004が逐次比較して、より小さい前記評価関数の値を受け取った場合に対応するベクトル値を保持し出力する。結果として、前記カウンタが8回動いた後には求める最適解が出力されている。
FIG. 20 is a comparison target conventional circuit block diagram. This is because the
前記比較対象従来型回路をTSMCの0.13μmプロセスのライブラリを用いて論理合成した結果、ゲート数は2入力NAND換算で約140ゲート、最大遅延は約2.64nsであった。 As a result of logical synthesis of the comparative conventional circuit using TSMC's 0.13 μm process library, the number of gates was about 140 gates in terms of 2-input NAND, and the maximum delay was about 2.64 ns.
以上のように同じ評価関数(6)の最適解を求める回路で比較し、本発明の回路規模は前記従来型の回路規模の約26/140である。また遅延に就いては本発明の組合せ回路が約0.53nsであるのに対し、従来型回路は1サイクル辺りの遅延が約2.64nsである。従って8サイクル分の遅延を考慮すると約40倍のスループットの違いがある。 As described above, the circuits for obtaining the optimum solution of the same evaluation function (6) are compared, and the circuit scale of the present invention is about 26/140 of the conventional circuit scale. The delay of the combinational circuit of the present invention is about 0.53 ns, while the conventional circuit has a delay of about 2.64 ns per cycle. Therefore, there is a difference in throughput of about 40 times considering a delay of 8 cycles.
以上の発明の構成および実施例で示して来たように、請求項1乃至請求項7記載の本発明の最適決定回路は、最適解決定回路、最適値決定回路、p個解存在判定回路、解判定回路を全て組合せ回路として実現することにより、回路規模が小さい最適決定回路が実現できる効果がある。 As described in the configuration and the embodiment of the invention described above, the optimum decision circuit according to the first to seventh aspects of the present invention includes an optimum solution decision circuit, an optimum value decision circuit, p solution existence decision circuits, By realizing all the solution determination circuits as combinational circuits, there is an effect that an optimum decision circuit with a small circuit scale can be realized.
また従来型の最適決定回路は、メモリやレジスタを多用する逐次処理型であることから、結果を出すまでに多くのサイクル数を必要とするのに対し、本発明の最適決定回路の場合には、遅延時間の小さな組合せ回路として実現できることから、十分に高速なクロック1サイクルで結果を出せる効果がある。 In addition, since the conventional optimum decision circuit is a sequential processing type that uses a lot of memory and registers, it requires a large number of cycles to obtain a result, whereas in the case of the optimum decision circuit of the present invention, Since it can be realized as a combinational circuit with a small delay time, there is an effect that a result can be obtained with a sufficiently fast clock cycle.
また請求項8乃至請求項17記載の本発明の復号回路の場合には、回路規模が小さく結果として低消費電力の復号回路が実現でき、また高速処理が必要な場合や、複数系統のデータの復号が必要な場合には回路のパイプライン化または時分割処理を適用することで対応できる効果がある。 In the decoding circuit of the present invention according to claims 8 to 17, the circuit scale is small, and as a result, a low power consumption decoding circuit can be realized. When decoding is necessary, there is an effect that can be dealt with by applying circuit pipelining or time division processing.
また複数種の最適解である復号結果を出すことが可能であることから復号時に性能改善ができる構成が可能である。さらに、1つの復号回路の最適決定回路部分の入力係数をコントロールすることで、パンクチャ−ド・モードの違いも含め複数の符号化方式を切り替える形態が実現でき、例えば第4世代携帯電話などで取り入れられる可能性の高いソフトウエア無線などにおいても回路規模の小さな復号回路が実現できる効果がある。 In addition, since it is possible to obtain a decoding result that is a plurality of types of optimal solutions, a configuration capable of improving performance during decoding is possible. Furthermore, by controlling the input coefficient of the optimum decision circuit part of one decoding circuit, it is possible to realize a mode in which a plurality of encoding methods including a difference in the punctured mode are switched. Even in software radio that is highly likely to be implemented, there is an effect that a decoding circuit with a small circuit scale can be realized.
101 係数
102 解変数
103 組合せ回路
104 最適解
201 係数
202 組合せ回路
203 最適値
301 係数
302 組合せ回路
303 p個解存在判定信号
401 係数
402 組合せ回路
403 解存在判定信号
801 係数
802 解変数
803 最適解決定回路
804 解入力評価関数回路
805 最適値
806 最適解
1001 入力データ
1002 最適決定回路
1003 唯一解存在条件回路
1101 入力データ
1102 唯一解存在条件回路
1103 処理回路
1104 最適決定回路
1105 復号結果
1201 解変数
1202 入力データ
1204 復号回路
1206 判定選択回路
1301 ブロック入力データ
1302 記憶素子
1303 情報生成回路
1304 復号回路
1305 復号結果
1401 Nシンボル分ブロック入力データ
1402 記憶素子
1403 情報生成回路
1404 Nシンボル分復号回路
1501 第1系統入力
1502 第2系統入力
1503 入力コントロール回路
1504 最適解決定回路
1505 出力コントロール回路
1506 第1系統出力
1507 第2系統出力
1508 復号結果
1601 第1系統入力
1602 第2系統入力
1603 第1系統記憶素子
11604 入力コントロール回路
1605 第2系統記憶素子
1606 第1系統情報生成回路
1607 最適解決定回路
1608 第2系統情報生成回路
1609 出力コントロール回路
1610 第1系統出力
1611 第2系統出力
1612 復号結果
1701 入力データ
1702 切替係数
1703 符号化方式コントロール回路
1704 最適決定回路
1705 復号結果
1801 入力データ
1802 生成多項式コントロール回路
1803 生成多項式形状係数
1804 パンクチャード・モード・コントロール回路
1805 パンクチャード・モード係数
1806 最適解決定回路
1807 復号結果
2001 入力データ
2002 カウンタ
2003 評価関数計算器
2004 比較選択器NAND
101 factor
102 Solution variable
103 Combinational circuit
104 Optimal solution
201 factor
202 Combinational circuit
203 Optimum value
301 factor
302 Combinational circuit
303 p solution presence determination signals
401 factor
402 Combinational circuit
403 Solution presence judgment signal
801 factor
802 Solution variable
803 Optimal solution decision circuit
804 Solution input evaluation function circuit
805 Optimal value
806 Optimal solution
1001 Input data
1002 Optimal decision circuit
1003 Unique solution existence condition circuit
1101 Input data
1102 Unique solution existence condition circuit
1103 Processing circuit
1104 Optimum decision circuit
1105 Decryption result
1201 Solution variable
1202 Input data
1204 Decoding circuit
1206 Judgment selection circuit
1301 Block input data
1302 Memory element
1303 Information generation circuit
1304 Decoding circuit
1305 Decryption result
1401 N-symbol block input data
1402 Memory element
1403 Information generation circuit
1404 N symbol decoding circuit
1501 1st system input
1502 Second system input
1503 Input control circuit
1504 Optimal solution decision circuit
1505 Output control circuit
1506 1st system output
1507 Second system output
1508 decryption result
1601 1st system input
1602 Second system input
1603 First system memory element
11604 Input control circuit
1605 Second system memory element
1606 First system information generation circuit
1607 Optimal solution decision circuit
1608 Second system information generation circuit
1609 Output control circuit
1610 1st system output
1611 Second system output
1612 Decryption result
1701 Input data
1702 Switching factor
1703 Coding method control circuit
1704 Optimal decision circuit
1705 Decryption result
1801 Input data
1802 Generator polynomial control circuit
1803 generator polynomial shape factor
1804 Punctured mode control circuit
1805 Punctured mode factor
1806 Optimal solution decision circuit
1807 Decryption result
2001 Input data
2002 counter
2003 Evaluation function calculator
2004 Comparison selector NAND
Claims (17)
パラメータをnビットのX=(xn−1,…,x0)、係数をMビットのC=(cn−1,…,c0)、評価関数がlビットの数E(X,C)として表され、制約条件等価ブール方程式がh(X,C)=0(制約条件無しでは常にh(X,C)=0は成立)なる時、パラメータX,Yに対する引算を、最小値に対してはE(X,C)−E(Y,C)、最大値に対してはE(Y,C)−E(X,C)と考え、引算を行った時にlビット目に現れるキャリー論理関数をcl(X,Y,C)とし、
The parameter is n bits X = (x n−1 ,..., X 0 ), the coefficient is M bits C = (c n−1 ,..., C 0 ), and the evaluation function is a l-bit number E (X, C ) And when the constraint equivalent Boolean equation is h (X, C) = 0 (h (X, C) = 0 is always satisfied without constraint), the subtraction for the parameters X and Y is the minimum value. E (X, C) -E (Y, C) for the maximum value, and E (Y, C) -E (X, C) for the maximum value. The carry logic function that appears is c l (X, Y, C),
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